KR20090057375A - 비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과,이를 이용한 시스템 및 그 제조 방법 - Google Patents

비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과,이를 이용한 시스템 및 그 제조 방법 Download PDF

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클라우드 엘 버틴
토마스 뤼케스
엑스 엠 헨리 후앙
라메쉬 시바라잔
엘리오도 쥐 겐치우
스티븐 엘 콘섹
미쉘 메인홀드
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난테로 인크.
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Abstract

일 형태에 있어서, 비휘발성 나노튜브 다이오드 장치는 제1 및 제2 단자; 캐소드 및 애노드를 포함하며 제1 도전성 단자에 인가된 전기적 자극에 응답하여 캐소드와 애노드 사이에 도전성 경로를 제공할 수 있는 반도체 소자; 및 반도체 소자와 전기적으로 통하는 나노튜브 패브릭 물품을 포함하는 나노튜브 스위칭 소자를 포함하며, 나노튜브 패브릭 물품은 반도체 소자와 제2 단자 사이에 배치되고 반도체 소자와 제2 단자 사이에서 도전성 경로를 형성할 수 있고, 제1 및 제2 단자 상에 가해지는 전기적 자극은 복수개의 논리 상태를 초래한다.

Description

비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과, 이를 이용한 시스템 및 그 제조 방법{NONVOLATILE NANOTUBE DIODES AND NONVOLATILE NANOTUBE BLOCKS AND SYSTEMS USING SAME AND METHODS OF MAKING SAME}
본 발명은 나노튜브 컴포넌트를 가진 비휘발성 스위칭 디바이스 및 그 디바이스의 제조 방법에 관한 것이다.
관련 출원의 상호 참조
본 출원은 다음의 출원들의 미국 특허법 제 35 U.S.C.§119(e)조 하의 이익을 향유하며 그 전체 내용은 여기서 참조 문헌으로서 결합된다.
2006년 10월 27일자로 출원된 발명의 명칭이 "비휘발성 나노튜브 블럭"인 미국 가특허 출원 제60/855,109호;
2006년 8월 28일자로 출원된 발명의 명칭이 "비휘발성 나노튜브 다이오드"인 미국 가특허 출원 제60/840,586호;
2006년 8월 8일자로 출원된 발명의 명칭이 "비휘발성 나노튜브 다이오드"인 미국 가특허 출원 제60/836,437호;
2006년 8월 8일자로 출원된 발명의 명칭이 "전자 퓨즈 대체 소자로서의 스케일러블 비휘발성 나노튜브 스위치"인 미국 가특허 출원 제60/836,343호;
2007년 3월 16일자로 출원된 발명의 명칭이 "메모리 소자 및 비휘발성 나노 튜브 블럭을 이용한 메모리 소자의 교차점 스위치"인 미국 가특허 출원 제60/918,388호;
본 출원은 다음 출원들에 대한 미국 특허법 제 35 U.S.C.§120조 하의 우선권 이익을 향유하는 일부 계속 출원이며 그 내용 전체는 여기서 참조 문헌으로 결합된다.
2005년 11월 15일자로 출원된 발명의 명칭이 "2 단자 나노튜브 디바이스 및 시스템과 그의 제조 방법"인 미국 특허 출원 제11/280,786호;
2005년 11월 15일자로 출원된 발명의 명칭이 "재프로그램 가능한 저항을 가진 나노튜브 제품을 이용한 메모리 어레이"인 미국 특허 출원 제11/274,967호;
2005년 11월 15일자로 출원된 발명의 명칭이 "나노튜브 스위치를 이용한 비휘발성 쉐도우 래치"인 미국 특허 출원 제11/280,599호;
본 출원은 동시 계류 중인 다음의 출원들과 관련이 있으며, 그 전체 내용은 여기서 참조 문헌으로서 결합되고 있다.
발명의 명칭이 "스케일러블 2 단자 나노튜브 스위치를 가진 비휘발성 저항 메모리"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "전자 퓨즈 대체 소자로서 스케일러블 비휘발성 나노튜브 스위치를 가진 래치 회로 및 연산 회로"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "메모리 소자 및 교차점 스위치와 비휘발성 나노튜브 블럭을 이용한 그의 어레이"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과 그를 이용한 시스템 및 그의 제조 방법"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과 그를 이용한 시스템 및 그의 제조 방법"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과 그를 이용한 시스템 및 그의 제조 방법"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과 그를 이용한 시스템 및 그의 제조 방법"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과 그를 이용한 시스템 및 그의 제조 방법"인 미국 특허 출원 제_____(미정)호.
발명의 명칭이 "비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭과 그를 이용한 시스템 및 그의 제조 방법"인 미국 특허 출원 제_____(미정)호.
100 kbit에서 1 Gbit를 초과하는 메모리 범위의 독립형 및 매립형으로 대용량 메모리 기능을 가능하게 하는 조밀한 메모리에 대한 요구가 점점 증가되고 있다. 비트당 비용은 저렴하며 용량은 증가되어 시판되고 있는 이러한 필요한 대용량 메모리는 지오메트리 및 프로세스 특징들을 급속히 향상하기 위한 반도체 산업에 있어 해결 과제이다. 예컨대 이러한 요구들은, 포토리소그래피 기술을 소형 트랜지스터 및 기억 소자와 같은 향상된 프로세스 특징들/구조, 층들간 대응의 향상된 정렬 기능을 가진 더욱 작은 라인 및 이격 치수로 몰아 가며, 대용량 메모리 기능 또는 결합된 메모리 및 논리 기능을 수용하기 위해 필요한 증대된 칩 크기를 포함할 것을 필요로 한다. 더 작은 결함 크기에 대한 감도는 더 작은 지오메트리로 인해 증가하며, 전반적인 결함 밀도는 현저히 저감되어야만 한다.
새로운 조밀한 기술의 노드로의 전이시, 리소그래피 및 대응의 프로세스 변화는 통상 X 및 Y 방향으로 0.7X의 절연체 및 도체 규격의 감소를 가져오거나 논리 회로 및 메모리 지원 회로에 대해서는 2X의 면적 감소를 가져온다. 메모리 셀에 대한 특이한 프로세스 특징이 통상적으로 부가되어 포토리소그래픽 개선에 기인한 면적 감소를 초과하는 통상의 0.7X의 추가 면적 감소를 가져옴으로써, 메모리 셀은 약 2.8X의 셀 면적 감소를 달성한다. DRAM에서 예컨대 매립된 트렌치 또는 스택화된 저장 커패시터와 같은 프로세스 특징 변화는 하나의 커패시터 플레이트와 반도체 기판에 형성된 셀 선택 FET의 소스 사이의 대응의 최적화 셀 선택 수단에 의해 도입된다. DRAM 메모리와 관련하여 기술된 트레이드오프는 EPROM, EEPROM 및 플래쉬 등과 같은 기타 메모리 타입에 대한 트레이드오프와 유사하다.
메모리 효율성은 비트 저장(기억) 영역과 지원 회로 영역의 대응 오버헤드를 비교하여 정해진다. 지원 회로 영역은 어레이 저장 영역에 대해서 최소화된다. 셀 선택 트랜지스터가 반도체 기판에 형성되는 메모리인 2-D 메모리에 있어서, 조밀한 새로운 기술의 노드(기술 세대)로의 전이를 위해 비트 영역은 일례의 메모리와 관련하여 위에서 추가로 설명한 지원 회로 영역 보다 크게 감소될 수 있으며 비트 영역은 2.8X 감소되고 지원 회로 영역은 2X 감소된다. 메모리 효율성을 보존하기 위해, 비트라인 당 많은 비트와 워드라인 당 많은 비트를 갖는 서브 어레이인 대용량 서브 어레이가 제조되도록 메모리 구조가 변경 가능하다. 전력 소모를 포함하면서 계속해서 메모리 성능을 향상시키기 위해, 새로운 메모리 구조는 예컨대 미국 특허 제5,546,349호(전체 내용이 여기서 참조 문헌으로 결합된다)에서 기술한 바와 같이 워드라인 및 비트라인 당 많은 비트를 갖는 보다 많은 서브 어레이를 수용하도록 전역(global) 및 국부(단편화) 비트라인 구조 및 전역 및 국부(단편화) 워드라인 구조를 이용한다.
메모리 서브 어레이 크기의 성장 이외에, 칩면적이 또한 성장할 수 있다. 예컨대 새로운 기술의 노드에서 메모리 기능이 4X 보다 큰 비트를 가져야만 하고, 비트 영역 감소가 2.8X이면, 칩면적 성장은 적어도 1.4 - 1.5X일 것이다.
상기 일례의 메모리에 대해서 계속 언급하자면, 현재 기술의 노드에서 메모리의 칩면적이 60% 비트 영역 어레이와 40% 지원 회로 영역이며, 칩 구조는 변경되지 않고, 새로운 기술의 노드를 위한 비트 영역 효율이 2.8X 향상되고 지원 회로 레이아웃이 2X 향상되면, 비트 영역 및 지원 회로 영역은 둘다 대략 50%의 칩면적이 될 것이다. 미국 특허 제5,546,349호에서 기술하고 있는 전역 및 국부 단편화 워드 및 비트라인과 같이 워드 및 비트라인 당 비트수를 증가하기 위해 구조 변경 및 회로 설계와 레이아웃 개선은 새로운 기술의 노드에서 새로운 4X 대규모 메모리 기능칩 설계를 위한 60% 비트 영역과 40% 지원 회로를 달성하기 위해 이용 가능하다. 그러나 칩면적은 4X 메모리 기능에 대해서 1.4X 내지 1.5X 더 커질 것이다. 그래서 예컨대 현재의 칩 면적이 100 ㎟이면, 4X 대용량 메모리에 대한 새로운 칩면적은 140 내지 150 ㎟가 되며, 현재의 칩 면적이 70 ㎟이면, 4X 대용량 메모리 기능에 대한 새로운 칩 면적은 적어도 100 ㎟일 것이다.
제조 관점에서 보면, 새로운 기술의 노드에서 새로운 4X 메모리 기능의 높은 볼륨 생산으로의 전이는 새로운 메모리 기능의 비트 당 비용이 현 세대의 것과 견주어 경쟁력이 있을 때까지 일어나지 않을 것이다. 통상적으로 적어도 2개 때때로 3 개의 새로운 칩이 10 내지 15 %의 포토리소그래픽 선형 규격이 점증적으로 감소(축소)되게 설계되며 현 세대의 메모리와의 경쟁력있는 수준으로 하기 위해 웨이퍼 당 칩수를 증가 시키고 메모리 비트 당 비용을 줄이기 위해 각각의 칩은 4X 메모리 기능의 칩 면적을 100 ㎟까지 줄인다.
크래프트(Craft) 등의 미국 특허 제5,536,968호(전체 내용이 여기서 참조 문헌으로 결합되고 있음)는 비휘발성 OTP 소자(이 특허에서는 폴리실리콘 퓨즈 소자)와 직렬로 다이오드에 의해서 형성된 셀을 가진 OTP 필드 프로그래머블 메모리를 개시하고 있다. 각각의 셀은 통상 100 오옴 정도로 제조된 폴리실리콘 퓨즈와 직렬 선택 다이오드를 포함한다. 메모리 어레이는 길게 접힌 좁은 폴리퓨즈 소자를 가진 2-D 메모리 어레이이다. 기억 셀은 대형 폴리실리콘 퓨즈 크기로 인해 대용량이며, 미국 특허 제5,536,968호에 개시된 OTP 메모리는 위에서 기술한 메모리 스케일링 문제에 대한 해결책을 개시하고 있지 않다.
로스너(Roesner)의 미국 특허 제4,442,507호(전체 내용이 여기서 참조 문헌으로 결합되고 있음)는 각각의 새로운 메모리 세대를 위한 상호접속부와 개개의 구성요소 크기(트랜지스터)를 줄여 칩면적을 증가시키는 2 차원(2-D) 메모리 접근 방식을 교체하기 위해 3 차원(3-D) 메모리 셀 및 대응의 프로세스, 설계 및 아키텍쳐를 이용하는 일회 프로그램가능(OTP) 필드 프로그래머블 메모리를 개시하고 있다. 미국 특허 제4,442,507호는 3-D EPROM 어레이를 가진 EPROM(일회 프로그램가능) 메모리를 기술하고 있으며, 셀 선택 디바이스, 기억 디바이스, 및 상호접속 수단은 반도체 기판 내 또는 반도체 기판 상에 제조되고 있지 않고 대신에 지원 회로와 3-D EPROM 메모리 어레이 사이의 상호접속부를 가진 반도체 기판 내와 반도체 기판 상에 형성된 지원 회로 위의 절연층 상에 형성된다. 이러한 3-D 메모리 접근 방식은 보다 조밀한 메모리 기능과 연관된 리소그래픽 및 프로세스 요건을 현저히 감소시킨다.
도 1에 도시한 종래 기술의 3-D EPROM 어레이(100)는 미국 특허 제4,442,507호에서의 대응 종래 기술의 구조이다. 메모리 셀은 약하게 도핑된 폴리실리콘을 이용하는 쇼트키 다이오드 위에 형성된 안티퓨즈와 직렬 연결된 수직 배향 쇼트키 다이오드를 포함하고 있다. 지원 회로 및 상호접속부(110)는 지지 반도체 기판(105), 예컨대 실리콘 기판 내에 그리고 기판 상에 형성된다. 절연체(115)를 관통하는 상호접속부(도 1에 도시 안됨)는 도체(120) 및 도체(170)와 같은 어레이 라인에 지원 회로를 연결하기 위해 사용된다. 메모리 셀은 절연체(120)의 표면 위에 제조되며, 쇼트키 다이오드(142), 안티퓨즈(155)를 포함하며, 결합 도체(120) 및 N+ 폴리실리콘 도체(122), 금속 도체(170), 금속 장벽층(160)에 의해서 상호접속된다. 비록 도체(115)의 표면이 평탄한 것으로서 도시되고 있지만 사실상 미국 특허 제4,442,507호에서는 보다 상세하게는 비평탄한 것으로 도시되고 있는데 이는 미국 특허의 발명의 시점에서 VLSI 평탄화 기술이 이용 가능하지 않았기 때문이다.
N+ 폴리실리콘 패터닝된 층 반도체(122)는 하나의 쇼트키 다이오드(142) 컨 택과 어레이 상호접속 라인으로서 사용된다. N+ 폴리실리콘 반도체(122)는 예컨대 실리콘 또는 게르마늄일 수 있으며, 통상 1020 도펀트 원자/㎤ 로 도핑되어 0.04 오옴/스퀘어(Ω/□)의 저항을 갖게 된다. 반도체(122)가 어레이 라인으로서 사용될 수 있고, 저 저항의 어레이 라인은 N+ 반도체 층과 절연체(115)의 표면 사이의 몰리브덴 실리사이드 도체(120) 상에 N+ 폴리실리콘 반도체(122)를 도핑함으로써 형성 가능하다. 반도체(122)와 접촉하는 제2 N-다결정 실리콘 또는 게르마늄 반도체 패터닝된 층(반도체)(125)는 통상 1014 내지 1017 도펀트 원자/㎤의 범위로 도핑되어 15 오옴/스퀘어의 저항을 갖게 되고 셀 선택 디바이스로서 사용되는 쇼트키 다이오드(142)의 캐소드 단자를 형성한다. 도펀트는 예컨대 비소, 인, 안티몬일 수 있다. 폴리실리콘 도체(122,125)는 통상 400 ㎚의 두께와 2 ㎚의 너비이다.
쇼트키 다이오드 장치(142)의 애노드는 N-다결정 실리콘 도체(125) 상에 피착된 두께 25 ㎚의 백금과 같은 귀금속을 이용한 패터닝된 도체(140)에 의해서 형성되고, 하부 다결정 물질의 화합물(예, 백금 실리사이드)을 형성하기 위해 600 ℃로 가열된다. 귀금속(140)의 실리사이드와 하부 N-폴리실리콘 반도체(125)는 쇼트키 다이오드(142)의 접합부(145)를 형성한다. 쇼트키 다이오드(142) 측정치는 약 0.4 V의 턴온 전압과 약 10 V의 역 항복 전압이 된다.
메모리 셀의 비휘발성 상태는 저항 상태로서 안티퓨즈(155)에 기억된다. 안티퓨즈(155)의 저항 상태는 제조 공정의 완료 후 한번(OTP) 변경가능(프로그램가능)하다. 안티퓨즈(155)를 형성하기 위해 사용된 물질은 10 원자/㎤ 보다 큰 도핑 을 통상 갖는 실리콘 또는 게르마늄과 같은 단일 소자의 N-반도체인 것이 바람직하며, 비소와 인이 미국 특허 제4,442,507호에서 추가로 기술한 바와 같이 적절한 N-형 도펀트이다. 안티퓨즈(155)를 형성하기 위해 패터닝 후 100 ㎚ 두께의 TiW의 도전성 장벽층(160)이 안티퓨즈(155)와 절연체(130)와 접촉하여 피착된다. 다음에 800 ㎚ 알루미늄 층이 도체(170)를 형성하기 위해 피착되고 패터닝된다. 두 도체(170) 및 도체 장벽층(160)은 패터닝된다. 도전성 장벽층(160)은 알루미늄이 N-폴리실리콘 물질로 이주하는 것을 막기 위해 사용된다.
안티퓨즈의 저항은 통상 형성되는 바와 같이 통상 107 오옴이다. 초기에 모든 셀에서 모든 안티퓨즈는 제조시 약 107 오옴의 저항값을 가진다. 약 10 V의 안티퓨즈 임계 전압이 도달되도록 하나의 셀이 선택되고 프로그램되면, 안티퓨즈 저항은 약 50 ㎂로 제한된 프로그래밍 전류와 마이크로초 범위의 프로그래밍 시간에 따라 102 오옴으로 변화한다. 안티퓨즈는 오직 한번 프로그램 가능하며, 비휘발성의 신규의 저저항 상태가 반도체 기판(105) 내와 반도체 기판 상의 하부 지원 회로(110) 위의 어레이 영역을 가진 3 D EPROM 메모리의 메모리 셀에 저장된다.
미국 특허 제4,442,507호가 반도체 기판과 상기 지원 회로로부터 분리된 상호접속부와 모든 셀 구성요소를 가진 3 D ERPOM 메모리 어레이의 개념을 소개하고 있지만, 그 접근 방식은 OTP 메모리에 제한된다.
도 2는 1995년 7월에 발간된 리서치 및 개발 저널 39권 371 내지 381 페이지 의 "IBM에서의 상호접속부 기술의 진화"라는 명칭의 리안 제이 쥐(Ryan, J. G.) 등의 종래 기술의 참조 문헌(전체 내용이 여기서 참조 문헌으로 결합되어 있음)에서 기술하고 있는 바와 같이 홀(접촉 스터드)을 통해 채워지고 접촉부를 스택화한 도체의 하나의 플래너 국부 상호접속 금속 층과 4 개(금속 1 - 금속 4)의 추가 전역 플래너 스택화된 레벨을 가진 디바이스를 포함하는 종래 기술의 CMOS 구조(200,200')를 도시하고 있다. 금속(5)은 모노플래너이며 오프칩 연결부를 제공하기 위해 사용된다. 국부 상호접속부 및 배선층 금속 1, 금속 2, 금속 3, 금속 4, 금속 5는 예컨대 Al(Cu), W, Mo, Ti, Cu를 사용한다. 타이트한 금속 피치는 두 금속 및 산화물에 대해 평탄화를 필요로 하며 수직에 가까운 제로가 도 2에 도시한 바와 같이 텅스텐(W)을 이용하여 통상적으로 형성된 스터드를 통해 오버랩한다. 화학-기계 연마(CMP) 평탄화 기술의 과도한 사용은 구조(200,200')의 형성을 가능하게 한다. CMP 기술은 또한 1990년 7월 31일자로 허여된 미국 특허 제4,944,836호(전체 내용이 여기서 참조 문헌으로 결합되어 있음)에서도 기술되고 있다. CMP 기술은 또한 종래 레벨의 결함들을 제거하기 위한 능력이 있어 선택되었다.
공동 발명자 베르틴(Bertin)의 미국 특허 제5,670,803호(전체 내용이 여기서 참조 문헌으로 결합되어 있음)는 동시적으로 정의된 측벽 크기를 갖는 3 D SRAM 어레이 구조를 개시하고 있다. 이 구조는 다중 정렬 단계들을 피하기 위해(최소화하기 위해) 도핑된 실리콘과 절연된 영역의 다중 층들을 통해 트렌치를 절삭함으로써 동시적으로 정의된 수직 측벽들을 포함한다. 이 트렌치는 다중 반도체 및 산화물 층을 관통해 절삭하여 3 D SRAM 어레이 구조와 하부 반도체 기판 사이의 지지 절연 체(SiO2) 층의 상면에서 중단한다. 미국 특허 제5,670,803호는 또한 수직으로 배선된 3 D SRAM 셀을 형성하기 위해 트렌치 영역 내에 인 트렌치 수직 국부 셀 상호접속 배선을 교시하고 있다. 미국 특허 제5,670,803호는 또한 트렌치 셀 내에 국부적으로 배선된, 트렌치 영역에서 3 D SRAM 기억 셀의 상면에 이르는 트렌치 관통 수직 상호접속 배선을 교시하고 있다.
본 발명은 비휘발성 나노튜브 다이오드 및 비휘발성 나토튜브 블럭과 이를 이용한 시스템 및 그의 제조 방법을 제공한다.
일 형태에 있어서, 비휘발성 나노튜브 다이오드 장치는 제1 및 제2 단자; 캐소드 및 애노드를 포함하고 제1 도전성 단자에 인가된 전기적 자극에 응답하여 캐소드와 애노드 사이에 도전성 경로를 형성할 수 있는 반도체 소자; 및 반도체 소자와 전기적으로 통하는 나노튜브 패브릭 물품을 포함하는 나노튜브 스위칭 소자를 포함하며, 나노튜브 패브릭 물품은 반도체 소자와 제2 단자 사이의 도전성 경로를 형성할 수 있고 반도체 소자와 제2 단자 사이에 배치되고, 제1 및 제2 단자 상의 전기적 자극은 복수의 논리 상태를 초래한다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함하고 있다. 복수의 논리 상태 중 제1 논리 상태에서 제1 및 제2 단자 사이의 도전성 경로는 실질적으로 디스에이블되고 복수의 논리 상태 중 제2 논리 상태에서 제1 및 제2 단자 사이의 도전성 경로는 인에이블된다. 제1 논리 상태에서 나노튜브 물품은 상대적으로 고저항을 가지며 제2 논리 상태에서 나노튜브 물품은 상대적으로 저저항을 가진다. 나노튜브 패브릭 물품은 미정렬된 나노튜브의 비직조망(non-woven network)을 포함하고 있다. 제2 논리 상태에서 미정렬된 나노튜브의 비직조망은 반도체 소자와 제2 단자 사이에서 적어도 하나의 전기적 도전성 경로를 포함한다. 나노튜브 패브릭 물품은 다층화 패브릭이다. 제1 및 제2 단자 사이의 임계 전압 이상에서 반도체 소자는 애노드에서 캐소드로 전류를 흐르게 할 수 있고, 제1 및 제2 단자 사이의 임계 전압 이하에서 반도체 소자는 애노드에서 캐소드로 전류를 흐르게 할 수 없다. 제1 논리 상태에서 애노드와 제2 단자 사이의 도전성 경로는 디스에이블된다. 제2 논리 상태에서 애노드와 제2 단자 사이의 도전성 경로는 인에이블된다. 도전성 컨택은 나노튜브 패브릭 물품과 반도체 소자 사이에 배치되고 나노튜브 패브릭 물품과 반도체 소자 사이에서 전기적 전달 경로를 제공한다. 제1 단자는 애노드와 전기적으로 통하며 캐소드는 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통한다. 제2 논리 상태에서, 디바이스는 제1 단자에서 제2 단자로 실질적으로 흐르는 전기 전류를 전달할 수가 있다. 제1 단자는 캐소드와 전기적으로 통하며 애노드는 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통한다. 제2 논리 상태에 있을 때, 디바이스는 제2 단자에서 제1 단자로 실질적으로 흐르는 전류를 전달할 수 있다. 애노드는 도전성 물질을 포함하며 캐소드는 n 형 반도체 물질을 포함한다. 애노드는 p 형 반도체 물질을 포함하며 캐소드는 n 형 반도체 물질을 포함한다.
또 다른 형태에 있어서, 2 단자 비휘발 상태 장치는 제1 및 제2 단자; 소스, 드레인, 소스와 드레인 중 하나와 전기적으로 통하는 게이트와, 소스 및 드레인 사이에 배치된 채널을 가진 반도체 전계 효과 소자; 나노튜브 패브릭 물품과 도전성 컨택을 가진 나노튜브 스위칭 소자를 가지며, 게이트는 소스와 드레인 사이의 채널에서 전기적 도전성 경로를 제어 가능하게 형성할 수 있으며, 나노튜브 패브릭 물품은 도전성 컨택과 제2 단자 사이에 배치되고 도전성 컨택과 제2 단자 사이의 전기적 도전성 경로를 형성 가능하고, 제1 단자는 소스와 드레인 중 하나와 전기적으로 통하며, 소스와 드레인 중 다른 하나는 도전성 컨택과 전기적으로 통하고, 제1 및 제2 도전성 단자 상에서의 제1 세트의 전기 자극은 제1 논리 상태를 초래하고 제1 및 제2 도전성 단자 상에서의 제2 세트의 전기 자극은 제2 논리 상태를 초래한다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 제1 논리 상태는 제1 및 제2 단자 사이의 상대적으로 비도전성 경로에 대응하며 제2 논리 상태는 제1 및 제2 단자 사이의 도전성 경로에 대응한다. 제1 세트의 전기적 자극은 나노튜브 패브릭 물품에서 상대적으로 고저항 상태를 초래하고 제2 세트의 전기적 자극은 나노튜브 패브릭 물품에서 상대적으로 저저항 상태를 초래한다. 나노튜브 패브릭 물품은 미정렬 나노튜브의 비직조망을 포함한다. 나노튜브 패브릭 물품은 다층화 패브릭을 포함한다. 제2 세트의 전기적 자극에 응답하여, 미정렬 나노튜브의 비직조망은 도전성 컨택과 반도체 전계 효과 소자 사이에서 적어도 하나의 전기적 도전성 경로를 제공한다. 제2 세트의 전기적 자극에 응답하여, 소스와 드레인 사이의 전기적 경로는 도전성 채널에서 형성된다. 반도체 전계 효과 소자는 PFET를 포함한다. 반도체 전계 효과 소자는 NFET를 포함한다. 반도체 전계 효과 소자의 소스는 제1 단자와 전기적으로 통하며 드레인은 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통한다. 반도체 전계 효과 소자의 드레인은 제1 단자와 전기적으로 통하며 반도체 전계 효과 소자의 소스는 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통한다.
또 다른 형태에 있어서, 전압 선택 회로는 입력 전압원; 출력 전압 단자 및 기준 전압 단자; 저항 소자; 및 비휘발성 나노튜브 다이오드 장치를 포함하며, 비휘발성 나노튜브 다이오드 장치는 제1 및 제2 단자; 제1 단자와 전기적으로 통하는 반도체 소자; 반도체 소자와 제2 단자 사이에 배치되며 반도체 소자와 제2 단자 사에서 전기적 자극을 전도할 수 있는 나노튜브 스위칭 소자를 포함하며, 비휘발성 나노튜브 다이오드 장치는 제1 및 제2 단자 사이에서 전기적 자극을 전도할 수 있고, 저항 소자는 입력 전압원과 출력 전압 단자 사이에 배치되며, 비휘발성 나노튜브 다이오드 장치는 출력 전압 단자와 기준 전압 단자 사이에 배치되고 출력 전압 단자 및 기준 전압 단자와 전기적으로 통하고, 전압 선택 회로는 입력 전압원과 기준 전압 단자에서의 전기적 자극에 응답하여 비휘발성 나노튜브 다이오드가 실질적으로 제1 및 제2 단자 사이에서 전기적 자극의 전도를 금지할 때 제1 출력 전압 레벨을 제공할 수 있으며, 전압 선택 회로는 입력 전압원과 기준 전압 단자에서의 전기적 자극에 응답하여 비휘발성 나노튜브 다이오드가 제1 및 제2 단자 사이에서 전기적 자극을 전도할 때 제2 출력 전압 레벨을 제공할 수가 있다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 반도체 소자는 애노드와 캐소드를 포함하며, 애노드는 제1 단자와 전기적으로 통하고 캐소드는 나노튜브 스위칭 소자와 전기적으로 통한다. 반도체 소자는 제1 단자와 전기적으로 통하는 소스 영역, 나노튜브 스위칭 소자와 전기적으로 통하는 드레인 영역, 소스 영역 및 드레인 영역 중 하나와 전기적으로 통하는 게이트 영역, 게이트 영역에 대한 전기적 자극에 응답하여 소스와 드레인 사이의 전기적 도전성 경로를 제어 가능하게 형성하고 일정하게 할 수 있는 채널 영역을 가진 전계 효과 소자를 포함한다. 제1 출력 전압 레벨은 실질적으로 입력 전압원과 등가이다. 제2 출력 전압 레벨은 기준 전압 단자와 실질적으로 등가이다. 나노튜브 스위칭 소자는 고저항 상태와 저저항 상태를 가질 수 있는 나노튜브 패브릭 물품을 포함한다. 나노튜브 패브릭 물품의 고저항 상태는 저항 소장의 저항보다 실질적으로 높으며 나노튜브 패브릭 물품의 저저항 상태는 저항 소자의 저항보다 실질적으로 낮다. 제1 출력 전압 레벨은 부분적으로 저항 소자의 상대 저항과 나노튜브 패브릭 물품의 고저항 상태에 의해서 정해지며, 제2 출력 전압 레벨은 부분적으로 저항 소자의 상대 저항과 나노튜브 패브릭 물품의 저저항 상태에 의해서 정해진다.
또 다른 형태에 있어서, 비휘발성 나노튜브 다이오드는 기판; 기판 위에 배치된 애노드와 캐소드를 가지며 애노드와 캐소드 사이에 전기적 전도 경로를 형성할 수 있는 반도체 소자; 반도체 소자 위에 배치되며 복수의 저항 상태를 가질 수 있는 나노튜브 패브릭 소자와 도전성 콘택을 포함하는 나노튜브 스위칭 소자; 및 도전성 컨택에 대해 간격을 두고 배치된 도전성 단자를 포함하며, 나노튜브 패브릭 소자는 도전성 컨택 사이에 배치되며 도전성 컨택과 전기적으로 통하고, 도전성 컨택은 캐소드와 전기적으로 통하며, 애노드와 도전성 단자에 인가된 전기적 자극에 응답하여 비휘발성 나노튜브 다이오드는 애노드와 도전성 단자 사이에 전기적 도전성 경로를 형성할 수 있다.
하나 이상의 실시예는 하나의 이상의 다음의 특징들을 포함한다. 애노드는 도체 물질을 포함하며 캐소드는 반도체 물질을 포함한다. 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, ZrSi2 중 적어도 하나를 포함한다. 반도체 소자는 쇼트키 장벽 다이오드를 포함한다. 제2 도전성 단자는 기판과 애노드 사이에 개재되어 애노드와 전기적으로 통하며, 제2 도전성 단자와 도전성 단자에서의 전기적 자극에 응답하여 비휘발성 나노튜브 다이오드는 제2 도전성 단자와 도전성 단자 사이에 전기적 도전성 경로를 형성할 수 있다. 애노드는 제1 타입의 반도체 물질을 포함하며 캐소드 영역은 제2 타입의 반도체 물질을 포함한다. 제1 타입의 반도체 물질은 p형 도핑되며, 제2 타입의 반도체 물질은 n 형 도핑되고, 반도체 소자는 PN 접합을 형성한다. 나노튜브 패브릭 소자는 실질적으로 수직으로 배치된다. 나노튜브 패브릭 소자는 실질적으로 수평으로 배치된다. 나노튜브 패브릭 소자는 비직조 다층화 패브릭을 포함한다. 나노튜브 패브릭 소자는 약 20 nm 내지 약 200 nm 의 두께를 가진다. 도전성 컨택은 실질적으로 나노튜브 패브릭 소자의 저면과 동일한 평면 상에 배치되고 도전성 단자는 실질적으로 나노튜브 패브릭 소자의 상면과 동일한 평면 상에 배치된다. 반도체 소자는 전계 효과 트랜지스터이다.
또 다른 형태에 있어서, 비휘발성 나노튜브 다이오드는 기판; 기판 위에 배치된 도전성 단자; 도전성 단자 위에 배치되며 캐소드 및 애노드를 가지며 캐소드와 애노드 사이에 전기적 도전성 경로를 형성할 수 있는 반도체 소자; 반도체 소자 위에 배치된 나노튜브 스위칭 소자를 포함하며, 나노튜브 스위칭 소자는 복수개의 저항 상태를 가질 수 있는 나노튜브 패브릭 소자와 도전성 컨택을 포함하고, 나노튜브 패브릭 소자는 애노드와 도전성 컨택 사이에 개재되어 도전성 단자와 전기적으로 통하며, 애노드와 도전성 단자에 인가된 전기적 자극에 응답하여, 비휘발성 나노튜브 다이오드는 도전성 단자와 도전성 컨택 사이에서 전기적 도전성 경로를 형성할 수가 있다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 애노드는 도전성 물질을 포함하며 캐소드는 반도체 물질을 포함한다. 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, ZrSi2 중 적어도 하나를 포함한다. 반도체 소자는 쇼트키 장벽 다이오드를 포함한다.
제2 도전성 단자는 비직조 나노튜브 패브릭의 패터닝된 영역과 애노드 사이에 개재되어 전기적 도전성 경로를 제공한다. 애노드는 제1 타입의 반도체 물질을 포함하며 캐소드 영역은 제2 타입의 반도체 물질을 포함한다. 제1 타입의 반도체 물질은 p형 도핑되며, 제2 타입의 반도체 물질은 n 형 도핑되고, 반도체 소자는 PN 접합을 형성한다. 나노튜브 패브릭 소자는 실질적으로 수직으로 배치된다. 나노튜브 패브릭 소자는 실질적으로 수평으로 배치된다. 나노튜브 패브릭 소자는 약 0.5 nm 내지 약 20 nm 의 두께를 가진 비직조 나노튜브 층을 포함한다. 나노튜브 패브릭 소자는 비직조 다층화 패브릭을 포함한다. 도전성 컨택은 실질적으로 나노튜브 패브릭 소자의 저면과 동일한 평면 상에 배치되고 도전성 단자는 실질적으로 나노튜브 패브릭 소자의 상면과 동일한 평면 상에 배치된다. 반도체 소자는 전계 효과 트랜지스터이다.
또 다른 형태에 있어서, 메모리 어레이는 복수개의 워드라인, 복수개의 비트라인; 복수개의 메모리 셀; 및 복수개의 비트라인의 각각의 비트라인과 복수개의 워드라인의 각각의 워드라인에 동작 가능하게 결합된 메모리 연산 회로를 포함하며, 각각의 메모리 셀은 워드라인과 비트라인 상의 전기적 자극에 응답하며, 각각의 메모리 셀은 제1 및 제2 단자, 반도체 다이오드 소자, 및 나노튜브 패브릭 물품을 포함하는 2단자 비휘발성 나노튜브 스위칭 디바이스를 포함하고, 반도체 다이오드와 제2 단자는 제1 및 제2 단자 사이에 배치되어 제1 단자와 제2 단자와 전기적으로 통하며, 나노튜브 패브릭 물품은 복수개의 저항 상태를 가질 수 있으며, 제1 단자는 하나의 워드라인에 결합되고 제2 단자는 하나의 비트라인에 결합되며, 제1 및 제2 단자에 인가되는 전기적 자극은 나노튜브 패브릭 물품의 저항 상태를 변경할 수 있고, 상기 연산 회로는 선택된 전기적 자극을 대응의 제1 및 제2 단자 각각에 인가하기 위해 셀에 결합된 비트라인과 워드라인 중 적어도 하나을 활성화함으로써 각각의 셀을 선택할 수가 있으며, 상기 연산 회로는 추가로 선택된 메모리 셀의 나노튜브 패브릭 물품의 저항 상태를 검출하고 나노튜브 패브릭 물품에서 선택된 저항 상태를 제어 가능하게 유도하기 위해 저항 상태에 응답하여 대응의 제1 및 제2 단자 각각에 인가된 전기적 자극을 조정할 수가 있고, 각각의 메모리 셀의 나노튜브 패브릭 물품의 선택된 저항 상태는 상기 메모리 셀의 정보 상태에 대응한다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 각각의 메모리 셀은 대응 제1 및 제2 단자 각각에 인가된 전기적 자극에 응답하여 대응 정보 상태를 비휘발성으로 기억한다. 반도체 다이오드 소자는 캐소드와 애노드를 포함하며, 애노드는 제2 단자와 전기적으로 통하고, 캐소드는 나노튜브 스위칭 소자와 전기적으로 통한다. 캐소드는 제1 반도체 물질을 포함하며 애노드는 제2 반도체 물질을 포함한다. 반도체 다이오드 소자는 캐소드와 애노드를 포함하며, 캐소드는 제1 단자와 전기적으로 통하고, 애노드는 나노튜브 스위칭 소자와 전기적으로 통한다. 캐소드는 제1 반도체 물질을 포함하며 애노드는 제2 반도체 물질을 포함한다. 캐소드는 반도체 물질을 포함하고 애노드는 도전성 물질을 포함하며 나노튜브 패브릭 물품에 대한 도전성 컨택을 형성한다. 도전성 컨택은 반도체 다이오드 소자와 나노튜브 패브릭 물품 사이에 개재된다. 나노튜브 패브릭 물품은 도전성 컨택과 제1 및 제2 단자 중 하나 사이에서 적어도 하나의 전기적 도전성 경로를 제공할 수가 있다. 나노튜브 패브릭 물품은 다층화 나노튜브 패브릭을 포함한다. 다층화 나노튜브 물품은 도전성 컨택과 제1 및 제2 도전성 단자 중 하나 사이의 간격을 정의하는 두께를 가진다. 복수개의 메모리 셀은 스택화된 메모리 셀의 다중쌍을 포함하며, 스택화된 메모리 셀의 각각의 쌍에서 제1 메모리 셀은 제1 비트라인 상에 배치되고 제1 비트라인과 전기적으로 통하며 워드라인은 제1 메모리 셀 상에 배치되고 제1 메모리 셀과 전기적으로 통하며, 스택화된 메모리 셀의 각각의 쌍에서 제2 메모리 셀은 워드라인 상에 배치되고 워드라인과 전기적으로 통하며, 제2 비트라인은 제2 메모리 셀 상에 배치되고 제2 메모리 셀과 전기적으로 통한다. 제1 메모리 셀에서 나노튜브 물품의 저항 상태는 제2 메모리 셀에서 나노튜브의 저항 상태에 의해서 실질적으로 영향을 받지 않으며 제2 메모리 셀에서 나노튜브 물품의 저항 상태는 제1 메모리 셀에서 나노튜브 물품의 저항 상태에 의해서 실질적으로 영향을 받지 않는다. 제1 메모리 셀에서 나노튜브 물품의 저항 상태는 제2 메모리 셀을 선택하는 상기 연산 회로에 의해서 실질적으로 영향을 받지 않으며 제2 메모리 셀에서 나노튜브 물품의 저항 상태는 제1 메모리 셀을 선택하는 상기 연산 회로에 의한 저항 상태에 의해서 영향을 받지 않는다. 제1 메모리 셀에서 나노튜브 물품의 저항 상태는 제2 메모리 셀의 나노튜브 패브릭 물품의 저항 상태를 검출하는 상기 연산 회로에 의해서 실질적으로 영향을 받지 않으며 제2 메모리 셀에서 나노튜브 물품의 저항 상태는 제1 메모리 셀의 나노튜브 패브릭 물품의 저항 상태를 검출하는 상기 연산 회로에 의한 저항 상태에 의해서 실질적으로 영향을 받지 않는다. 제1 메모리 셀에서 나노튜브 패브릭 물품의 저항 상태는 제2 메모리 셀의 대응 제1 및 제2 단자 각각에 인가된 전기적 자극을 조정하는 상기 연산 회로에 의해서 실질적으로 영향을 받지 않으며 제2 메모리 셀에서 나노튜브 패브릭 물품의 저항 상태는 제1 메모리 셀의 대응 제1 및 제2 단자 각각에 인가된 전기적 자극을 조정하는 상기 연산 회로에 의한 저항 상태에 의해서 실질적으로 영향을 받지 않는다. 절연 영역, 복수개의 도전성 상호접속부, 복수개의 메모리 셀은 절연 영역 위에 배치되며, 절연 영역은 메모리 연산 회로 위에 배치된다. 전기 자극의 조정은 대응 제1 및 제2 단자 각각에 인가된 전압을 점증적으로 변경하는 것을 포함한다. 전압의 점진적 변경은 전압 펄스를 인가하는 것을 포함한다. 순차 전압 펄스의 진폭은 대략 200 mV까지 점진적으로 증가된다. 전기 자극의 조정은 대응 제1 및 제2 단자 중 적어도 하나에 인가된 전류를 변경하는 것을 포함한다. 실질적으로 대응 비트라인과 워드라인으로부터 전기적 자극을 제거하는 것은 차후 나노튜브 패브릭 물품의 선택된 저항 상태를 실질적으로 보존하기 위해 나노튜브 패브릭 물품에서 선택된 저항 상태를 제어가능하게 유도하는 것을 포함한다. 나노튜브 패브릭 물품의 저항 상태를 검출하는 것은 대응 비트라인에서 전기적 자극의 시간에 따른 변화를 검출하는 것을 포함한다. 나노튜브 패브릭 물품의 저항 상태를 검출하는 것은 대응 비트라인을 통해 흐르는 전류를 검출하는 것을 포함한다. 두 단자 휘발성 나노튜브 스위칭 장치에서, 전류는 제2 단자에서 제1 단자로 흐를 수 있으며 실질적으로 제1 단자에서 제2 단자로 흐르는 것을 방지할 수 있다. 전류는 대응 제1 및 제2 단자 각각에 전기적 자극을 인가함으로써 임계 전압이 도달될 때 제2 단자에서 제2 단자로 흐를 수가 있다. 각각의 메모리 셀의 나노튜브 패브릭 물품의 선택된 저항 상태는 상기 메모리 셀의 제1 정보 상태에 대응하는 상대적으로 고저항 상태 및 상기 메모리 셀의 제2 정보 상태에 대응하는 상대적으로 저저항 상태 중 하나를 포함한다. 각각의 메모리 셀의 제3 정보 상태는 제2 단자에서 제1 단자로 전류가 흐를 수 있는 상태에 대응하며, 각각의 메모리 셀의 제4 정보 상태는 제1 단자에서 제2 단자로 전류가 흐를 수 있는 상태에 대응한다. 2단자 비휘발성 나노튜브 스위칭 장치는 제1 및 제2 단자 사이의 전류 흐름의 방향을 독립적으로 동작 가능하다. 복수개의 메모리 셀은 스택화된 메모리 셀의 다중 쌍을 포함하며, 스택화된 메모리 셀의 각각의 쌍에서 제1 메모리 셀은 제1 비트라인 위에 배치되고 제1 비트라인과 전기적으로 통하며, 워드라인은 제1 메모리 셀 위에 배치되며 제1 메모리 셀과 전기적으로 통하고, 절연 물질은 제1 메모리 셀 위에 배치되며, 스택화된 메모리 셀의 각각의 쌍에서 제2 메모리 셀은 제2 워드라인 위에 배치되고 제2 워드라인과 전기적으로 통하며, 제2 워드라인은 절연 물질 위에 배치되고 제2 비트라인은 제2 메모리 셀 위에 배치되어 전기적으로 통한다. 복수개의 메모리 셀은 스택화된 메모리 셀의 다중 쌍을 포함하며, 스택화된 메모리 셀의 각각의 쌍에서 제1 메모리 셀은 제1 비트라인 위에 배치되어 제1 비트라인과 전기적으로 통하며 워드라인은 제1 메모리 셀 위에 배치되어 제1 메모리 셀과 전기적으로 통하고, 절연 물질은 제1 메모리 셀 위에 배치되고, 스택화된 메모리 셀의 각각의 쌍에서 제2 메모리 셀은 제2 비트라인 위에 배치되어 제2 비트라인과 전기적으로 통하며 제2 비트라인은 절연 물질 위에 배치되며 제2 워드라인은 제2 메모리 셀 위에 배치되어 제2 메모리 셀과 전기적으로 통한다.
또 다른 형태에 있어서, 나노튜브 스위치의 제조 방법은,
제1 도전성 단자를 가진 기판을 제공하는 단계와; 제1 도전성 단자 위에 다층 나노튜브 패브릭을 피착하는 단계와, 다층 나노튜브 패브릭 위에 제2 도전성 단자를 피착하는 단계를 포함하며, 나노튜브 패브릭은 제1 및 제2 도전성 단자 사이에서 물리적 그리고 전기적 컨택을 방지하기 위해 선택되는 두께, 밀도, 및 조정을 가진다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 동일한 측방향 크기를 실질적으로 갖도록 다층 나노튜브 패브릭과 제1 및 제2 도전성 단자를 리소그래픽적으로 패터닝된다. 제1 및 제2 도전성 단자와 다층 나노튜브 패브릭은 각각 실질적으로 사각형의 측방향 형태를 가진다. 제1 및 제2 도전성 단자와 다층 나노튜브 패브릭은 약 200 nm ×200 nm 내지 약 22 nm ×22 nm의 측방향 크기를 각각 갖는다. 제1 및 제2 도전성 단자와 다층 나노튜브 패브릭은 약 22 nm 내지 10 nm 의 측방향 크기를 각각 갖는다. 제1 및 제2 도전성 단자와 다층 나노튜브 패브릭은 10 nm 보다 작은 측방향 크기를 가진다. 다층 나노튜브 패브릭은 약 10 nm 내지 약 200 nm 의 두께를 가진다. 다층 나노튜브 패브릭은 약 10 nm 내지 약 50 nm의 두께를 가진다. 기판은 제1 도전성 단자 아래에 다이오드를 포함하며, 다이오드는 제어 회로에 의해서 어드레싱가능하다. 동일한 측방향 크기를 실질적으로 각각 갖도록 제1 및 제2 도전성 단자, 다층 나노튜브 패브릭, 및 다이오드를 리소그래피적으로 패터닝하는 단계는, 제2 도전성 단자 위에 제2 다이오드를 제공하는 단계와, 제3 도전성 단자 위에 제2 다층 나노튜브 패브릭을 피착하는 단계와, 제2 다층 나노튜브 패브릭 위에 제4 도전성 단자를 피착하는 단계를 포함한다. 동일한 측방향 크기를 실질적으로 각각 갖도록 다층 나노튜브 패브릭, 다이오드 및 도전성 단자를 리소그래피적으로 패터닝한다. 다이오드는 N+폴리실리콘 층, N 폴리실리콘 층, 및 P 폴리실리콘 층을 포함한다. 제2 도전성 단자 위에 다이오드를 제공한다. 700 ℃를 초과하는 온도에서 다이오드를 어닐링한다. 동일한 측방향 크기를 실질적으로 각각 갖도록 제1 및 제2 도전성 단자, 다층 나노튜브 패브릭, 및 다이오드를 리소그래피적으로 패터닝한다. 기판은 반도체 전계 효과 트랜지스터를 포함하며, 그의 적어도 일부분은 제1 도전성 단자 아래에 있으며, 반도체 전계 효과 트랜지스터는 제어 회로에 의해서 어드레싱가능하다. 다층 나노튜브 패브릭은 제1 도전성 단자 상에 용매 내로 확산되는 나노튜브를 스프레이하는 것을 포함한다. 다층 나노튜브 패브릭을 피착하는 것은 제1 도전성 단자 상에 용매 내로 확산되는 나노튜브를 스핀 코팅하는 것을 포함한다. 다층 나노튜브 패브릭을 피착하는 것은 용매 내로 확산되는 매트릭스 물질과 나노튜브의 혼합물을 제1 도전성 단자 상에 피착하는 것을 포함한다. 제2 도전성 단자를 피착한 후 매트릭스 물질을 제거한다. 매트릭스 물질은 폴리프로필렌 카보네이트를 포함한다. 제1 및 제2 도전성 단자 각각은 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix, 및 TiSix로 이루어진 그룹에서 독립적으로 선택된다. 다층 나노튜브 패브릭 상에 다공성 유전 물질을 피착한다. 다공성 유전 물질은 스핀 온 글래스와 스핀 온 로우 k 유전체 중 하나를 포함한다. 다층 나노튜브 패브릭 상에 비다공성 유전 물질을 피착한다. 비다공성 유전 물질은 하이 k 유전체를 포함한다. 비다공성 유전 물질은 하프늄 산화물을 포함한다. 제2 도전성 단자와 전기적으로 통하는 워드라인을 제공한다.
또 다른 형태에 있어서, 나노튜브 다이오드를 제조하는 방법은 제1 도전성 단자를 가진 기판을 제공하는 단계와; 제1 도전성 단자 위에 다층 나노튜브 패브릭을 피착하는 단계와; 다층 나노튜브 패브릭 위에 제2 도전성 단자를 피착하는 단계와, 제1 및 제2 도전성 단자 중 하나와 전기적으로 통하는 다이오드를 제공하는 단계를 포함하며, 나노튜브 패브릭은 제1 및 제2 도전성 단자 사이에서 직접적인 물리적 전기적 컨택을 방지하도록 선택된 두께, 밀도, 및 조성을 가진다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 다층 나노튜브 패브릭을 피착한 후 다이오드를 제공한다. 700 ℃를 초과하는 온도에서 다이오드를 어닐링한다. 제2 도전성 단자와 전기적으로 접촉하는 다이오드를 제2 도전성 단자 위에 위치 선정한다. 제1 도전성 단자와 전기적으로 접촉하는 다이오드를 제1 도전성 단자 아래에 위치 선정한다. 동일한 측방향 크기를 실질적으로 갖도록 제1 및 제2 도전성 단자, 다층 나노튜브 패브릭, 및 다이오드를 리소그래피적으로 패터닝한다. 제1 및 제2 도전성 단자, 다층 나노튜브 패브릭, 및 다이오드는 각각 실질적으로 측방향 형태를 가진다. 제1 및 제2 도전성 단자, 다층 나노튜브 패브릭, 및 다이오드는 각각 실질적으로 사각형의 측방향 형태를 가진다. 제1 및 제2 도전성 단자 및 다층 나노튜브 패브릭은 각각 약 200 nm×200 nm 내지 22 nm×22 nm 의 측방향 크기를 가진다.
또 다른 형태에 있어서, 비휘발성 나노튜브 스위치는 제1 도전성 단자; 다층 나노튜브 패브릭을 포함하는 나노튜브 블럭; 제2 도전성 단자; 및 제1 및 제2 도전성 단자와 전기적으로 통하며 전기적인 자극을 제1 및 제2 도전성 단자에 인가할 수 있는 제어 회로를 포함하며, 나노튜브 블럭의 적어도 일부분은 제1 도전성 단자의 적어도 일부분 위에 위치하여 접촉하고, 제2 도전성 단자의 적어도 일부분은 나노튜브 블럭의 적어도 일부분 위에 위치하여 접촉하며, 나노튜브 블럭은 제1 도전성 단자와 제2 도전성 단자 사이에서 직접적인 물리적 및 전기적 접촉을 방지하도록 구성되어 정렬되고, 나노튜브 블럭은 제1 및 제2 도전성 단자에 제어 회로에 의해서 인가되는 대응의 복수개의 전기적 자극에 응답하여 복수개의 전자 상태들간 전환할 수 있으며, 복수개의 전자 상태들의 각각의 상이한 전자 상태에 대해서, 나노튜브 블럭은 제1 및 제2 도전성 단자 사이의 대응의 상이한 저항의 전기적 경로를 제공한다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 실질적으로 전체 나노튜브 블럭은 전체 제1 도전성 단자 위에 실질적으로 위치하며, 실질적으로 전체 제2 전도체 단자는 전체 나노튜브 블럭 위에 실질적으로 위치한다. 제1 및 제2 도전성 단자와 나노튜브 블럭은 각각 실질적으로 원형의 측방향 형태를 가진다. 제1 및 제2 도전성 단자와 나노튜브 블럭은 각각 실질적으로 사각형의 측방향 형태를 가진다. 제1 및 제2 도전성 단자와 나노튜브 블럭은 각각 약 200 nm 내지 약 22 nm 의 측방향 크기를 가진다. 제1 및 제2 도전성 단자와 나노튜브 블럭은 각각 약 22 nm 내지 약 10 nm 의 측방향 크기를 가진다. 제1 및 제2 도전성 단자와 나노튜브 블럭은 각각 약 10 nm 보다 작은 측방향 크기를 가진다. 나노튜브 블럭은 각각 약 10 nm 내지 약 200 nm의 두께를 가진다. 나노튜브 블럭은 각각 약 10 nm 내지 약 50 nm 의 두께를 가진다. 제어 회로는 제1 도전성 단자와 물리적으로 직접 접촉하는 다이오드를 포함한다. 제1 도전성 단자는 다이오드 위에 위치한다. 다이오드는 제2 도전성 단자 위에 위치한다. 다이오드, 나노튜브 블럭, 및 제1 및 제2 도전성 단자는 실질적으로 동일한 측방향 크기를 가진다. 다이오드는 N+폴리실리콘 층, N 폴리실리콘 층, 및 도체 층을 포함한다. 다이오드는 N+폴리실리콘 층, N 폴리실리콘 층, 및 P 폴리실리콘 층을 포함한다. 제어 회로는 제1 도전성 단자와 접촉하는 반도체 전계 효과 트랜지스터를 포함한다. 제1 및 제2 도전성 단자 각각은 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSiX, 및 TiSiX으로 이루어진 그룹에서 독립적으로 선택되는 도전성 물질을 포함한다. 나노튜브 블럭은 다공성 유전체 물질을 더 포함한다. 나노튜브 블럭은 비다공성 유전체 물질을 더 포함한다. 비다공성 유전체 물질은 하프늄 산화물을 포함한다.
또 다른 형태에 있어서, 고밀도 메모리 어레이는 복수개의 워드라인과 복수개의 비트라인; 복수개의 메모리 셀을 포함하며, 각각의 메모리 셀은 제1 도전성 단자; 제1 도전성 단자 위에 있는 다층 나노튜브 패브릭을 포함하는 나노튜브 블럭; 복수개의 워드라인의 워드라인과 전기적으로 통하며 나노튜브 블럭 위에 있는 제2 도전성 단자; 및 복수개의 비트라인 중 하나의 비트라인과 제1 및 제2 도전성 단자 중 하나와 전기적으로 통하는 다이오드를 포함하며, 나노튜브 블럭은 제1 도전성 단자와 제2 도전성 단자 사이의 간격을 정의하는 두께를 가지며, 각각의 메모리 셀의 논리 상태는 메모리 셀에 연결된 비트라인과 워드라인의 활성화에 의해서 선택 가능하고, 다이오드는 제1 도전성 단자 아래에 위치한다. 다이오드는 제2 도전성 단자 위에 위치한다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 모두는 실질적으로 동일한 측방향 크기를 가진다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 실질적으로 원형의 측방향 형태를 가진다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 실질적으로 사각형의 측방향 형태를 가진다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 약 200 nm 내지 22 nm의 측방향 크기를 가진다. 메모리 셀은 약 200 nm 내지 약 22 nm만큼 서로 이격되어 있다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 약 22 nm 내지 약 10 nm의 측방향 크기를 가진다. 어레이의 메모리 셀은 약 220 nm 내지 약 10 nm만큼 서로 이격되어 있다. 어레이의 일부 메모리 셀은 서로에 대해서 측방향으로 이격되어 있고, 어레이의 다른 메모리 셀은 서로의 상부 위에 스택화되어 있다. 서로의 상부 위에 스택화된 어레이의 메모리 셀 중 일부는 비트라인을 공유한다. 서로에 대해서 측방향으로 이격된 어레이의 메모리 셀 중 일부는 워드라인을 공유한다. 복수개의 워드라인은 복수개의 비트라인에 실질적으로 수직하다. 나노튜브 블럭의 두께는 약 10 nm 내지 약 200 nm 이다. 나노튜브 블럭의 두께는 약 10 nm 내지 50 nm이다.
또 다른 형태에 있어서, 고밀도 메모리 어레이는 복수개의 워드라인과 복수개의 비트라인; 복수개의 메모리 셀을 포함하며, 각각의 메모리 셀은 제1 도전성 단자; 제1 도전성 단자 위에 있는 다층 나노튜브 패브릭을 포함하는 나노튜브 블럭; 나노튜브 블럭 위에 있고 복수개의 비트라인 중 하나의 비트라인과 전기적으로 통하는 제2 도전성 단자; 및 복수개의 워드라인 중 하나의 워드라인과 전기적으로 통하는 다이오드를 포함하며, 나노튜브 블럭은 제1 및 제2 도전성 단자 사이의 간격을 정의하는 두께를 가진다. 각각의 메모리 셀의 논리 상태는 메모리 셀에 연결된 비트라인 및 워드라인을 활성화함으로써 선택 가능하다. 다이오드는 제1 도전성 단자 아래에 위치한다. 다이오드는 제2 도전성 단자 위에 위치한다. 다이오드, 제1 및 제2 도전성 단자, 나노튜브 블럭은 모두 실질적으로 동일한 측방향 크기를 가진다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 실질적으로 원형의 측방향 형태를 가진다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 실질적으로 사각형의 측방향 형태를 가진다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 약 200 nm 내지 22 nm의 측방향 크기를 가진다. 메모리 셀은 약 200 nm 내지 약 22 nm만큼 서로 이격되어 있다. 다이오드, 제1 및 제2 도전성 단자, 및 나노튜브 블럭 각각은 약 22 nm 내지 약 10 nm의 측방향 크기를 가진다. 어레이의 메모리 셀은 약 220 nm 내지 약 10 nm 만큼 서로 이격되어 있다. 어레이의 일부 메모리 셀은 서로에 대해서 측방향으로 이격되어 있고, 어레이의 다른 메모리 셀은 서로의 상부 위에 스택화되어 있다. 서로의 상부 위에 스택화된 어레이의 메모리 셀 중 일부는 비트라인을 공유한다. 서로에 대해서 측방향으로 이격된 어레이의 메모리 셀 중 일부는 워드라인을 공유한다. 복수개의 워드라인은 복수개의 비트라인에 실질적으로 수직하다. 나노튜브 블럭의 두께는 약 10 nm 내지 약 200 nm이다. 나노튜브 블럭의 두께는 약 10 nm 내지 50 nm 이다.
또 다른 형태에 있어서, 고밀도 메모리 셀은 복수개의 워드라인과 복수개의 비트라인; 복수개의 메모리 셀을 포함하며, 각각의 메모리 셀은 제1 도전성 단자, 제1 도전성 단자 상의 제1 나노튜브 소자, 나노튜브 상의 제2 도전성 단자, 및 제1 및 제2 도전성 단자 중 하나와 복수개의 비트라인 중 제1 비트라인과 전기적으로 통하는 제1 다이오드를 포함하는 제1 메모리 셀과; 제3 도전성 단자, 제1 도전성 단자 상의 제2 나노튜브 소자, 제3 및 제4 도전성 단자 중 하나와 복수개의 비트라인 중 제2 비트라인과 전기적으로 통하는 다이오드를 포함하는 제2 메모리 셀을 포함하고, 제2 메모리 셀은 제1 메모리 셀 위에 위치하며, 제1 및 제2 메모리 셀은 복수개의 워드라인 중 하나의 워드라인과 공유하고, 복수개의 메모리 셀의 각각의 메모리 셀 쌍은 제1 및 제2 비트라인과 공유된 워드라인에서의 전기적 자극에 응답하여 4 개의 상이한 논리 상태에 대응하는 적어도 4 개의 상이한 저항 상태 사이에서 전환 가능하다.
또 다른 형태에 있어서, 고밀도 메모리 어레이는 복수개의 워드라인 및 복수개의 비트라인; 복수개의 메모리 셀 쌍을 포함하며, 각각의 메모리 셀 쌍은 제1 도전성 단자, 제1 도전성 단자 위의 제1 나노튜브 소자, 나노튜브 소자 상의 제2 도전성 단자, 및 제1 및 제2 도전성 단자와 전기적으로 통하며 복수개의 워드라인 중 제1 워드라인과 전기적으로 통하는 제1 다이오드를 포함하는 제1 메모리 셀; 제1 도전성 단자, 제1 도전성 단자 상의 제2 나노 튜브, 제2 나노튜브 소자 상의 제4 도전성 단자, 및 제3 및 제4 도전성 단자 중 하나와 전기적으로 통하며 복수개의 워드라인 중 제2 워드라인과 전기적으로 통하는 제2 다이오드를 포함하는 제2 메모리 셀을 포함하고, 제2 메모리 셀은 제1 메모리 셀 위에 위치하며, 제1 및 제2 메모리 셀은 복수개의 비트라인 중 하나의 비트라인을 공유하고, 복수개의 메모리 셀 중 각각의 메모리 셀 쌍은 제1 및 제2 워드라인과 공유 비트라인에서의 전기적 자극에 응답하여 4 개의 상이한 논리 상태에 대응하는 적어도 4 개의 상이한 저항 상태 사이에서 전환 가능하다.
또 다른 형태에 있어서, 나노튜브 다이오드는 반도체 물질로 형성된 캐소드; 나노튜브로 형성된 애노드를 포함하며, 캐소드 및 애노드는 고정된 직접 물리적 컨택이며, 캐소드 및 애노드는 캐소드 및 애노드에 인가된 충분한 전기적 자극이 캐소드와 애노드 사이에서 도전성 경로를 생성하도록 구성되고 정렬된다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 애노드는 복수개의 미정렬 나노튜브를 가진 비직조 나노튜브 패브릭을 포함한다. 비직조 나노튜브 패브릭은 약 0.5 nm 내지 약 20 nm의 두께를 가진 나노튜브 층을 포함한다. 비직조 나노튜브 패브릭은 나노튜브 블럭을 포함한다. 나노튜브는 금속의 나노튜브와 반도체의 나노튜브를 포함한다. 캐소드는 n 형 반도체 물질을 포함한다. 쇼트키 장벽은 n 형 반도체 물질과 반도체의 나노튜브 사이에 형성된다. 쇼트키 장벽 및 PN 접합은 캐소드와 애노드 사이에서 전기적으로 병렬의 전달 경로를 제공한다. 더욱이 비휘발성 메모리와 전기적으로 통하는데 있어서, 나노튜브 다이오드는 비휘발성 메모리 셀에 대한 전기적 자극을 제어할 수 있다. 또한 비휘발성 나노튜브 스위치와 전기적으로 통하는데 있어서, 나노튜브 다이오드는 비휘발성 나노튜브 스위치에 대한 전기적 자극을 제어할 수 있다. 스위칭 소자의 전기적 네트워크와 전기적으로 통하는데 있어서, 나노튜브 다이오드는 스위칭 소자의 전기적 네트워크에 대한 전기적 자극을 제어할 수 있다. 또한 기억 소자와 전기적으로 통하는데 있어서, 나노튜브 다이오드는 전기적 자극에 응답하여 기억 소자를 선택할 수가 있다. 기억 소자는 비휘발성이다. 집적 회로와 전기적으로 통하는데 있어서, 나노튜브 다이오드는 집적 회로용 정류기로서 동작 가능하다.
또 다른 형태에 있어서, 나노튜브 다이오드는 도전성 단자; 도전성 단자 위에 배치되어 도전성 단자와 전기적으로 통하는 반도체 소자; 및 반도체 소자 위에 배치되어 반도체 소자와 고정의 전기적으로 통하는 나노튜브 스위칭 소자를 포함하며, 반도체 소자는 캐소드를 형성하고, 나노튜브 스위칭 소자는 애노드를 형성하며, 나노튜브 스위칭 소자는 복수개의 저항 상태일 수 있는 나노튜브 패브릭 소자와 도전성 컨택을 포함하고, 캐소드와 애노드는 도전성 컨택과 도전성 단자에 인가된 충분한 전기적 자극에 응답하여 비휘발성 나노튜브 다이오드가 도전성 단자와 도전성 컨택 사이에서 도전성 경로를 형성할 수 있도록 구성되고 정렬된다.
하나 이상의 실시예는 하나 이상의 다음의 특징들을 포함한다. 나노튜브 패브릭 소자는 나노튜브의 패터닝된 영역을 포함하고 반도체 소자는 n 형 반도체 물질을 포함한다. 나노튜브의 패터닝된 영역은 금속의 나노튜브와 반도체의 나노튜브를 포함한다. 쇼트키 장벽은 나노튜브의 패터닝된 영역을 포함하는 금속의 나노튜브와 n 형 반도체 물질 사이에 형성된다. PN 접합은 나노튜브의 패터닝된 영역을 포함하는 반도체 나노튜브와 n 형 반도체 물질 사이에 형성된다. 쇼트키 장벽과 PN 접합은 도전성 단자와 나노튜브 패브릭 소자 사이에서 전기적으로 병렬의 전달 경로를 제공한다. 또한 비휘발성 메모리 셀과 전기적으로 통하여 나노튜브 다이오드는 비휘발성 메모리 셀에 대한 전기적 자극을 제어할 수가 있다. 또한 비휘발성 나노튜브 스위치와 전기적으로 통하여 나노튜브 다이오드는 비휘발성 나노튜브 스위치에 대한 전기적 자극을 제어할 수 있다. 또한 스위칭 소자의 전기적 네트워크와 전기적으로 통하여 나노튜브 다이오드는 스위칭 소자의 전기적 네트워크에 대한 전기적 자극을 제어할 수 있다. 또한 기억 소자와 전기적으로 통하여 나노튜브 다이오드는 전기적 자극에 응답해서 기억 소자를 선택할 수가 있다. 기억 소자는 비휘발성이다. 집적 회로와 전기적으로 통해서 나노튜브 다이오드는 집적 회로용 정류기로서 동작 가능하다.
도 1은 어레이가 하부 반도체 기판 내 그리고 하부 반도체 기판 상에 형성되는 메모리 지원 회로 위에 있는 절연 층 상에 있는 종래 기술의 3D EPROM을 도시하고 있다.
도 2는 평탄화 배선 및 스택화된 수직 비아를 가진 종래 기술의 CMOS를 도시하고 있다.
도 3은 2개의 단자가 피착되는 본질적으로 수평 배향의 비휘발성 나노튜브 스위치의 일실시예를 도시하고 있으며, 각각의 단자는 서로 패터닝된 나노튜브 채널 소자의 대향 단부에 피착된다.
도 4는 공형적 나노튜브 채널 소자가 사전 정의된 단자 영역 상에 피착되는 본질적으로 수평 배향의 비휘발성 나노튜브의 일실시예를 도시하고 있다.
도 5는 단자들 사이에서 동일 평면의 절연체 영역을 포함하는 사전 정의된 단말 영역 상에 본질적으로 수평 배향으로 나노튜브 채널 소자가 피착되는 비휘발성 나노튜브 스위치의 일실시예를 도시하고 있다.
도 6a 및 도 6b는 온 전도 상태와 오프 비전도 상태에서 도 3에서 도시한 비휘발성 나노튜브 스위치의 실시예와 유사한 비휘발성 나노튜브 스위치 실시예의 SEM 이미지를 도시하고 있다.
도 7a는 계단형 영역 위에서 본질적으로 수직 배향을 갖는 공형적 나노패브릭 층의 일실시예를 도시하고 있다.
도 7b는 수직 배향된 비휘발성 나노튜브 스위치 기억 소자와의 3 D 메모리 셀 단면의 일실시예를 도시하고 있다.
도 8은 비휘발성 나노튜브 스위치의 일실시예의 개략도이다.
도 9a 및 도 9b는 일례의 나노튜브 채널 소자 채널 길이 250 nm 및 22nm에 대한 온 및 오프 저항값을 도시하고 있다.
도 10은 복수개의 일례의 나노튜브 스위치에 대한 비휘발성 나노튜브 채널 길이의 함수로서 비휘발성 나노튜브 스위치 소거 전압을 도시한다.
도 11a 및 도 11b는 일례의 나노튜브 스위치에 대한 소거, 프로그램 및 판독 동작 모드를 위한 비휘발성 나노튜브 스위치 전압과 전류 동작 파형을 도시한다.
도 12는 캐소드와 나노튜브가 전기적으로 연결되어 다이오드 및 비휘발성 나노튜브 스위치에 의해서 직렬로 형성된 2 단자 비휘발성 나노튜브 다이오드의 일실시예의 개략도를 도시한다.
도 13은 애노드와 나노튜브가 전기적으로 연결되어 다이오드 및 비휘발성 나노튜브 스위치에 의해서 직렬로 형성된 2 단자 비휘발성 나노튜브 스위치의 일실시예의 개략도를 도시한다.
도 14 및 도 15는 NFET 다이오드와 비휘발성 나노튜브 스위치에 의해서 직렬로 형성된 2 단자 비휘발성 나노튜브 다이오드의 일실시예의 개략도를 도시한다.
도 16 및 도 17은 PFET 다이오드와 비휘발성 나노튜브 스위치에 의해서 직렬로 형성된 2 단자 비휘발성 나노튜브 다이오드의 일실시예의 개략도를 도시한다.
도 18은 도 12의 비휘발성 나노튜브 다이오드와 두 자극원을 가진 일실시예를 도시한다.
도 19는 도 15의 비휘발성 나노튜브 다이오드와 두 자극원을 가진 일실시예를 도시한다.
도 20a 및 도 20b는 일부 실시예에 따른 비휘발성 나노튜브 다이오드의 비휘발성 상태를 변경하기 위한 모드 설정 파형을 도시한다.
도 21a 내지 21e는 일부 실시예에 따른 도 12에 도시한 비휘발성 나노튜브 다이오드와 유사한 비휘발성 나노튜브 다이오드의 회로 및 장치의 전기적 특성을 도시한다.
도 22는 일부 일실시예에 따른 도 21a에 도시한 회로의 회로 동작 파형을 도시한다.
도 23a는 도 15에 도시한 비휘발성 나노튜브 다이오드와 유사한 비휘발성 나노튜브 다이오드를 이용하는 회로의 일실시예를 도시한다.
도 23b는 일부 실시예에 따른 도 23a에 도시한 회로의 회로 동작 파형을 도시한다.
도 24는 도 12의 비휘발성 나노튜브 다이오드에 대응하는 비휘발성 나노튜브 다이오드를 이용하는 전달 회로의 일실시예를 도시한다.
도 25는 일부 실시예에 따른 도 24에 도시한 회로의 회로 동작 파형을 도시한다.
도 26a는 비휘발성 메모리 셀로서 도 12에 도시한 비휘발성 나노튜브 다이오드를 이용하는 메모리의 개략도이다.
도 26b는 일부 실시예에 따른 도 26a에 도시한 메모리에 대한 동작 파형을 도시한다.
도 27a 및 도 27b는 일부 실시예에 따른 도 12에 개략적으로 도시한 것들과 유사한 비휘발성 나노튜브 다이오드를 이용하는 메모리 셀들의 제조 방법을 도시한다.
도 28a는 수직 셀 경계부 내에 수직으로 배향된 비휘발성 나노튜브 스위치와 직렬의 쇼트키 다이오드와 캐소드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀의 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 28b는 수직 셀 경계부 내에 수직으로 배향된 비휘발성 나노튜브 스위치와 직렬의 PN 다이오드와 캐소드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀의 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 28c는 수직 셀 경계부 내에 수평으로 배향된 비휘발성 나노튜브 스위치와 직렬의 쇼트키 다이오드와 캐소드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀의 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 29a는 비휘발성 메모리 셀로서 도 13에 도시한 비휘발성 나노튜브 다이오 드를 이용하는 메모리 일실시예의 개략도이다.
도 29b는 일부 실시예에 따른 도 29a에 도시한 메모리에 대한 동작 파형을 도시한다.
도 30a 및 도 30b는 일부 실시예에 따른 도 13에 개략적으로 도시한 것들과 유사한 비휘발성 나노튜브 다이오드를 이용하는 메모리 셀들의 제조 방법을 도시한다.
도 31a는 수직 셀 경계부 내에 수직으로 배향된 비휘발성 나노튜브 스위치와 직렬의 쇼트키 다이오드와 애노드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀의 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 31b는 수직 셀 경계부 내에 수직으로 배향된 비휘발성 나노튜브 스위치와 직렬의 PN 다이오드와 애노드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀의 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 31c는 수직 셀 경계부 내에 수직으로 배향된 비휘발성 나노튜브 스위치와 직렬의 쇼트키 다이오드 및 PN 병렬 다이오드와 병렬의 쇼트키 다이오드 및 PN 다이오드와 애노드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀의 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 32는 일부 실시예에 따른 도 12 및 도 13에 개략적으로 도시한 것들과 유시한 애노드-나노튜브 비휘발성 나노튜브 다이오드들을 이용하는 스택화된 3 D 메모리 어레이의 제조 방법을 도시한다.
도 33a는 캐소드-나노튜브 및 애노드-나노튜브 3 D 어레이를 이용하는 2개의 스택화된 3 D 메모리 어레이의 일실시예의 사시도이다.
도 33b 및 도 33b'는 공유된 워드라인을 가진 스택화된 3 D 메모리 어레이 구조의 두 실시예의 단면도이다.
도 33c는 도 33b에 도시한 구조의 변형인 스택화된 3 D 메모리 어레이 구조의 일실시예의 단면도이다.
도 33d는 일부 실시예에 따른 도 33a, 도 33b, 도 33b'에 도시한 메모리 구조들에 대한 동작 파형을 도시한다.
도 34a 내지 34ff는 일부 실시예에 따른 도 28a 및 도 28b에 도시한 수직 셀 경계부 내에서 수직 배향된 비휘발성 나노튜브 스위치를 가진 캐소드 온 나노튜브 메모리 단면 구조의 제조 방법을 도시한다.
도 35a 내지 도 35s는 일부 실시예에 따른 도 28c에 도시한 수직 셀 경계부 내에서 수평 배향 비휘발성 나노튜브 스위치를 가진 애노드 온 나노튜브 메모리 단면 구조의 제조 방법을 도시한다.
도 36a 내지 도 36ff는 일부 실시예에 따른 도 32a, 도 32b, 도 32c에 도시한 수직 셀 경계부 내에서 수직 배향 비휘발성 나노튜브 스위치를 가진 애노드 온 나노튜브 메모리 단면 구조의 제조 방법을 도시한다.
도 37은 수직 셀 경계부 내에서 수직 배향된 비휘발성 나노튜브 스위치의 셀 부근 중심 배치로 개략 도시한 구조의 다이오드 부분을 가진 캐소드-나노튜브 또는 애노드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 일실시예의 3 차원 단면을 도시한다.
도 38은 상대적으로 소형의 보이드 영역을 갖는 스프레이 온 방법에 의해서 기판 상에 형성된 나노튜브 층의 일실시예를 도시한다.
도 39는 수직 셀 경계부 내에서 오프 셀 중심 배치된 나노튜브 소자를 포함하는 두꺼운 비휘발성 나노튜브 스위치를 가진 도 37에 도시한 것과 유사한 일실시예를 도시한다.
도 40은 캐소드-나노튜브 또는 애노드-나노튜브 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하며, 비휘발성 나노튜브 스위치와 직렬 연결된 개략적으로 나타낸 구조의 다이오드 부분은 수직 셀 경계부 내의 나노튜브 소자를 포함하며 셀 경계부 내의 영역을 채운다.
도 41a 및 도 41b는 일부 실시예에 따른 트렌치 구조의 수직 측벽 내와 수직 측벽 상 그리고 셀 경계 영역 외부의 나노튜브 소자를 가진 비휘발성 나노튜브 스위치를 제조하기 위한 방법을 도시한다.
도 41a 및 도 41b는 일부 실시예에 따른 오목(트렌치) 구조의 수직 측벽 내와 수직 측벽 상에 조절된 형태를 형성하기 위한 방법을 도시한다.
도 42a 내지 도 42h는 일부 실시예에 따른 트렌치 구조의 수직 측벽들 내에서 그리고 수직 측벽 상에서 셀 경계 영역 외부에 나노튜브 소자를 가진 비휘발성 나노튜브 스위치를 제조하기 위한 방법을 도시한다.
도 43a 내지 도 43c는 트렌치 구조의 수직 측벽 내에서 그리고 수직 측벽 상에서 셀 경계 영역 외부의 두께를 가변하는 나노튜브 소자를 가진 비휘발성 나노튜브 스위치의 실시예들을 도시하고 있다.
도 44a 및 도 44b는 셀 경계 셀 영역 내에서 그리고 셀 경계 셀 영역 외부의 두께(그러나 트렌치 구조의 수직 측벽 내에서 그리고 수직 측벽 상의 두께)를 가변하는 나노튜브 소자를 가진 비휘발성 나노튜브 스위치의 실시예들을 도시하고 있다.
도 45는 도 33b, 도 33b', 도 33c에 도시된 바와 같이 2 개의 어레이를 스택화하지 않고 이중의 조밀한 3 D 메모리 어레이를 형성하기 위해 2 개의 비휘발성 나노튜브 스위치가 단일의 선택(조정) 다이오드를 공유하는 도 43a 내지 도 43c의 실시예들의 변형을 도시하고 있다.
도 46은 도 33b, 도 33b', 도 33c에 도시된 바와 같이 2 개의 어레이를 스택화하지 않고 이중의 조밀한 3 D 메모리 어레이를 형성하기 위해 2 개의 비휘발성 나노튜브 스위치가 단일의 선택(조정) 다이오드를 공유하는 도 44a 및 도 44b의 실시예들의 변형을 도시하고 있다.
도 47은 트렌치 측벽 배선을 이용하는 접촉 영역들에 연결된 수평 배향 자기 정렬 단부 접촉된 나노튜브 스위치와 직렬의 쇼트키 다이오드와 캐소드-NT 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 일실시예의 3 차원 단면을 도시하고 있다.
도 48a 및 도 48bb는 일부 실시예에 따른 트렌치 측벽 배선을 생성하기 위해 트렌치 필 도체 접근 방식을 이용하는 도 47의 구조의 제조 방법을 도시한다.
도 49는 두 단자가 패터닝된 나노튜브 채널 소자의 대향 단부에 제공되고 나노튜브 소자 단부 영역을 접촉하는 본질적으로 수평 배향의 비휘발성 나노튜브 스 위치의 일실시예를 도시하고 있다.
도 50은 일부 실시예에 따른 도 49의 스위치의 동작을 도시한다.
도 51 및 도 52는 트렌치 측벽 배선을 이용하는 접촉 영역에 연결된 수평 배향 자기 정렬 단부 접촉된 나노튜브 스위치와 직렬의 쇼트키 다이오드와 애노드-NT 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 대응의 3 차원 단면을 도시하고 있다.
도 53은 캐소드 온 NT 및 애노드 온 NT 스택화된 어레이를 이용하는 스택화된 2층 메모리 어레이의 일실시예의 사시도이다.
도 54a 및 도 54b는 도 47, 도 48, 도 51 및 도 52의 3 D 메모리 구조를 이용하는 2층 메모리 어레이의 실시예의 단면을 도시하고 있다.
도 55a 내지 도 55f는 일부 실시예에 따른 도 47, 도 48a 내지 도 48bb, 도51, 도 52에서 사용된 트렌치 필 방법 대신에 공형적 도체 피착 인사이드 트렌치 개구 방식을 이용하여 형성된 측벽 배선을 이용하는 3 D 메모리 셀의 단면을 도시하고 있다.
도 56a 내지 도 56f는 상부, 하부, 및 단부 위치에 놓인 컨택을 가진 비휘발성 나노튜브 블럭 기반의 스위치의 일실시예와 나노튜브 소자의 대향 단부에서의 스위치 접촉 위치를 포함하는 비휘발성 나노튜브 스위치의 실시예의 사시도이다.
도 57a 내지 도 57c는 상부 및 하부 접촉 위치와 각종 절연체 옵션을 가진 비휘발성 나노튜브 블럭 기반의 스위치의 실시예의 사시도이다.
도 58a 내지 도 58d는 상부, 측부 및 단부 컨택을 가진 비휘발성 나노튜브 블럭 기반의 스위치의 일실시예의 단면도 및 SEM 뷰를 도시하고 있다.
도 59는 도 58a 내지 도 58d에 도시한 비휘발성 나노튜브 블럭 기반의 스위치 실시예에 대한 전기적 온/오프 스위칭 특성을 도시하고 있다.
도 60a 내지 도 60c는 단부 컨택 만을 가진 비휘발성 나노튜브 블럭 기반의 스위치의 일실시예의 단면도 및 SEM 이미지를 도시하고 있다.
도 61은 온 상태에서 도 60a 내지 도 60c에 도시한 비휘발성 나노튜브 블럭 기반의 스위치 실시예의 오옴성 전기 저항을 도시하고 있다.
도 62a 및 도 62b는 하부 컨택 및 결합된 상부 및 단부 컨택을 가진 비휘발성 나노튜브 블럭 기반의 스위치의 일실시예의 단면도를 도시하고 있다.
도 63a 및 도 63b는 도 62a 및 도 62b에 도시한 비휘발성 나노튜브 블럭 기반의 스위치 실시예의 전기적 온/오프 스위칭 특성을 도시하고 있다.
도 64a 내지 도 64c는 상부 및 하부 컨택을 가진 비휘발성 나노튜브 블럭 기반의 일실시예의 평면도, 단면도 및 SEM 이미지를 도시하고 있다.
도 65는 도 64a 내지 도 64c에 도시된 비휘발성 나노튜브 블럭 기반의 스위치 실시예의 전기적 온/오프 스위칭 특성을 도시하고 있다.
도 66a 내지 도 66c는 일부 실시예에 따른 각종 나노튜브 솔루션 타입 및 절연체을 이용하는 비휘발성 나노튜브 블럭의 제조 방법을 도시하고 있다.
도 67은 캐소드-NT 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 일실시예의 워드라인(X 방향)을 따른 3 차원 단면도를 도시하며, 비휘발성 나노튜브 블럭 기반의 스위치와 직렬로 구조의 다이오드 일부분은 수직 셀 경계부 내 에서 비휘발성 나노튜브 블럭을 포함하며 셀 경계부 내 영역을 채운다.
도 68a 내지 도 68i는 일부 실시예에 따른 도 67 및 도 40에 도시한 것과 같은 수직 셀 경계부 내 비휘발성 나노튜브 블럭 기반의 스위치를 포함하는 비휘발성 나노튜브 다이오드를 가진 캐소드 온 나노튜브 메모리 단면 구조의 제조 방법을 도시하고 있다.
도 69는 애노드-NT 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 일실시예의 비트라인(Y 방향)을 따른 3 차원 단면도를 도시하며, 비휘발성 나노튜브 블럭 기반의 스위치와 직렬로 구조의 다이오드 일부분은 수직 셀 경계부 내에서 비휘발성 나노튜브 블럭을 포함하며 셀 경계부 내 영역을 채운다.
도 70은 애노드-NT 비휘발성 나노튜브 다이오드로 형성된 조밀한 3 D 셀 구조의 일실시예의 워드라인(X 방향)을 따른 3 차원 단면을 도시하며, 비휘발성 나노튜브 블럭 기반의 스위치와 직렬로 구조의 다이오드 일부분은 수직 셀 경계부 내에서 비휘발성 나노튜브 블럭을 포함하며 셀 경계부 내 영역을 채운다.
도 71은 상부 및 하부 컨택, 상부 어레이와 하부 어레이 사이에 공유된 워드라인을 가진 3 차원 비휘발성 나노튜브 블럭 기반의 스위치의 2층 스택의 일실시예의 3 D 사시도를 도시하고 있다.
도 72a는 상부 및 하부 컨택, 상부 어레이와 하부 어레이 사이에 공유된 워드라인을 가진 3 차원 비휘발성 나노튜브 블럭 기반의 스위치의 2층 스택의 일실시예의 워드라인(X 방향)을 따른 3 차원 단면도를 도시하고 있다.
도 72b는 상부 및 하부 컨택, 상부 어레이와 하부 어레이 사이에 공유된 워 드라인을 가진 3 차원 비휘발성 나노튜브 블럭 기반의 스위치의 2층 스택의 일실시예의 비트라인(Y 방향)을 따른 3 차원 단면도를 도시하고 있다.
도 73은 상부 및 하부 어레이 사이에 공유된 워드라인들과 같이 어레이 라인없이 상부 및 하부 컨택을 가진 3 차원 비휘발성 나노튜브 블럭 기반의 스위치의 2층 스택의 일실시예의 3 D 사시도를 도시하고 있다.
도 74는 상부 및 하부 어레이 사이에 공유된 워드라인들과 같이 어레이 라인없이 상부 및 하부 컨택을 가진 3 차원 비휘발성 나노튜브 블럭 기반의 스위치의 2층 스택의 일실시예의 워드라인(X 방향)을 따른 3 차원 단면도를 도시하고 있다.
도 75는 4개의 3 D 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 어레이의 일실시예의 3 D 사시도이며, 각각의 셀은 비트라인과 워드라인에 의해서 형성된 셀 상호접속부와 비휘발성 나노튜브 블럭 기반의 스위치를 포함하는 3 D 비휘발성 나노튜브 다이오드를 포함하고 있다.
도 76a 내지 도 76d는 일부 실시예에 따른 도 75에 도시한 것과 같은 수직 셀 경계부 내에서 비휘발성 나노튜브 블럭 기반의 스위치를 포함하는 비휘발성 나노튜브 다이오드를 가진 캐소드 온 나노튜브 메모리 단면 구조의 제조 방법을 도시하고 있다.
도 77은 상부 및 하부 어레이 사이에 공유된 워드라인들과 같이 어레이 라인없이 상부 및 하부 컨택을 가진 3 차원 비휘발성 나노튜브 블럭 기반의 스위치의 멀티레벨층 스택의 일실시예의 3 D 사시도를 도시하고 있다.
본 발명의 실시예들은 비휘발성 다이오드 및 비휘발성 나노튜브 블럭 및 이들을 이용한 시스템과 그들의 제조 방법을 제공한다.
본 발명의 일부 실시예들은 나노튜브 스위치와 다이오드를 포함하는 고밀도의 비휘발성 메모리 어레이가 여러 싸이클 동안 로직 1과 로직 0 상태들을 기입(write)할 수 있도록 해주며, 단일 반도체(또는 이와 다른) 기판상에 집적되도록 해주는 3-D 셀 구조물을 제공한다. 이와 같은 비휘발성 메모리 어레이는 또한 독립형 로직 기능과 내장형 로직 기능도 수행하도록 PLA, FPGA, 및 PLD 구성에서 NAND와 NOR 어레이로서 구성될 수 있음을 유념해야 한다.
본 발명의 일부 실시예들은 비휘발성 나노튜브 컴포넌트와 결합된 다이오드의 결과로서 비휘발성 동작을 갖는 다이오드 장치와, 이러한 다이오드 장치를 형성하는 방법을 제공한다.
본 발명의 일부 실시예들은 또한 비교적 높은 밀도를 갖는 비휘발성 나노튜브 다이오드 장치 셀을 포함하는 나노튜브 기반 비휘발성 랜덤 액세스 메모리와, 이러한 메모리 장치를 형성하는 방법을 제공한다.
본 발명의 일부 실시예들은 미국 특허 출원 제11/280,786호에서 기술된 바와 같은 비휘발성 나노튜브 스위치(NV NT 스위치)를 비휘발성 나노튜브 다이오드(NV NT 다이오드) 장치에서의 다이오드와 결합한 비휘발성 장치를 제공한다. 적절한 다이오드에는 쇼트키 다이오드, PN 다이오드, PIN 다이오드, PDB(평면 도핑 배리어) 다이오드, 에사키 다이오드, LED(발광) 다이오드, 레이저 및 기타 다이오드와 FET 다이오드가 포함된다. NV NT 스위치와 PDB 및 에사키 다이오드의 결합이 고속 스위 칭 응용(application)에서 사용될 수 있는 반면에, NV NT 스위치와 LED 및 레이저 다이오드의 결합은 광자 기반 로직부 및 메모리 응용뿐만이 아니라 통신 및 디스플레이 응용에서 광원(광자)으로 사용될 수 있다. 캐소드 대 나노튜브 및 애노드 대 나노튜브 상호접속과 같은, 다양한 다이오드와 NV NT 스위치의 결합을 이용하여 형성된 비휘발성 나노튜브 다이오드(NV NT 다이오드)를 설명한다. 또한 NV NT 다이오드 동작을 설명한다. NV NT 다이오드를 이용하여 제조된 장치를 또한 설명한다.
일부 실시예들에서, NV NT 다이오드는 NV NT 스위치와 CMOS 공정에 전형적인 실리콘과 야금술을 이용하여 형성된 다양한 다이오드들을 결합하여 제조되지만, 폭넓게 다양한 반도체 물질과 도전체들이 폭넓게 다양한 도전체들과 결합된 다양한 다이오드들을 형성하는데에 사용될 수 있다. 반도체 물질의 예에는, 예를 들어, Si, Ge, SiC, GaP, GaAs, GaSb, InP, InAs, InSb, ZnS, ZnSe, CdS, CdSe, CdTe가 있다. 다양한 반도체 물질과, 예를 들어 Al, Ag, Au, Au/Ti, Bi, Ca, Co, CoSi2, Cr, Cu, Fe, In, Ir, Mg, Mo, MoSi2, Na, Ni, NiSi2, Os, Pb, Pd, Pd2Si, Pt, PtSi, Rh, RhSi, Ru, Sb, Sn, Ti, TiSi2, W, WSi2, Zn, ZrSi2 등과 같은 양립가능한 도전체들을 결합함으로써 쇼트키 다이오드가 형성될 수 있다. LED 다이오드 및 레이저 다이오드는 GaInAsPt, GaAsSb, InAsP, InGaAs와 같은 반도체 물질과, 발광 파장을 결정하는 수 많은 다른 물질 조합을 이용하여 형성될 수 있다.
이와 달리, FET 다이오드는, 2단자 FET 다이오드 장치를 형성하기 위해 2개의 확산 단자 중 하나에 전기접속된 게이트를 갖는 3단자 FET를 NV NT 스위치와 결 합함으로써 형성될 수 있다. NV NT 스위치와 FET 다이오드를 결합하는 경우, 쇼트키 다이오드, PN 다이오드, PIN 다이오드 및 기타 다이오드와의 이러한 구별을 부각시키기 위해, 비휘발성 나노튜브 다이오드를 비휘발성 나노튜브 FET 다이오드, 축약하여 NV NT FET 다이오드로서 호칭할 수도 있다. 하지만, NV NT 스위치와 FET 다이오드의 결합과 쇼트키 다이오드, PN 다이오드, PIN 다이오드 및 기타 다이오드간의 구별을 부각시키지 않을 수 있으며, 이 모든 것들을 NV NT 다이오드로 호칭할 수 있다.
비휘발성 나노튜브 다이오드(NV NT 다이오드)를 저장 소자(element)로서 사용하는 독립형 및 로직부(예컨대, 프로세서)내의 내장형으로서의 2-D 비휘발성 메모리의 실시예들을 또한 설명한다. 이러한 NV NT 다이오드는 2-D 메모리와 로직 기능부를 형성하기 위해 메모리 지원 회로와 로직 기능부를 갖춘 반도체 기판내에 및/또는 이러한 반도체 기판 상에 형성될 수 있고, 반도체 칩 또는 웨이퍼와 같은 단일 기판상에 집적될 수 있다.
여러 싸이클 동안에 로직 1과 0 상태를 기입할 수 있는 3-D 메모리 어레이를 위한 3-D 셀로서 NV NT 다이오드를 사용하는 독립형 및 로직부내의 내장형으로서의 3-D 비휘발성 메모리 아키텍쳐의 실시예들을 또한 설명한다. NV NT 다이오드 셀의 어레이를 이용하는 3-D 메모리의 일부 실시예들은, 반도체 기판내에 또는 반도체 기판 상에서 제조되지 않는 메모리 어레이와 관련하여 설명되지만, 대신에 이 메모리 어레이는 지원 회로와 3-D 메모리 어레이 사이의 상호접속부를 갖춘 반도체 기판내에 또는 이러한 반도체 기판상에 형성된 지원 회로 위의 절연층 상에 형성됨을 유념해야 한다.
NV NT 다이오드 어레이는 또한 절연층을 관통하여 절연층 상에 위치하는 어레이 상호접속부를 갖춘 지원 회로 위의, 평면 절연면상에 형성될 수 있으며, 여기서 NV NT 다이오드 어레이는 정렬 요건을 수용하기 위해 어레이 피처(feature)의 크기가 증가되지 않도록 어레이 피처가 X 및 Y 방향 양쪽으로 자기정렬되는 제조 방법을 이용하여 형성된다.
실리콘 온 절연체(SOI) 기술 및 박막 트랜지스터(TFT) 기술과 결합된 현재 이용가능한 평탄화 기술들[예컨대, 화학적-기계적 평탄화(CMP)]은 NV NT 다이오드를 3-D 셀로서 이용하는 3-D 메모리 어레이가 반도체 기판이 아닌 단일 기판 위의 고밀도 평면 스택 구조물내에서 제조될 수 있도록 해주는 것을 또한 유념해야 한다. 결합된 평탄화 기술과 디스플레이 응용 구동 보강된 TFT 기술은 유리, 세라믹, 또는 유기 기판과 같은 비반도체 기판을 반도체 기판에 대한 대체물로서 사용되도록 해준다.
다양한 3-D 메모리의 제조 방법을 설명한다.
NV NT 다이오드 기반의 비휘발성 메모리를 설명하였지만, 이와 같은 비휘발성 메모리 어레이는 또한 독립형 및 내장형 로직 기능도 수행하도록 PLA, FPGA, 및 PLD 기능부에서 NAND와 NOR 어레이로서 구성될 수 있음을 유념해야 한다.
2단자 비휘발성 나노튜브 다이오드 장치
일부 실시예들은 나노튜브 다이오드가 도전(conductive)(ON) 모드(또는 상태)에 놓여 있는 경우에, 순방향 바이어스 방향으로 전자 통신을 전해주고, 역방향 으로는 전자 통신을 차단하는 능력을 갖는 다이오드와 같이 작동하는 비휘발성 나노튜브 다이오드 장치를 제공한다. 하지만, 비휘발성 나노튜브 다이오드 장치가 비도전(OFF) 모드(또는 상태)에 있게 되면, 전자 통신 전달은 순방향으로도 또는 역방향으로도 차단된다. 비휘발성 나노튜브 다이오드 장치의 도전(ON) 모드 또는 비도전(OFF) 모드는 비휘발적이며, 이 모드들은 장치에 전력이 공급되는 것 없이도 지속된다. 비휘발성 나노튜브 다이오드 장치의 모드는 여기(stimulus) 회로를 이용하여 적절한 전압과 전류 레벨을 인가함으로써 ON에서 OFF로 또는 OFF에서 ON으로 변경될 수 있다.
비휘발성 장치의 일부 실시예들은 미국 특허 출원 제11/280,786호, 이와 동일자로 출원된 "Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함), 및/또는 이와 동일자로 출원된 "Memory Elements and Cross Point Switches and Arrays of Same Using Nonvolatile Nanotube Blocks"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함)에서 기술된 비휘발성 나노튜브 스위치(NV NT 스위치)와, 쇼트키, PN, PIN, 및 기타 다이오드와 같은 다이오드 및 FET 다이오드를 결합함으로써 형성되어 비휘발성 나노튜브 다이오드(NV NT 다이오드) 장치를 형성한다. 일부 실시예들에서, 비휘발성 나노튜브 다이오드(NV NT 다이오드)는 하나의 단자가 비휘발성 나노튜브 스위치의 하나의 단자와 접속되어 있고 다른 단자가 다이오드의 애노드 또는 캐소드와 접속되어 있는 2단자 장치이다. 일부 실시예들에서, 내부 공유 컨택은 비휘발성 나노튜브 스위치의 제2 단자와 다이오드의 캐소드 또는 애노드를 접속시켜서 비휘발성 나노튜브 다이오드 장치를 형성한다.
NV NT 다이오드의 일부 실시예들은 대규모의 비휘발성 어레이 구조물로 확장될 수 있다. 일부 실시예들은 CMOS 회로 제조와 양립가능한 공정들을 사용한다. 반도체 장치에서의 쌍대성(duality) 원리에 따라, 설명된 예시들에서의 P 영역과 N 영역은 인가된 전압의 대응하는 극성 변경으로 인해 서로 바뀌어질 수 있다.
비휘발성 나노튜브 스위치의 일 단자에 다이오드의 캐소드가 접속된 비휘발성 나노튜브 다이오드 장치; 및 비휘발성 나노튜브 스위치의 일 단자에 다이오드의 애노드가 접속된 비휘발성 나노튜브 다이오드 장치
비휘발성 나노튜브 스위치(NV NT 스위치)가 미국 특허 출원 제11/280,786호에서 상세하게 설명되며, 이하에서는 이것을 간단하게 요약한다. NV NT 스위치는 패터닝된 나노튜브 소자와 이 패터닝된 나노튜브(나노패브릭(nanofabric)) 소자와 접촉해 있는 2개의 단자를 포함한다. 나노튜브 패브릭 및 소자를 형성하는 방법, 및 이것의 특징이 본 명세서내에 병합된 특허 참조문헌에서 아주 자세하게 설명되어 있다. 비휘발성 나노튜브 스위치 동작은 전압 극성에 의존하지 않으며, 음극 전압 또는 양극 전압이 사용될 수 있다. 제1 단자는 제2 단자에 비해 더 높거나 낮은 전압일 수 있다. 선호되는 전류 흐름 방향은 없다. 전류는 제1 단자에서 제2 단자로 흐를 수 있거나 또는 제2 단자에서 제1 단자로 흐를 수 있다.
도 3은 기판(350)에 의해 지지되는 절연체(340)상의 패터닝된 나노튜브 소자(330)를 포함하는 NV NT 스위치(300)의 실시예를 도시한다. 단자들(310, 320)(도전성 소자)은 패터닝된 나노튜브 소자(330) 바로 위에 피착되며, 적어도 부분적으 로 패터닝된 나노튜브 소자(330)의 대향 단부들과 중첩한다. 비휘발성 나노튜브 스위치 채널 길이(LSW-CH)는 단자(310)와 단자(320) 사이의 간격이다. LSW-CH 은 아래에서 자세하게 설명되는 바와 같이 비휘발성 나노튜브 스위치(300)의 동작에 있어서 중요하다. 기판(350)은 세라믹 또는 유리와 같은 절연체, 반도체, 또는 단단하거나 유연한 유기 기판일 수 있다. 기판(350)은 또한 유기적일 수 있고, 유연하거나 또는 딱딱할 수 있다. 절연체(340)는 SiO2, SiN, AI2O3 또는 다른 절연체 물질일 수 있다. 단자들(310, 320)(컨택)은 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체들, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물, 또는 규소물뿐만이 아니라, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 다양한 컨택 및 상호접속부 금속 원소를 이용하여 형성될 수 있다.
도 4는 기판(450)에 의해 지지되는 절연체(440)상의 패터닝된 나노튜브 소자(430)를 포함하는 NV NT 스위치(400)의 실시예를 도시한다. 패터닝된 나노튜브 소자(430)는 또한 단자들(410, 420)(도전성 소자)의 측면 및 윗면과 부분적으로 중첩하고 접촉하는 비평면형 공형적(conformal) 나노패브릭이다. 단자들(410, 420)(컨택)은 패터닝된 나노튜브 소자(430)의 형성 이전에 기판(450) 바로 위에 피착되고 패터닝된다. 패터닝된 나노튜브 소자(430)는 적어도 부분적으로 단자들(410, 420)과 중첩하는 공형적 나노패브릭을 이용하여 형성된다. 비휘발성 나노튜브 스위치 채널 길이(LSW-CH)는 단자(410)와 단자(420) 사이의 간격이다. LSW-CH 은 아래에서 자세하게 설명되는 바와 같이 비휘발성 나노튜브 스위치(400)의 동작에 있어서 중요하다. 기판(450)은 세라믹 또는 유리와 같은 절연체, 반도체, 또는 단단하거나 유연한 유기 기판일 수 있다. 기판(450)은 또한 유기적일 수 있고, 유연하거나 또는 딱딱할 수 있다. 절연체(440)는 SiO2, SiN, AI2O3 또는 다른 절연체 물질일 수 있다. 단자들(410, 420)은 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체들, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물, 또는 규소물뿐만이 아니라, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 다양한 컨택 및 상호접속부 금속 원소를 이용하여 형성될 수 있다.
도 5는 기판(550)에 의해 지지되는 절연체(540)상의 절연체(535) 위의 패터닝된 나노튜브 소자(530)를 포함하는 NV NT 스위치(500)의 실시예를 도시한다. 패터닝된 나노튜브 소자(530)는 단자들(510, 520)(도전성 소자)과 부분적으로 또한 중첩하고 접촉하는 평면형 나노패브릭이다. 단자들(510, 520)(컨택)은 패터닝된 나노튜브 소자(530)의 형성 이전에 기판(550) 바로 위에 피착되고 패터닝된다. 패터닝된 나노튜브 소자(530) 대 단자(520) 중첩 거리(560)는 비휘발성 나노튜브 스위치(500) 동작을 심하게 변경시키지 않는다. 비휘발성 나노튜브 스위치 채널 길이(LSW-CH)는 단자(510)와 단자(520) 사이의 간격이다. LSW-CH 은 아래에서 자세하게 설명되는 바와 같이 비휘발성 나노튜브 스위치(500)의 동작에 있어서 중요하다. 기판(550)은 세라믹 또는 유리와 같은 절연체, 반도체, 또는 단단하거나 유연한 유기 기판일 수 있다. 기판(550)은 또한 유기적일 수 있고, 유연하거나 또는 딱딱할 수 있다. 절연체(535, 540)는 SiO2, SiN, AI2O3 또는 다른 절연체 물질일 수 있다. 단자들(510, 520)은 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체들, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물, 또는 규소물뿐만이 아니라, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 다양한 컨택 및 상호접속부 금속 원소를 이용하여 형성될 수 있다.
일부 실시예들에서, NV NT 스위치(500)는 "Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함) 및/또는 이와 동일자로 출원된 "Memory Elements and Cross Point Switches and Arrays of Same Using Nonvolatile Nanotube Blocks"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함)에서 보다 자세하게 서술된 바와 같이 나노튜브 소자(530) 일부와 절연체(540) 사이의 절연체(535)내에 공극 영역을 포함하도록 변형될 수 있다(미도시). 이론에 의해 얽매여지는 것을 바라지 않고, 부유된(suspended) 영역에서는 감소된 양의 열이 주변 기판으로 손실되고, 따라서 스위칭을 발생시키는데에 충분한 온도까지 나노튜브를 가열하는데 보다 작은 전압값과 전류값이 요구될 수 있는 것으로 믿어진다.
도 6a는 도 3에서의 단면도(300)에서 도시된 비휘발성 나노튜브 스위치(300)에 대응하고 패시베이션화(passivation) 이전의 비휘발성 나노튜브 스위치(600)의 실시예의 SEM 영상을 도시한다. 비휘발성 나노튜브 스위치(600)는 패터닝된 나노튜브(나노패브릭) 소자(630), 단자(610, 620)(컨택) 및 절연체(640)를 포함한다. 후술되는 바와 같이, 예시적인 비휘발성 나노튜브 스위치(600)가 250nm 내지 22nm 범위의 단자 대 단자 채널 길이(LSW-CH)를 갖고 제조됨으로써 보다 짧은 채널 길이로 비휘발성 나노튜브 스위치 크기를 줄이고 소거(erase)(0 기입) 전압을 낮춘다. 프로그래밍(1 기입) 전압은 통상적으로 소거(0 기입) 전압보다 낮게 유지된다. 다양한 채널 폭을 갖는 비휘발성 나노튜브 스위치들에 대한 소거 전압 측정(데이터 미도시)은, 채널 폭(WSW-CH)이 500nm에서 150nm까지 변동될 때에, 소거 전압이 장치 채널 폭에 대해 매우 의존적이지 않음을 보여준다. 다양한 나노패브릭 대 접촉 단자 중첩 길이를 갖는 비휘발성 나노튜브 스위치들에 대한 소거 전압 측정(데이터 미도시)은, 중첩 길이가 대략 800nm에서 20nm까지 변동될 때에, 소거 전압이 도 6a에서의 중첩 길이(660)와 같은 중첩 길이에 대해 매우 의존적이지 않음을 보여준다.
도 6a 및 도 6b는 단자(610, 620)와 접속된 패터닝된 나노튜브 소자(630)를 포함하는 NV NT 스위치(600)의 SEM 전압 대비 영상을 이용하여 획득되었다. 도 6a와 관련하여, 단자(620)에 인가된 전압이 전기적으로 연속된 ON 상태에 있는 패터닝된 나노튜브 소자(630)에 의해 단자(610)로 전달되도록 NV NT 스위치(600)는 ON 상태에 있다. 도 6b는 OFF 상태에 있는 NV NT 스위치(600)에 대응하는 NV NT 스위치(600')를 도시한다. OFF 상태에서, 패터닝된 나노튜브 소자(630)는 내부 자체가 전기적으로 불연속적이며, 및/또는 단자(610, 620) 중 하나와 분리되어 있다. 도 6b에서의 NV NT 스위치(600')의 SEM 전압 대비 영상은 패터닝된 나노튜브 소자(630)를 도시하는데, 여기서는 패터닝된 나노튜브 소자 영역(630')은 단자(620)(밝은 영역)에 전기적으로 접속된 것으로 나타나고, 패터닝된 나노튜브 소자 영역(630'')은 단자(610')(어두운 영역)에 전기적으로 접속된 것으로 나타나지만, 패터닝된 나노튜브 소자 영역들(630', 630'')은 서로 전기적으로 접속된 것으로 나타나지 않는, 즉 패터닝된 나노튜브 소자(630)가 "단절"되어 있다. 패터닝된 나노튜브 소자 영역들(630', 630'')간의 명백한 전기적 불연속성으로 인하여, 단자(610')는 단자(620)에 인가된 전압이 단자(610')에 도달하지 않기 때문에 어둡다. 단자(610')는 NV NT 스위치(600')에서 단자(620)에 전기적으로 접속되어 있지 않는 것을 제외하고 단자(610)와 동일함을 유념해둔다.
도 6a 및 도 6b에서 도시된 비휘발성 나노튜브 스위치 실시예(300)는 수평면상에서 제조된다. 일반적으로, 비제한적인 예시로서 본 명세서내에서 병합되어 있는 특허 참조문헌들에서 보다 자세하게 설명되는 바와 같이, 패터닝된 나노튜브 소자는 다양한 각도로 배향될 수 있는 공형적으로 패터닝된 나노패브릭을 이용하여 제조될 수 있다. 도 7a는 수직 배향부(735) 영역을 가지며, 피착 이후의 기초 단계와 정합되는 나노패브릭(730)을 갖는 예시적인 구조물(700)의 SEM 영상이다. 나노패브릭의 이러한 공형적 특성은 후술되는 바와 같이 강화된 크기 제어를 갖고 보다 좁은 영역을 필요로 하면서(예컨대, 훨씬 큰 밀도로 제조될 수 있음), 수직 배향된 비휘발성 나노튜브 스위치를 제조하는데에 사용될 수 있다.
도 7b는 미국 특허 출원 제11/280,786호에서 자세하게 설명된 3-D 메모리 셀 저장 소자의 실시예의 단면(750) 모습이다. 3D 메모리 셀 저장 영역들(760A 및 760B)은 수직 배향된 나노튜브 소자(765, 765')를 갖는 비휘발성 나노튜브 스위치를 이용한 미러(mirror) 영상 저장 장치들이다. 보호 절연체 물질들(770, 770', 775, 775', 775'')은 나노튜브 소자(765, 765')의 성능과 신뢰성을 강화시키는데에 각각 사용된다. 메모리 셀 저장 영역들(760A 및 760B)은 각각 하부 컨택(780, 780')과 상부 컨택(785, 785')을 포함한다. 상부 컨택(785, 785')은 측벽 및 윗면 컨택 영역들을 포함한다. 컨택(780, 780')은 절연체(790)내에 매립된다. 절연체(790)의 윗면상의 절연체(795)는 나노튜브 채널 소자(765, 765')의 위치를 정하는데에 사용되는 측벽 영역들을 포함한다.
도 8은 비휘발성 나노튜브 스위치들(300, 400, 500) 및, 부유 영역을 포함할 수 있으며 또한 수평, 수직, 또는 기타 배향부를 포함할 수도 있는 일부 실시예들에 따른 기타 비휘발성 나노튜브 스위치들(미도시)의 개략적인 모습인 비휘발성 나노튜브 스위치(800)를 도시한다. 2개의 단자들(810, 820)(컨택)이 도시되며, 이들은 예컨대, NV NT 스위치(300)의 단자들(310, 320)(컨택); NV NT 스위치(400)의 단자들(410, 420); 및 NV NT 스위치(500)의 단자들(510, 520)에 대응한다.
도 8에서 도시된 비휘발성 나노튜브 스위치(800)에 의해 개략적으로 대표되는, 개개의 제조된 비휘발성 나노튜브 스위치들의 실험실 테스트 결과가 도 9a에서의 그래프(900)에 의해 나타난다. 그래프(900)에 의해 도시된 5천만번 보다 많은 횟수의 ON/OFF 싸이클만큼의 비휘발성 나노튜브 스위치(800) 스위칭 결과는, 도전상태 저항값(ON 저항값)이 10kΩ 내지 50kΩ의 범위내에 있는 반면에, 비도전상태 저항값(OFF 저항값)은 10GΩ을 초과하며, 도전상태와 비도전상태간의 저항값의 크기 격차가 다섯자리 차수 보다 큼을 보여준다. 비휘발성 나노튜브 스위치(800)는 250nm의 채널 길이(LSW-CH)를 갖는 패터닝된 나노튜브 소자를 갖는다. 250nm의 채널 길이에서, 비휘발성 나노튜브 스위치는 후술되는 바와 같이 그리고 미국 특허 출원 제11/280,786호 및 이와 동일자로 출원된 "Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches"의 명칭의 미국 특허 출원 제000호(추후에 통지함)에서 보다 자세하게 설명되는 바와 같이, 8V의 전형적인 소거 전압과 5V의 전형적인 프로그램 전압을 가진다.
도 9b는 대략 22nm의 채널 길이와 대략 22nm의 채널 폭을 갖고 제조된 장치에 대한 싸이클 데이터(900')를 도시한다. 대략 22nm의 채널 길이를 갖는 장치는 일반적으로 4V 내지 5V 범위의 소거 전압을 갖는다. 도 9b에서 특성화된 특정 장치는 5V의 소거 전압, 4V의 프로그래밍 전압을 가지며, 100 번의 소거/프로그램 싸이클 처리를 받는다. ON 저항값은 100kΩ을 완전히 밑돌며, OFF 저항값은 100MΩ을 완전히 초과한다.
도 10은 채널 길이(LSW-CH)가 250nm 위에서부터 50nm까지 감소될 때에 복수개의 제조된 비휘발성 나노튜브 스위치들에서의 소거 전압에 대한 LSW-CH 감소의 전압 크기변화 효과를 나타내는 곡선(1000)이다. LSW-CH은 도 3, 도 4, 및 도 5와 관련해서 설명된 바와 같이 스위치 채널 길이를 말한다. 채널 길이 감소의 효과는 채널 길이 감소 및 소거/프로그램 싸이클링 수율의 함수로서 소거 전압의 관점에서 도시 되며, 각각의 데이터 점은 22개의 장치들을 나타내며 ON/OFF 소거/프로그램 싸이클의 갯수는 5이다. 소거 전압은 채널 길이의 강한 함수(strong function)이며, 이것은 도 10에서 도시된 곡선(1000)에 의해 나타나는 바와 같이, 비휘발성 나노튜브 스위치 채널 길이가 250nm 에서 50nm로 감소될 때에 8V에서 5V로 줄어든다(크기변화된다). 대응하는 프로그래밍 전압(미도시)은 소거 전압보다 작으며, 이는 예를 들어, 대체로 3V 내지 5V의 범위내에 있다. 다양한 채널 폭을 갖는 비휘발성 나노튜브 스위치들에 대한 소거 전압 측정(데이터 미도시)은 채널 폭이 500nm에서 150nm로 변경될 때에 소거 전압은 장치 채널 폭에 대해 심하게 의존적이지 않음을 나타낸다. 다양한 나노패브릭 대 컨택 단자 중첩 길이를 갖는 비휘발성 나노튜브 스위치들에 대한 소거 전압 측정(데이터 미도시)은 중첩 길이가 대략 800nm에서 20nm로 변경될 때에 소거 전압은 도 6a에서의 중첩 길이(660)와 같은 중첩 길이에 대해 심하게 의존적이지 않음을 나타낸다.
도 11a는 8V의 소거 전압과 대응하는 15㎂의 소거 전류를 이용하여 250nm의 채널 길이를 갖고 제조된 비휘발성 나노튜브 스위치에 대한 시간 함수로서의 소거 전압 및 대응하는 소거 전류의 예시적인 소거 파형(1100)을 도시한다. 테스트처리되는 비휘발성 나노튜브 스위치에 음전압이 인가되었음을 유념해둔다. 비휘발성 나노튜브 스위치는 인가된 음전압과 양전압 및 임의의 방향으로의 전류 흐름으로 동작할 것이다. 소거 전류는 채널 영역에서의 패터닝된 나노튜브 소자내의 활성화된 SWNT의 갯수에 따라, 일반적으로 1㎂ 내지 50㎂ 범위내에 있다. 스위치가 ON 상태에서 OFF 상태로 천이할 때의 소거 전류는 일반적으로 여기 회로에 의해 제한되지 는 않는다.
도 11b는 판독, 소거, 및 프로그램 동작을 포함하는 완전한 비휘발성 나노튜브 스위치 싸이클의 예시적인 파형(1100')을 도시한다. 소거 파형은 8V의 소거 전압과 대응하는 10㎂의 소거 전류를 이용하여, 250nm의 채널 길이를 갖고 제조된 비휘발성 나노튜브 스위치에 대한 시간 함수로서의 소거 전압과 대응하는 소거 전류를 도시한다. 프로그래밍 파형은 5V의 프로그램 전압과 대응하는 25㎂의 프로그램 전류를 이용하여, 250nm의 채널 길이를 갖는 비휘발성 나노튜브 스위치에 대한 시간 함수로서의 프로그램 전압과 대응하는 프로그램 전류를 도시한다. 프로그래밍 전류가 OFF 상태에서 ON 상태로 천이할 때의 프로그래밍 전류는 일반적으로 프로그래밍 특성을 향상시키기 위해 여기 회로에 의해 제한된다. 여기 회로를 이용한 프로그래밍 전류 제한의 예시가 동일자로 출원된 "Nonvolatile Resistive Memories Having Scalable Two- Terminal Nanotube Switches"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함)에서 설명되고 있다. 도 11a에서 도시된 소거 파형과, 도 11b에서의 판독, 소거, 및 프로그램 파형은 미국 특허 출원 제11/280,786호에서 보다 상세하게 설명되어 있다.
비휘발성 나노튜브 스위치는 스위치 채널 길이 및 패터닝된 나노튜브 (채널) 소자내의 개개별의 나노튜브들의 갯수에 따라 폭넓은 범위의 ON 저항값을 나타내도록 제조될 수 있다. 비휘발성 나노튜브 스위치는 1kΩ 내지 10MΩ 범위의 ON 저항값을 나타낼 수 있는 반면에, OFF 저항값은 일반적으로 100MΩ 또는 1GΩ 또는 그 이상이다.
비휘발성 나노튜브 다이오드 장치는 2단자 반도체 다이오드와, 도 3 내지 도 11과 관련하여 상술한 비휘발성 나노튜브 스위치들과 유사한 2단자 비휘발성 나노튜브 스위치의 직렬 결합이다. 다양한 타입의 다이오드들이 참조문헌인 NG, K.K.의 "Complete Guide to Semiconductor Devices"(2판, John Wiley & Sons, 2002)내에 수록되어 있으며, 이 참조 문헌의 전체 내용은 참조로서 본 명세서내에 병합된다; 쇼트키 다이오드(쇼트키 배리어 다이오드)는 31-41 페이지에 수록되어 있다; 접합(PN) 다이오드는 11-23 페이지에 수록되어 있다; PIN 다이오드는 24-41 페이지에 수록되어 있다; 발광 다이오드(LED)는 396-407 페이지에 수록되어 있다. FET 다이오드는 참조문헌인 Baker, R. J. 등의 "CMOS Circuit Design, Layout, and Simulation"(IEEE 출판, 1998, 168-169 페이지)에 수록되어 있으며, 이 참조 문헌의 전체 내용은 참조로서 본 명세서내에 병합된다.
후술되는 NV NT 다이오드 실시예는 일반적으로 쇼트키 다이오드, PN 다이오드 및 FET 다이오드를 사용한다. 하지만, PIN과 같은 다른 타입의 다이오드들이 예컨대, RF 스위칭, 감쇄 및 변조, 신호 한정, 위상 천이, 전력 정류, 및 광검출을 가능 또는 불가능하게 할 수 있는 비휘발성 나노튜브 PIN 다이오드를 형성하기 위해 비휘발성 나노튜브 스위치와 결합될 수 있다. 또한, 비휘발성 LED 다이오드는 LED 다이오드를 가능 또는 불가능하게 하고 비휘발성 나노튜브 LED 다이오드내의 비휘발성 상태로서 저장된 광출력 패턴을 제공하는 비휘발성 나노튜브 LED 다이오드를 형성하기 위해 비휘발성 나노튜브 스위치와 결합될 수 있다.
쇼트키 다이오드는 일반적으로 낮은 순방향 전압 강하를 갖는데, 이것은 유 익하고 훌륭한 고주파수 특성이다. 이러한 특성과 더불어 손쉬운 제조는 쇼트키 다이오드를 폭넓은 범위의 응용들에서 이용될 수 있도록 해준다. 중요한 제조 단계는 반도체 표면에 대한 금속의 밀접한 접촉을 위한 청정화된 표면을 준비하는 것이다. 금속 온 실리콘 또는 금속 규화물 온 실리콘이 또한 사용될 수 있다. 도 1에서 도시되고, 위에서 상세히 설명되고, 참조문헌 미국 특허 제4,442,507호에서 설명된 쇼트키 다이오드(142)는 대략 0.4V의 순방향 ON 전압과 대략 10V의 역 항복전압을 갖는 백금 규화물 온 실리콘 쇼트키 다이오드를 형성하도록 백금을 사용했다. 후술되는 비휘발성 나노튜브 다이오드들은 응용 요건에 따라 비휘발성 나노튜브 스위치와 쇼트키, PN, PIN, LED 다이오드, 및 FET 다이오드와 같은 기타 다이오드를 직렬결합하여 제조될 수 있다.
도 12는 다이오드(1205)와 비휘발성 나노튜브 스위치(1210)를 서로 직렬로 결합함으로써 형성된 비휘발성 나노튜브 다이오드 장치(1200)의 실시예를 도시한다. 단자(T1)는 다이오드(1205)의 애노드(1215)에 접속되고, 단자(T2)는 비휘발성 나노튜브 스위치(1210)의 컨택(1225)에 접속된다. 다이오드(1205)의 캐소드(1220)는 컨택(1235)에 의해 비휘발성 나노튜브 스위치(1210)의 컨택(1230)에 접속된다. 비휘발성 나노튜브 다이오드(1200)의 동작은 후술될 것이다.
도 13은 다이오드(1305)와 비휘발성 나노튜브 스위치(1310)를 서로 직렬로 결합함으로써 형성된 비휘발성 나노튜브 다이오드 장치(1300)의 실시예를 도시한다. 단자(T1)는 다이오드(1305)의 캐소드(1320)에 접속되고, 단자(T2)는 비휘발성 나노튜브 스위치(1310)의 컨택(1325)에 접속된다. 다이오드(1305)의 애노드(1315) 는 컨택(1335)에 의해 비휘발성 나노튜브 스위치(1310)의 컨택(1330)에 접속된다.
도 14는 NFET 다이오드(1405)와 비휘발성 나노튜브 스위치(1410)를 서로 직렬로 결합함으로써 형성된 비휘발성 나노튜브 다이오드 장치(1400)의 실시예를 도시한다. 단자(T1)는 NFET 다이오드(1405)의 컨택(1415)에 접속되고, 단자(T2)는 비휘발성 나노튜브 스위치(1410)의 컨택(1425)에 접속된다. 컨택(1415)은 NFET 다이오드의 게이트와 제1 확산 영역 양쪽에 배선결합되어 제1 NFET 다이오드(1405) 단자를 형성한다. 제2 확산 영역(1420)은 NFET 다이오드(1405)의 제2 단자를 형성한다. NFET 다이오드(1405)의 제2 확산 영역(1420)은 컨택(1435)에 의해 비휘발성 나노튜브 스위치(1410)의 컨택(1430)에 접속된다.
도 15는 NFET 다이오드(1505)와 비휘발성 나노튜브 스위치(1510)를 서로 직렬로 결합함으로써 형성된 비휘발성 나노튜브 다이오드 장치(1500)의 실시예를 도시한다. 단자(T1)는 NFET 다이오드(1505)의 제1 NFET 확산 단자(1515)에 접속되고, 단자(T2)는 비휘발성 나노튜브 스위치(1510)의 컨택(1525)에 접속된다. 컨택(1520)은 NFET 다이오드의 게이트와 제2 확산 영역 양쪽에 배선결합되어 제2 NFET 다이오드(1505) 단자를 형성한다. NFET 다이오드(1505)의 컨택(1520)은 컨택(1535)에 의해 비휘발성 나노튜브 스위치(1510)의 컨택(1530)에 접속된다. 비휘발성 나노튜브 다이오드(1200)의 동작은 후술될 것이다.
도 16은 PFET 다이오드(1605)와 비휘발성 나노튜브 스위치(1610)를 서로 직렬로 결합함으로써 형성된 비휘발성 나노튜브 다이오드 장치(1600)의 실시예를 도시한다. 단자(T1)는 PFET 다이오드(1605)의 제1 PFET 확산 단자(1615)에 접속되고, 단자(T2)는 비휘발성 나노튜브 스위치(1610)의 컨택(1625)에 접속된다. 컨택(1620)은 PFET 다이오드의 게이트와 제2 확산 영역 양쪽에 배선결합되어 제2 PFET 다이오드(1605) 단자를 형성한다. PFET 다이오드(1605)의 컨택(1620)은 컨택(1635)에 의해 비휘발성 나노튜브 스위치(1610)의 컨택(1630)에 접속된다.
도 17은 PFET 다이오드(1705)와 비휘발성 나노튜브 스위치(1710)를 서로 직렬로 결합함으로써 형성된 비휘발성 나노튜브 다이오드 장치(1700)의 실시예를 도시한다. 단자(T1)는 PFET 다이오드(1705)의 컨택(1715)에 접속되고, 단자(T2)는 비휘발성 나노튜브 스위치(1710)의 컨택(1725)에 접속된다. 컨택(1715)은 PFET 다이오드의 게이트와 제1 확산 영역 양쪽에 배선결합되어 제1 PFET 다이오드(1705) 단자를 형성한다. 제2 확산 영역(1720)은 PFET 다이오드(1705)의 제2 단자를 형성한다. PFET 다이오드(1705)의 제2 확산 영역(1720)는 컨택(1735)에 의해 비휘발성 나노튜브 스위치(1710)의 컨택(1730)에 접속된다.
비휘발성 나노튜브 다이오드 장치의 동작
도 18은 회로(1800)의 실시예를 도시하는데, 여기서 여기 회로(1810)는 전압(VT1)을 NV NT 다이오드(1200)의 단자(T1)와 기준 단자, 예컨대 접지 사이에 인가하며, 여기 회로(1820)는 전압(VT2)을 NV NT 다이오드(1200)의 단자(T2)와 기준 단자, 예컨대 접지 사이에 인가한다. NV NT 다이오드(1200)는 도 12와 관련하여 상술한 바와 같이 서로 직렬접속된 다이오드(1205)와 비휘발성 나노튜브 스위치(1210)에 의해 형성된다.
도 19는 회로(1900)의 실시예를 도시하는데, 여기서 여기 회로(1910)는 전압(VT2)을 NV NT 다이오드(1500)[또는 NV NT FET 다이오드(1500)]의 단자(T2)와 기준 단자, 예컨대 접지 사이에 인가하며, 여기 회로(1920)는 전압(VT1)을 NV NT 다이오드(1500)의 단자(T1)와 기준 단자, 예컨대 접지 사이에 인가한다. NV NT 다이오드(1500)는 도 15와 관련하여 상술한 바와 같이 서로 직렬접속된 FET 다이오드(1505)와 비휘발성 나노튜브 스위치(1510)에 의해 형성된다.
도 18에서의 회로(1800)를 참조하여, 예시적인 0 기입(소거) 동작에서, 도 20a에서 도시된 바와 같이 0 기입 동작 파형(2000-1)이 인가될 때에, 비휘발성 나노튜브 다이오드(1200)는 모드 설정 구간 동안 ON 상태에서 OFF 상태로 천이한다. 0 기입 동작(2000-1) 파형은 0 기입 동작(2000-1)이 개시되기 이전에, 저(low) 전압, 예컨대 0V의 전압(VT1)을 나타낸다. 전압(VT2)은 대략 0V와 10V 사이의 임의의 전압일 수 있고, 10V는 NV NT 다이오드(1200)의 대략적인 역 바이어스 항복전압이다. NV NT 다이오드(1200)의 역 바이어스 항복전압은 다이오드(1205)의 역 바이어스 항복전압에 의해 결정되는데, 이것은 도 1에서 도시되고 미국 특허 제4,442,507호에서 서술된 쇼트키 다이오드(142)의 역 바이어스 항복전압에 기초하여 대략 10V인 것으로 추정된다. 0 기입 동작(2000-1)은 전압(VT2)에 의해 개시되지 않는데, 그 이유는 NV NT 스위치(1210)에 흐르는 전류를 제한시키고 이 스위치(1210)에 걸친 전압을 감소시키는 높은 임피던스를 역 바이어스 모드 상태의 다이오드(1205)가 갖고 있음으로써 NV NT 스위치(1210)의 단자들에 걸친 4-5V 전압의 0 기입 동 작(2000-1) 전압 조건이 충족되지 못하고 ON 저항값 상태에서 OFF 저항값 상태로의 천이가 발생되지 않기 때문이다. 0 기입 동작의 개시 이전의 NV NT 스위치(1210) ON 저항값은 일반적으로 도 9a 및 도 9b에서 도시된 바와 같이 10kΩ 내지 100kΩ의 범위내에 있다.
도 20a에서 도시된 바와 같은 모드 설정 구간 동안의 예시적인 0 기입 동작(2000-1)은 접지와 같은 저 전압으로의 전압(VT2)의 천이로 시작한다. 다음, 전압(VT1)은 5V의 0 기입 인가 전압으로 천이한다. 0 기입 인가 전압 상승시간은 예컨대 1ns 미만과 같이 비교적 짧을 수 있거나, 또는 예컨대 100㎲를 초과하는 비교적 긴시간일 수 있다. 여기 회로(1810)는 전압(VT1)을 단자(T1)에 인가하고, 전압(VT1)에서 다이오드(1205)의 순방향 전압을 감한 전압은 비휘발성 나노튜브 스위치(1210)의 단자(1230)에 인가된다. 만약 다이오드(1205)의 순방향 전압 바이어스 강하가 대략 0.5V(이것은 미국 특허 제4,442,507호에서 사용된 쇼트키 다이오드에 대한 대략적인 0.4V의 순방향 전압과 유사함)인 것으로 가정하면, 단자(T2)는 접지로 유지되기 때문에, 대략 4.5V의 전압이 NV NT 스위치(1210) 양단에 걸치는 것으로 나타난다. 만약 NV NT 스위치(1210)의 소거 임계 전압이 예컨대 4.5V(또는 이보다 작은 전압)이라면, NV NT 스위치(1210)는 ON 상태에서 OFF 상태로 천이한다. 0 기입 동작(2000-1) 동안에 전류 제한은 필요하지 않게 된다. 일반적인 0 기입 전류는 1㎂ 미만 내지 50㎂이다.
도 18에서의 회로(1800)를 참조하여, 예시적인 1 기입(프로그램) 동작에서 는, 도 20a에서 도시된 바와 같이 1 기입 동작 파형(2000-2)이 인가될 때에, 비휘발성 나노튜브 다이오드(1200)가 모드 설정 구간 동안 OFF 상태에서 ON 상태로 천이한다. 1 기입 동작(2000-2) 파형은 1 기입 동작(2000-2)이 개시되기 이전에, 저 전압, 예컨대 0V의 전압(VT1)을 나타낸다. NV NT 스위치(1210) OFF 저항값은 도 9a 및 도 9b에서 도시된 바와 같이 100MΩ보다 큰 저항값 내지 10GΩ보다 큰 저항값의 범위일 수 있다. 따라서, 다이오드(1205) 역 바이어스 저항값은 NV NT 스위치(1210) OFF 저항값보다 작을 수 있으며, 대부분의 1 기입 인가 전압은 도 18에서 도시된 NV NT 스위치(1210) 단자(1230)와 T2에 걸쳐 나타날 수 있다. 만약 전압(VT2)이 NV NT 스위치(1210)의 1 기입 임계 전압 위로 천이하면, 희망되지 않는 1 기입 싸이클이 시작될 수 있다. NV NT 스위치(1210) 저항값이 떨어지면, 역 바이어스 다이오드(1205) 저항값은 우세적이게 되며, 1 기입 동작의 종료를 방지할 수 있다. 하지만, 부분적인 1 기입 동작을 방지하기 위하여, 전압(VT2)은 예컨대 4V로 제한된다.
도 20a에서 도시된 바와 같은 모드 설정 구간 동안의 예시적인 1 기입 동작(2000-2)은 접지와 같은 저 전압으로의 전압(VT2)의 천이로 시작한다. 다음, 전압(VT1)은 4V의 1 기입 인가 전압으로 천이한다. 1 기입 인가 전압 상승시간은 예컨대 1ns 미만과 같이 비교적 짧을 수 있거나, 또는 예컨대 100㎲를 초과하는 비교적 긴시간일 수 있다. 여기 회로(1810)는 전압(VT1)을 단자(T1)에 인가하고, 전압(VT1) 에서 다이오드(1205)의 순방향 전압을 감한 전압은 비휘발성 나노튜브 스위치(1210)의 단자(1230)에 인가된다. 만약 다이오드(1205)의 순방향 전압 바이어스 강하가 미국 특허 제4,442,507호에서 사용된 쇼트키 다이오드와 같이 대략 0.4V-0.5V의 순방향 전압과 유사하면, 단자(T2)는 접지로 유지되기 때문에, 대략 3.5V의 전압이 NV NT 스위치(1210) 양단에 걸치는 것으로 나타난다. 만약 NV NT 스위치(1210)의 1 기입 임계 전압이 예컨대 3.5V(또는 이보다 작은 전압)이라면, NV NT 스위치(1210)는 OFF 상태에서 ON 상태로 천이한다. 1 기입 동작(2000-2) 동안에 전류 제한이 적용될 수 있다. 전류 제한 수단을 포함하는 여기 회로의 예시가 동일자 출원된 "Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함)에서 서술된다. 1 기입 전류는 일반적으로 1㎂ 미만 내지 50㎂로 제한된다.
도 19에서의 회로(1900)를 참조하여, 예시적인 0 기입 동작에서는, 도 20b에서 도시된 바와 같이 0 기입 동작 파형(2000-3)이 인가될 때에, 비휘발성 나노튜브 다이오드(1500)[또는 NV NT FET 다이오드(1500)]가 모드 설정 구간 동안 ON 상태에서 OFF 상태로 천이한다. 0 기입 동작(2000-3) 파형은 0 기입 동작(2000-3)이 개시되기 이전에, 저 전압, 예컨대 0V의 전압(VT2)을 나타낸다. 전압(VT1)은 대략 0V와 7V 사이의 임의의 전압일 수 있고, 7V는 NV NT 다이오드(1500)의 역 바이어스 항복전압이다. NV NT 다이오드(1500)의 역 바이어스 항복전압은 FET 다이오드(1505)의 역 바이어스 항복전압에 의해 결정되는데, 이것은 0.18㎛ CMOS 공정을 이용하여 제 조된 FET 다이오드에 대해서 7V인 것으로 추정된다. 0 기입 동작(2000-3)은 전압(VT1)에 의해 개시되지 않는데, 그 이유는 NV NT 스위치(1510)에 흐르는 전류를 제한시키고 이 스위치(1510)에 걸친 전압을 감소시키는 높은 임피던스를 역 바이어스 모드 상태의 다이오드(1505)가 갖고 있음으로써 NV NT 스위치(1510)의 단자들에 걸친 4-5V의 0 기입 동작(2000-3) 전압 조건이 충족되지 못하고 ON 저항값 상태에서 OFF 저항값 상태로의 천이가 발생되지 않기 때문이다. 0 기입 동작의 개시 이전의 NV NT 스위치(1510) ON 저항값은 일반적으로 도 9a 및 도 9b에서 도시된 바와 같이 10kΩ 내지 100kΩ의 범위내에 있다.
도 20b에서 도시된 바와 같은 모드 설정 구간 동안의 예시적인 0 기입 동작(2000-3)은 접지와 같은 저 전압으로의 전압(VT1)의 천이로 시작한다. 다음, 전압(VT2)은 5V의 0 기입 인가 전압으로 천이한다. 0 기입 인가 전압 상승시간은 예컨대 1ns와 같이 비교적 짧을 수 있거나, 또는 예컨대 100㎲를 초과하는 비교적 긴시간일 수 있다. 여기 회로(1910)는 전압(VT2)을 단자(T2)에 인가하고, 전압(VT2)에서 다이오드(1505)의 순방향 전압을 감한 전압은 비휘발성 나노튜브 스위치(1510)의 단자(1530)에 인가된다. 회로(1900)내의 FET 다이오드(1505)의 일 단자는 회로 내에서 가장 낮은 전압, 즉 이 예시에서 접지에 접속된다. 반도체 기판이 또한 접지에 접속되고, FET 다이오드(1505) 임계 전압은 대응하는 반도체 기판에 비해 FET 다이오드(1505)에 인가된 전압에 의해 증가되지 않는 것으로 가정한다. 산화물 두께 및 채널 이온 주입량과 같은 장치 특성을 제어하는 반도체 제조 방법을 이용하 여, FET 다이오드(1505) 턴 온 전압은 0.5V 미만으로 조정될 수 있다. 만약, FET 다이오드(1505)의 순방향 바이어스 전압 강하가 0.5V 미만이면, 4.5V보다 큰 전압이 NV NT 스위치(1510)의 양단에 걸쳐 나타난다. 만약 NV NT 스위치(1510)의 0 기입 임계 전압이 예컨대 4.5V(또는 이보다 작은 전압)이라면, NV NT 스위치(1510)는 ON 상태에서 OFF 상태로 천이한다. 0 기입 동작(2000-3) 동안에 전류 제한은 필요하지 않는다. 일반적인 0 기입 전류는 1㎂ 미만 내지 50㎂이다.
도 19에서의 회로(1900)를 참조하여, 예시적인 1 기입 동작에서는, 도 20b에서 도시된 바와 같이 1 기입 동작 파형(2000-4)이 인가될 때에, 비휘발성 나노튜브 다이오드(1500)[NV NT FET 다이오드(1500)]가 모드 설정 구간 동안 OFF 상태에서 ON 상태로 천이한다. 1 기입 동작(2000-4) 파형은 1 기입 동작(2000-4)이 개시되기 이전에, 저 전압, 예컨대 0V의 전압(VT2)을 나타낸다. NV NT 스위치(1510) OFF 저항값은 도 9a 및 도 9b에서 도시된 바와 같이 100MΩ보다 큰 저항값 내지 10GΩ보다 큰 저항값의 범위일 수 있다. 따라서, FET 다이오드(1505) 역 바이어스 저항값은 NV NT 스위치(1510) OFF 저항값보다 작을 수 있으며, 대부분의 1 기입 인가 전압은 도 19에서 도시된 NV NT 스위치(1510) 단자(1530)와 T2에 걸쳐 나타날 수 있다. 만약 전압(VT1)이 NV NT 스위치(1510)의 1 기입 임계 전압 위로 천이하면, 희망되지 않는 1 기입 싸이클이 시작될 수 있다. NV NT 스위치(1510) 저항값이 떨어지면, 역 바이어스된 FET 다이오드(1505) 저항값은 우세적이게 되며, 1 기입 동작의 종료를 방지할 수 있다. 하지만, 부분적인 1 기입 동작을 방지하기 위하여, 전압(VT1)은 예 컨대 4V로 제한된다.
도 20b에서 도시된 바와 같은 모드 설정 구간 동안의 예시적인 1 기입 동작(2000-4)은 접지와 같은 저 전압으로의 전압(VT1)의 천이로 시작한다. 다음, 전압(VT2)은 4V의 1 기입 인가 전압으로 천이한다. 1 기입 인가 전압 상승시간은 예컨대 1ns 미만과 같이 비교적 짧을 수 있거나, 또는 예컨대 100㎲를 초과하는 비교적 긴시간일 수 있다. 여기 회로(1910)는 전압(VT2)을 단자(T2)에 인가하고, 전압(VT2)에서 FET 다이오드(1505)의 순방향 전압을 감한 전압은 비휘발성 나노튜브 스위치(1510)의 단자(1530)에 인가된다. 회로(1900)내의 FET 다이오드(1505)의 일 단자는 회로 내에서 가장 낮은 전압, 즉 이 예시에서 접지에 접속된다. 반도체 기판이 또한 접지에 접속되고, FET 다이오드(1505) 임계 전압은 대응하는 반도체 기판에 비해 FET 다이오드(1505)에 인가된 전압에 의해 증가되지 않는 것으로 가정한다. 산화물 두께 및 채널 이온 주입량과 같은 장치 특성을 제어하는 반도체 제조 방법을 이용하여, FET 다이오드(1505) 턴 온 전압은 0.5V 미만으로 조정될 수 있다. 만약, FET 다이오드(1505)의 순방향 바이어스 전압 강하가 0.5V 미만이면, 4.5V보다 큰 전압이 NV NT 스위치(1510)의 양단에 걸쳐 나타난다. 만약 NV NT 스위치(1510)의 1 기입 임계 전압이 예컨대 3.5V(또는 이보다 작은 전압)이라면, NV NT 스위치(1510)는 OFF 상태에서 ON 상태로 천이한다. 1 기입 동작(2000-4) 동안에 전류 제한이 적용될 수 있다. 전류 제한 수단을 포함하는 여기 회로의 예시가 동일자 출원된 "Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches"의 명칭을 갖는 미국 특허 출원 제000호(추후에 통지함)에서 서술된다. 1 기입 전류는 일반적으로 1㎂ 미만 내지 50㎂로 제한된다.
전류 제한을 갖는 여기 회로를 이용하는 것의 한가지 대체안은 전류를 제한하기 위해 FET 다이오드(1505)를 설계하는 것이다. 즉, NV NT 다이오드(1500)는 서브 컴포넌트 FET 다이오드(1505)의 설계에 의해 결정되는 내장된 전류 제한을 갖는다. FET 다이오드 예시가 참조문헌인 Baker, R. 등의 "CMOS Circuit Design, Layout, and Simulation"(IEEE 출판, 1998, pp. 165-171)에서 나타난다.
도 21a는 회로(2100)의 실시예를 도시하는데, 여기서 여기 회로(2110)는 전압(V)을 저항기(R)의 일 단자에 인가한다. 저항기(R)의 나머지 다른 단자는 NV NT 다이오드(1200)의 단자(T1)에 접속된다. NV NT 다이오드(1200)의 단자(T2)는 공통 기준 전압, 예컨대 접지에 접속된다. NV NT 다이오드(1200)는 도 12와 관련하여 상술된 바와 같이 NV NT 스위치와 직렬접속된 다이오드에 의해 형성된다. 회로(2100)의 출력은 단자(T1) 전압(VOUT)이다.
도 21b는 ON 상태에 있는 NV NT 다이오드(1200)에 관한 등가 회로 실시예(2110)를 도시한다. 등가 회로(2110)는 도 6a에서 도시된 바와 같은 ON 상태에 있는 NV NT 스위치(600)에 대응한다. 도 21c는 ON 상태에 있는 비휘발성 나노튜브 다이오드(1200)의 I-V 전기적 특성(2120)을 도시한다. NV NT 다이오드(1200) 턴 온 전압은 예컨대 대략 0.4V 내지 0.5V이다. 턴온 이후, I-V 곡선의 기울기는 NV NT 스위치(1210)의 ON 저항값에 대응하며, 여기서 RON-NT은 일반적으로 도 9a와 도 9b에 서 도시된 바와 같이 10kΩ 내지 100kΩ의 범위내에 있다.
도 21d는 OFF 상태에 있는 NV NT 다이오드(1200)에 관한 등가 회로 실시예(2130)를 도시한다. 등가 회로는 도 6b에서 도시된 바와 같은 OFF 상태에 있는 NV NT 스위치(600')에 대응한다. 도 21e는 OFF 상태에 있는 비휘발성 나노튜브 다이오드(1200)의 I-V 전기적 특성(2140)을 도시한다. I-V 전기적 특성(2140)은 도 9a와 도 9b에서 도시된 바와 같이 어떤 NV NT 스위치에 대해서는 100MΩ보다 큰 ROFF-NT에 대응하며, 다른 NV NT 스위치에 대해서는 10GΩ보다 큰 ROFF-NT에 대응한다.
도 21a에서의 회로(2100)를 참조하여, 예시적인 판독 동작에서, 도 22에서 도시된 바와 같이 만약 NV NT 다이오드(1200)가 높은 OFF 저항값 상태에 있는 경우 출력 전압(VOUT)은 고(high) 전압이 될 것이며, NV NT 다이오드(1200)가 낮은 ON 저항값 상태에 있는 경우 출력 전압(VOUT)은 낮을 것이다. 이 예시에서, R은 NV NT 다이오드(1200)의 ON 저항값보다 훨씬 크며, NV NT 다이오드(1200)의 OFF 저항값보다 훨씬 작은 것으로 가정한다. NV NT 다이오드(1200)의 ON 저항값은 10kΩ 내지 100kΩ의 범위내에 있을 수 있고, NV NT 다이오드(1200)의 OFF 저항값은 상술한 바와 같이 10MΩ 보다 큰 저항값 내지 10GΩ 이상일 수 있기 때문에, R은 예컨대 1MΩ으로서 선택될 수 있다.
NV NT 다이오드(1200)가 OFF 상태에 놓여있는 예시적인 판독 동작에서, NV NT 다이오드(1200)의 OFF 저항값은 저항값(R) 보다 훨씬 크며, 도 22에서 도시된 판독 전압 파형(2200-1)을 회로(2100)에 인가하는 경우 입력(V)이 0V에서 2V로 천 이하면 VOUT은 0V에서 2V로 천이하는 결과가 초래된다. 이것은 1MΩ의 저항값(R)이 100MΩ 내지 10GΩ 또는 그 이상의 NV NT 다이오드(1200)의 저항값보다 훨씬 작기 때문이다.
NV NT 다이오드(1200)가 ON 상태에 놓여있는 예시적인 판독 동작에서, NV NT 다이오드(1200)의 ON 저항값은 저항값(R) 보다 훨씬 작으며, 도 22에서 도시된 판독 전압 파형(2200-2)을 회로(2100)에 인가하는 경우 입력(V)이 0V에서 2V로 천이하면 VOUT은 0.4V에서 0.5V로 천이하는 결과가 초래된다. 이것은 1MΩ의 저항값(R)이 NV NT 다이오드(1200)의 ON 저항값보다 크기 때문이다. VOUT의 저 전압값은 0.4V 내지 0.5V인데, 그 이유는 이 전압값이 NV NT 다이오드(1200)의 순방향 전압이기 때문이다. 상술한 바와 같이, 다이오드(1205)가 도 12 및 도 21a 내지 도 21e와 관련하여 상술한 바와 같이 NV NT 다이오드(1200)의 서브 컴포넌트이기 때문에 순방향 전압이 발생한다.
도 23a는 회로(2300)의 실시예를 도시하며, 여기서 여기 회로(2310)는 전압(V)을 저항기(R)의 일 단자에 인가한다. 저항기(R)의 나머지 다른 단자는 NV NT 다이오드(1500)의 단자(T1)에 접속된다. NV NT 다이오드(1500)의 단자(T2)는 공통 기준 전압, 예컨대 접지에 접속된다. NV NT 다이오드(1500)는 도 15와 관련하여 상술한 바와 같이 NV NT 스위치와 직렬 접속된 FET 다이오드에 의해 형성된다. 회로(2300)의 출력은 단자(T1) 전압(VOUT)이다.
도 23a에서의 회로(2300)를 참조하여, 판독 동작에서, 도 23b에서 도시된 바 와 같이 만약 NV NT 다이오드(1500)[NV NT FET 다이오드(1500)]가 높은 OFF 저항값 상태에 있는 경우 출력 전압(VOUT)은 고 전압일 것이며, NV NT 다이오드(1500)가 낮은 ON 저항값 상태에 있는 경우 출력 전압(VOUT)은 낮을 것이다. 이 예시에서, R은 NV NT 다이오드(1500)의 ON 저항값보다 훨씬 크며, NV NT 다이오드(1500)의 OFF 저항값보다 훨씬 작은 것으로 가정한다. NV NT 다이오드(1500)의 ON 저항값은 10kΩ 내지 100kΩ의 범위내에 있을 수 있고, NV NT 다이오드(1500)의 OFF 저항값은 상술한 바와 같이 100MΩ 보다 큰 저항값 내지 10GΩ 이상일 수 있기 때문에, R은 예컨대 1MΩ으로서 선택될 수 있다.
NV NT 다이오드(1500)가 OFF 상태에 놓여있는 예시적인 판독 동작에서, NV NT 다이오드(1500)의 OFF 저항값은 저항값(R) 보다 훨씬 크며, 도 23b에서 도시된 판독 전압 파형(2300-1)을 회로(2300)에 인가하는 경우 입력(V)이 0V에서 2V로 천이하면 VOUT은 0V에서 2V로 천이하는 결과가 초래된다. 이것은 1MΩ의 저항값(R)이 100MΩ 내지 10GΩ 또는 그 이상의 NV NT 다이오드(1500) 저항값보다 훨씬 작기 때문이다.
NV NT 다이오드(1500)가 ON 상태에 놓여있는 예시적인 판독 동작에서, NV NT 다이오드(1500)의 ON 저항값은 저항값(R) 보다 훨씬 작으며, 도 23b에서 도시된 판독 전압 파형(2300-2)을 회로(2300)에 인가하는 경우 입력(V)이 0V에서 2V로 천이하면 VOUT은 0V에서 0.5V로 천이하는 결과가 초래된다. 이것은 1MΩ의 저항값(R)이 NV NT 다이오드(1500)의 ON 저항값보다 크기 때문이다. VOUT의 저 전압값은 0.5V인데, 그 이유는 이 전압값이 NV NT 다이오드(1500)의 순방향 전압이기 때문이다. 상술한 바와 같이, FET 다이오드(1505)가 NV NT 다이오드(1500)의 서브 컴포넌트이기 때문에 순방향 전압이 발생한다.
도 24는 회로(2400)의 실시예를 도시하며, 여기서는 NV NT 다이오드(1200)가 비휘발성 2단자 전송 장치를 포함한다. 여기 회로(2410)는 전압(V)을 저항기(R)의 일 단자에 인가한다. 저항기(R)의 나머지 다른 단자는 NV NT 다이오드(1200)의 단자(T1)에 접속된다. NV NT 다이오드(1200)의 단자(T2)는 제2 저항기(R')의 일 단자에 접속되고, 저항기(R')의 나머지 다른 단자는 공통 기준 전압, 예컨대 접지에 접속된다. NV NT 다이오드(1200)는 도 12와 관련하여 상술한 바와 같이 NV NT 스위치와 직렬 접속된 다이오드에 의해 형성된다. 도 21a 내지 도 21e에서는 NV NT 다이오드(1200)에 대한 등가 회로 및 I-V 특성이 도시된다. 회로(2400)의 출력은 단자(T2) 전압(V'OUT)이다.
도 24에서의 회로(2400)를 참조하여, 예시적인 신호 전송 동작에서는, 도 25에서 도시된 바와 같이 만약 NV NT 다이오드(1200)가 높은 OFF 저항값 상태에 있는 경우 출력 전압(VOUT)은 저 전압이 될 것이며, NV NT 다이오드(1200)가 낮은 ON 저항값 상태에 있는 경우 출력 전압(VOUT)은 높을 것이다. 이 예시에서, R은 NV NT 다이오드(1200)의 ON 저항값보다 훨씬 크며, NV NT 다이오드(1200)의 OFF 저항값보다 훨씬 작은 것으로 가정한다. NV NT 다이오드(1200)의 ON 저항값은 10kΩ 내지 100k Ω의 범위내에 있을 수 있고, NV NT 다이오드(1200)의 OFF 저항값은 상술한 바와 같이 100MΩ 보다 큰 저항값 내지 10GΩ 이상일 수 있기 때문에, R은 예컨대 1MΩ으로서 선택될 수 있다. 이 예시에서, 저항기(R')는 저항기(R)와 동등한 것으로 가정한다.
NV NT 다이오드(1200)가 OFF 상태에 놓여있는 예시적인 신호 전송 동작에서, NV NT 다이오드(1200)의 OFF 저항값은 저항값(R) 보다 훨씬 크며, 도 25에서 도시된 신호 전송 전압 파형(2500-1)을 회로(2400)에 인가하는 경우 입력(V)이 0V에서 2V로 천이하면 VOUT은 대략 0V로 남게되는 결과가 초래된다. 이것은 1MΩ의 저항값(R)이 100MΩ 내지 10GΩ 또는 그 이상의 NV NT 다이오드(1200)의 저항값보다 훨씬 작고, 전압(V)이 NV NT 다이오드(1200) 양단에 걸쳐 나타나고, 저항기(R')가 또한 1MΩ이기 때문이다.
NV NT 다이오드(1200)가 ON 상태에 놓여있는 예시적인 신호 전송 동작에서, NV NT 다이오드(1200)의 ON 저항값은 저항값(R) 보다 훨씬 작으며, 도 25에서 도시된 신호 전송 전압 파형(2500-2)을 회로(2400)에 인가하는 경우 전압(V)이 1MΩ의 2개의 동일한 저항값(R, R') 사이에 분할되는 결과가 초래된다. 입력(V)이 0V에서 2V로 천이하는 경우 V'OUT은 대략 0V에서 1V로 천이한다. 이것은 1MΩ의 저항값(R)이 NV NT 다이오드(1200)의 ON 저항값보다 훨씬 크고, 저항값(R')이 또한 1MΩ과 동등하며, ON 상태에 있는 NV NT 다이오드(1200)를 갖는 신호 전송 회로(2400)는 1:1 전압 분배기로서 작동하기 때문이다.
비휘발성 나노튜브 다이오드(NV NT 다이오드) 장치를 셀로서 이용하는 비휘발성 메모리
이하에서 상술하는 비트 선택가능 비휘발성 나노튜브 기반의 메모리 어레이는 복수개의 메모리 셀을 포함하며, 각각의 셀은 비트라인과 워드라인을 수신한다. 각각의 메모리 셀은 애노드 및 캐소드 단자(노드)를 갖는 선택 다이오드를 포함한다. 각각의 셀은 2단자 비휘발성 나노튜브 스위치 장치를 더 포함하며, 이 스위치 장치의 상태는 셀의 로직 상태를 말해준다. 결합된 다이오드와 비휘발성 나노튜브 스위치를 상술한 바와 같이 비휘발성 나노튜브 다이오드(NV NT 다이오드)라고 칭한다. 각각의 메모리 셀은 하나의 비휘발성 나노튜브 다이오드를 이용하여 형성된다. 비휘발성 나노튜브 다이오드의 비휘발성 나노튜브 스위치부의 상태는 ON 저항값 상태와 OFF 저항값 상태 사이에서 변동(순환)될 수 있으며, 이 상태들은 적어도 한자리 차수 크기 만큼 차이가 벌어져 있지만, 일반적으로는 두자리 차수 내지 다섯자리 차수 크기 만큼 차이나 벌어져 있다. 비휘발성 나노튜브 스위치의 ON 상태와 OFF 상태사이를 순환할 수 있는 횟수에는 실질적인 제한이 없다.
각각의 메모리 셀은 밀도를 최대화하기 위해 수평 배향으로, 또는 수직(3차원) 배향을 갖는, 캐소드 대 비휘발성 나노튜브 스위치 내부 접속을 갖는 비휘발성 나노튜브 다이오드, 또는 애노드 대 비휘발성 나노튜브 스위치 내부 접속을 갖는 비휘발성 나노튜브 다이오드를 이용하여 형성될 수 있다. 밀도를 보다 최대화하기 위해, 메모리 셀은 아래에 위치한 반도체 기판내에 및 이 기판 위에 집적된 지원 회로와 상호접속부 위에 집적된다.
캐소드 대 NT 스위치 접속을 갖는 NV NT 다이오드 장치를 이용한 비휘발성 메모리
일부 실시예들에서, 비휘발성 나노튜브 다이오드(NV NT 다이오드)는 직렬접속된 2개의 장치들, 즉 2단자 비휘발성 나노튜브 스위치(NV NT 스위치)와 직렬접속된 다이오드(예컨대, 2단자 쇼트키 다이오드 또는 PIN 다이오드)에 의해 형성된 2단자 비휘발성 장치이다. 이러한 직렬접속된 2개의 장치들 각각은 하나의 공유된 전기적 직렬 접속부를 갖는다. 캐소드 대 나노튜브 NV NT 다이오드는 이러한 2개의 비휘발성 나노튜브 스위치 단자들 중 하나의 스위치 단자에 전기적으로 접속된 캐소드 단자를 갖는다. 상기 NV NT 다이오드 2단자 비휘발성 장치는 쇼트키 또는 PN 다이오드의 애소드에 접속된 하나의 이용가능한 단자와 NV NT 스위치의 자유 단자에 접속된 제2 이용가능한 단자를 갖는다. 캐소드 대 NT 비휘발성 나노튜브 다이오드의 실시예의 개략도가 도 12에 도시된다. PIN 다이오드, FET 다이오드, 및 기타 타입의 다이오드가 또한 사용될 수 있다.
일부 실시예들에서, 하나의 셀마다 하나의 NV NT 다이오드를 이용하여 3D 고밀도 메모리가 형성될 수 있다. 캐소드 대 NT 접속을 갖는 NV NT 다이오드를 이용한 메모리의 실시예들이 이하에서 개략적으로 설명되며, 메모리 동작이 이하에서 상술된다. 3-D 셀 구조물이 제조 방법을 포함하여 설명된다. 수직 배향 및 수평 배향을 모두 갖는 NV NT 스위치로 형성된 NV NT 다이오드를 갖춘 셀이 후술된다.
위와 동일한 것을 갖춘, 비휘발성 시스템 및 회로
비휘발성 메모리(2600)의 일 실시예가 도 26a에 도시된다. 비휘발성 메모 리(2600)는 도 12에서 도시된 것과 같은 다이오드 캐소드 대 비휘발성 나노튜브 스위치 단자 접속을 갖는 비휘발성 나노튜브 다이오드(1200)[NV NT 다이오드(1200)]와 유사한 비휘발성 나노튜브 다이오드를 이용하여 형성된 셀들(C00 내지 C33)을 갖는 메모리 어레이(2610)를 포함한다. NV NT 다이오드(1200)의 다이오드(1205)와 유사한 다이오드가 셀 선택 장치로서 사용되며 NV NT 다이오드(1200)의 NV NT 스위치(1210)와 유사한 비휘발성 저장 스위치가 비휘발성 ON(저 저항값) 상태 또는 비휘발성 OFF(고 저항값) 상태를 저장하는데 사용된다. ON 및 OFF 상태들은 비휘발성 로직 "1" 또는 "0" 상태를 각각 나타낸다. 저 저항값 상태와 고 저항값 상태에 대한 로직 "1"과 로직 "0" 상태 지정은 임의적이며 예컨대 반전될 수 있음을 유념해둔다.
도 26a에서 도시된 비휘발성 메모리(2600)는 상술한 NV NT 다이오드(1200)와 유사한 NV NT 다이오드 셀들(C00 내지 C33)의 매트릭스를 갖는 메모리 어레이(2610)를 포함한다. 비휘발성 셀(C00)은 메모리 어레이내의 다른 셀들과 마찬가지로, 상술한 NV NT 다이오드(1200)와 유사한 NV NT 다이오드(C00)로 호칭되는 하나의 NV NT 다이오드를 포함한다. NV NT 다이오드(C00)의 애노드는 비트라인(BL0)에 접속되고, NV NT 다이오드(C00)의 나머지 다른 단자, 즉 NV NT 스위치 단자는 워드라인(WL0)에 접속된다.
도시된 실시예에서, 메모리 어레이(2610)는 워드라인들(WL0, WL1, WL2, WL3)과 비트라인들(BL0, BL1, BL2, BL3)을 포함하는 4 워드라인 X 4 비트라인 16 비트 메모리 어레이이다. 워드라인들(WL0 내지 WL3)에 접속되고, 워드 디코더 및 WL 선 택 로직부(2620)에 의해 선택되는 워드라인 드라이버(driver) 회로(2630)는 0 기입 동작, 1 기입 동작 및 판독 동작 동안에 여기 신호(stimulus)를 제공한다. BL 드라이버 및 감지 회로(2640)는 데이터 멀티플렉서(MUX)를 제공하고, 비트라인들(BL0 내지 BL3)에 접속되고 비트 디코더 및 BL 선택 로직부(2650)에 의해 선택되는 BL 드라이버 및 감지 증폭기/래치는 0 기입 동작, 1 기입 동작 및 판독 동작 동안에 여기 신호를 제공한다; BL 드라이버 및 감지 회로(2640)는 메모리 어레이(2610)로부터 데이터를 수신하고 메모리 어레이(2610)로 데이터를 송신한다. 메모리 어레이(2610)내의 데이터는 메모리(2600)로의 전력(전압) 공급이 데이터의 손실 없이 제거될 수 있도록 비휘발성 상태로 저장된다. BL 드라이버 및 감지 회로(2640)는 또한 판독/기입 버퍼(2660)에 접속된다. 판독/기입 버퍼(2660)는 메모리 어레이(2610)로부터 데이터를 판독/기입 버퍼(2660)에 보내고, 판독/기입 버퍼(2660)는 그 후 이 데이터를 칩 외부로 보낸다. 판독/기입 버퍼(2660)는 또한 칩 외부로부터 데이터를 수신하고 이 데이터를 BL 드라이버 및 감지 회로(2640)에 보내며, 그 후 BL 드라이버 및 감지 회로(2640)는 비휘발성 저장을 위해 이 데이터를 메모리 어레이(2610)에 보낸다. 어드레스(address) 버퍼(2670)는 어드레스 위치 정보를 제공한다.
셀들(C00 내지 C03)을 소거시키는 동작과 동시적으로, 워드라인(WL0)을 따르는 예시적인 0 기입 동작 동안에, 셀들(C00 내지 C03)내에 저장된 데이터는 대응하는 감지 증폭기/래치 내에 저장된 데이터를 소거하기 이전에 선택적으로 판독될 수 있다. 워드라인(WL0)을 따르는 0 기입 동작은, BL 드라이버 및 감지 회로(2640)내 의 대응하는 BL 드라이버에 의해 제어되는 비트라인 드라이버를 이용하여, 0V에서 5V로 천이하는 비트라인들(BL0, BL1, BL2, BL3)을 통해 진행한다. 다음으로, WL 드라이버 회로(2630)는 워드라인(WL0)을 5V에서 0V로 구동시키고, 이에 따라 셀들(C00 내지 C03)을 각각 형성하는 NV NT 다이오드(C00 내지 C03)를 순방향 바이어스시킨다. 대략 4.5V(도 21에서 도시된 바와 같이 소거 전압 5V에서 0.5V보다 작은 전압의 NV NT 다이오드 턴온 전압을 뺀 전압)의 0 기입 전압은 ON 상태에 있는 NV NT 다이오드를 ON 상태에서 OFF 상태로 천이시키고, OFF 상태에 있는 NV NT 다이오드는 OFF 상태로 남게되는 결과를 초래한다. 따라서, 워드라인(WL0)을 따르는 0 기입 동작 이후에, NV NT 다이오드들(C00 내지 C03)은 모두 OFF 상태에 있게 된다. 비선택된 워드라인들(WL1, WL2, WL3)은 모두 비선택된 채로 5V로 남게되고, 대응하는 셀내에 저장된 비휘발성 데이터는 변하지 않은 채로 남게된다.
도 26a는 4x4 메모리 어레이(2610)를 도시하고 있지만, 메모리 어레이는 관련 전자부품들을 적절하게 변경하여, (예컨대, ~8 kB 어레이를 형성하도록) 임의적으로 거대하게 만들어질 수 있음을 유념해둔다.
도 26b에서 도시된 예시적인 0 기입 및 1 기입 동작들은 NV NT 스위치의 양 단자들에 걸쳐 인가되는 4.5V의 0 기입(소거) 전압과 3.5V의 1 기입(기입) 전압과 관련해서 서술되었다. 하지만, NV NT 스위치 채널 길이에서의 추가적인 감소(20nm 미만), 및/또는 개선된 나노튜브 소자 SWNT 및/또는 MWNT 물질, 및/또는 상술된 바와 같이 부유 영역을 포함하는 NV NT 스위치와 같은 개선된 장치 구조물을 통해, 0 기입 및 1 기입 전압들은 예컨대, 1V 내지 3V 범위, 또는 기타 범위로 감소될 수 있다.
이 예시에서, 상술한 바와 같이 예시적인 기입 동작은 0 기입 동작이 먼저 수행된다. 다시 말하면, 각각의 대응하는 셀들(C00 내지 C03)의 NV NT 다이오드들(C00 내지 C03)은 OFF 상태에서 기입 동작을 시작한다. 예를 들어, 셀(C00)에 대한 예시적인 0 기입 동작(로직 0 상태가 저장됨)에서, NV NT 다이오드(C00)는 로직 0 고 저항값 상태로 남게된다. 그러므로, 비트라인(BL0)은 대응하는 BL 드라이버 및 감지 회로(2640)에 의해 0V로 유지된다. 다음으로, WL 드라이버(2630)로부터의 여기 신호를 통해, 워드라인(WL0)은 4V에서 0V로 천이한다. NV NT 다이오드(C00)는 0 기입 동작 동안에 역 바이어스 상태로 있게 되고, 셀(C00)은 OFF(고 저항값) 로직 0 상태로 남아 있게 된다.
만약 NV NT 다이오드(C00)가 로직 1을 나타내는 1 기입 동작에서 OFF(고 저항값 상태)에서 ON(저 저항값 상태)으로 천이한다면, BL 드라이버 및 감지 회로(2640) 내의 대응하는 BL 드라이버에 의해 제공되는 여기 신호를 통해, 비트라인(BL0)은 0V에서 4V로 천이한다. 다음으로, 워드라인(WL0)은 4V에서 0V로 천이한다. 대략 4V의 1 기입 전압은 NV NT 다이오드(C00)의 대응하는 NV NT 스위치 서브-컴포넌트의 단자들에 3.5V의 전압(도 21에서 도시된 바와 같이 4V에서 0.5V 미만의 NV NT 다이오드 턴온 전압을 뺀 전압)이 걸치도록 초래하고, 이것은 NV NT 다이오드(C00)가 OFF 상태에서 ON 상태로 천이하는 결과를 초래한다.
예시적인 판독 동작에서, 예컨대 셀들(C00 내지 C03)로부터, BL 드라이버 및 감지 회로(2640)내의 비트라인 드라이버는 비트라인들(BL0 내지 BL3)을 예컨대 2V 의 판독 전압과 같은 고 전압으로 사전충전시킨다. 판독 동작동안에 저장된 로직 상태들(비트들)이 교란(변동)되지 않도록 보장하기 위해, 판독 비트라인 전압은 0 기입 전압과 1 기입 전압 양쪽 보다 작도록 선택된다. 워드라인 드라이버 회로(2630)는 워드라인(WL0)을 2V에서 0V로 구동시킨다. 만약 셀(C00)내의 NV NT 다이오드(C00)가 OFF 상태에 있는 경우(로직 0을 저장), 비트라인(BL0)은 방전되지 않고 2V로 남아 있게 된다. BL 드라이버 및 감지 회로(2640)내의 대응 감지 증폭기/래치는 로직 0을 저장한다. 하지만 셀(C00)내의 NV NT 다이오드(C00)가 ON 상태에 있는 경우, 비트라인(BL0)은 방전된다. BL 드라이버 및 감지 회로(2640)내의 대응 감지 증폭기/래치는 감소된 전압을 검출하고 로직 1을 래치시킨다.
도 26b는 0 기입, 1 기입, 및 판독 동작(또는 모드) 동안 도 26a에서 도시된 메모리(2600)의 실시예에 인가될 수 있는 동작 파형(2600')의 예시를 도시한다. 대응하는 래치들내에서 워드라인(WL0)과 같은 선택된 워드라인에 따른 셀 상태를 기록하기 위하여, 사전기입 0 판독 동작이 0 기입 동작 이전에 선택적으로 수행될 수 있다. 셀들(COO, COl, C02, 및 C03)은 (거의) 동시적으로 0 기입 펄스를 수신한다. 0 기입 동작의 초기에, 비트라인들(BLO, BLl, BL2, 및 BL3)은 도 26b에서의 파형(2600')에 의해 나타난 바와 같이 0V에서 5V로 천이한다. 다음으로, 워드라인(WLO)은 5V에서 0V로 천이하고 이로써 NV NT 다이오드들(C00-C03)을 순방향 바이어스시킨다. 0.5V 미만의 순방향 바이어스 전압 강하로 인하여 대략 4.5 V가 각각의 NV NT 다이오드내의 각각의 NV NT 스위치에 걸쳐 나타난다. 만약 대응하는 NV NT 스위치의 0 기입 전압이 4.5V(또는 이보다 작음)이면, NV NT 다이오드는 ON(저 저항값) 상태에서 OFF(고 저항값) 상태로 천이하고; OFF 상태에 있는 NV NT 다이오드는 OFF 상태로 남게 된다. 따라서, 워드라인(WLO)을 따른 0 기입 동작 이후에, NV NT 다이오드들(C00 내지 C03)은 모두 OFF 상태에 있게 된다. 비선택된 워드라인들(WLl, WL2, 및 WL3)은 모두 비선택된 채로 5V로 남게된다.
이 예시에서, 도 26a와 관련하여 상술한 바와 같이 기입 동작은 0 기입 동작이 먼저 수행된다. 다시 말하면, 워드라인(WL0)을 따르는 셀들에 대해, NV NT 다이오드들(C00 내지 C03)은 기입 동작의 초기에 OFF 상태에 있게 된다. 파형(2600')에 의해 나타나는 예시적인 기입 동작에서, NV NT 다이오드들(C00, C03)은 0 기입 동작 동안 OFF 상태로 남게 되고, NV NT 다이오드들(C01, C02)은 1 기입 동작내에서 OFF 상태에서 ON 상태로 천이하게 된다.
그러므로, 기입 싸이클의 초기에, 비트라인들(BLO, BL3)은 0V로 남아 있는다. 다음으로, 워드라인(WL0)은 4V에서 0V로 천이한다. NV NT 다이오드들(COO, C03)은 0 기입 동작 동안에 역 바이어스 상태로 남게 되고, 이에 따라 NV NT 다이오드들은 로직 0 상태를 저장하는 OFF 상태로 남게 된다.
예시적인 기입 싸이클을 계속하여, 셀들(COl, C02)은 OFF 상태에서 ON 상태로 천이한다. 비트라인들(BLl, BL2)은 0V에서 4V로 천이한다. 다음으로, 워드라인(WL0)은 4V에서 0V로 천이한다. NV NT 다이오드들(COl, C02)은 1 기입 동작 동안에 순방향 바이어스되고, 대략 3.5V가 NV NT 다이오드들(COl, C02)에 대응하는 NV NT 스위치에 걸쳐 나타난다. NV NT 다이오드들(COl, C02)은 OFF 상태에서 로직 1 상태를 저장하는 ON 상태로 천이한다.
도 26b내의 파형(2600')에 의해 나타나는 바와 같은 예시적인 판독 동작에서, 비트라인들(BLO, BLl, BL2, 및 BL3)은 예컨대 2V로 사전충전되고, 플로우팅(float)하게 된다. 그 후, 워드라인(WL0)은 2V에서 0V로 천이한다. 워드라인들(WLl, WL2, WL3)은 2V로 남아있다. 셀들(COO, C03)의 경우, NV NT 다이오드들(COO, C03)이 OFF 또는 고 저항값 상태로 있고, 비트라인(BLO, BL3) 캐패시턴스가 접지(0V)로 방전될 수 없기때문에, 비트라인(BLO, BL3) 전압은 변경되지 않은 채로 남는다. 하지만, 셀들(CO1, C02)의 경우, NV NT 다이오드들(CO1, C02)이 ON 또는 저 저항값 상태로 있고, 비트라인(BL1, BL2)의 캐패시턴스가 접지(0V)로 방전될 수 있기때문에, 비트라인(BL1, BL2)은 0V로 방전된다. 비트라인(BL1, BL2)에 대해, 대응하는 감지 증폭기/래치는 일반적으로 100mV 내지 200mV 범위의 비트라인 전압 감소를 검출하지만, 이 값은 감지/래치 회로의 특정한 특성(설계)에 따라 달라질 수 있다. BL 드라이버 및 감지 회로(2640)내의 대응하는 감지 증폭기/래치는 비트라인(BL1, BL2) 판독 전압이 변경되었음을 판정하고, 셀들(C01, C02)을 형성하는 NV NT 다이오드들(CO1, CO2)의 ON 상태에 대응하는 로직 1 상태를 래치시킨다. BL 드라이버 및 감지 회로(2640)내의 대응하는 감지 증폭기/래치는 비트라인(BL0, BL3) 판독 전압이 변경되지 않았음을 판정하고, 셀들(C00, C03)을 형성하는 NV NT 다이오드들(CO0, CO3)의 OFF 상태에 대응하는 로직 0 상태를 래치시킨다.
NV NT 장치를 이용한 비휘발성 메모리 셀의 3차원 구조물 제조 방법의 개관
비휘발성 나노튜브 다이오드들(1200, 1300)[NV NT 다이오드들(1200, 1300)], 및 NV NT 다이오드들(1400, 1500, 1600, 1700) 또는 NV NT FET 다이오드들(1400, 1500, 1600, 1700)로 호칭되는 FET 다이오드로 형성된 비휘발성 나노튜브 다이오드들이 비휘발성 나노튜브 랜덤 액세스 메모리 시스템을 형성하기 위해 셀로서 사용될 수 있고 어레이내로 상호접속될 수 있다. 이와 같은 어레이는 또한 PLA, FPGA, PLD 및 기타 이러한 로직 장치와 같은 비휘발성 어레이 기반 로직부를 제조하는데에 사용될 수 있다.
도 27a는 본 발명의 일부 실시예들을 제조하는 방법(2700)의 개관을 도시한다. 본 방법(2700)은 비휘발성 나노튜브 다이오드들(1200, 1300)과 관련하여 후술되지만, 본 방법(2700)은 상술한 수 많은 비휘발성 나노튜브 다이오드들의 제조를 커버하는데에 충분하다. 이러한 방법(2700)은 또한 예컨대 PLA, FPGA, 및 PLD에서 사용되는 로직 지지회로(메모리 지원 회로를 대신함)를 갖는 NAND 및 NOR 어레이와 같은 로직 어레이로서 배열된 NV NT 다이오드에 기초하여 로직 실시예를 형성하는데에 사용될 수 있다.
일반적으로, 방법(2710)은 반도체 기판내에 그리고 이 반도체 기판상에 지원 회로와 상호접속부를 제조한다. 이것은 예컨대, 도 26a에서 도시된 회로들(2620, 2630, 2640, 2650, 2660, 2670)과 같은 메모리 지원 회로를 형성하도록 상호접속된 드레인, 소스, 및 게이트를 갖는 NFET와 PFET 장치를 포함한다. 이와 같은 구조물과 회로는 본 출원명세서에서 기술되지 않은 잘 알려진 기술들을 이용하여 형성될 수 있다. 방법(2710)은 잘 알려진 제조 방법을 이용하여, 제조되는 비휘발성 나노튜브 다이오드 제어 장치 및 회로내 그리고 이러한 제어 장치 및 회로 상에 베이스층을 형성하는데에 사용될 수 있다.
방법(2720)은 평탄화된 절연체 표면상의 상호접속 수단 및 비휘발성 나노튜브 어레이 구조물을 갖는 평탄화된 절연체를 포함하는 중간(intermediate) 구조물을 제조한다. 상호접속 수단은 평탄화된 절연체 아래에 있는 반도체 기판내 및 이 반도체 기판상의 메모리 지원 회로를 평탄화된 절연체 표면 위 및 절연체 표면상의 비휘발성 나노튜브 다이오드 어레이와 상호접속시키기 위한 수직 배향된 충전 컨택, 또는 스터드를 포함한다.
워드라인과 비트라인은 3-D 셀을 상호접속시키고 3-D 메모리를 형성하기 위해 후술되는 바와 같은 3-D 어레이 구조물내에서 사용될 수 있고, 이 라인들은 아래에 위치한 메모리 지원 회로에 대략 상당하는 X-Y 평면내에서 대략 서로 직교할 수 있다. 후술되는 3D 어레이 구조물과 3D 어레이 구조물 제조 방법을 도시하는 도면들내에서, 워드라인 방향은 X축을 따라 임의적으로 지정되고, 비트라인 방향은 Y축을 따라 임의적으로 지정된다. X-Y평면에 대략적으로 수직한 Z축은 이하에서 보다 자세하게 설명되는 "수직 셀" 실시예에서, 3D 셀 배향의 수직 방향을 가리킨다.
방법(2750)은 필요에 따라 추가적인 배선층들을 추가하고, 칩을 패시베이팅처리하고, 상호접속 패키지 수단을 추가함으로써 반도체 칩의 제조를 완료하는데에 산업 표준 제조 기술을 사용한다.
캐소드 대 NT 스위치 접속을 갖는 수직 배향된 다이오드와 수직 배향된 NT 스위치를 구비하는 NV NT 장치를 이용한 비휘발성 셀의 3차원 셀 구조물
일단 반도체 기판내 그리고 반도체 기판상에 지원 회로와 상호접속부가 형성되면, 그 후 본 방법은 도 28a에서 도시된 지원 회로 및 상호접속 영역 위의 단 면(2800)에서 도시된 것과 같은 비휘발성 나노튜브 다이오드 어레이를 제조하는데에 사용될 수 있다. 도 28a는 여러 가능한 실시예들 중 하나의 실시예에서의 셀들(C00, C01)을 포함하는 단면을 도시한다.
상술한 방법(2710)이 지원 회로 및 상호접속부(2801)를 형성하는데 사용될 수 있다.
다음으로, 도 27b에서 도시된 방법(2730)은 절연체(2803)를 피착하고 평탄화한다. 평면 절연체(2803)를 관통하는 상호접속 수단(단면(2800)에서는 도시되고 있지 않지만 이후 도 28c의 단면(2800'')과 관련해서는 자세히 도시된다)이 3-D 어레이내의 금속 어레이 라인을 대응하는 지원 회로 및 상호접속부(2801)에 접속시키는데에 사용될 수 있다. 예로서, BL 드라이버 및 감지 회로(2640)내의 비트라인 드라이버는 도 26a에서 도시된 메모리(2600)의 어레이(2610)내의 비트라인(BL0)에 접속될 수 있다. 이 시점의 제조 공정에서, 도 28a에서 도시된 메모리 어레이 지지 구조물(2805-1)과 상호접속된, 절연체(2803)의 표면상에 메모리 어레이를 형성하는데에 방법(2740)이 사용될 수 있다.
도 27b에서 도시된 방법(2740)은, 이 예시에서, 다수의 수직 배향된 다이오드와 수직 배향된 나노튜브 스위치 직렬 쌍을 포함하는 비휘발성 나노튜브 다이오드를 형성하기 위해 금속, 폴리실리콘, 절연체, 및 나노튜브 소자를 피착하고 평탄화한다. 실질적으로 셀 면적을 증가시키는 개개의 층 정렬 공차의 축적을 제거하기 위해, 개개의 셀 외부 크기가 단일 에칭 단계로 형성되고, 각각의 셀은 WL0 층을 제외한 층들이 피착되고 평탄화된 후 단일 트렌치 에칭 단계에 의해 형성된 단일 NV NT 다이오드를 갖는다. X 방향으로의 개개의 셀 크기는 도 28a에서 도시된 바와 같이 1F(최소 피처(feature))이며, 또한 X 방향에 수직한 Y 방향으로는 1F이며(미도시), X 및 Y 방향으로 2F의 주기성을 갖는다. 따라서, 각각의 셀은 대략 4F2의 면적을 차지한다. (Z 방향으로) 수직 배향된 NV NT 스위치 소자(나노튜브 소자)의 X 방향으로의 R에서의 배치는 이 예시에서, F/2와 대략 동일한 R을 갖는 트렌치 형성 외부 크기에 상당하며, NV NT 스위치(나노튜브 소자) 간격 거리는 도 34a 내지 도 34ff와 관련하여 후술되는 자기정렬 수단에 의해 제어된다. 수직 배향된 NV NT 스위치 소자(나노튜브 소자)의 Y 방향으로의 배치는 일반적으로 중요하지 않으며, 일반적으로 자기정렬 수단을 필요로 하지 않는다.
대략 F/2에서의 수직 배향된 나노튜브 소자 배치 R은 나노튜브 막 두께가 셀 크기 F 보다 훨씬 작은 것을 가정한다. 예를 들어, 45nm 기술 노드에 있어서, 나노튜브 소자의 두께는 예컨대, 0.5nm 내지 10nm의 범위에 있다. 나노튜브 소자는 단일 나노튜브층을 이용하여 형성될 수 있거나, 또는 다중층을 이용하여 형성될 수 있다. 이와 같은 나노튜브 소자층은 본 명세서내에 병합된 특허 참조문헌들에서 보다 상세하게 설명되어 있는 바와 같이, 예컨대 스핀 온 코팅 기술 또는 스프레이 온 코팅 기술을 이용하여 피착될 수 있다. 도 28a와 도 28b의 3-D 메모리 어레이 구조물 실시예 및 도 34a 내지 도 34ff와 관련하여 도시된 예시적인 대응 제조 방법은 R(R은 대략 F/2에 상응한다)에서 배치된 수직 배향된 나노튜브 소자를 가정한 3D 어레이 구조물을 도시한다. 이와 같은 소자는 도 28a와 도 28b의 실시예 및 도 34a 내지 도 34ff의 예시적인 대응 제조 방법과 관련하여 후술되는 수직 배향된 나노튜브 소자 채널 길이(LSW-CH) 만큼 전기적으로 이격된 하단 컨택과 측벽 컨택을 포함한다.
하나의 가능할 수 있는 변형예에서, 수직 배향된 나노튜브 소자 두께는 크기 F를 갖는 셀의 경우에서의 F/2에서의 배치에 대해서 너무 두꺼울 수 있다. 예를 들어, 35nm의 셀 크기 F, 및 10nm-20nm의 나노튜브 막 두께의 경우, 도 39와 관련하여 후술되는 바와 같이 나노튜브 소자와 보호 절연체 양쪽을 수용하기 위해, 수직 배향된 나노튜브 소자의 배치는 예컨대, F/3에서 이루어질 수 있다. 보다 낮은 측벽 및 상부 컨택을 갖춘 수직 배향된 나노튜브 소자가 또한 사용될 수 있다.
가능할 수 있는 다른 변형예에서, 나노튜브 소자 두께는 전체 셀 크기 F와 동일할 수 있다. 예를 들어, 35nm의 셀 크기 F의 경우, 35nm의 나노튜브 막 두께가 사용될 수 있다. 또는, 예컨대 22nm의 셀 크기 F의 경우, 22nm의 나노튜브 막 두께가 사용될 수 있다. 이 경우, 나노튜브 소자 접촉 구조물은, 도 40에서 후술되는 바와 같이, 측벽 컨택을 제거하고 이를 오로지 상부 및 하부 컨택들로 대체하도록 변형될 수 있다. 나노튜브 소자의 두께는 임의의 특별한 방법으로 횡측 셀 크기 F와 관련될 필요는 없다.
다수의 정렬 단계들이 없는 전체 셀 크기들의 동시적 형성에 더하여, 최소화된 메모리 셀 크기(면적)는 또한 서브-최소 크기를 이용한 상기 메모리 셀 경계부들, 즉 이 예시에서, 분리 트렌치에 의해 정의된 셀 경계부들 내에서의 장치 소자 의 자기정렬된 배치를 필요로 한다. 도 28a 및 도 28b에서의 단면(2800, 2800')은 나노튜브 채널 소자 위치 R이 전체 셀 크기를 결정하는 분리 트렌치에 자기정렬되는 것을 제외하고, 도 7b에서 도시된 단면(750)과 유사한 예시적인 비휘발성 나노튜브 스위치를 각각 도시한다. 또한, 하부 레벨, 측벽 및 상부 레벨 컨택들은 모두 분리 트렌치 경계부들내에서 자기정렬되고 이 안에 맞추어진다. 정의된 경계부들내에서의 장치 소자의 자기정렬된 배치는 미국 특허 제4,256,514호에서 개시된 것과 같은 측벽 스페이서 방법을 적용함으로써 달성될 수 있으며, 상기 특허 문헌은 그 전체내용이 본 명세서내에 참조로서 병합된다.
일부 실시예들에서, 본 방법은 절연체로 트렌치를 충전시키고 그 후에 표면을 평탄화한다. 그 후, 본 방법은 평탄화된 표면상에 워드라인을 피착하고 패터닝한다.
일부 실시예들에서, 수직 배향된 3D 셀의 제조는 다음과 같이 진행된다. 도 28a를 참조하여, 본 방법은 도 34a 내지 도 34ff와 관련하여 후술되는 바와 같이, 예컨대 50nm 내지 500nm의 두께를 갖는 절연체(2803)의 표면상에 비트라인 배선층을 피착한다. 본 방법은 비트라인 배선층을 에칭하고, 비트라인(2810-1; BLO)과 비트라인(2810-2; BLl)과 같은 개개별의 비트라인들을 형성한다. BLO 및 BLl과 같은 비트라인들은 어레이 배선 도전체로서 사용되며, 이것은 또한 쇼트키 다이오드의 애노드 단자로서 사용될 수 있다. 이와 달리, 도 34a 내지 도 34ff와 관련하여 후술되는 바와 같이 비트라인(2810-1, 2810-2)과의 옴 컨택을 또한 형성하면서, 보다 최적의 쇼트키 다이오드 접합(2818-1, 2818-2)이 N 폴리실리콘 영역(2820-1, 2820- 2)과 접촉하는 금속 또는 규화물 컨택(2815-1, 2815-2)을 이용하여 형성될 수 있다. N 폴리실리콘 영역(2820-1, 2820-2)은, 예컨대 1014 내지 1017 도펀트 원자/cm3의 범위내의 비소 또는 인으로 도핑될 수 있으며, 예컨대, 20nm 내지 400nm의 두께 범위를 가질 수 있다. 컨택(2815-1, 2815-2)은 예컨대, 10nm 내지 500nm의 두께 범위내에 있을 수 있다.
일부 실시예들에서, 쇼트키 다이오드(및 PN 다이오드)의 전기적 특성은 폴리실리콘, 예컨대 폴리실리콘 영역(2820-1, 2820-2)을 형성하기 위해 피착되고 패터닝된 폴리실리콘의 물질 특성을 제어함으로써 개선(예컨대, 낮은 누설)될 수 있다. 폴리실리콘 영역은 반도체 영역내에서 사용되는 방법에 의해 결정되는 비교적 크거나 또는 비교적 작은 결정 외곽 크기를 가질 수 있다. 낮은 다이오드 누설 전류와 같은 보다 나은 전기적 특성 향상을 위해, 반도체 산업분야에서 사용되는 SOI 피착 방법이 사용될 수 있고 그 결과 단결정(더이상 폴리실리콘은 아님), 또는 거의 단결정인 폴리실리콘 영역을 초래할 수 있다.
컨택 및 도전체 물질의 예시는 TiAu, TiCu, TiPd, PbIn, 및 TiW과 같은 금속 합금, 기타 적절한 도전체, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물, 또는 규화물뿐만이 아니라, Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn와 같은 금속 원소이다. 절연체는 SiO2, SiNx, AI2O3, BeO, 폴리이미드, 마일러 또는 기타 적절한 절연 물질일 수 있다.
일부 경우에서, Al, Au, W, Cu, Mo, Ti 등과 같은 도전체들은 컨택 및 도전 체 물질 양쪽 뿐만이 아니라 쇼트키 다이오드의 애노드로서 사용될 수 있으며, 이 경우 2815-1와 2815-2와 같은 분리된 택일적 쇼트키 애노드 컨택은 필요하지 않고, 생략될 수 있다. 하지만, 다른 경우에서는, 보다 낮은 순방향 전압 강하 및 보다 낮은 다이오드 누설을 위해 애노드 물질을 최적화하는 것이 이롭다. 쇼트키 다이오드 애노드 물질에는 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn, 및 기타 금속 원소가 포함될 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2와 같은 규화물이 사용될 수 있다. 이와 같은 금속과 규화물을 사용하여 형성된 쇼트키 다이오드가 NG, K. K의 "Complete Guide to Semiconductor Devices"(2판, John Wiley & Sons, 2002, pp 31-41) 참조문헌에 설명되고 있으며, 이 참조문헌은 그 전체내용이 본 명세서내에 참조로서 병합된다.
다음으로, 쇼트키 다이오드 선택 장치를 완성하기 위해, 본 방법은 N 폴리실리콘 영역들(2820-1, 2820-2)에 각각 접촉하고, 또한 컨택(2830-1, 2830-2)과 접촉하는 옴 컨택을 위한 컨택 영역들을 형성하는 N+ 폴리실리콘 영역들(2825-1, 2825-2)을 형성한다. N+ 폴리실리콘은 일반적으로 예컨대 1020 도펀트 원자/cm3에 이르는 비소 또는 인으로 도핑되며, 예컨대, 20nm 내지 400nm의 두께를 가진다.
다음, 본 방법은 각각의 셀내에 예컨대 캐소드 컨택(2830-1, 2830-2)과 공유하는 하나의 단자를 갖는 비휘발성 나노튜브 스위치를 형성한다. 셀(COO, COl)의 밀도를 높이기 위해, 도 28a에서 도시된 나노튜브 소자는 도 7에서 도시된 바와 같 이 적어도 부분적으로 수직하게 배향될 수 있다. 수직 배향된 나노튜브 스위치는 병합된 특허 참조문헌들에서 보다 자세하게 설명되어 있다. 절연 영역과 접촉 영역을 포함하는 수직 배향된 측벽은 수직 배향된 나노튜브 소자(2845-1, 2845-2)를 형성하기 이전에 형성된다. 수직 배향된 측벽은 대략 F/2와 동일한 위치 R에서 자기정렬 방법을 이용하여 형성된다. 하지만, 수직 배향 측벽을 임의의 위치, 즉 F/3, F/4, 또는 임의의 다른 희망 위치에 배치시키기 위해, 이와 유사한 자기정렬 제조 방법이 사용될 수 있다.
나노튜브 소자(2845-1 및 2845-2) 형성 방법은, 우선 수직 측벽을 형성하기 위해 금속 및 절연체 영역 양자를 관통하는 개구를 방향성 있게 에칭함으로써 대응하는 절연체(2835-1 및 2835-2)와 접촉하는 절연체(2835-1 및 2835-2) 및 측벽 컨택(2840-1 및 2480-2)을 형성하는 단계를 포함할 수 있다. 절연체(2835-1 및 2835-2)의 두께는 도 28a에 도시된 바와 같이 나노튜브 소자 채널 길이를 결정한다. 절연체(2835-1 및 2835-2)는 5 nm 미만 내지 250 nm 초과의 범위일 수 있다. 측벽 컨택(2840-1 및 2840-2) 및 절연체(2835-1 및 2835-2)의 수직 측벽은, 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명되는 제조 방법을 사용하여 공정에서 이후에 에칭되는 트렌치 측벽에 대해 자기정렬된다.
다음으로, 소정 방법에 따라 본 명세서에 포함된 특허 문헌에 보다 상세하게 설명되어 있는 바와 같이 등각 나노튜브 소자(2845-1 및 2845-2)가 형성된다.
이후에, 소정 방법에 따라 등각 나노튜브 소자(2845-1 및 2845-2)의 표면 상에 보호용 등각 절연체(2850-1 및 2850-2)가 각각 형성된다.
다음으로, 소정 방법에 따라 X방향 크기가 대략 F인 개구가 형성되고, 측벽 컨택(2840-1 및 2840-2)과 접촉하는 상위 레벨 컨택(2865-1 및 2865-2)을 형성하는 도전체 물질로 상기 개구를 각각 채우게 된다. 상위 레벨 컨택(2865-1 및 2865-2)을 형성하기 위한 방법은 USP 4,944,836에 개시되고 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명하는 방법과 유사할 수 있다.
컨택(2865-1 및 2865-2)은 각각 측벽 컨택(2840-1 및 2840-2) 사이에 도전성 경로를 제공하며 셀(C00 및 C01)의 형성을 완료한 이후에 형성되는 워드라인[2871(WL0)] 사이에 도전성 경로를 제공한다.
다음으로, 워드라인[2871(WL0)]의 형성에 앞서, 셀(C00) 및 셀(C01) 크기는 절연체(2803)의 상면까지 아래로 셀 구조(2800)에서의 모든 층을 통과하는 트렌치 에칭에 의해 한정될 수 있다.
다음으로, 소정 방법에 의해 트렌치 영역은 절연체(2860)로 채워지고, 워드라인[2871(WL0)] 피착 직전에 상기 구조는 평탄화된다.
이후에, 소정 방법에 의해 워드라인[2871(WL0)]이 피착되고 패터닝된다.
도 28a에서 단면(2800) 상에 중첩된 비휘발성 나노튜브 다이오드(2880) 배선도는 각각의 셀(C00 및 C01)에서 하나씩 도 12에서의 비휘발성 나노튜브 다이오드(1200)에 대응하는 등가 회로이다. 도 28a에서 단면(2800)에 도시된 셀(C00 및 C01)은 도 26a에서 메모리 어레이(2610)에 개략적으로 도시된 대응하는 셀(C00 및 C01)에 대응하며, 비트라인(BL0 및 BL1) 및 워드라인(WL0)은 메모리 어레이(2610)에 개략적으로 도시된 어레이 라인에 대응한다.
도 28b에 도시된 단면도(2800')는, 대응하는 셀(C00' 및 C01')에 형성된 NV NT 다이오드(C00') 및 NV NT 다이오드(C01')가 쇼트키 다이오드 접합부(2818-1 및 2818-2)를 구비하는 쇼트키 다이오드 대신 PN 다이오드 접합부(2819-1 및 2819-2)를 구비하는 PN 다이오드를 포함한다는 점을 제외하고는, 도 28a에 도시된 메모리 어레이 셀(C00 및 C01)과 유사한 메모리 어레이 셀(C00' 및 C01')의 실시예를 도시하고 있다.
P 폴리실리콘 영역(2817-1 및 2817-2)은 다이오드-애노드를 형성하고, N 폴리실리콘 영역(2820-1' 및 2820-2')은 함께 (조합되어) PN 다이오드 접합부(2819-1 및 2819-2)와 함께 PN 다이오드를 형성하는 다이오드 캐소드를 형성한다. P 폴리실리콘 영역(2817-1 및 2817-2)은 또한 각각 비트라인[2810-1'(BL0) 및 2810-2'(BL1)]과 함께 옴 컨택 또는 근사 옴 컨택을 형성한다. N 폴리실리콘 영역(2820-1' 및 2820-2')은 또한 N+ 폴리실리콘 영역(2825-1 및 2825-2)과 함께 옴 컨택 영역을 형성한다. 셀(C00' 및 C01')의 나머지 구조는 각각 셀(C00 및 C01)과 관련하여 도시하고 설명한 바와 유사하다.
도 28b에 도시된 메모리 어레이 지지 구조(2805-2)는 쇼트키 다이오드 선택 수단 대신 PN 다이오드 선택 수단을 구비하는 메모리 셀을 수용하기 위해 조정할 필요가 있을 수 있다는 점을 제외하고는 도 28a에 도시된 메모리 지지 구조(2801)와 유사한 평탄화된 절연체(2803')와 지원 회로 및 상호접속부(2801')를 포함한다.
캐소드 대 NT 스위치 접속부를 갖춘 수평 배향된 NT 스위치 및 수직 배향된 다이오드를 구비하는 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조
도 27b에 도시된 방법(2720)은 금속, 폴리실리콘, 절연체 및 나노튜브 소자를 피착시키고 평탄화하기 위해 사용될 수 있으며 이에 따라 도 28c에서 단면(2800")에 의해 도시된 바와 같이 다수의 수직 배향된 다이오드 및 수평 배향된 비휘발성 나노튜브 스위치 시리즈 쌍과 함께 비휘발성 나노튜브 다이오드를 형성한다.
도 28c의 실시예에서의 셀(C00")은, 지원 회로 및 상호접속부(2801") 그리고 평탄화된 절연체(2803")를 포함하는 메모리 어레이 지지 구조(2805-3) 상에 형성된다. 지원 회로 및 상호접속부(2801")는 지원 회로 및 상호접속부(2801)와 유사하며, 평탄화된 절연체(2803")는 셀(C00)과 관련하여 셀(C00")에서의 차이를 수용하기 위해 조정할 필요가 있다는 점을 제외하고는 도 28a에서의 평탄화된 절연체(2803)와 유사하다. 또한, 단면(2800")은 도 28c의 단면(2800")에 도시된 바와 같은 지원 회로 및 상호접속부(2801") 회로와 함께 비트라인[2810"(BL0)]을 상호접속시키는 충전된 비아 컨택(스터드)(2807)을 포함한다. 예를 들면, 충전된 비아 컨택(스터드)(2807)은 도 26a에 개략적으로 도시된 비트라인(BL0)을 BL 드라이버 및 감지 회로(2640)와 접속시킬 수 있다.
개별적인 외측 셀 크기는 단일 에칭 단계에서 형성될 수 있으며, WL0 층을 제외한 층을 피착하고 평탄화시켜 실질적으로 셀 면적을 증가시킬 수 있는 누적된 개별 층 정렬 공차를 없앤 이후에 각각의 셀은 단일 트렌치 에칭 단계에 의해 형성되는 단일 NV NT 다이오드를 구비한다. 수평 비휘발성 나노튜브 스위치 배향은 보통 도 28a 및 도 28b에 도시된 바와 같이 수직 배향을 갖는 비휘발성 나노튜브 스 위치보다 더 넓은 면적을 필요로 하기 때문에, X 방향으로의 개별 셀 크기는 도 28c에 도시된 바와 같이 2-3F(1F는 최소 특징임)가 된다. Y 방향으로 1F인 최소 Y 방향(X 방향에 수직이며 도시되지 않음) 크기도 가능하다. 3-4F의 X 방향에서의 셀 주기 및 2F의 Y 방향으로의 주기를 이용하여, 일부 실시예에서는 각각의 셀이 6-8F2 이상의 범위의 면적을 차지한다. 평탄화가 수반되는 절연체를 이용한 트렌치 충전 이후에, 워드라인(2875)과 같은 워드라인을 피착시키고 패터닝한다.
도 28c에 도시된 단면(2800")은, 셀(C00")을 형성하는 NV NT 다이오드(C00")가 도 28a에서 단면(2800)에 도시된 수직 배향된 비휘발성 나노튜브 스위치 대신에 수평 배향된 비휘발성 나노튜브 스위치를 포함한다는 점을 제외하고는, 도 28a에 도시된 메모리 어레이 셀 실시예(C00)와 유사한 메모리 어레이 셀(C00")의 실시예를 도시하고 있다.
도 28c에 있어서, 단면(2800") 셀(C00") 선택 쇼트키 다이오드는 도 28a의 단면(2800)에서 쇼트키 다이오드 접합부(2818-1)에 대응하는 쇼트키 다이오드 접합부(2821)를 포함한다. 쇼트키 다이오드 접합부(2821)는 캐소드를 형성하는 N 폴리실리콘(2820") 및 애노드를 형성하는 비트라인[2810"(BL0)]에 의해 형성된다. 금속 컨택(2815-1)과 같은 선택적인 추가 금속 컨택은 단면(2800")에 도시되어 있지 않지만 추가될 수 있다. N+ 폴리실리콘 영역(2825")은 N 폴리실리콘 영역(2820")에 대한 컨택을 위해 추가되며, 도 28a에서의 N+ 폴리실리콘 영역(2825-1)에 대응된다.
(수직 대신) 수평 배향되며 비휘발성 나노튜브 스위치의 일측부는 N+ 폴리실리콘 영역(2825")과 물리적으로가 아니라 전기적으로 접촉하고 비휘발성 나노튜브 스위치의 타측부는 워드라인(2875)과 (물리적이 아니라) 전기적으로 접촉하는 비휘발성 나노튜브 스위치를 제조하기 위해 소정 방법이 사용될 수 있다.
우선, 소정 방법에 의해 절연체(2830") 및 컨택(2835")이 피착된다. 이후에 소정 방법에 의해 컨택(2835") 및 절연체(2830") 양자를 통과하는 개구가 형성되어 N+ 폴리실리콘 영역(2825")의 표면을 노출시킨다.
다음으로, 소정 방법에 의해 아래에 위치하는 개구의 상부, 측벽 및 바닥에 등각 절연층이 피착된다. 이후, 소정 방법에 따라 등각 절연층을 방향성 있게 에칭하며, 이에 따라 측벽 스페이서(2840)를 형성하고, 측벽 스페이서의 두께는 셀(C00")에서 비휘발성 나노튜브 스위치의 채널 길이(LSW-CH)를 결정한다. 단면(2800")은 2개의 LSW-CH 영역을 도시하고 있다. 이들 2개의 LSW-CH 영역은 전기적으로 병렬이다[단면(2800")에 의해 도시되지 않음]. 도 35a 내지 도 35s와 관련하여 예시적인 제조 방법을 이하에 추가로 설명한다.
다음으로, 소정 방법에 의해 컨택 금속으로 개구가 채워지며, 평탄화가 수반되어 컨택(2845)을 형성하는데, 이 컨택은 N+ 폴리실리콘 영역(2825")에 대한 옴 컨택을 형성하고 측벽 스페이서(2840)에 의해 컨택(2835") 영역으로부터 절연된다.
다음으로, 소정 방법에 의해 컨택(2845), 스페이서(2840) 및 측벽 컨택(2835") 상에서 이들과 물리적으로 그리고 전기적으로 접촉하는 나노튜브 소 자(2850)가 피착된다. 측벽 스페이서(2840)의 두께에 의해 이루어지는 컨택(2845)과 컨택(2845") 사이의 분리는 비휘발성 나노튜브 스위치 채널 길이(LSW-CH)를 결정한다. 나노튜브 소자(2850)는 도 28c에 도시된 바와 같이 선택적으로 패터닝될 수 있거나, 또는 최종적인 셀(C00") 크기를 결정하는 이후의 트렌치 에칭의 일부로서 패터닝될 수 있다. 도 35a 내지 도 35s와 관련하여 예시적인 제조 방법을 이하에 추가로 설명한다.
다음으로 소정 방법에 의해 절연체(2855)가 피착된다.
다음으로, 소정 방법에 의해 개구를 형성하는 절연체(2855)를 에칭한다. 이후, 소정 방법에 의해, 예컨대 포함된 특허 문헌에 보다 상세히 설명된 바와 같이 나노튜브 소자(2850)의 노출부가 에칭(제거)된다.
다음으로, 개구는 컨택 금속(2865)으로 충전된다. 소정 방법에 따라 평탄화를 수반하는 금속 피착에 의해 컨택 금속(2865)이 형성된다. 컨택(2865)은 물리적으로 그리고 전기적으로 컨택(2835") 및 나노튜브 소자(2850) 양자와 접촉한다.
다음으로, 소정 방법에 따라 모든 층을 통과하는 트렌치를 에칭하며, 이는 절연체(2803")의 표면 상에서 중단되므로 셀(C00")의 크기를 한정하게 된다.
다음으로, 소정 방법에 따라 절연체(2874)를 형성하는 절연층을 피착시키고 평탄화한다.
이후, 소정 방법에 따라 셀(C00")을 완성시키는 워드라인[2875(WL0)]을 피착시키고 패터닝한다. 도 35a 내지 도 35s와 관련하여 예시적인 제조 방법을 이하에 추가로 설명한다.
도 28c에서의 비휘발성 나노튜브 다이오드 실시예(2885)는, 셀(C00")에 있어서 도 12에서의 비휘발성 나노튜브 다이오드(1200)에 대응하는 등가 회로이다. 셀(C00")은 도 26a에 도시된 메모리 어레이(2610)의 실시예에서 개략적으로 도시된 대응하는 셀(C00)에 대응하며, 비트라인(BL0) 및 워드라인(WL0)은 메모리 어레이(2610)에 개략적으로 도시된 어레이 라인에 대응한다.
애노드 대 NT 스위치 접속부를 갖춘 NV NT 다이오드 장치를 이용하는 비휘발성 메모리
일부 실시예에 있어서, 비휘발성 나노튜브 다이오드(NV NT 다이오드)는, 2개의 직렬 장치, 즉 2단자 비휘발성 나노튜브 스위치(NV NT 스위치)와 직렬인 다이오드(예컨대 2단자 쇼트키 또는 PN 다이오드)에 의해 형성되는 2단자 비휘발성 장치이다. 2개의 상기 직렬 장치는 각각 하나의 공유된 직렬 전기 접속부를 구비한다. 애노드 대 나노튜브 NV NT 다이오드는 2개의 상기 비휘발성 나노튜브 스위치 단자 중 하나에 전기적으로 접속된 애노드 단자를 구비한다. 상기 NV NT 다이오드 2단자 비휘발성 장치는 쇼트키 또는 PN 다이오드의 캐소드에 접속된 하나의 이용 가능한 단자 및 NV NT 스위치의 자유 단자에 접속된 제2의 이용 가능한 단자를 구비한다. 애노드 대 NT 비휘발성 나노튜브 다이오드의 배선 약도는 도 13에 도시되어 있다. PIN 다이오드, FET 다이오드, 및 다른 다이오드 타입을 또한 사용할 수 있다.
일부 실시예에 있어서, 조밀한 3D 메모리는 셀마다 하나의 NV NT 다이오드를 사용하여 형성될 수 있다. 애노드 대 NT 접속부를 갖춘 NV NT 다이오드를 사용하는 메모리의 실시예는 개략적으로 도시되어 있으며, 메모리 작동은 이하에서 추가로 설명된다. 제조 방법을 비롯하여 예시적인 3D 셀 구조가 도시되어 있다. 수직 배향된 스위치와 함께 NV NT 스위치를 이용하여 형성되는 NV NT 다이오드를 구비하는 예시적인 셀도 또한 이하에 도시되어 있다.
비휘발성 시스템 및 이 시스템을 구비하는 회로
비휘발성 메모리(2900)의 일 실시예가 도 29a에 도시되어 있다. 메모리(2900)는, 도 13에 도시되어 있는 바와 같은 다이오드-애노드 대 비휘발성 나노튜브 스위치 단자 접속부를 이용하여 형성되는 비휘발성 나노튜브 다이오드(1300)[NV NT 다이오드(1300)]와 유사한 비휘발성 나노튜브 다이오드를 이용하여 형성되는 셀(C00 내지 C33)을 구비하는 메모리 어레이(2910)를 포함한다. NV NT 다이오드(1300)의 다이오드(1305)와 유사한 다이오드는 셀 선택 장치로서 사용되며, NV NT 다이오드(1300)의 NV NT 스위치(1310)와 유사한 비휘발성 저장 스위치는 비휘발성 온(낮은 저항) 상태 및 비휘발성 오프(높은 저항) 상태를 저장하기 위해 사용된다. 온 상태 및 오프 상태는 각각 비휘발성 로직 "1" 또는 "0"을 나타낸다. 낮은 저항 상태 및 높은 저항 상태와 관련된 로직 "1" 및 로직 "0" 상태 지정은 임의적이며 예컨대 반대가 될 수 있음에 주의하라.
도 29a에 도시된 비휘발성 메모리(2900)는 앞에서 추가로 설명한 바와 같은 NV NT 다이오드(1300)와 유사한 NV NT 다이오드 셀(C00 내지 C33)의 매트릭스를 구비하는 메모리 어레이(2910)를 포함한다. 어레이에서의 다른 셀과 마찬가지로 비 휘발성 셀(C00)은 앞에서 추가로 도시한 NV NT 다이오드(1300)와 유사한 NV NT 다이오드(C00)라 부르는 하나의 NV NT 다이오드를 포함한다. NV NT 다이오드(C00)의 캐소드는 워드라인(WL0)에 접속되며, NV NT 다이오드(C00)의 다른 단자, 즉 NV NT 스위치 단자는 비트라인(BL0)에 접속된다.
도시된 실시예에 있어서, 메모리 어레이(2910)는, 워드라인(WL0, WL1, WL2 및 WL3) 및 비트라인(BL0, BL1, BL2 및 BL3)을 포함하는 4-워드라인 × 4-비트라인 16 비트 메모리 어레이이다. 워드라인(WL0 내지 WL3)에 접속되고 워드 디코더 및 WL 선택 로직(2920)에 의해 선택되는 워드라인 드라이버 회로(2930)는, 기록 0 작업, 기록 1 작업 및 판독 작업 중에 자극(stimulus)을 제공한다. 데이터 MUX를 제공하는 BL 드라이버 및 감지 회로(2940)와, BL 드라이버 및 감지 증폭기/래치(latch)는 비트라인(BL0 내지 BL3)에 접속되며 비트 디코더에 의해 선택되고, BL 선택 로직(2950)은 기록 0 작업, 기록 1 작업 및 판독 작업 중에 자극을 제공하며, 다시 말해서 메모리 어레이(2910)로부터 데이터를 수신하고 메모리 어레이(2910)에 데이터를 전달한다. 메모리 어레이(2910)에서의 데이터는 비휘발성 상태로 저장되어 데이터 손실 없이도 메모리(2900)에 대한 전력(전압) 공급을 제거할 수 있다. BL 드라이버 및 감지 회로(2940)는 또한 판독/기록 버퍼(2960)에 접속된다. 판독/기록 버퍼(2960)는 메모리 어레이(2910)로부터의 데이터를 판독/기록 버퍼(2960)에 전달하며, 판독/기록 버퍼는 이후에 이 데이터를 오프-칩(off-chip)에 전달한다. 판독/기록 버퍼(2960)는 또한 오프-칩으로부터 데이터를 받아들이고 이 데이터를 BL 드라이버 및 감지 회로(2940)에 전달하는데, BL 드라이버 및 감지 회로는 이후 에 비휘발성 저장을 위한 어레이(2910)에 데이터를 전달한다. 어드레스 버퍼(2970)는 어드레스 위치 정보를 제공한다.
도 29a는 4×4 메모리 어레이(2910)를 도시하고 있으며, 이 어레이는 (예컨대, ∼8kB 어레이를 형성하기 위해) 임의로 크게 제작 가능하고 관련 전자장비는 적절하게 변형될 수 있음에 주의하라.
워드라인(WL0)을 따른 예시적인 기록 0 작업과 동시에 셀(C00, C01, C02 및 C03)을 삭제하는 작업에 있어서, 대응하는 감지 증폭기/래치에 저장된 데이터를 삭제하기 이전에 셀(C00 내지 C03)에 저장된 데이터를 선택적으로 읽을 수 있다. 워드라인(WL0)을 따른 기록 0 작업은 0 볼트에서 5 볼트까지 전이하는 비트라인(BL0, BL1, BL2 및 BL3)과 함께, BL 드라이버 및 감지 회로(2940)에서의 대응하는 BL 드라이버에 의해 제어되는 비트라인 드라이버를 이용하여 진행된다. 다음으로, WL 드라이버 회로(2930)는 워드라인(WL0)이 5볼트에서 0 볼트가 되도록 하며, 이에 따라 각각 셀(C00, C01, C02 및 C03)을 형성하는 NV NT 다이오드(C00, C01, C02 및 C03)를 순방향 바이어스(forward biasing)시키게 된다. 약 4.5 볼트의 기록 0 전압(5 볼트에서 0.5 볼트 미만의 NV NT 다이오드 턴 온 전압을 뺀 기록 0 전압)은 온 상태인 NV NT 다이오드를 온 상태에서 오프 상태로 전이시키게 되며, 오프 상태인 NV NT 다이오드는 오프 상태로 남아있게 된다. 따라서, 워드라인(WL0)을 따른 기록 0 작업 이후에, NV NT 다이오드(C00 내지 C03)는 모두 오프 상태에 있게 된다. 선택되지 않은 워드라인(WL1, WL2 및 WL3)은 모두 여전히 선택되지 않은 5 볼트 상태이며, 대응하는 셀에 저장된 비휘발성 데이터는 변화없이 남아있게 된다.
이러한 예에 있어서, 기록 작업은 앞서 추가로 언급한 바와 같은 기록 0 작업에 의해 진행된다. 다시 말하면, 각각의 대응하는 셀(C00 내지 C03)의 NV NT 다이오드(C00 내지 C03)는 오프 상태에서 기록 작업을 개시한다. 예컨대 로직 0 상태가 저장될 셀(C00)에 대한 예시적인 기록 0 작업에 있어서, NV NT 다이오드(C00)는 로직 0 높은 저항 상태로 남아있게 된다. 따라서, 비트라인(BL0)은 대응하는 BL 드라이버 및 감지 회로(2940)에 의해 0 볼트로 유지된다. 다음으로, 워드라인(WL0)은 WL 드라이버(2930)로부터의 자극을 이용하여 4 볼트에서 0 볼트로 전이된다. NV NT 다이오드(C00)는 기록 0 작업 중에 역 바이어스된(back biased) 상태로 남아있게 되며, 셀(C00)은 오프(높은 저항) 로직 0 상태로 남아있게 된다.
NV NT 다이오드(C00)가 로직 1을 나타내는 기록 1 작업에서 오프(높은 저항 상태)로부터 온(낮은 저항 상태)까지 전이하게 된다면, 이때 비트라인(BL0)은 BL 드라이버 및 감지 회로(2940)에서의 대응하는 BL 드라이버에 의해 제공되는 자극을 이용하여 0 볼트에서 4볼트까지 전이된다. 다음으로, 워드라인(WL0)은 4 볼트에서 0 볼트로 전이된다. 약 4 볼트의 기록 1 전압에 따라 NV NT 다이오드(C00)의 대응하는 NV NT 스위치 하위 소자의 단자를 가로질러 3.5 볼트의 전압(4 볼트에서 0.5 볼트 미만의 NV NT 다이오드 턴 온 전압을 뺀 것임)은 NV NT 다이오드(C00)를 오프 상태로부터 온 상태로 전이시킨다.
예시적인 판독 작업을 위해, 예로서 셀(C00 내지 C03)로부터, BL 드라이버 및 감지 회로(2940)에서의 비트라인 드라이버는, 예컨대 2 볼트의 판독 전압과 같은 높은 전압까지 비트라인(BL0 내지 BL3)을 프리차지(precharge)시킨다. 판독 비 트라인 전압은 기록 0 전압 및 기록 1 전압 양자 모두보다 작게 선택되어 판독 작업 동안 저장된 로직 상태(비트)가 교란(변경)되지 않도록 보장한다. 워드라인 드라이버 회로(2930)는 워드라인(WL0)이 2 볼트에서 0 볼트가 되도록 한다. 셀(C00)에서의 NV NT 다이오드(C00)가 오프 상태(로직 0을 저장함)이면, 이때 비트라인(BL0)은 교란되지 않고 2 볼트 상태로 남게 된다. BL 드라이버 및 감지 회로(2940)에서의 대응하는 감지 증폭기/래치는 로직 0을 저장한다. 그러나, 셀(C00)에서의 NV NT 다이오드(C00)가 온 상태이면, 이때 비트라인(BL0)은 방전된다. BL 드라이버 및 감지 회로(2940)에서의 대응하는 감지 증폭기/래치는 낮아진 전압을 탐지하며 로직 1을 래치시킨다.
도 29b는, 기록 0 작업, 기록 1 작업 및 판독 작업(또는 모드) 중에 도 29a에 도시되어 있는 메모리(2900)의 실시예에 인가될 수 있는 작동 파형(2900')의 예를 도시하고 있다. 사전기록 0 판독 작업은 대응하는 래치에서 워드라인(WL0)과 같이 선택된 워드라인을 따라 셀 상태를 기록하기 위해 기록 0 작업 이전에 선택적으로 행해질 수 있다. 셀(C00, C01, C02 및 C03)은 (거의) 동시에 기록 0 펄스를 수신한다. 기록 0 작업을 개시할 때, 비트라인(BL0, BL1, BL2 및 BL3)은 도 29b에서의 파형(2900')에 의해 도시된 바와 같이 0 볼트에서 5 볼트로 전이된다. 다음으로, 워드라인(WL0)은 5 볼트에서 0 볼트로 전이되므로, NV NT 다이오드(C00 내지 C03)를 순방향 바이어스시킨다. 0.5 볼트 미만의 순방향 바이어스 전압 강하 때문에, 각각의 NV NT 다이오드에서의 각각의 NV NT 스위치를 가로질러 약 4.5 볼트가 나타난다. 대응하는 NV NT 스위치의 기록 0 전압이 4.5 볼트(또는 4.5 볼트 미만) 이면, 이때 NV NT 다이오드는 온(낮은 저항) 상태에서 오프(높은 전압) 상태로 전이되며, 오프 상태인 NV NT 다이오드는 오프 상태로 남게 된다. 따라서, 워드라인(WL0)를 따른 기록 0 작업 이후에, NV NT 다이오드(C00 내지 C03)는 모드 오프 상태에 있게 된다. 선택되지 않은 워드라인(WL1, WL2 및 WL3)은 모두 선택되지 않은 5 볼트 상태로 남게 된다.
본 예에 있어서, 기록 작업은 도 29a와 관련하여 앞서 추가로 설명한 바와 같은 기록 0 작업 이후에 진행된다. 다시 말하면, 워드라인(WL0)을 따르는 셀에 대하여, NV NT 다이오드(C00-C03)는 기록 작업 개시 시점에 오프 상태이다. 파형(2900')으로 표현되는 예시적인 기록 작업에 대하여, NV NT 다이오드(C00 및 C03)는 기록 0 작업 동안 오프 상태로 남아있게 되며, NV NT 다이오드(C01 및 C02)는 기록 1 작업에서 오프 상태로부터 온 상태로 전이된다.
따라서, 기록 (프로그램) 사이클의 개시 시점에, 비트라인(BL0 및 BL3)은 0 볼트로 남아있게 된다. 다음으로, 워드라인(WL0)은 4 볼트로부터 0 볼트로 전이된다. NV NT 다이오드(C00 및 C03)는 기록 0 작업 중에 역 바이어스된 상태로 남아있게 되며, 이에 따라 NV NT 다이오드는 로직 0 상태를 저장하는 오프 상태로 남아있게 된다.
예시적인 기록 사이클을 지속하면, 셀(C01 및 C02)은 오프 상태에서 온 상태로 전이된다. 비트라인(BL1 및 BL2)은 0 볼트로부터 4 볼트로 전이된다. 다음으로, 워드라인(WL0)은 4 볼트로부터 0 볼트로 전이된다. NV NT 다이오드(C01 및 C02)는 기록 1 작업 중에 순방향 바이어스되며, NV NT 다이오드(C01 및 C02)에 대 응하는 NV NT 스위치를 가로질러 약 3.5 볼트가 나타난다. NV NT 다이오드(C01 및 C02)는 오프 상태에서 로직 1 상태를 저장하는 온 상태로 전이된다.
도 29b에서 파형(2900')으로 나타낸 바와 같은 예시적인 판독 작업에 있어서, 비트라인(BL0, BL1, BL2, 및 BL3)은 예컨대 2 볼트로 프리차지되며, 플로트(float)될 수 있다. 이때 워드라인(WL0)은 2 볼트로부터 0 볼트로 전이된다. 워드라인(WL1, WL2 및 WL3)은 2 볼트로 남아있게 된다. 셀(C00 및 C03)에 대하여, 비트라인(BL0 및 BL3) 전압은 변하지 않은 채로 남아있게 되는데, 이는 NV NT 다이오드(C00 및 C03)가 오프 상태 또는 높은 저항 상태에 있으며 비트라인(BL0 및 BL3) 커패시턴스가 그라운드(0 볼트)로 방전시킬 수 없기 때문이다. 그러나, 셀(C01 및 C02)에 대하여, 비트라인(BL1 및 BL2)은 0 볼트로 방전되는데, 이는 NV NT 다이오드(C01 및 C02)가 온 상태 또는 낮은 저항 상태에 있으며 BL1 및 BL2에 대한 비트라인 커패시턴스가 그라운드(0 볼트)로 방전시킬 수 있기 때문이다. BL1 및 BL2에 대하여, 대응하는 감지 증폭기/래치는 100 mV 내지 200 mV 범위에서 비트라인 전압 강하를 탐지하지만, 이 값은 감지/래치 회로의 구체적인 특성(구조)에 따라 변할 수 있다. BL 드라이버 및 감지 회로(2940)에서 대응하는 감지 증폭기/래치는, BL1 및 BL2 판독 전압이 변화였는지와 셀(C01 및 C02)을 형성하는 NV NT 다이오드(C01 및 C02)의 온 상태에 대응하는 로직 1 상태를 래치하는 것을 결정한다. BL 드라이버 및 감지 회로(2940)에서 대응하는 감지 증폭기/래치는, BL0 및 BL3이 변하지 않았는지와 셀(C00 및 C03)을 형성하는 NV NT 다이오드(C00 및 C03)의 오프 상태에 대응하는 로직 0 상태를 래치하는 것을 결정한다.
애노드 대 NT 스위치 접촉부를 갖춘 수직 배향된 NT 스위치 및 수직 배향된 다이오드를 구비한 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조
도 30a는 수직 배향된 NT 스위치를 갖춘 NV NT 다이오드의 제조 실시예의 예시적인 방법(3000)을 도시하고 있다. 이 방법(3000)은 도 13에 도시된 바와 같은 비휘발성 나노튜브 다이오드(1300)와 관련하여 이후에 추가로 설명되지만, 앞서 추가로 설명된 다수의 비휘발성 나노튜브 다이오드 실시예의 제조를 포괄하기에 충분하다. 또한, 메모리 실시예의 관점에서 이후에 방법(3000)을 설명하지만 이 방법(3000)은 예컨대 PLA, FPGA 및 PLD에서 사용되는 바와 같은 로직 지원 회로와 함께 NAND 및 NOR 어레이와 같은 로직 어레이로서 배치된 NV NT 다이오드에 기초한 로직 실시예를 형성하기 위해서도 역시 사용될 수 있음에 주목하라.
일반적으로, 소정 방법(3010)에 따라 반도체 기판에서 및/또는 반도체 기판 상에서 지원 회로 및 상호접속부를 제조한다. 이는 예컨대 도 29a에 도시된 회로(2920, 2930, 2940, 2950, 2960 및 2970)와 같은 메모리 지원 회로를 형성하기 위해 상호접속된 드레인, 소스 및 게이트를 구비하는 NFET 및 PFET 장치를 포함한다. 이러한 구조 및 회로는 본 출원에서는 설명하지 않는 공지된 기법을 이용하여 형성될 수 있다. 이 방법(3010)은 공지된 제조 방법을 사용하여 베이스층을 형성하기 위해 사용될 수 있으며, 이 베이스층에 그리고 이 베이스 층 상에 비휘발성 나노튜브 다이오드 제어 장치 및 회로가 제작된다.
소정 방법(3020)에 따라 평탄화된 절연체 표면 상의 비휘발성 나노튜브 어레이 구조 및 상호접속 수단과 함께 평탄화된 절연체를 포함하는 중간 구조를 제조한 다. 상호접속 수단은 평탄화된 절연체 표면 상에 그리고 이 표면 위에 있는 비휘발성 나노튜브 다이오드 어레이와 함께 평탄화된 절연체 아래의 반도체 기판에 그리고 이 기판 상에서 메모리 지원 회로를 상호접속시키기 위해 수직 배향된 충전 접속부(filled contacts), 또는 스터드를 포함한다.
워드라인 및 비트라인은 아래에 추가로 설명하는 바와 같은 3차원 어레이 구조에서 사용되어 3차원 셀을 상호접속시키고 3차원 메모리를 형성할 수 있으며, 아래의 메모리 지원 회로에 대체로 평행한 X-Y 평면에서 대체로 수직할 수 있다. 이하에 추가로 설명되는 바와 같은 예시적인 3차원 어레이 구조 및 3차원 어레이 구조 제조 방법을 설명하는 도면에서, 워드라인 방향은 X축을 따라 임의로 할당되며 비트라인 방향은 Y축을 따라 임의로 할당된다. X-Y 평면에 대체로 수직한 Z축은 3차원 셀 배향의 방향을 나타낸다.
소정 방법(3050)에 따라 산업적인 표준 제조 기법을 사용하여 필요에 따라 추가적인 배선층을 추가하고 칩을 패시베이션시키며 패키지 상호접속 수단을 추가함으로써 반도체 칩의 제조를 완성한다.
일단 반도체 기판에 그리고 반도체 기판 상에 지원 회로 및 상호접속부가 형성되면, 소정 방법에 따라 이후에 도 31a에 도시된 바와 같은 상호접속 영역 및 지원 회로 위에 단면(3100)에 도시된 바와 같은 비휘발성 나노튜브 다이오드 어레이를 제조하게 된다. 도 31a는 여러 가지 가능한 실시예 중 일 실시예에서 셀(C00 및 C10)을 포함하는 단면을 도시하고 있다.
앞서 추가로 설명한 방법(3010)에 따라 지원 회로 및 상호접속부(3101)를 형 성하기 위해 사용된다.
다음으로, 도 30b에 도시된 방법(3030)은 절연체(3103)를 피착시키고 평탄화한다. 평면형 절연체(3103)를 통한 상호접속 수단[단면(3100)에는 도시되지 않았지만 도 28c에서의 단면(2800")과 관련하여 앞서 추가로 도시됨]을 사용하여 대응하는 지원 회로 및 상호접속부(3101)에 대해 어레이에 있는 배선 금속 라인을 접속시킬 수 있다. 예로서, WL 드라이버(2930)에서의 워드라인 드라이버는 도 29a에 도시된 메모리(2900)의 어레이(2910)에서 워드라인(WL0)에 접속될 수 있다. 제조 공정에 있어서 이 지점에서, 도 31a에 도시된 메모리 어레이 지지 구조(3105-1)와 상호접속되는 절연체(3103)의 표면 상의 메모리 어레이를 형성하기 위해 소정 방법을 사용할 수 있다.
도 30b에 도시된 방법(3040)은 금속, 폴리실리콘, 절연체 및 나노튜브 소자를 피착시키고 평탄화시켜 비휘발성 나노튜브 다이오드를 형성하는데, 이 다이오드는 본 예에서 다수의 수직 배향된 다이오드 및 수직 배향된 비휘발성 나노튜브 스위치 직렬 쌍을 포함한다. 도 36a 내지 도 36ff와 관련하여 이하에 추가로 보다 상세하게 제조 방법을 설명한다. 개별적인 셀 외측 크기는 단일 에칭 단계에서 형성될 수 있으며, 각각의 셀은 BL0 층을 제외한 층을 피착시키고 평탄화한 이후에 단일 트렌치 에칭 단계에 의해 형성되는 단일 NV NT 다이오드를 구비하고, 이에 따라 셀 면적을 실질적으로 증가시킬 수 있는 개별적인 층 정렬 공차가 누적되지 않게 된다. Y방향으로의 개별적인 셀 크기는 도 31a에 도시된 바와 같이 1F(1 최소 피쳐)이며, 또한 Y방향에 수직한 X방향(도시 생략)으로 1F이고, X 및 Y방향으로 2F 의 주기를 갖는다. 따라서, 각각의 셀은 적어도 약 4F2의 면적을 차지한다. 각각의 셀을 형성하는 비휘발성 나노튜브 다이오드는 Z(수직)방향으로 배향된다.
다수의 정렬 단계 없이 전체 셀 크기를 동시에 정의하는 것 이외에도, 일부 실시예에 있어서, 메모리 셀 크기(면적)의 감소는 또한 상기 메모리 셀 경계 내에서의 장치 소자의 자기정렬식 배치를 요구한다.
소정 방법에 따라 절연체를 이용하여 트렌치를 채우며, 다음에 소정 방법에 따라 표면을 평탄화한다. 소정 방법에 따라 평탄화된 표면 상에 비트라인을 피착하고 패터닝한다.
수직 배향된 3차원 셀의 일부 실시예의 제조는 다음과 같이 진행된다. 소정 방법에 따라, 도 36a 내지 도 36ff와 관련하여 이하에 추가로 설명하는 바와 같이 예컨대 50 내지 500 nm의 두께를 갖는 절연체(3103)의 표면 상에 워드라인 배선층을 피착시킨다. 소정 방법에 따라 워드라인 배선층을 에칭하고 워드라인[3110-1(WL0) 및 3110-2(WL1)]과 같은 개별적인 워드라인을 형성한다. 3110-1 및 3110-2와 같은 워드라인은 어레이 배선 도전체로서 사용되며 또한 N+ 폴리실리콘 영역(3120-1 및 3120-2)에 대한 개별 셀 컨택으로서 사용될 수 있다. N+ 폴리실리콘 영역(3120-1 및 3120-2)은 N 폴리실리콘 영역(3125-1 및 3125-2)에 의해 형성되는 캐소드와 접촉한다. 쇼트키 다이오드 접합부(3133-1 및 3133-2)는 N 폴리실리콘 영역(3125-1 및 3125-2)과 접촉하는 금속 또는 규소화합물(3130-1 및 3130-2) 영역을 사용하여 형성될 수 있다. N 폴리실리콘 영역(3125-1 및 3125-2)은 예컨대 cm3 당 1014 내지 1017 개의 도펀트 원자의 범위에서 비소 또는 인으로 도펀트 처리될 수 있고, 예컨대 20 nm 내지 400 nm 범위의 두께를 가질 수 있다. N+ 폴리실리콘은 보통 예컨대 cm3 당 1020 개 이하의 도펀트 원자로 비소 또는 인을 이용하여 도펀트 처리되고, 예컨대 20 내지 400 nm의 두께를 갖는다.
컨택 및 도전체 물질의 예로는, TiAu, TiCu, TiPd, PbIn 및 TiW와 같은 금속 합금뿐만 아니라 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn와 같은 원소 금속, 다른 적절한 도전체, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물 또는 규소화합물이 있다. 절연체는 SiO2, SiNx, Al2O3, BeO, 폴리이미드, 마일러 또는 다른 적절한 절연성 물질일 수 있다.
일부 경우에 있어서, Al, Au, W, Cu, Mo, Ti와 같은 도전체 및 다른 도전체는 쇼트키 다이오드를 위한 애노드(3130-1 및 3130-2)로서 사용될 수 있다. 그러나, 다른 경우에는, 더 작은 순방향 전압 강하 및 더 작은 다이오드 누설(leakage)을 위해 애노드(3130-1 및 3130-2) 물질을 최적화하는 것이 유리하다. 쇼트키 다이오드 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2와 같은 규소화합물을 사용할 수 있다. 이러한 금속 및 규소화합물을 사용하여 형성되는 쇼트키 다이오드는 NG, K. K가 John Wiley & Sons에서 2002년 펴낸 "반도체 장치에 대한 완벽한 안내 서(Complete Guide to Semiconductor Devices)" 2판 31 내지 41쪽에 참고로 설명되어 있으며, 이 문헌의 전체 내용은 인용함으로써 본 명세서에 포함된다.
예시적인 공정 중에 이 지점에서, 쇼트키 다이오드 선택 장치가 형성되었다. 다음으로, 하나의 비휘발성 나노튜브 스위치는 예컨대 애노드 금속(3130-1 및 3130-2)과 공통인 하나의 단자를 구비하는 각각의 셀에 형성된다. 셀(C00 및 C10)의 밀도를 향상시키기 위해, 대응하는 비휘발성 나노튜브 스위치에서의 나노튜브 소자는 도 7에 도시된 대응하는 나노스위치(700)와 함께 도 31a에 도시된 바와 같이 수직 배향된다. 수직 배향된 나노튜브 스위치는 본 명세서에 포함되는 전술한 특허 문헌에 더 상세하게 설명되어 있다. 절연 영역 및 컨택 영역을 포함하는 수직 배향된 측벽은 수직 배향된 나노튜브 소자(3145-1 및 3145-2)를 형성하기 이전에 형성된다. 수직 배향된 측벽은 자기정렬 방식을 이용하여 R에 형성되며, 이때 R은 본 예에서는 F/2와 거의 동일하지만, F/3, F/4와 같은 임의의 위치에 또는 임의의 다른 요구되는 위치에 수직 배향된 측벽을 배치하기 위해서 유사한 자기정렬식 제조 방법이 사용될 수 있다.
나노튜브 소자(3145-1 및 3145-2)의 형성 방법은 우선 수직 측벽을 형성하기 위해 금속 영역 및 절연체 영역 양자를 관통하는 개구를 방향성 있게 에칭함으로써 대응하는 절연체(3135-1 및 3135-2)와 접촉하는 컨택(3140-1 및 3140-2) 및 절연체(3135-1 및 3135-2)를 형성하는 단계를 포함한다. 측벽 컨택(3140-1 및 3140-2) 및 절연체(3135-1 및 3135-2)의 수직 측벽은 도 36a 내지 도 36ff와 관련하여 이후에 추가로 설명하는 제조 방법을 사용하는 공정에서 이후에 에칭되는 트렌치 측벽 에 대해 자기정렬된다. 절연체(3135-1 및 3135-2)의 두께는 도 31a에 도시된 바와 같이 채널 길이(LSW-CH)를 결정한다. 절연체(3135-1 및 3135-2)는 예컨대 5 nm 미만부터 250 nm 초과까지의 범위를 가질 수 있다.
다음으로, 소정 방법에 따라 본 명세서에 포함된 특허 문헌에 보다 상세히 설명된 바와 같은 등각 나노튜브 소자(3145-1 및 3145-2)가 형성된다.
이때, 소정 방법에 따라 등각 나노튜브 소자(3145-1 및 3145-2)의 표면 상에 보호용 등각 절연체(3150-1 및 3150-2)가 각각 형성된다.
다음으로, 소정 방법에 따라 절연체 물질로 개구를 채우며, 소정 방법에 따라 측벽 컨택(3140-1 및 3140-2)의 상면을 노출시키는 표면을 평탄화한다.
이때, 소정 방법에 따라 컨택(3165-1 및 3165-2)을 형성한다. 컨택(3165-1 및 3165-2)은 각각 측벽 컨택(3140-1 및 3140-2) 사이에 도전성 경로를 제공하고, 셀(C00 및 C10)의 형성을 완료한 후에 형성될 비트라인[3171(BL0)]을 제공한다. 컨택(3165-1 및 3165-2)은 도 36a 내지 도 36ff와 관련하여 이후에 추가로 설명하는 바와 같이 컨택(3165-1 및 3165-2) 형성에 앞서 최소 크기(F)의 트렌치 에칭 마스킹 층으로서 사용되는 희생층(sacrificial layer)의 크기에 대응하며, 이는 NV NT 스위치 소자(3145-1 및 3145)에 자기정렬된다.
이때, 소정 방법에 따라 트렌치 영역을 에칭하며, 절연체로 트렌치를 채우고, 이후에 도 36a 내지 36ff와 관련하여 이하에 추가로 설명하는 컨택(3165-1 및 3165-2) 형성에 앞서 절연체(3160)를 형성하기 위해 표면을 평탄화한다.
이때, 소정 방법에 따라 비트라인[3171(BL0)]을 피착시키고 패터닝한다.
도 31a에서 단면(3100) 상에 중첩된 비휘발성 나노튜브 다이오드(3190) 배선 약도는 도 13에서의 비휘발성 나노튜브 다이오드(1300), 셀(C00 및 C10) 중 각각의 셀에서의 다이오드에 대응하는 등가 회로이다. 도 31a에서 단면(3100)에 도시된 셀(C00 및 C10)은 도 29a에서의 메모리 어레이(2910)에 개략적으로 도시된 대응하는 셀(C00 및 C10)에 대응하고, 워드라인(WL0 및 WL1) 및 비트라인(BL0)은 메모리 어레이(2910)에 개략적으로 도시된 어레이 라인에 대응된다.
도 31b에 도시된 단면(3100')은, 대응하는 셀(C00' 및 C10')에 형성된 NV NT 다이오드(C00') 및 NV NT 다이오드(C10')가 쇼트키 다이오드 접합부(3133-1 및 3133-2)를 구비하는 쇼트키 다이오드 대신에 PN 다이오드 접합부(3128-1 및 3128-2)를 구비하는 PN 다이오드를 포함한다는 점을 제외하고는 도 31a에 도시된 메모리 어레이 셀(C00 및 C10)의 실시예와 유사한 메모리 어레이 셀(C00' 및 C10')의 실시예를 도시한다.
P 폴리실리콘 영역(3127-1 및 3127-2)은 애노드를 형성하고, N 폴리실리콘 영역(3125-1' 및 3125-2')은 PN 다이오드 접합부(3128-1 및 3128-2)와 함께 PN 다이오드를 형성하는 캐소드를 형성한다. P 폴리실리콘 영역(3127-1 및 3127-2)은 또한 컨택(3130-1' 및 3130-2')과 접촉하는 옴 컨택 또는 근사 옴 컨택(near-ohmic contacts)을 형성한다. N 폴리실리콘 영역(3125-1' 및 3125-2')은 또한 대응하는 N+ 폴리실리콘 영역과 함께 옴 컨택 영역을 형성한다. 셀(C00' 및 C10')의 다른 구조는 각각 셀(C00 및 C10)과 관련하여 도시하고 설명한 바와 유사하다.
도 31b에 도시된 실시예의 메모리 어레이 지지 구조(3105)는, 쇼트키 다이오드 선택 수단 대신에 PN 다이오드 선택 수단을 구비하는 메모리 셀을 수용하기 위해 조정할 필요가 있을 수 있다는 점을 제외하고는 도 31a에 도시된 메모리 지지 구조(3101)와 유사한 평탄화된 절연체(3103')와, 지원 회로 및 상호접속부(3101')를 포함한다.
비휘발성 나노튜브 다이오드(3190')는 도 13에서의 비휘발성 나노튜브 다이오드(1300)에 대응하는 등가 회로, 셀(C00' 및 C10') 중 각각의 셀에서의 다이오드에 대응하는 등가 회로이다. 셀(C00' 및 C10')은 도 29a에서 메모리 어레이(2910)에 개략적으로 도시된 대응하는 셀(C00 및 C10)에 대응하고, 워드라인(WL0 및 WL1) 및 비트라인(BL0)은 메모리 어레이(2910)에 개략적으로 도시된 어레이 라인에 대응한다.
도 31c에 도시된 단면(3100")은, 대응하는 셀(C00" 및 C10")에 형성된 NV NT 다이오드(C00") 및 NV NT 다이오드(C10")가 PN 다이오드 접속부 및 쇼트키 다이오드 접합부 양자를 병렬로 포함하는 다이오드 접합부(3147-1 및 3147-2)를 포함한다는 점을 제외하고는 도 31a에 도시된 메모리 어레이 셀(C00 및 C10)의 실시예와 유사한 메모리 어레이 셀(C00" 및 C10")의 실시예를 도시하고 있다.
P형 반도체 나노튜브 소자, 물리적으로 그리고 전기적으로 N 폴리실리콘 영역(3125-1" 및 3125-2")과 접촉하는 NT 소자(3145-1" 및 3145-2")의 서브세트는 PN 다이오드-애노드를 형성하고, N 폴리실리콘 영역(3125-1" 및 3125-2")은 조합된 PN 및 쇼트키 다이오드 접합부(3147-1 및 3147-2)의 일부로서 PN 다이오드를 구비하는 PN 다이오드를 함께 형성하는 캐소드를 형성한다. 금속 타입 나노튜브 소자, 또한 물리적으로 그리고 전기적으로 N 폴리실리콘 영역(3125-1" 및 3125-2")과 접촉하는 NT 소자(3145-1" 및 3145-2")의 서브세트는 쇼트키 다이오드-애노드를 형성하고, N 폴리실리콘 영역(3125-1" 및 3125-2")은 조합된 PN 및 쇼트키 다이오드 접합부(3147-1 및 3147-2)의 일부로서 쇼트키 다이오드 접합부를 구비하는 쇼트키 다이오드에 대한 캐소드를 형성한다. 따라서, 조합된 PN 및 쇼트키 다이오드 접합부(3147-1 및 3147-2)는 병렬인 PN형 다이오드 및 쇼트키형 다이오드로 이루어지고, 각각 N 폴리실리콘 영역(3125-1" 및 3125-2")과 접촉하는 나노튜브 소자(3145-1" 및 3145-2")에 의해 형성된다.
N 폴리실리콘 영역(3125-1" 및 3125-2")은 또한 각각 대응하는 N+ 폴리실리콘 영역(3120-1" 및 3120-2")과 함께 옴 컨택 영역을 형성한다. 나노튜브 소자(3145-1" 및 3145-2")는 또한 물리적으로 그리고 전기적으로 측벽 컨택(3140-1" 및 3140-2")과 접촉한다. 측벽 컨택(3140-1" 및 3140-2")은 각각 상위 레벨 컨택(3165-1" 및 3165-2")과 접촉하며, 이들 상위 레벨 컨택은 비트라인[3171"(BL0)]과 접촉한다. 상위 레벨 컨택의 형성은 도 31a와 관련하여 앞서 추가로 간략하게 설명되어 있으며, 도 36a 내지 도 36ff와 관련하여 이하에 추가로 보다 상세히 설명되어 있다. 셀(C00" 및 C10")의 다른 구조는 각각 셀(C00 및 C10)과 관련하여 도시하고 설명한 것과 유사하다.
도 31c의 실시예에서 도시된 메모리 어레이 지지 구조(3105-3)는, 병렬인 PN 다이오드 선택 수단과 쇼트키 다이오드 선택 수단을 구비하는 메모리 셀을 수용하 기 위해 조정이 필요할 수 있다는 점을 제외하고는 도 31a에 도시된 평탄화된 절연체(3103) 및 메모리 지지 구조(3101)와 유사한 평탄화된 절연체(3103")와, 지원 회로 및 상호접속부(3101")를 포함한다.
비휘발성 나노튜브 다이오드(3190")는 도 13에서의 비휘발성 나노튜브 다이오드(1300)에 대응하는 등가의 회로, 셀(C00" 및 C10") 중 각각의 셀의 다이오드에 대응하는 등가의 회로이다. 도 31c의 실시예에서 단면(3100")에 도시된 셀(C00" 및 C10")은 도 29a의 실시예에서 메모리 어레이(2910)에 개략적으로 도시된 대응하는 셀(C00 및 C10)에 대응하며, 워드라인(WL0 및 WL1) 및 비트라인(BL0)은 메모리 어레이(2910)에 개략적으로 도시된 어레이 라인에 대응한다.
애노드 대 NT 스위치 접속부 및 캐소드 대 NT 스위치 접속부를 갖춘 NV NT 다이오드 장치 스택을 사용하는 비휘발성 메모리
도 32는, 절연층 및 스택화된 어레이 아래에 형성되는 지원 회로 위의 절연층 상에 그리고 절연층을 통한 커뮤니케이션 수단과 함께 상하로 스택화된 2개의 메모리 어레이를 구비하는 예시적인 제조 방법(3200)의 실시예를 도시하고 있다. 방법(3200)은 비휘발성 나노튜브 다이오드(1200 및 1300)와 관련하여 이하에 추가로 설명되어 있지만, 이 방법(3200)은 앞서 추가로 설명한 비휘발성 나노튜브 다이오드의 다수의 실시예의 제조를 포괄하기에 충분하다. 또한, 3차원 메모리 실시예의 관점에서 방법(3200)을 설명하고 있지만, 이 방법(3200)은 예컨대 PLA, FPGA, 및 PLD에서 사용되는 바와 같은 로직 지원 회로(메모리 지원 회로 대신임)를 갖춘 NAND 및 NOR 어레이와 같은 로직 어레이로서 배치되는 NV NT 다이오드에 기초한 3 차원 로직 실시예를 형성하기 위해 또한 사용될 수 있다는 점에 주목하라.
도 33a는 3차원 어레이, 즉 하위 어레이(3302) 및 상위 어레이(3304)의 2가지 높이의 스택을 구비하는 실시예를 포함하는 3차원 사시도(3300)를 나타내고 있다. 하위 어레이(3302)는 비휘발성 나노튜브 다이오드 셀(C00, C01, C10 및 C11)을 포함한다. 상위 어레이(3304)는 비휘발성 나노튜브 다이오드 셀(C02, C12, C03 및 C13)을 포함한다. 워드라인(WL0 및 WL1)은 X방향을 따라 배향되며, 비트라인(BL0, BL1, BL2 및 BL3)은 Y방향을 따라 배향되고 워드라인(WL1 및 WL2)에 대체로 수직하다. 나노튜브 소자 채널 길이(LSW-CH) 및 채널 폭(WSW-CH)이 3차원 사시도(3300)에 도시되어 있다. 셀(C00, C01, C02 및 C03)로서 사용될 수 있는 실시예의 단면은 이하의 도 33b 및 도 33c에 추가로 도시되어 있으며, 셀(C00, C02, C12 및 C10)로서 사용될 수 있는 실시예는 이하의 도 33b'에 추가로 도시되어 있다.
일반적으로, 방법(3210)에 따라 반도체 기판에 및/또는 반도체 기판 상에 지원 회로 및 상호접속부가 제조된다. 이는 메모리(또는 로직) 지지(또는 선택) 회로를 형성하기 위해 상호접속될 수 있는 드레인, 소스 및 게이트를 구비하는 NFET 및 PFET 장치를 포함한다. 이러한 구조 및 회로는 본 출원에서는 설명하지 않는 공지 기술을 사용하여 형성될 수 있다. 비휘발성 나노튜브 다이오드 제어부 및 회로를 제작하는 공지의 제조 방법을 이용하여 도 33b에 도시된 단면(3305) 및 도 33b'에 도시된 단면(3305')의 일부로서 지원 회로 및 상호접속부(3301) 층을 형성하기 위해 방법(3210)을 사용한다. 지원 회로 및 상호접속부(3301)는 예컨대 앞서 추가로 설명한 지원 회로 및 상호접속부(2801 및 3101)와 유사하지만, 2개의 스택화된 메모리 어레이를 수용하도록 변형된다. 2가지 높이의 스택화된 메모리 어레이는 도 33a 내지 도 33d에 도시되어 있으나, 예컨대 한정하는 것은 아니지만 4가지 높이의 스택 및 8가지 높이의 스택을 비롯하여 2가지가 넘는 높이의 3차원 어레이 스택을 형성할 수 있음을 주목하라.
다음으로, 방법(3210)은 또한 도 33b에서의 단면(3305) 및 도 33b'의 대응하는 단면(3305')에 도시된 절연체(3303)와 같은 평탄화된 절연체 표면 상의 비휘발성 나노튜브 어레이 구조 및 상호접속 수단과 함께 평탄화된 절연체를 포함하는 중간 구조를 제작하기 위해 사용된다. 상호접속 수단은 평탄화된 절연체 표면 상에 그리고 이 표면 위에 비휘발성 나노튜브 다이오드가 있을 때 평탄화된 절연체 아래의 반도체 기판에 그리고 반도체 기판 상에서 상호접속용 메모리 지원 회로에 대해 수직 배향되고 충전된 컨택 또는 스터드를 포함한다. 평탄화된 절연체(3303)는 절연체(3303)를 피착시키고 평탄화하는 도 29b에 도시된 방법(2730)과 유사한 방법을 이용하여 형성된다. 도 28c에 도시된 컨택(2807)과 유사한 평면형 절연체(3303)를 통한 상호접속 수단[단면(3300)에는 도시 생략됨]은 이하에 추가로 설명되는 바와 같이 대응하는 지원 회로 및 상호접속부(3301)에 대해 제1 메모리 어레이(3310) 및 제2 메모리 어레이(3320)에서의 어레이 라인을 접속시키기 위해 사용될 수 있다. 지원 회로 및 상호접속부(3301) 그리고 절연체(3303)는 메모리 어레이 지지 구조(3305-1)를 형성한다.
다음으로, 도 28a에 도시된 비휘발성 나노튜브 다이오드 어레이 단면(2800) 과 유사한 비휘발성 나노튜브 다이오드 어레이에 기초한 다이오드 캐소드 대 나노튜브 스위치를 이용하여 제1 메모리 어레이(3310)를 제조하기 위해 방법(2740)과 유사한 방법(3220)을 사용하며, 대응하는 제조 방법은 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명되어 있다.
다음으로, 도 31a에 도시된 비휘발성 나노튜브 다이오드 어레이 단면(3100)과 유사한 비휘발성 나노튜브 다이오드 어레이에 기초한 다이오드 애노드 대 나노튜브 스위치를 이용하면서도 제1 메모리 어레이(3310)의 평면인 표면 상에 제2 메모리 어레이(3320)를 제조하기 위해 도 30b에 도시된 방법(3040)과 유사한 방법(3230)을 사용하며, 대응하는 제조 방법은 도 36a 내지 도 36ff와 관련하여 이하에 추가로 설명되어 있다.
일부 실시예에 따라, 도 33b는 제1 메모리 어레이(3310) 및 제2 메모리 어레이(3320)를 포함하는 단면(3305)을 도시하고 있으며, 두 가지 어레이는 공통으로 워드라인(3330)을 공유한다. 3330과 같은 워드라인은 어레이(3320)를 형성할 때 메모리 어레이(셀)를 형성하는 트렌치 에칭 중에 형성(에칭)될 수 있다. 단면(3305)은 공유된 워드라인[3330(WL0)]과 함께 워드라인 또는 X방향으로 조합된 제1 메모리 어레이(3310) 및 제2 메모리 어레이(3320), 4개의 비트라인(BL0, BL1, BL2 및 BL3) 및 대응하는 셀(C00, C01, C02 및 C03)을 도시하고 있다. X방향으로의 어레이 주기는 2F이며, 이때 F는 기술 노드(technology node)(세대)에 대한 최소 크기이다.
일부 실시예에 따라, 도 33b'는 제1 메모리 어레이(3310') 및 제2 메모리 어 레이(3320')를 포함하는 단면(3305')을 도시하고 있으며, 두 가지 어레이는 공통으로 워드라인(3330' 및 3332)을 공유한다. 워드라인(3330')은 워드라인(3330)의 단면에서 본 것이다. 3330' 및 3332와 같은 워드라인은 어레이(3320')를 형성할 때 메모리 어레이(셀)를 형성하는 트렌치 에칭 중에 형성(에칭)될 수 있다. 단면(3305')은 공유된 워드라인[3330'(WL0) 및 3332(WL1)]과 함께 비트라인 또는 Y방향으로 조합된 제1 메모리 어레이(3310') 및 제2 메모리 어레이(3320'), 2개의 비트라인(BL0 및 BL2) 및 대응하는 셀(C00, C10, C02 및 C12)을 도시하고 있다. Y방향으로의 어레이 주기는 2F이며, 이때 F는 기술 노드(세대)에 대한 최소 크기이다.
어레이(3310)에 대한 1 비트의 메모리 어레이 셀 면적은 X 및 Y방향으로의 주기가 2F이기 때문에 4F2까지 작아질 수 있다. 어레이(3320)에 대한 1 비트의 메모리 어레이 셀 면적은 X 및 Y방향으로의 주기가 2F이기 때문에 4F2까지 작아질 수 있다. 메모리 어레이(3320 및 3310)가 스택화되어 있기 때문에, 비트당 메모리 어레이 셀 면적은 2F2까지 작아질 수 있다. 4개의 메모리 어레이(도시 생략)가 스택화되어 있다면, 이때는 비트당 메모리 어레이 셀 면적이 1F2까지 작아질 수 있다.
도 32를 다시 참고하면, 산업적인 표준 제작 기법을 이용하는 방법(3240)에 의해 필요에 따라 추가적인 배선층을 추가하고 칩을 패시베이팅하며 패키지 상호접속 수단을 추가함으로써 반도체 칩의 제조가 완료된다.
도 33b에 도시된 단면(3305)은 일부 실시예에 따라 비트 위치가 수직(Z)방향 으로 정렬되어 있는 제1 메모리 어레이(3310) 및 제2 메모리 어레이(3320)의 스택화를 도시하고 있지만, 스택화된 메모리 어레이를 오프셋시키기에 유리한 상호접속부 및/또는 제조 방법이 있을 수 있다. 도 33c는 도 33b에 도시된 단면(3305)과 유사한 단면(3305")을 구비하는 실시예를 도시하고 있으며, 여기서 제2 메모리 어레이(3320")는 공유하는 워드라인(3330") 및 제1 메모리 어레이(3310")에서의 셀에 대한 하나의 셀 위치(1/2 주기)에 의해 이동(translate)된다. 지원 회로 및 상호접속부(3301') 그리고 절연체(3303')는 도 33b에 도시된 메모리 어레이 지지 구조(3305-1)와 유사한 메모리 어레이 지지 구조(3305-2)를 형성한다.
작동 중에, 도 33b에 도시된 4개의 스택화된 셀은 메모리 어레이(3310)를 형성하는 메모리 어레이(2610)에 개략적으로 도시된 셀(C00 및 C01) 캐소드 대 나노튜브 셀과, 메모리 어레이(3320)를 형성하는 메모리 어레이(2910)에 개략적으로 도시된 셀(C02 및 C03) 애노드 대 나노튜브 셀에 대응한다. 4개의 모든 셀은 메모리 어레이 단면(3300)에서 공통 워드라인(WL0)을 공유한다. 셀(C00, C01, C02 및 C03)은 또한 도 33a에 도시된 3차원 사시도(3300)에 도시되어 있다. 메모리 어레이(3305)는 예컨대 도 28a에 도시된 캐소드 대 NT 단면(2800) 또는 도 31a에 도시된 애노드 대 NT 단면(3100)에 의해 나타낸 바와 같이 메모리 어레이보다 각각의 비트 베이스에서 약 2배 정도 조밀하다. 추가적인 워드라인 및 비트라인(도시 생략)이 메가비트 및 기가비트 범위에서 대형 메모리 어레이를 형성하기 위해 추가될 수 있다. 워드라인(WL0) 및 비트라인(BL0, BL1, BL2 및 BL3) 작업은 선택된 워드라인(WL0)과 함께 도 33d에 도시된 파형(3375)과 관련하여 이하에 추가로 설명된 다.
워드라인(WL0)을 따라 예시적인 기록 0 작업에 대하여, 셀(C00, C01, C02 및 C03)을 동시에 소거할 때, 대응하는 감지 증폭기/래치에 저장된 데이터를 소거하기에 앞서 선택적으로 셀(C00 내지 C03)에 저장된 데이터를 읽을 수 있다. 워드라인(WL0)을 따른 기록 0 작업은 0 볼트에서 5 볼트로 전이하는 비트라인(BL0, BL1, BL2 및 BL3)과 함께 진행되며, 비트라인 전압은 대응하는 BL 드라이버에 의해 제어된다. 다음으로, WL 드라이버 회로는 워드라인(WL0)을 5 볼트로부터 0 볼트가 되도록 하므로, 각각 셀(C00, C01, C02 및 C03)을 형성하는 NV NT 다이오드(C00, C01, C02 및 C03)를 순방향 바이어스시킨다. 대략 4.5 볼트(도 21a 내지 도 21e에 도시된 바와 같이 소거 전압 5 볼트 - 0.5 볼트 미만의 NV NT 다이오드 턴 온 전압)의 기록 0 작업은 온 상태의 NV NT 다이오드에 대해 온 상태로부터 오프 상태로 전이되도록 하며 오프 상태인 NV NT 다이오드는 오프 상태로 남아있게 된다. 따라서, 워드라인(WL0)을 따른 기록 0 작업 이후에, NV NT 다이오드(C00 내지 C03)는 모두 오프 상태이다. 선택되지 않은 워드라인(WL1, WL2 및 WL3)(도 33 b에서는 도시 생략됨)은 선택되지 않은 상태로 5 볼트로 남아있게 되며, 대응하는 셀에 저장된 비휘발성 데이터는 변하지 않은 상태로 남아있게 된다.
이러한 예에 있어서, 기록 작업은 앞서 추가로 설명한 바와 같이 기록 0 작업 이후에 이루어진다. 다시 말하면, 각각의 대응하는 셀(C00 내지 C03)의 NV NT 다이오드(C00 내지 C03)는 오프 상태에서 기록 작업을 개시한다. 예컨대 로직 0 상태가 저장될 셀(C00 및 C03)에 대한 예시적인 기록 0 작업에 있어서, NV NT 다이 오드(C00 및 C03)는 로직 0 높은 저항 상태로 남아있게 된다. 따라서, 비트라인(BL0 및 BL3)은 대응하는 BL 드라이버 및 감지 회로에 의해 0 볼트로 유지된다. 다음으로, 워드라인(WL0)은 대응하는 WL 드라이버로부터의 자극과 함께 4 볼트로부터 0 볼트로 전이된다. NV NT 다이오드(C00 및 C03)는 기록 0 작업 중에 역 바이어스된 상태로 남아있게 되며, 셀(C00 및 C03)은 오프 (높은 저항) 로직 0 상태로 남아있게 된다.
NV NT 다이오드(C01 및 C02)가 로직 1을 나타내는 기록 1 작업에서 오프 상태(높은 저항 상태)로부터 온 상태(낮은 저항 상태)으로 전이된다면, 이때 비트라인(BL1 및 BL2)은 대응하는 BL 드라이버에 의해 제공되는 자극과 함께 0 볼트로부터 4 볼트로 전이된다. 다음으로, 워드라인(WL0)은 4 볼트로부터 0 볼트로 전이된다. 약 4 볼트의 기록 1 전압에 따라 NV NT 다이오드(C01 및 C02)의 대응하는 NV NT 스위치 서브 컴포넌트의 단자를 가로질러 3.5 볼트의 전압(도 21에 나타낸 바와 같이 4 볼트 - 0.5 볼트 미만의 NV NT 다이오드 턴 온 전압)이 나타나며, NV NT 다이오드(C01 및 C02)에 대해 오프 상태로부터 온 상태로의 전이가 이루어진다.
예컨대 셀(C00 내지 C03)로부터의 예시적인 판독 작업에 있어서, 대응하는 BL 드라이버 및 감지 회로에서의 대응하는 비트라인 드라이버는 예컨대 2 볼트의 판독 전압과 같은 높은 전압까지 비트라인(BL0 내지 BL3)을 프리차지한다. 판독 비트라인 전압은 기록 0 전압 및 기록 1 전압 모두보다 작게 되도록 선택되어 저장된 로직 상태(비트)가 판독 작업 중에 교란(변화)되지 않도록 보장한다. 워드라인 드라이버는 워드라인(WL0)이 2 볼트로부터 0 볼트가 되도록 한다. 대응하는 셀(C01 및 C03)에서의 NV NT 다이오드(C00 및 C03)는 오프 상태이며(로직 0을 저장함), 비트라인(BL0 및 BL3)은 방전되지 않고 2 볼트로 남아있게 된다. 대응하는 감지 증폭기/래치는 대응하는 로직 0 상태를 저장한다. 그러나, 대응하는 셀(C01 및 C02)에서의 NV NT 다이오드(C01 및 C02)는 온 상태이기 때문에, 이때 비트라인(BL1 및 BL2)은 방전된다. 대응하는 감지 증폭기/래치는 낮아진 전압을 탐지하고 래치는 대응하는 로직 1 상태를 저장한다.
도 33c의 단면(3350")에 도시된 메모리 어레이는 도 33b와 관련하여 앞서 추가로 설명된 단면(3305)에 도시된 메모리 어레이와 유사하게 작동될 수 있음을 주목하라.
셀로서 비휘발성 나노튜브 다이오드(NV NT 다이오드)를 사용하는 비휘발성 메모리 제조 방법
도 28a에 도시된 단면(2800) 및 도 28b에 도시된 단면(2800')에 의해 나타낸 바와 같은 캐소드 대 NT 스위치 접속부를 갖춘 수직 배향된 NV NT 스위치 및 수직 배향된 다이오드를 구비하는 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조의 예시적인 제조 방법의 실시예는 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명되어 있다.
도 28c에 도시된 단면(2800")에 의해 나타낸 바와 같은 캐소드 대 NT 스위치 접속부를 갖춘 수평 배향된 NV NT 스위치 및 수직 배향된 다이오드를 구비하는 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조의 예시적인 제조 방법의 실시예는 도 35a 내지 도 35s와 관련하여 이하에 추가로 설명되어 있다.
도 31a에 도시된 단면(3100), 도 31b에 도시된 단면(3100') 및 도 31c에 도시된 단면(3100")에 의해 나타낸 바와 같은 애노드 대 NT 스위치 접속부를 갖춘 수직 배향된 NV NT 스위치 및 수직 배향된 다이오드를 구비하는 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조의 예시적인 제조 방법의 실시예는 도 36a 내지 도 36ff와 관련하여 이하에 추가로 설명되어 있다.
도 33a에 도시된 단면(3300), 도 33a1에 도시된 단면(3300') 및 도 33b에 도시된 단면(3300')에 의해 나타낸 바와 같은 캐소드 대 NT 스위치 접속식 셀 타입 및 애노드 대 NT 스위치 접속식 셀 타입 모두를 사용하는 수직 배향된 NV NT 스위치 및 수직 배향된 다이오드를 구비하는 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조에 기초한 스택화된 어레이의 예시적인 제조 방법의 실시예는, 도 34a 내지 도 34ff 및 도 36a 내지 도 36ff와 관련하여 이하에 추가로 설명되는 제조 방법의 조합에 해당한다.
캐소드 대 NT 스위치 접속부를 갖춘 NV NT 다이오드 장치를 이용하는 비휘발성 메모리의 제조 방법
도 27a 및 도 27b에 도시된 방법(2700)은, 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명하는 바와 같이 도 28a에 도시한 단면(2800) 및 도 28b에 도시한 단면(2800')에 나타낸 바와 같은 수직 배향된 NV NT 스위치에 대한 캐소드 대 NT 스위치 접속부를 갖춘 NV NT 다이오드 장치를 이용하는 메모리의 제조 실시예에 사용될 수 있다. 단면(2800 및 2800')과 같은 구조는, 예컨대 도 26a에 개략적으로 도시한 메모리(2600)를 제조하기 위해 사용될 수 있다.
단면(2800 및 2800') 제조 방법은 보통 X방향 공정 단계에서 임계 정렬(critical alignment)을 필요로 한다. Y방향으로는 이러한 임계 정렬이 없는데, 이러한 예에서는 트렌치들 사이의 거리가 나노튜브 소자의 폭을 결정하기 때문이다. 그러나, 나노튜브 소자의 폭은 X방향과 관련하여 이하에 추가로 설명하는 바와 유사한 방법을 사용함으로써 트렌치 대 트렌치 간격보다 작게 형성될 수 있다. X방향에 있어서는, 수직방향 나노튜브 채널 소자 위치, 즉 수직방향 채널 소자 길이(LSW_CH)를 형성하는 자기정렬식 내부 셀 수직 측벽을 형성하고 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명하는 제조 방법을 이용하여 외측 셀 크기를 한정하기 위해 공정 중에 추후 에칭되는 트렌치 측벽에 대한 나노튜브 채널 소자 컨택을 형성하는 방법을 사용함으로써, 임계 정렬 요건을 배제한다. 이러한 예에 있어서, NV NT 다이오드 셀 구조는 X 및 Y방향으로 최소 크기 F를 차지하며, 이때 F는 최소 포토리소그래피 크기이다. 이러한 예에 있어서, 내부 셀 수직 측벽은, 거리 F만큼 떨어지고 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명되는 바와 같은 외측 셀 크기를 한정하는 트렌치 측벽으로부터 대체로 거리 R만큼에 배치된다(자기정렬 기법에 의함). 도 34a 내지 도 34ff는 약 F/2의 간격(R)을 갖는 것으로 도시되어 있다. 그러나, 도 34a 내지 도 34ff와 관련하여 이하에 추가로 설명하는 자기정렬 기법을 사용하는 방법은, 예컨대 F/4, F/3, F/2, 3F/4 등의 R값을 이용하여 폭이 F인 셀 영역 내에서 임의의 위치 R에 수직 측벽을 배치할 수 있다.
도 27a 및 도 27b에 도시된 방법(2700)은 또한, 도 35a 내지 도 35s와 관련 하여 이하에 추가로 설명하는 바와 같이 도 28c에 나타낸 단면(2800")에 도시된 바와 같은 수평 배향된 NV NT 스위치에 대한 캐소드 대 NT 스위치 접속부를 갖춘 NV NT 다이오드 장치를 이용하는 메모리 제조 실시예에 사용될 수 있다. 단면(2800")과 같은 구조는 또한 예컨대 도 26a에 개략적으로 도시된 메모리(2600)인 메모리를 제조하기 위해 사용될 수 있다.
캐소드 대 NT 스위치 접속부를 갖춘 수직 배향된 NT 스위치 및 수직 배향된 다이오드를 구비하는 NV NT 장치를 사용하는 비휘발성 셀의 3차원 셀 구조 제조 방법
도 27a에 도시된 방법(2710)은 앞서 추가로 설명된 바와 같이 도 26a에 도시된 메모리(2600)에 대해 설명된 바와 유사한 지원 회로 및 상호접속부를 형성하기 위해 사용될 수 있다. 이 방법(2710)은 공지된 반도체 산업 기술 구조 및 제조 기법을 적용하여 도 34a에 도시된 바와 같은 반도체 기판에 및/또는 반도체 기판 상에 지원 회로 및 상호접속부(3401)를 제조한다. 지원 회로 및 상호접속부(3401)는 반도체 기판 위에 바이어스 및 배선과 같은 상호접속부 및 반도체 기판에 있는 FET 장치를 포함한다.
다음으로, 도 27b에 도시된 방법(2730)은 지원 회로 및 상호접속부(3401) 층의 표면 상에 절연체(3403)를 피착시키고 평탄화한다. 도 34a에는 도시 생략되어 있고 평면형 절연체(3403)를 통과하는 상호접속 수단은 도 35a 내지 도 35s와 관련하여 이하에 추가로 도시되어 있다. 지원 회로 및 상호접속부(3401)와 평탄화된 절연체(3403)의 조합은 도 34a에 도시된 바와 같은 메모리 지지 구조(3405)를 참조 하라.
다음으로, 소정 방법에 따라 공지된 산업적인 방법을 사용하여 보통 50 내지 500 nm 두께로 도 34a에 도시된 바와 같은 절연체(3403)의 평탄화된 표면 상에 도전체 층(3410)을 피착시킨다. 도전체 층 물질의 예로는, Al, Au, W, Cu, Mo Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn과 같은 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn 및 TiW와 같은 금속 합금, 다른 적절한 도전체, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물, 또는 규소화합물이 있다. 일부 경우에 있어서, 도전체 층(3410)에서 사용되는 바와 같은 물질은 또한 쇼트키 다이오드에 대한 애노드로서 사용될 수 있으며, 이 경우에 쇼트키 다이오드의 애노드를 형성하기 위해 사용되는 컨택층(3415)와 같은 별도의 층은 필요치 않으며, 제조 방법에서 생략될 수 있다.
다음으로, 예컨대 도전체 층(3410)의 표면 상에 10 내지 500 nm 범위의 두께를 갖는 선택적인 도전성 쇼트키 애노드 컨택층(3415)이 소정 방법에 의해 피착된다. 애노드 컨택층(3415)은 도전체 층(3410)을 형성하는 데 사용되는 물질과 유사한 물질을 사용할 수 있거나[또는 컨택층(3415)은 완전히 생략될 수 있고 쇼트키 애노드를 형성하기 위해 도전체 층(3410)을 사용할 수 있음], 또는 애노드 컨택층(3415) 물질은 더 낮은 순방향 전압 강하 및/또는 더 낮은 다이오드 누전과 같은 향상된 쇼트키 다이오드 특성을 위해 애노드 물질을 최적화하도록 선택될 수 있다. 애노드 컨택층(3415)은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2 및 ZrSi2와 같은 규소화합물이 사용될 수 있다.
다음으로, 소정 방법에 의해 애노드 컨택층(3415)의 표면 상에 10 nm 내지 500 nm 두께의 N 폴리실리콘 층(3420)이 피착된다. N 폴리실리콘 층(3420)은 예컨대 ㎤ 당 1014 내지 1017 개의 도펀트 원자 범위에서 비소 또는 인으로 도핑처리될 수 있다. N 폴리실리콘 층(3420)은 쇼트키 다이오드의 캐소드를 형성하기 위해 사용될 수 있다. 도핑 레벨 이외에도, N 폴리실리콘 층(3420)의 폴리실리콘 결정 크기(또는 입자 구조)는 또한 공지된 산업적인 피착 방법에 의해 제어될 수 있다. 또한, 단결정(더 이상 폴리실리콘이 아님) 또는 거의 단결정인 폴리실리콘 영역을 유발하는 공지된 산업적인 SOI 피착 방법이 사용될 수 있다.
다음으로, 완성된 메모리 지지 구조(3405)를 구비하고 이후에 어레이 배선층으로서 사용될 수 있는 도전체 층(3410)이 피착되며 그 이후에 층(3415 및 3420)을 형성하는 쇼트키 다이오드의 피착이 완료되면, 소정 방법에 의해 옴 컨택층을 형성하기 위해 도 34a에 도시된 바와 같이 N 폴리실리콘 층(3420)의 표면 상에 N+ 폴리실리콘 층(3425)이 피착된다. N+ 폴리실리콘 층(3425)은 보통 예컨대 ㎤ 당 1020 개이하의 도펀트 원자의 비소 또는 인으로 도핑처리되고, 예컨대 20 내지 400 nm의 두께를 갖는다.
공정 중 이 지점에서, 도 28a에 도시된 것과 같은 쇼트키 다이오드 기반의 캐소드 대 NT 스위치 구조를 사용하여 NV NT 다이오드를 제조하기 위해 나머지 방 법들이 사용될 수 있다. 그러나, 예컨대 도 28b와 관련하여 앞서 추가로 설명한 바와 같이, NV NT 다이오드는 쇼트키 다이오드 대신 PN 다이오드를 사용하여 형성될 수 있다. 따라서, 대안으로, 도 34a1에서는 PN 다이오드 대체식 제조 방법을 설명하고 있다.
도 34a와 관련하여 앞서 추가로 설명된 방법(2700)은 또한 도 34a1에서의 제조를 설명하기 위해 사용될 수 있다. 도 34a1에 도시된 지원 회로 및 상호접속부(3401')는, 예컨대 쇼트키 다이오드와 PN 다이오드 사이의 턴 온 전압과 같은 다이오드 특성상의 차이를 허용하기 위해 개별 회로에 가능한 약간의 변화를 도입할 수 있다는 점을 제외하고는 도 34a에 도시된 지원 회로 및 상호접속부(3401)에 대응한다.
다음으로, 도 34a1에 도시된 바와 같은 지원 회로 및 상호접속부(3401')의 표면 상에 소정 방법에 의해 평탄화된 절연체(3403')가 피착된다. 평탄화된 절연체(3403')는, 다이오드 특성의 차이를 허용하기 위해 절연체(3403')에 가능한 약간의 변화가 도입될 수 있다는 점을 제외하고는 평탄화된 절연체(3403)에 대응된다. 메모리 지지 구조(3405')는 이에 따라, 도 34a1과 관련하여 앞서 추가로 설명한 바와 같이 지원 회로 및 상호접속부(3401') 그리고 평탄화된 절연체(3403)에 약간의 변화가 도입될 수 있다는 점을 제외하고는 지지 구조(3405)와 유사하다.
다음으로, 도 34a와 관련하여 앞서 추가로 설명된 도전체 층(3410)과 두께 및 물질이 유사하며 도 34a1에 도시된 바와 같은 평탄화된 절연체(3403')의 표면에 접촉하는 도전체 층(3410')이 소정 방법에 의해 피착된다.
다음으로, 도 34a1에 도시된 바와 같이 도전체 층(3410')의 표면 상에 10 nm 내지 500 nm 두께의 P 폴리실리콘 층(3417)이 소정 방법에 의해 피착된다. P 폴리실리콘 층(3417)은 예컨대 ㎤ 당 1014 내지 1017 개의 도펀트 원자 범위에서 붕소로 도핑처리될 수 있다. P 폴리실리콘 층(3417)은 PN 다이오드의 애노드를 형성하기 위해 사용될 수 있다. 도핑 레벨 이외에도, P 폴리실리콘 층(3417)의 폴리실리콘 결정 크기는 또한 공지된 산업적인 피착 방법에 의해 제어될 수 있다. 또한, 단결정(더 이상 폴리실리콘이 아님) 또는 거의 단결정인 폴리실리콘 영역을 유발하는 공지된 산업적인 SOI 피착 방법이 사용될 수 있다.
다음으로, PN 다이오드의 캐소드를 형성하기 위해 사용될 수 있는 P 폴리실리콘 층(3417)의 표면 상에 10 nm 내지 500 nm 두께의 N 폴리실리콘 층(3420')이 소정 방법에 의해 피착된다. N 폴리실리콘 층(3420')은 예컨대 ㎤ 당 1014 내지 1017 개의 도펀트 원자 범위에서 비소 또는 인으로 도핑처리될 수 있다. 도핑 레벨 이외에도, N 폴리실리콘 층(3420')의 폴리실리콘 결정 크기(입자 구조)는 또한 공지된 산업적인 피착 방법에 의해 제어될 수 있다. 또한, 단결정(더 이상 폴리실리콘이 아님) 또는 거의 단결정인 폴리실리콘 영역을 유발하는 공지된 산업적인 SOI 피착 방법이 사용될 수 있다.
다음으로, 완성된 메모리 지지 구조(3405')를 구비하고 이후에 어레이 배선층으로서 사용될 수 있는 도전체 층(3410')을 피착하며 그 이후에 층(3417 및 3420')을 형성하는 PN 다이오드 피착을 완료하면, N+ 폴리실리콘 층(3425')은 도 34a1에 도시된 바와 같은 옴 컨택층을 형성하기 위해 N 폴리실리콘 층(3420')에 피착된다. N+ 폴리실리콘 층(3425')은 보통 예컨대 ㎤ 당 1020 개 이하의 도펀트 원자인 비소 또는 인으로 도핑처리되고 예컨대 20 내지 400 nm의 두께를 갖는다.
도 28a에 도시된 단면(2800)에 대응하는 NV NT 다이오드 셀 구조를 형성하기 위해 도 34a와 관련하여 설명한 쇼트키 다이오드 기반의 구조에 대해 제조 방법에 대한 설명을 계속한다. 그러나, 이들 제조 방법은 또한 도 28b에 도시된 단면(2800')에 대응하는 NV NT 다이오드 셀 구조를 형성하기 위해 도 34a1과 관련하여 설명한 PN 다이오드 기반의 구조에 적용될 수 있다.
제조 공정 중에 이 지점에서, 도 34b에 도시된 바와 같이 N+ 폴리실리콘 층(3425)의 표면 상에 소정 방법에 의해 컨택층(3430)이 피착된다. 컨택층(3430)은 예컨대 두께가 10 내지 500 nm일 수 있다. 컨택층(3430)은 예컨대 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn뿐만 아니라 TiAu, TiCu, TiPd, PbIn 및 TiW와 같은 금속 합금, 다른 적절한 도전체, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 도전성 질화물, 산화물 또는 규소화합물을 이용하여 형성될 수 있다.
다음으로, 도 34b에 도시된 바와 같이 컨택층(3430) 상에 절연체 층(3435)이 소정 방법에 의해 피착된다. 절연체 층(3435)의 두께는 양호하게 제어될 수 있으며, 일부 실시예에서는 도 34i와 관련하여 이하에 추가로 예시하는 바와 같이 수직 배향된 비휘발성 나노튜브 스위치의 채널 길이를 결정하기 위해 사용될 수 있다. 절연체 층(3435)의 두께는 예컨대 5 nm 미만부터 250 nm 초과까지 변할 수 있다. 절연체 층(3435)은, CMOS 산업 또는 패키징 산업에서의 임의의 공지된 절연체 물질, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(phosphosilicate glass), 포토레지스트, PVDF(polyvinylidene fluoride), 스퍼터링된 유리, 에폭시 유리와 같은 임의의 공지된 절연체 물질, 및 다른 유전 물질 그리고 예컨대 Al2O3로 덮인 PVDF와 같은 유전 물질의 조합으로 형성될 수 있다. 미국 특허 출원 제11/280,786호는 다양한 유전 물질의 일부 예를 포함한다.
다음으로, 도 34b에 도시된 바와 같이 절연체 층(3435) 상에 컨택층(3440)이 소정 방법에 의해 피착된다. 컨택층(3440)은 예컨대 두께가 10 내지 500 nm 범위일 수 있으며, 앞서 추가로 설명한 컨택(3430)과 관련하여 언급한 물질과 유사한 다양한 도전체 물질을 사용하여 형성될 수 있다.
다음으로, 도 34c에 도시된 바와 같이 컨택층(3440) 상에 희생층(3441)이 소정 방법에 의해 피착된다. 희생층(3441)은 예컨대 두께가 10 내지 500 nm 범위일 수 있으며, 컨택층(3430), 반도체 층(3420 및 3425) 및 절연체 층(3435)과 관련하여 앞서 추가로 설명한 물질과 같은 도전체 물질, 반도체 물질 또는 절연체 물질을 사용하여 형성될 수 있다.
다음으로, 공지된 산업적인 방법을 사용하여 도 34c에 도시된 바와 같이 희생층(3441)의 상부 표면 상에 피착된 마스킹 층(3442)과 같은 마스킹 층이 소정 방법에 따라 피착되고 패터닝된다. 마스크 개구는 예컨대 평면형 절연층(3403)에서의 정렬 마스크에 정렬될 수 있으며, 이러한 정렬은 필수적인 것은 아니다.
이때, 소정 방법에 따라 희생층(3441)을 방향성 있게 에칭하여 도 34d에 도시된 바와 같이 공지된 산업적인 방법을 이용하여 컨택층(3440)의 표면에서 중단되는 희생층(3441)을 통해 X방향으로 크기가 DOPEN-1인 개구를 형성한다. 희생 영역(3441' 및 3441")의 수직 가장자리에 대해 자기정렬되어 배치되는 수직 나노튜브 채널 소자를 포함하는 2개의 메모리 셀은 이하에 추가로 설명하는 바와 같이 형성된다. X방향의 크기 DOPEN-1은 약 3F이며, 이때 F는 최소 포토리소그래피 크기이다. 65 nm 기술 노드에 대하여, DOPEN-1은 195 nm이며, 이는 최소값이 아니므로 임의의 기술 노드에서 임계 크기가 아니다. 공정 중 이 지점에서, 측벽 스페이서 기법을 사용하여 이하에 추가로 설명되는 바와 같이 희생 영역(3441' 및 3441")의 내부 표면으로부터 거리 R에 수직 측벽을 배치한다.
다음으로, 도 34e에 도시된 바와 같이 등각 희생층(3443)이 소정 방법에 의해 피착된다. 일부 실시예에 있어서, 등각 희생층(3443)의 두께는 R로 선택되며, 본 예에 있어서는 약 F/2로 선택된다. 본 예에 있어서, R은 약 F/2이고 F는 약 65 nm이기 때문에, 이때 등각 희생층(3443)의 두께는 약 32.5 nm이다. 등각 희생층(3443)은 앞서 추가로 설명한 희생층(3441)을 형성하기 위해 사용된 물질과 유사한 도전체 물질, 반도체 물질, 또는 절연체 물질을 이용하여 형성될 수 있다.
다음으로, 공지의 산업적인 기법을 이용하여 예컨대 반응성 이온 에칭(RIE)을 이용하여 소정 방법에 따라 등각 희생층(3443)을 방향성 있게 에칭하여 크기가 DOPEN-2인 개구 및 희생 영역(3443' 및 3443")을 형성하는데, 양자는 희생 영역(3441' 및 3441")의 내부 수직 측벽으로부터 분리되고 자기정렬된 수직 측벽을 각각 도 34f에 도시된 바와 같이 X방향으로 거리 R만큼에 구비한다. 거리 R은 약 F/2이거나, 또는 본 예에서는 약 32.5 nm이다. 개구(3444)의 크기 DOPEN-2는 약 2F이거나, 또는 65 nm 기술 노드에 대해 약 130 nm이며, 이는 임계 크기는 아니다.
다음으로, 절연체 층(3435)의 상부 표면까지 컨택층(3440)을 통해 소정 방법에 따라 개구를 방향성 있게 에칭한다. 예컨대 RIE를 사용하는 방향성 에칭은 컨택층(3440)에서 크기 DOPEN-2가 약 2F(본 예에서는 130 nm)인 개구를 형성하며, 도 34g에 도시된 바와 같이 측벽 컨택 영역(3440' 및 3440")을 형성한다.
다음으로, 컨택층(3430)의 상부 표면까지 절연체 층(3435)을 통해 소정 방법에 따라 개구를 방향성 있게 에칭한다. 예컨대 RIE를 사용하는 방향성 에칭은 절연체 층(3435)에서 크기 DOPEN-2가 약 2F(본 예에서는 130 nm)인 개구(3444')를 형성하며, 도 34h에 도시된 바와 같이 절연체 영역(3435' 및 3435")을 형성한다.
다음으로, 도 34i에 도시된 바와 같이 개구(3444')의 측벽 상에 수직(Z) 배향을 갖는 등각 나노튜브 소자(3445)를 소정 방법에 따라 피착한다. 개구(3444')의 크기는 대략적으로 개구(3444)의 크기와 동일하다. 등각 나노튜브 소자(3445)는 두께가 0.5 내지 20 nm일 수 있으며, 스핀 온 방법 및 스프레이 온 방법과 같은 피착 방법을 이용하여 단일 층 또는 다수의 층으로서 제조될 수 있다. 나노튜브 소자 제조 방법은 본 명세서에 포함된 특허 문헌에 더 상세하게 설명되어 있다.
나노튜브 소자(3445)는 절연체 영역(3435' 및 3435")의 두께만큼 분리되며 측벽 컨택 영역(3440' 및 3440")의 측벽 및 컨택층(3430)과 접촉하기 때문에, 2개의 비휘발성 나노튜브 스위치 채널 영역은 도 34i에 도시된 바와 같이 5 nm 내지 250 nm 범위인 절연체 영역(3435' 및 3435")의 두께에 대응하는 Z방향의 채널 길이(LSW-CH)를 구비하도록 부분적으로 형성된다(채널 폭은 아직 정해지지 않음). 나노튜브 소자(3445)의 수직(Z축) 부분은 희생 영역(3441' 및 3441")의 내부 수직 측벽으로부터 자기정렬 거리 R만큼 떨어져 있다. 부분적으로 형성된 이들 수직 비휘발성 나노튜브 스위치는 각각 도 7b에 도시된 메모리 저장 영역(760a 및 760b)의 수직 배향된 비휘발성 나노튜브 소자(765 및 765')와 유사하다. 등각 나노튜브 소자(3445)는 또한 도 34i에 도시된 바와 같이 희생 영역(3443' 및 3443") 및 희생 영역(3441' 및 3441")과 접촉한다.
다음으로, 소정 방법에 따라 절연층 및 보호층으로서 나노튜브 소자(3445) 상에 등각 절연체 층(3450)이 피착되며, 이 방법은 도 34j에 도시된 바와 같이 개구(3444')를 개구(3451)로 축소시킨다. 개구(3451)는, 등각 절연체(3450) 및 등각 나노튜브 소자(3445)가 추가된 점을 제외하고는 개구(3444')와 유사하다. 등각 절연체(3450)는 예컨대 두께가 5 내지 200 nm일 수 있으며, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(phosphosilicate glass), 포토레지스트, PVDF(polyvinylidene fluoride), 스퍼터링된 유리, 에폭시 유리와 같은 CMOS 산업 또는 패키징 산업에서의 임의의 공지된 절연체 물질, 다른 유전 물질, 및 예컨대 Al2O3 층으로 덮인 PVDF와 같은 유전 물질들의 조합으로 형성될 수 있다. 절연 체(3450)는 고밀도 플라즈마(HDP) 피착으로부터의 나노튜브 소자의 보호를 보장하기에 충분한 두께로 피착된다.
공정 중에 이 지점에서, 절연체(3450)의 측벽(수직 표면) 상에서 두께를 전혀 증가시키기 않거나 또는 약간 증가시키면서 수평 표면 상에 수직(Z방향)으로 절연체(3450)의 하부의 두께를 증가시킴으로써 개구(3451)를 부분적으로 채우는 것이 바람직하며, 이때 절연체(3450')를 형성한다. 유전층으로 개구를 채우기 위해 HDP 피착을 사용하는 예시적인 산업적인 방법은 예컨대 미국 특허 제4,916,087호에 개시되어 있으며, 이 미국 특허의 전체 내용은 인용함으로써 본 명세서에 포함된다. 그러나, 미국 특허 제4,916,087호는 수평 표면 및 수직 표면 상에 유전 물질을 피착함으로써 개구를 채운다. 대신 예컨대 양호하게 두께를 제어하면서 90 %가 넘는 절연체 물질이 수평 표면에 피착되고 10 % 미만의 절연체 물질이 수직 표면 상에 피착되도록 유전 물질을 방향성 있게 피착시킴으로써 방향성 HDP 절연체 피착의 다른 방법을 사용할 수 있다. 짧은 등방성 에칭은 수직 표면 상에 피착된 절연체 물질을 제거하기 위해 사용될 수 있다. 추가적인 유전 물질의 두께는 중요하지 않다. 추가적인 유전 물질은 등각 절연체(3450)의 물질과 동일할 수 있거나, 또는 상이한 유전 물질일 수 있다. 나노튜브 소자와 관련된 유전 물질 선택은 미국 특허 출원 제11/280,786호에 더 상세하게 설명되어 있다.
다음으로, 소정 방법에 따라 선택적 HDP 절연체 피착과 같은 공지된 산업적인 방법을 사용하여 개구(3451) 내에 절연체 물질을 방향성 있게 피착하며, 도 34k의 상부 표면에서 그리고 개구(3451')에서의 절연체(3450')에 의해 나타낸 바와 같 이 주로 수평 표면 상에서 절연체 두께를 증가시킨다.
다음으로, 도 34l에 도시된 바와 같이 개구(3451')를 채우는 TEOS와 같은 절연체(3452)를 소정 방법에 따라 피착시키고 평탄화한다.
다음으로, 도 34m에 도시된 바와 같이 절연체(3450')의 상부 및 아래에 있는 나노튜브 소자(3445)의 상부를 제거하기 위해, 소정 방법에 따라 도 34l에 도시된 구조를 평탄화한다. 희생 영역(3441', 3441", 3443' 및 3443")의 상부는 CMP 에칭 중단 기준층으로서 사용될 수 있다. 절연체(3450")는, 상부 수평층이 제거되어 있다는 점을 제외하고는 절연체(3450')와 동일하다. 나노튜브 소자(3445')는, 상부 수평층이 제거되어 있다는 점을 제외하고는 나노튜브 소자(3445)와 동일하다. 절연체(3452')는 절연체 두께가 감소되어 있다는 점을 제외하고는 절연체(3452)와 동일하다.
다음으로, 소정 방법에 따라 희생 영역(3443' 및 3443") 및 절연체(3452')를 에칭(제거)한다. 등각 절연체(3450") 및 나노튜브 소자(3445')의 노출된 수직 측벽은 도 34n에 도시된 바와 같이 남아있게 된다.
다음으로, 도 34o에 도시된 바와 같이 나노튜브 소자(3445")를 형성하는 나노튜브 소자(3445')의 노출된 부분을 소정 방법에 따라 에칭(제거)한다. 나노튜브 직물 및 소자의 에칭 방법은 본 명세서에 포함된 특허 문헌에 더 상세하게 설명되어 있다.
이때, 등방성 에칭과 같은 방법은 절연체(3450')의 노출된 부분을 제거하여 절연체(3450")를 형성한다.
공정 중에 이 지점에서, 나노튜브 소자 컨택의 상부를 형성하며 이하에 추가로 또한 예시되는 X방향을 따르는 자기정렬된 셀 크기를 한정하기 위해 사용되는 자기정렬된 트렌치 영역을 또한 한정하도록 이하에 추가로 예시되는 바와 같이 측벽 스페이서 방법을 적용하여 이하에 추가로 예시되는 바와 같은 제조 공정을 따라 추가로 대체될 자기정렬된 희생 영역을 도전체 물질로 형성한다. 마스킹 및 정렬을 필요로 하지 않는 자기정렬된 구조를 형성하는 측벽 스페이서 방법을 사용하면 최소 셀 면적을 얻게 된다.
본 예에서, 도 34p 및 도 34q와 관련하여, X방향 크기가 F인 자기정렬된 희생 영역은 도 34e 및 도 34f에 사용된 것과 유사한 방법을 사용하여 형성된다. 다음으로, 소정 방법에 따라 도 34p에 도시된 바와 같은 등각 희생층(3455)이 피착된다. 등각 희생층(3455)의 두께는 F로 선택된다. 본 예에 있어서, F는 약 65 nm이기 때문에, 이때 등각 희생층(3455)의 두께는 약 65 nm이다. 등각 희생층(3455)은 앞서 추가로 설명한 희생층(3441 및 3443)을 형성하기 위해 사용된 물질과 유사한 도전체 물질, 반도체 물질 또는 절연체 물질을 이용하여 형성될 수 있다.
다음으로, 소정 방법에 따라 공지된 산업용 방법, 예컨대 반응성 이온 에칭(RIE)을 이용하여 등각 희생층(3455)을 방향성 있게 에칭하며, 이에 따라 크기가 약 F인 개구(3451")가 형성되고, 본 예에 있어서 F는 도 34q에 도시된 바와 같이 약 65 nm이다. 개구(3451")의 내부 측벽은 희생 영역(3455' 및 3455")에 의해 한정되며, 희생 영역(3441' 및 3441")의 내벽에 자기정렬되고, 약 F인 거리만큼 떨어져 있게 된다. 이들 내벽은 X방향으로 셀의 일측부를 형성하고 나노튜브 컨택 영 역의 상부 중 일측부를 형성하기 위해 이하에 추가로 설명되는 바와 같이 사용된다.
다음으로, 도 34r에 도시된 바와 같이 희생 영역(3455', 3455", 3441' 및 3441")과 동일 평면에 있는 희생 영역(3456)을 형성하기 위해 소정 방법에 따라 희생층을 피착시키고 평탄화한다.
이어서, 상기 방법에서는 CMP 에칭을 적용하여, 도 34s에 도시한 바와 같이 희생 영역(3456)의 두께를 감소시켜 희생 영역(3458)을 형성하고, 희생 영역(3455', 3455")의 두께를 감소시켜 희생 영역(3455-1, 3455-2)을 각각 형성하며, 희생 영역(3441', 3441")의 두께를 감소시켜 희생 영역(3458', 3458")을 각각 형성한다. 동일 평면의 희생 영역(3458, 3458', 3458", 3455-1, 3455-2)들은 예를 들면 10㎚ 내지 200㎚의 범위의 두께 값을 갖는다.
제조 공정 중 이 시점에서, 희생 영역(3445-1, 3455-2)은 캐소드 대 나노튜브의 접속을 갖는 하나의 NV NT 다이오드를 이용하는 3D 셀을 위한 X 방향을 따른 외부 셀 크기를 획정하는 트렌치를 상기 방법을 이용하여 방향성 에칭하기 위한 마스킹층으로서 이용될 수도 있다. 본 출원과 동일 발명자 Bertin에 허여된 미국 특허 제5,670,803호에서는 트렌치에 의해 동시에 획정된 측벽 크기를 갖는 3D 어레이(예를 들면, 3D-SRAM) 구조를 개시하고 있다. 이 구조는 복수의 정렬 단계를 피하도록 복수층의 도핑 실리콘 및 절연 영역을 통과해 절삭된 트렌치에 의해 동시에 획정된 수직 측벽을 포함한다. 그러한 트렌치의 방향성 선택 에칭 방법은 복수의 도전체, 반도체 및 산화물층을 통과해 절삭하고, 3D 어레이 구조와 하부의 반도체 기판 사이의 지지절연체(SiO2)층의 상면에서 종료될 수 있다. 트렌치(3459)가 우선 형성되고 절연체로 채워진 후에 평탄화된다. 이어서, 트렌치(3459', 3459")가 아래에서 더 설명하는 바와 같이 동시에 형성되고 채워진 후에 평탄화된다. 다른 대응하는 트렌치(도시 생략)들도 메모리 어레이 구조를 형성할 때에 에칭된다. 트렌치 영역(3459, 3459', 3459")을 형성한 후 이들 트렌치를 채워 분리 트렌치 영역을 형성하는 데에 이용될 수 있는 예시적인 방법의 단계에 대해서는 아래에서 더 설명한다.
아래에서 더 설명하는 바와 같이 형성되는 트렌치 영역(3459', 3459")의 위치를 획정하는 희생 영역(3458', 3458")은 상기 방법에서는 반응성 이온 에칭(RIE)과 같은 공지의 방향성 선택 에칭 기법을 이용하여 트렌치(3459)를 형성하는 동안에, 희생적 비임계 마스킹층(도시 생략)에 의해 차단될 수 있다. 트렌치(3459)는 NV NT 다이오드 셀의 일측부를 획정하는 제1의 2개의 대향하는 수직 측벽을 X 방향으로 형성한다. 대안적으로, 아래에서 더 설명하는 바와 같이 형성되는 트렌치 영역(3459)의 위치를 획정하는 희생 영역(3458)이 비임계 마스킹층(non-critical masking layer)을 필요로 하는 일 없이 희생 영역(3458', 3458")에 대해 선택적으로 에칭될 수 있다.
우선, 상기 방법에서는, 공지의 산업용 기법을 이용하여 도 34t에 도시한 바와 같이 희생 영역(3458)의 노출 영역(부분)을 방향성 선택 에칭(제거)한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 공형적 절연 체(conformal insulator)(3450'")의 노출 영역(부분)을 선택적으로 에칭하여, 도 34u에 도시한 바와 같은 공형적 절연체(3450-1, 3450-2)를 형성한다.
그 다음, 상기 방법에서는 나노튜브 소자(3445")의 노출 영역을 선택적으로 에칭하여 도 34u에 도시한 바와 같은 나노튜브 소자(3445-1, 3445-2)를 형성한다. 나노튜브 소자의 에칭 방법에 대해서는 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택층(3430)의 노출 영역을 선택적으로 에칭한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 N+폴리실리콘층(3425)의 노출 영역을 선택적으로 에칭한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하는 N 폴리실리콘층(3420)의 노출 영역을 선택적으로 에칭한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택층(3415)의 노출 영역을 선택적으로 에칭한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도전체층(3410)의 노출 영역을 에칭하여 트렌치(3459)를 형성한다. 이러한 방향성 에칭은 평면 절연체(3403)의 표면에서 종료된다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34v에 도시한 바와 같이 예를 들면 TEOS와 같은 절연체로 트렌치(3459)를 채우고 평탄화하여 절연체(3460)를 형성한다.
이어서, 상기 방법에서는 절연체(3460) 위에 비임계 마스킹 영역(도시 생략)을 형성한다.
그 후, 희생 영역(3458', 3458")이 도 34w에 도시한 바와 같이 선택적으로 에칭(제거)된다. 상기 방법에서는 희생 영역(3458', 3458")이 제거되고 절연체(3460)가 마스킹층(도시 생략)에 의해 보호되고 있는 상태에서 RIE와 같은 공지의 방향성 선택 에칭 기법을 이용하여 트렌치(3459', 3459")을 형성한다. 트렌치(3459', 3459")는 NV NT 다이오드 셀의 X 방향 제2 수직(Z) 측벽을 형성한다.
우선, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택(3440', 3440")의 노출 부분을 선택적으로 에칭(제거)하여, 반도체층(3435', 3435")의 상면의 일부분을 노출시켜 도 34x에 도시한 바와 같은 컨택 영역(3440-1, 3440-2)을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체 영역(3435', 3435")의 노출 부분을 선택적으로 에칭하여 절연체 영역(3435-1, 3435-2)을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택 영역(3430', 3430")의 노출 부분을 선택적으로 에칭하여, 컨택 영역(3430-1, 3430-2)을 형성한다.
그 다음, 상기 방법에서는 N+폴리실리콘층(3425', 3425")의 노출 부분을 선택적으로 에칭하여, N+폴리실리콘 영역(3425-1, 3425-2)을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 N 폴리실리콘 층(3420', 3420")의 노출 부분을 선택적으로 에칭하여, 도 34x에 도시한 바와 같은 N 폴리실리콘 영역(3420-1, 3420-2)을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택층(3415', 3415")의 노출 영역을 선택적으로 에칭하여, 컨택 영역(3415-1, 3415-2)을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도전체층(3410', 3410")의 노출 부분을 선택적으로 에칭하여, 비트라인(3410-1(BL0), 3410-2(BL1))을 형성한다. 이러한 방향성 에칭은 도 34x에 도시한 바와 같이 평면 절연체(3403)의 표면에서 종료된다.
이어서, 상기 방법에서는 TEOS와 같은 절연체를 피착하고 평탄화하여, 도 34y에 도시한 바와 같이 절연체(3460', 3460")로 각각 트렌치 개구(3459', 3459")를 채운다.
그 후, 상기 방법에서는 희생 영역(3455-1, 3455-2)을 에칭(제거)한다.
그 다음, 상기 방법에서는 도전체(3465')를 피착하고 평탄화하여 도 34z 및 도 34aa에 도시한 바와 같은 상부 컨택층(3465-1, 3465-2)을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도전체층(3471)을 피착하고 평탄화하여, 도 34bb에 도시한 바와 같은 단면(3470)을 형성한다. 이 단면(3470)은 도 28a에 도시한 단면(2800)에 대응한다. 전술한 방법은, 제조 공정이 도 34a 대신에 도 34a1으로 시작하는 경우, 도 28b에 도시한 단면(2800')에 대응하는 단면(도시 생략)을 형성한다.
제조 공정 중 이 시점에서, 제조된 도 34bb에 도시한 단면(3470)은 X 방향으로 획정된 1F(여기서, F는 최소 피처 사이즈)의 NV NT 다이오드 셀 크기 및 대응하는 어레이 비트라인을 포함한다. 이어서, Y 방향 크기를 획정하는 데에 이용되는 셀 크기가 도 34bb에 도시한 단면(3470)에 대해 전술한 것과 유사한 방향성 트렌치 에칭 공정에 의해 형성된다. Y 방향 크기를 획정하는 데에 이용되는 트렌치는 X 방향 크기를 획정하는 데에 이용된 트렌치에 대략 직교한다. 본 실시예에서, Y 방향에서의 셀 특징은 X 방향 크기에 대해 전술한 자기정렬(self alignment) 기법을 필요로 하지 않는다. Y 방향에서 구조의 단면은 도 34bb에 도시한 단면선 A-A'에 대해 나타낸다.
이어서, 상기 방법에서는 도 34cc에 도시한 바와 같이 워드라인층(3471)의 표면 상에 마스킹층(3473)과 같은 마스킹층을 피착 및 패터닝한다. 마스킹층(3473)은 평면 절연체(3403)에서의 정렬 마크에 대해 비임계적으로 정렬될 수 있다. 마스킹층(3473) 내의 개구(3474, 3474', 3474")는 방향성 트렌치 에칭 영역의 위치를 결정하며, 본 실시예의 경우, 트렌치는 비트라인(3410-1)(BL0)과 같은 비트라인에 대략 직교한다.
이어서, 상기 방법에서는 마스킹층(3473)의 개구(3474, 3474', 3474")에 각각 대응하는 트렌치(3475, 3475', 3475")를 형성한다. 트렌치(3475, 3475', 3475")는 도 34dd에 도시한 바와 같이 NV NT 다이오드 셀의 두 대향하는 측부를 획정하는 Y 방향에 있어서의 양쪽의 수직 측벽을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34dd에 도시한 워드라인층(3471)의 노출 부분을 방향성 선택 에칭(제거)하여, 도 34dd에 도시한 워드라인(3471-1(WL0), 3471-2(WL1))을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34cc에 도시한 컨택 영역(3465-1)의 노출 부분을 선택적으로 에칭하여, 도 34d에 도시한 바와 같은 컨택(3465-1', 3465-1")을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여, 도 34bb에 도시한 컨택 영역(3440-1), 나노튜브 소자(3455-1) 및 공형적 절연체(3450-1)의 노출 부분을 선택적으로 에칭하여, 도 34dd에 도시한 바와 같이 컨택(3440-1', 3440-1"), 공형적 절연체 영역(단면선 A-A'에 따른 도 34dd에는 도시되지 않음), 나노튜브 소자(3445-1', 3445-1")을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34bb에 도시한 절연체(3435-1), 나노튜브 소자(3455-1) 및 공형적 절연체(3450-1)의 노출 영역을 선택적으로 에칭하여, 절연체 영역 및 공형적 절연체 영역(단면선 A-A'에 따른 도 34dd에는 도시되지 않음)과 도 34dd에 도시한 나노튜브 소자(3445-1', 3445-1")를 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34bb 및 도 34cc에 도시한 컨택 영역(3430-1, 3430-2)의 노출 부분을 선택적으로 에칭하여, (단면선 A-A'에 따른) 도 34dd에 도시한 컨택(3430-1', 3430-1")을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34bb에 도시한 N+폴리실리콘 영역(3425-1, 3425-2)의 노출 부분을 선택적으로 에칭하여, (단면선 A-A'에 따른) 도 34dd에 도시한 N+폴리실리콘 영역(3425-1', 3425-1")을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34bb에 도시한 N 폴리실리콘 영역(3420-1, 3420-2)의 노출 부분을 선택적으로 에칭하여, (단면선 A-A'에 따른) 도 34dd에 도시한 N 폴리실리콘 영역(3420-1', 3420-1")을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34bb에 도시한 컨택 영역(3415-1, 3415-2)의 노출 부분을 선택적으로 에칭하여, (단면선 A-A'에 따른) 도 34dd에 도시한 절연체(3415-1', 3415-")를 형성한다. 이러한 방향성 에칭은 비트라인(3410-1)의 표면에서 종료된다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 34ee에 도시한 바와 같이 절연체(3476)를 피착한다. 이 절연체(3476)는 예를 들면 TEOS일 수 있다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체(3476)를 평탄화하여 절연체(3476')을 형성함으로써, 도 34ff에 도시한 단면(3470')을 형성한다. 도 34ff에 도시한 단면(3470')과 도 34bb에 도시한 단면(3470)은 동일한 부동태화 NV NT 다이오드 수직 배향 셀에서의 2가지의 단면을 나타내고 있다. 도 34bb에 도시한 단면(3470)은 도 28a에 도시한 단면(2800)에 대응한다.
제조 공정 중 이 시점에서, 제조된 도 34bb 및 도 34ff에 각각 도시한 단면(3470, 3470')은, X 방향으로 1F 및 Y 방향으로 1F를 갖는 전체 NV NT 다이오드 셀 크기뿐만 아니라 대응하는 비트 및 워드 어레이 라인을 포함하는 비휘발성 나노 튜브 소자 수직 배향 채널 길이(LSW-CH) 및 수평 배향 채널 폭(WSH-CH)이 획정되어 있다. 단면(3470)은 2개의 서로 인접한 수직 배향 캐소드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드계 셀의 X 방향 단면이고, 단면(3470')은 2개의 서로 인접한 수직 배향 캐소드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드계 셀의 Y 방향 단면이다. 단면(3470, 3470')은 대응하는 워드라인 및 비트라인 어레이를 포함한다. 비휘발성 나노튜브 다이오드는 단면(3470, 3470')에 도시한 각 셀에 조향(steering) 및 저장 소자를 형성하고 1F×1F의 면적을 각각 차지한다. 인접한 셀들 간의 간격은 X 및 Y 방향 모두에서 셀의 주기성이 2F 정도로 낮도록 1F이다. 따라서, 하나의 비트는 4F2만큼 작은 면적을 차지할 수 있다. 예를 들면 65㎚의 기술 노드(technology node)에서 셀 면적은 0.02㎛2이다.
수직 배향 다이오드 및 수평 배향 NT 스위치를 구비하고 캐소드 대 NT 스위치 접속이 이루어지는 NV VT 디바이스를 이용하는 비휘발성 셀의 3차원 셀 구조의 제조 방법
도 27a에 도시한 방법(2710)은 전술한 바와 같이 도 26a에 도시한 메모리(2600)에 대해 설명한 것과 유사한 지원회로 및 상호접속부를 형성하는 데에 이용될 수 있다. 예시적인 방법(2710)에서는 공지의 산업용 반도체 설계 및 제조 기법을 도 35a에 도시한 바와 같이 반도체 기판 내에 및 그 상에 제조되는 지원회로 및 상호접속부(3501)에 적용한다. 지원회로 및 상호접속부(3501)는 예를 들면 반도체 기판 내에 FET 디바이스와, 반도체 기판 위의 비아 및 와이어링과 같은 상호 접속부를 포함할 수 있다.
이어서, 도 27b에서 도시한 방법(2730)에서는 지원회로 및 상호접속부(3501)층의 표면 상에 절연체(3503)를 피착 및 평탄화한다.
그 후에, 상기 방법에서는 도 35a에 도시한 바와 같아 평면 절연체(3503)를 통과하는 상호접속 컨택(3507)을 형성한다. 평면 절연체(3503)를 통과하는 컨택(3507)은 지원회로 및 상호접속부(3501)와 접촉한다. 지원회로 및 상호접속부(3501)와 평탄화 절연체(3503)의 조합은 도 35a에 도시한 바와 같은 메모리 지지구조(3505)로 지칭한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 35a에 도시한 바와 같이 절연체(3503)의 평탄화 표면 상에 도전체층(3510)을 통상 50㎚ 내지 500㎚의 두께로 피착한다. 평면 도전체(3503)를 통과하는 컨택(3507)이 도전체층(3510)과 지원회로 및 상호접속부(3501)를 접속한다. 도전체층(3510) 및 컨택(3507) 물질의 예로는 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, 및 Sn과 같은 원소 금속과, TiAu, TiCu, TiPd, PbIn, 및 TiW과 같은 금속 합금뿐만 아니라, RuN, RuO, TiN, TaN, CoSix 및 TiSix과 같은 기타 적절한 도전체, 도전성 질화물, 산화물 또는 규화물이 있다. 도전체(3410)에 이용되는 것과 같은 물질이 어레이 라인을 형성하는 데에 이용될 수 있고, 또한 쇼트키 다이오드를 위한 애노드를 형성하는 데에 이용될 수도 있다.
이어서, 상기 방법에서는 도전체(3510)의 표면 상에 10㎚ 내지 500㎚ 두께의 N 폴리실리콘층(3520)을 피착한다. N 폴리실리콘층(3520)은 예를 들면 1014 내지 1017 도펀트 원자/㎤ 범위로 비소 또는 인이 도핑될 수 있다. N 폴리실리콘층(3520)은 쇼트키 다이오드의 캐소드를 형성하는 데에 이용될 수 있다. 도핑 레벨 외에도, N 폴리실리콘층(3420)의 폴리실리콘 결정 크기(또는 입자 구조) 또한 공지의 산업용 피착 기법에 의해 제어될 수 있다. 또한, 공지의 산업용 SOI 피착 기법이 이용되어, 폴리실리콘 영역이 단결정(더 이상 폴리실리콘이 존재하지 않음) 또는 근사 단결정으로 되게 할 수 있다.
그 후에, 상기 방법에서는 도 35a에 도시한 바와 같이 N 폴리실리콘층(3520)의 표면 상에 N+폴리실리콘층(3525)을 피착하여, 오옴성 접촉층(ohmic contact layer)을 형성한다. N+폴리실리콘층(3525)에는 예를 들면 1020 도펀트 원자/㎤로 비소 또는 인이 통상 도핑되며, 예를 들면 20㎚ 내지 400㎚의 두께를 갖는다.
그 다음, 상기 방법에서는 도 35b에 도시한 바와 같이 N+폴리실리콘층(3525) 상에 절연체층(3530)을 피착한다. 이 절연체층(3530)의 두께는 예를 들면 10㎚에서부터 400㎚를 초과하도록 변화시킬 수 있다. 절연체(3530)는 예를 들면 CMOS 산업에서나 패키징 산업에서 공지된, SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(포스포실리케이트 글라스), 포토레지스트, PVDF(폴리비닐리덴 플루오라이드), 스퍼터 글라스(sputtered glass), 에폭시 글라스, 그리고 예를 들면 Al2O3층이 캐핑(capping)된 PVDF와 같은 기타 유전 물질 및 유전 물질의 조합과 같은 임의의 절연체 물질로 형성될 수 있다. 몇 가지 다양한 유전 물질의 예가 미국 특허 출원 번호 제11/280,786호에 제시되어 있다.
제조 공정 중 이 시점에서, 상기 방법에서는 도 35b에 도시한 바와 같이 절연체층(3530)의 표면 상에 컨택층(3535)을 피착한다. 이 컨택층(3535)은 예를 들면 두께가 10㎚ 내지 500㎚일 수 있다 컨택층(3535)은 예를 들면 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn뿐만 아니라, TiAu, TiCu, TiPd, PbIn, 및 TiW과 같은 금속 합금이나, RuN, RuO, TiN, TaN, CoSix 및 TiSix과 같은 기타 적절한 도전체, 도전성 질화물, 산화물 또는 규화물을 이용하여 형성될 수 있다.
이어서, 상기 방법에서는 도 35c에 도시한 바와 같이 컨택층(3535) 및 절연체층(3530)을 통과해 N+폴리실리콘층(3525)의 상면에 이르는 개구(3537)를 방향성 에칭한다. 이러한 방향성 에칭은 예를 들면 RIE를 이용할 수 있다.
그 후, 상기 방법에서는 도 35d에 도시한 바와 같이 컨택층(3535) 및 N+폴리실리콘층(3525)의 표면 영역 상에 뿐만 아니라 컨택층(3535) 및 절연체층(3530)의 노출된 측벽 표면 영역에 접촉하게 공형적 절연체층(3540')을 피착한다. 이 공형적 절연체(3540')는 예를 들면 두께가 5㎚ 내지 250㎚일 수 일수 있는 것으로, 예를 들면 CMOS 산업에서나 패키징 산업에서 공지된, SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(포스포실리케이트 글라스), 포토레지스트, PVDF(폴리비닐리덴 플루오라이드), 스퍼터 글라스, 에폭시 글라스, 그리고 예를 들면 Al2O3 층이 캐핑된 PVDF와 같은 기타 유전 물질 및 유전 물질의 조합과 같은 임의의 절연체 물질로 형성될 수 있다. 절연체(3540')는 도 35i에 대해 아래에서 더 설명하는 바와 같은 나노튜브 소자 채널 길이 영역을 형성하는 두께로 피착되어, 도 35g와 관련하여 아래에서 더 설명하는 컨택을 컨택층(3535)과 접촉하는 것으로부터 절연시킨다.
그 다음, 상기 방법에서는 RIE와 같은 공지의 산업용 기법을 이용하여 절연체층(3540')을 방향성 에칭하여, 도 35i에 대해 아래에 더 설명하는 바와 같은 나노튜브 소자 채널 길이를 획정하는 도 35e에 도시한 측벽 스페이서 영역(3540)을 형성한다.
이어서, 상기 방법에서는 도 35f 및 도 35g에 도시한 바와 같이 도전체(3545')를 피착 및 평탄화하여 컨택(3545)을 형성한다.
그 후, 상기 방법에서는 도 35h에 도시한 바와 같이 컨택(3535), 측벽(3540) 및 컨택(3545)에 의해 형성되는 공통 평면 상에 공형적 나노튜브 소자(3550)를 피착한다. 이 공형적 나노튜브 소자(3550)는 예를 들면 두께가 0.5㎚ 내지 20㎚일 수 있을 것으로, 스핀-온(spin-on) 및 스프레이-온(spray-on) 기법과 같은 피착 기법을 이용하여 단층 또는 다층으로 제조될 수 있다. 나노튜브 소자의 제조 방법은 본 명세서에서 인용하고 있는 특허 문헌들에 개시되어 있다.
그 다음, 상기 방법에서는 도 35i에 도시한 바와 같이 나노튜브 소자(3550) 상에 절연 및 보호층으로서 절연체층(3555)을 피착한다. 나노튜브 소자(3550)의 채널 길이(LSW-CH)는 측벽 스페이서(3540)의 표면 크기에 의해 정해진다. 절연체 층(3555)은 예를 들면 두께가 5㎚ 내지 200㎚일 수 있는 것으로, 예를 들면 CMOS 산업에서나 패키징 산업에서 공지된, SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(포스포실리케이트 글라스), 포토레지스트, PVDF(폴리비닐리덴 플루오라이드), 스퍼터 글라스, 에폭시 글라스, 그리고 예를 들면 Al2O3층이 캐핑된 PVDF와 같은 기타 유전 물질 및 유전 물질의 조합과 같은 임의의 절연체 물질로 형성될 수 있다. 나노튜브 소자와 관련한 유전 물질의 선택에 대해서는 미국 특허 출원 번호 제11/280,786호에 개시되어 있다.
이어서, 상기 방법에서는 컨택(3535)의 상부에 도 35j에 도시한 바와 같은 개구(3560)를 패터닝 및 에칭한다. 상기 방법에서는 공지의 산업용 기법을 이용하여 개구(3560)의 일부분을 에칭한다. 그 후에, 상기 방법에서는 예를 들면 애싱(ashing)이나 본 명세서에서 인용하고 있는 특허 문헌에 개시한 기타 수단을 이용하여 나노튜브 소자(3550)의 노출 영역을 에칭한다.
그 다음, 상기 방법에서는 도 35k 및 도 35l에 도시한 바와 같이 도전체(3565')을 피착 및 평탄화하여 컨택(3565)을 형성한다.
이어서, 도 35l에 도시한 바와 같이 X 방향으로 마스킹층(3570)을 패터닝하여, 도 35m과 관련하여 아래에 더 설명하는 트렌치 영역(3572, 3572')을 형성하기 위한 방향성 선택 트렌치 에칭을 위한 개구를 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체(3555)의 노출 부분을 선택적으로 에칭하여 절연체 영역(3555')을 형성한다.
그 다음, 상기 방법에서는 도 35m에 도시한 바와 같이 나노튜브 소자(3550)의 노출 영역을 선택적으로 에칭하여 나노튜브 소자(3550')을 형성한다. 이러한 나노튜브 소자 에칭 방법은 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택(3535)의 노출 부분을 선택적으로 에칭하여 컨택 영역(3535')을 형성한다.
그 후, 상기 방법에서는 절연체(3530)의 노출 부분을 선택적으로 에칭하여 절연체 영역(3530')을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 N+폴리실리콘층(3525)의 노출 부분을 선택적으로 에칭하여 N+폴리실리콘 영역(3525')을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 N 폴리실리콘층(3520)의 노출 부분을 선택적으로 에칭하여, 도 35m에 도시한 바와 같은 N 폴리실리콘 영역(3520')을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체층(3510)의 노출 부분을 선택적으로 에칭하여, 비트라인(3510')(BL0)을 형성한다. 이러한 방향성 에칭은 도 35m에 도시한 바와 같은 평면 절연체(3503)의 표면에서 종료한다.
그 다음, 상기 방법에서는 예를 들면 TEOS와 같은 절연체(3574)를 피착하여 트렌치 개구(3572, 3572')을 채운 후에, 도 35n 및 도 35o에 도시한 바와 같이 절연체(3574)를 평탄화하여 절연체(3574')를 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 어레이 워드(WL0)에 대응하는 도전성층(3575)을 피착 및 평탄화하여 도 35p에 도시한 바와 같은 단면(3580)을 형성한다. 이 단면(3580)은 도 28c에 도시한 단면(2800")에 대응한다. 워드라인(WL0)의 배향은 X 방향을 따르며, 비트라인(BL0)의 배향은 아래에 더 설명하는 바와 같이 Y 축선을 따른다.
제조 공정 중 이 시점에서, 제조된 도 35p에 도시한 단면(3580)은 X 방향으로 획정된 2F 내지 3F(여기서, F는 최소 피처 사이즈)의 NV NT 다이오드 셀 크기 및 대응하는 어레이 비트라인을 포함한다. 이어서, Y 방향 크기를 획정하는 데에 이용되는 셀 크기가 도 35p에 도시한 단면(3580)에 대해 전술한 것과 유사한 방향성 트렌치 에칭 공정에 의해 형성된다. Y 방향 크기를 획정하는 데에 이용되는 트렌치는 X 방향 크기를 획정하는 데에 이용된 트렌치에 대략 직교한다. Y 방향에서 구조의 단면은 도 35p에 도시한 단면선 X-X'에 대해 나타낸다.
이어서, 상기 방법에서는 도 35q에 도시한 바와 같이 워드라인층(3575')의 표면 상에 마스킹층(3581)과 같은 마스킹층을 피착 및 패터닝한다. 마스킹층(3581)은 평면 절연체(3503)에서의 정렬 마크에 비임계적으로 정렬될 수 있다. 마스크층(3581)의 개구는 트렌치의 방향성 에칭 영역의 위치를 결정하는 데, 본 실시예의 경우, 트렌치는 비트라인(3510')(BL0)과 같은 비트라인에 대략 직교한다.
그 후, 상기 방법에서는 마스킹층(3581)의 개구에 대응하는 트렌치(3582, 3682')를 형성한다. 이들 트렌치(3582, 3582')는 도 35q에 도시한 바와 같이 NV NT 다이오드 셀의 두 대향하는 측부를 획정하는 양쪽의 Y 방향 수직 측벽을 형성한 다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 35p에 도시한 워드라인층(3575)의 노출 부분을 방향성 선택 에칭(제거)하여, (단면선 X-X'에 따른) 도 35q에 도시한 워드라인(3575')(WL0)를 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 (단면선 X-X'에 따른) 도 35q에 도시한 바와 같은 절연체(3555')의 노출 부분을 선택적으로 에칭하고 또한 컨택(3565)(도 35q에는 도시되지 않음)의 노출 부분을 선택적으로 에칭하여, (단면선 X-X'에 따른) 도 35q에 도시한 바와 같은 절연체 영역(3555")을 형성하고 도 35q에 도시되지 않은 수정 컨택(modified contact)(3565)을 형성한다.
그 후, 상기 방법에서는 나노튜브 소자(3550')의 노출 부분을 선택적으로 에칭(제거)하여, 도 35q에 도시한 바와 같이 나노튜브 소자(3550')를 형성한다. 나노튜브 소자의 에칭 방법은 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있다.
그 다음, 상기 방법에서는 (단면선 X-X'에 따른) 도 35q에 도시한 바와 같이 컨택(3545)의 노출 부분을 선택적으로 에칭하여 컨택(3545')을 형성하고, 측벽 스페이서(3540)의 노출 부분을 선택적으로 에칭하여 도 35q에 도시되지 않은 수정 측벽 스페이서(3440)를 형성하고, 그리고 컨택(3535)의 노출 부분을 선택적으로 에칭하여, 도 35q에 도시되지 않은 수정 컨택(3535)을 형성한다.
이어서, 상기 방법에서는 절연체(3530)의 노출 부분을 선택적으로 에칭하여, (단면 X-X'에 따른) 도 35q에 도시되지 않은 수정 절연체(3530')를 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 35p에 도시한 N+폴리실리콘 영역(3525')의 노출 부분을 선택적으로 에칭하여, (단면선 X-X'에 따른) 도 35q에 도시한 N+폴리실리콘 영역(3525")을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 35p에 도시한 N 폴리실리콘 영역(3520')의 노출 부분을 선택적으로 에칭하여 (단면선 X-X'에 따른) 도 35q에 도시한 N 폴리실리콘 영역(3520")을 형성한다. 이러한 선택적 에칭은 비트라인(3510')(BL0)의 표면에서 종료된다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 35r에 도시한 바와 같이 절연체(3585)를 피착한다. 이 절연체(3585)는 예를 들면 TEOS일 수 있다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체(3585)를 평탄화하여 절연체(3585')을 형성함으로써, 도 35s에 도시한 단면(3580')을 형성한다. 도 35s에 도시한 단면(3580')과 도 35p에 도시한 단면(3580)은 수직 배향 다이오드 및 수평 비휘발성 나노튜브 스위치를 갖는 동일 실시예의 부동태화 NV NT 다이오드의 두 단면을 나타내는 것이다. 도 35p에 도시한 단면(3480)은 도 28c에 도시한 단면(2800")에 대응한다.
애노드 대 NT 스위치 접속을 갖는 NV NT 다이오드 디바이스를 이용하는 비휘발성 메모리 제조 방법
도 30a에 및 도 30b에 도시한 예시적 방법(3000)이 도 36과 관련하여 아래에 더 설명하는 바와 같이 도 31a에 도시한 단면(3100), 도 31b에 도시한 단 면(3100'), 및 도 31c에 도시한 단면(3100")으로 도시한 것과 같이 수직 배향 NV NT 스위치를 위한 애노드 대 NT 스위치 접속을 갖는 NV NT 다이오드 디바이스를 이용하는 메모리의 실시예를 제조하는 데에 이용될 수 있다. 단면(3000, 3000', 3000")과 같은 구조는 도 29a에 개략적으로 도시한 메모리(2900)를 제조하는 데에 이용될 수 있다.
단면(3000, 3000', 3000")을 제조하는 예시적인 방법은 Y 방향에서의 공정 단계에서 임계 정렬을 이용하여 수행될 수 있다. 본 실시예에서 트렌치들 간의 간격이 나노튜브 소자의 폭을 결정하기 때문에 X 방향에서는 임계 정렬이 이용되지 않는다. 그러나, 나노튜브 소자의 폭은 Y 방향에 대해 아래에 더 설명하는 것과 유사한 방법을 이용하여 트렌치들 간의 간격이 보다 작게 되도록 형성될 수 있다. Y방향에서, 임계 정렬 요건은, 수직 나노튜브 채널 소자 위치 및 수직 나노튜브 소자 길이(LSW-CH)를 획정하는 자기정렬 내부 셀 수직 측벽을 형성하는 한편, 도 36에 대해 아래에 더 설명하는 제조 방법을 이용하여 외부 셀 크기를 확정하기 위한 제조 공정 중에 나중에 에칭되는 트렌치 측벽에 대한 나노튜브 채널 소자 컨택을 형성하는 방법을 이용함으로써 제거될 수 있다. 본 실시예에서, NV NT 다이오드 셀 구조는 X 및 Y 방향에서 최소 크기 F를 차지하며, 여기서 F는 최소 포토리소그래피 크기이다. 본 실시예에서, 내부 셀 수직 측벽은, 도 36a 내지 도 36ff에 대해 아래에 더 설명하는 바와 같이 거리 F만큼 떨어져 있고 외부 셀 크기를 형성하는 트렌치 측벽으로부터 대략 거리 R에 위치 설정된다(자기정렬 기법을 통해). 도 36a 내지 도 36ff에서는 거리 R이 대략 F/2로 도시되어 있다. 그러나, 도 36a 내지 도 36ff에 대해 아래에 더 설명하는 바와 같은 자기정렬 기법을 이용하는 방법은 수직 측벽을 예를 들면 F/4, F/3, F/2, 및 3F/4 등의 R 값을 이용하여 폭 F의 셀 영역 내에서 임의의 거리 R에 위치 설정할 수 있다. 몇몇 실시예에서, R이 F와 특별한 형식으로 상관 관계를 갖지 않는다.
수직 배향 다이오드 및 수직 배향 NT 스위치를 구비하고 애노드 대 NT 스위치 접속이 이루어지는 NV VT 디바이스를 이용하는 비휘발성 셀의 3차원 셀 구조의 제조 방법
도 30a에 도시한 예시적인 방법(3010)이 전술한 바와 같은 도 29a에 도시한 메모리(2900)에 대해 설명한 것과 유사한 지원회로 및 상호접속부를 형성하는 데에 이용될 수 있다. 방법(3010)에서는 공지의 반도체 산업의 설계 기법 및 제조 기법을 도 36a에 도시한 바와 같은 반도체 기판 내에 또는 그 기판 상에 제조되는 지원회로 및 상호접속부(3601)에 적용한다. 지원회로 및 상호접속부(3601)는 반도체 기판 내에 FET 디바이스와, 반도체 기판 위의 비아 및 와이어링과 같은 상호접속부를 포함한다.
이어서, 도 30b에 도시한 방법(3030)에서는 지원회로 및 상호접속부(3601)층의 표면 상에 절연체(3603)를 피착 및 평탄화한다. 도 36a에 도시되지 않은 평면 절연체(3603)를 통과하는 상호접속 수단은 도 35a 내지 도 35s와 관련하여 위에 설명되어 있다. 지원회로 및 상호접속부(3601)와 평탄화 절연체(3603)의 조합은 도 34a에 도시한 바와 같은 메모리 지지구조(3605)로 지칭한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36a에 도시한 바와 같이 절연체(3603)의 평탄화 표면 상에 도전체층(3610)을 통상 50㎚ 내지 500㎚의 두께로 피착한다. 도전체층 물질의 예로는 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, 및 Sn과 같은 원소 금속과, TiAu, TiCu, TiPd, PbIn, 및 TiW과 같은 금속 합금뿐만 아니라, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 기타 적절한 도전체, 도전성 질화물, 산화물 또는 규화물이 있다.
그 다음, 상기 방법에서는 도 36a에 도시한 바와 같이 도전체층(3610)의 표면 상에 N+폴리실리콘층(3620)을 피착하여 오옴성 접촉층을 형성한다. N+폴리실리콘층(3620)은 예를 들면 1020 도펀트 원자/㎤로 통상 비소 또는 인이 도핑되고, 예를 들면 20㎚ 내지 400㎚의 두께를 갖는다.
이어서, 상기 방법에서는 N+폴리실리콘층(3620)의 표면 상에 10㎚ 내지 500㎚의 두께로 N 폴리실리콘층(3625)을 피착한다. 이 N 폴리실리콘층(3625)은 예를 들면 1014 내지 1017 도펀트 원자/㎤ 범위로 비소 또는 인이 도핑될 수 있다. N 폴리실리콘층(3625)은 쇼트키 다이오드의 캐소드를 형성하는 데에 이용될 수 있다. 도핑 레벨 외에도, N 폴리실리콘층(3625)의 폴리실리콘 결정 크기(또는 입자 구조) 또한 공지의 산업용 피착 기법에 의해 제어될 수 있다. 또한, 공지의 산업용 SOI 피착 기법이 이용되어, 폴리실리콘 영역이 단결정(더 이상 폴리실리콘이 존재하지 않음) 또는 근사 단결정으로 되게 할 수 있다.
그 후, 상기 방법에서는 N 폴리실리콘층(3625)의 표면 상에 컨택층(3630)을 피착하여 쇼트키 다이오드의 애노드층을 형성한다. 이 컨택층(3630)은 또한 도 36i에 대해 아래 더 설명하는 바와 같은 나노튜브 소자를 위한 저레벨 컨택을 형성하는 데에 이용될 수도 있다. 컨택층(3630)은 예를 들면 두께 범위가 10㎚ 내지 500㎚일 수 있다. 컨택층(3630)은 도전체층(3610)을 형성하는 데에 이용되는 것과 유사한 물질이 이용되거나, 보다 낮은 순방향 전압 강하 및/또는 보다 낮은 다이오드 누설과 같은 개선된 쇼트키 다이오 특성을 위해 애노드 물질을 최적화하도록 선택될 수 있다. 애노드 컨택층(3630)은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn 및 기타 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2와 같은 규화물이 이용될 수 있거나, 컨택층(3630)이 하부층에는 최적화된 쇼트키 다이오드 특성을 형성하는 도전성 물질을, 상부층에는 나노튜브 소자에 대한 오옴성 접촉을 최적화하는 도전성 물질을 포함하도록 층상으로서 형성될 수도 있다.
제조 공정 중 이 시점에서, 도 31에 도시한 것과 같은 쇼트키 다이오드계 애노드 대 NT 스위치 구조를 이용하는 NV NT 다이오드를 제조하기 위한 나머지 방법들이 이용될 수 있다. 그러나, 예를 들면 도 31b에 대해 전술한 바와 같이, NV NT 다이오드는 쇼트키 다이오드 대신에 PN 다이오드를 이용하여 형성될 수 있다. 따라서, 대안적으로 PN 다이오드의 대안적인 제조 방법이 도 34a1에 도시되어 있다.
앞서 설명하였으며 도 36a에 관련된 방법(3000)이 또한, 도 36a1의 제조를 설명하는 데에 이용될 수 있다. 도 36a1에 도시한 지원회로 및 상호접속부(3601') 는 예를 들면 턴-온 전압과 같이 쇼트키 다이오드와 PN 다이오드 간의 다이오드 특성에 있어서의 차이점을 수용하도록 개별 회로에 도입될 수 있는 가능한 작은 변경을 제외하면 도 36a에 도시한 지원회로 및 상호접속부(3601)에 대응한다.
이어서, 상기 방법에서는 도 36a1에 도시한 바와 같이 지원회로 및 상호접속부(3601)의 표면 상에 평탄화 절연체(3603')을 피착한다. 이 평탄화 절연체(3603')는 다이오드 특성에 있어서의 차이점을 수용하도록 절연체(3603')에 도입될 수 있는 가능한 작은 변경을 제외하면 평탄화 절연체(3603)에 대응한다. 따라서, 메모리 지지구조(3605')는 도 36a1에 대해 전술한 바와 같은 지원회로 및 상호접속부(3601')와 평탄화 절연체(3603')에 도입될 수 있는 작은 변경을 제외하면 지지구조(3605)와 유사하다.
그 후, 상기 방법에서는 도 36a1에 도시한 바와 같이 평탄화 절연체(3603')의 표면과 접촉하게 도전체층(3610')을 피착하며, 이 도전체층(3610')은 도 36a에 대해 전술한 도전체층(3610)과 두께 및 물질에 있어서 유사할 수 있다.
그 다음, 상기 방법에서는 도 36a1에 도시한 바와 같이 도전체층(3610')의 표면 상에 N+폴리실리콘층(3620')을 피착하여 오옴성 접촉층을 형성한다. N+폴리실리콘층(3620')는 예를 들면 1020 도펀트 원자/㎤로 통상 비소 또는 인이 도핑되고, 예를 들면 20㎚ 내지 400㎚의 두께를 갖는다.
이어서, 상기 방법에서는 N+폴리실리콘층(3620')의 표면 상에 10㎚ 내지 500㎚의 두께로 N 폴리실리콘층(3625')을 피착한다. 이 N 폴리실리콘층(3625')은 예 를 들면 1014 내지 1017 도펀트 원자/㎤ 범위로 비소 또는 인이 도핑될 수 있다. N 폴리실리콘층(3625')은 PN 다이오드의 캐소드를 형성하는 데에 이용될 수 있다. 도핑 레벨 외에도, N 폴리실리콘층(3625')의 폴리실리콘 결정 크기(또는 입자 구조) 또한 공지의 산업용 피착 기법에 의해 제어될 수 있다. 또한, 공지의 산업용 SOI 피착 기법이 이용되어, 폴리실리콘 영역이 단결정(더 이상 폴리실리콘이 존재하지 않음) 또는 근사 단결정으로 되게 할 수 있다.
그 후, 상기 방법에서는 도 36a1에 도시한 바와 같이 N 폴리실리콘층(3625')의 표면 상에 10㎚ 내지 500㎚의 두께의 P 폴리실리콘층(3627)을 피착한다. 이 P 폴리실리콘층(3627)은 예를 들면 1014 내지 1017 도펀트 원자/㎤ 범위로 붕소가 도핑될 수 있다. P 폴리실리콘층(3627)은 PN 다이오드의 애노드를 형성하는 데에 이용될 수 있다. 도핑 레벨 외에도, P 폴리실리콘층(3627)의 폴리실리콘 결정 크기(또는 입자 구조) 또한 공지의 산업용 피착 기법에 의해 제어될 수 있다. 또한, 공지의 산업용 SOI 피착 기법이 이용되어, 폴리실리콘 영역이 단결정(더 이상 폴리실리콘이 존재하지 않음) 또는 근사 단결정으로 되게 할 수 있다.
그 다음, 상기 방법에서는 P 폴리실리콘층(3627)의 표면 상에 컨택층(3630')을 피착하여, 컨택층(3630')과 P 폴리실리콘층(3627) 간에 오옴성 접촉을 형성한다. 컨택층(3630')은 또한 도 36i와 대해 아래에 더 설명하는 바와 같은 나노튜브 소자를 위한 저레벨 컨택을 형성하는 데에 이용될 수 있다.
제조 공정 중 이 시점에, 도 31b에 도시한 것과 같은 PN 다이오드계 애노드 대 NT 스위치 구조를 이용한 NV NT 다이오드를 제조하기 위한 나머지 방법들이 이용될 수 있다. 그러나, 예를 들면 도 31c에 대해 전술한 바와 같이 NV NT 다이오드는 쇼트키 다이오드와 PN 다이오드 모두를 병렬로 이용하여 형성될 수도 있다. 따라서, 대안적으로, 병렬 조합의 쇼트키 다이오드 및 PN 다이오드의 대안적인 제조 방법이 도 34a"이 도시되어 있다.
앞서 설명하였고 도 36a에 관련된 방법(3000)은 또한 도 36a2의 제조를 설명하는 데에 이용될 수 있다. 도 36a2에 도시한 지원회로 및 상호접속부(3601")는 예를 들면 턴-온 전압과 같이 쇼트키 다이오드와 병렬 조합의 쇼트키 다이오드 및 PN 다이오드 간의 다이오드 특성에 있어서의 차이점을 수용하도록 개별 회로에 도입될 수 있는 가능한 작은 변경을 제외하면 도 36a에 도시한 지원회로 및 상호접속부(3601)에 대응한다.
이어서, 상기 방법에서는 도 36a2에 도시한 바와 같이 평탄화 절연체(3603")의 표면과 접촉하게 도전체층(3610")을 피착하며, 이 도전체층(3610")은 도 36a에 대해 전술한 도전체층(3610)과 두께 및 물질에 있어서 유사할 수 있다.
그 후, 상기 방법에서는 도 36a2에 도시한 바와 같이 도전체층(3610")의 표면 상에 N+폴리실리콘층(3620")을 피착하여 오옴성 접촉층을 형성한다. N+폴리실리콘층(3620")은 예를 들면 1020 도펀트 원자/㎤로 통상 비소 또는 인이 도핑되고, 예를 들면 20㎚ 내지 400㎚의 두께를 갖는다.
이어서, 상기 방법에서는 N+폴리실리콘층(3620")의 표면 상에 10㎚ 내지 500 ㎚의 두께로 N 폴리실리콘층(3625")을 피착한다. 이 N 폴리실리콘층(3625")은 예를 들면 1014 내지 1017 도펀트 원자/㎤ 범위로 비소 또는 인이 도핑될 수 있다. N 폴리실리콘층(3625")은 병렬 상태의 쇼트키 다이오드와 PN 다이오드 모두의 캐소드를 형성하는 데에 이용될 수 있다. 도핑 레벨 외에도, N 폴리실리콘층(3625")의 폴리실리콘 결정 크기(또는 입자 구조) 또한 공지의 산업용 피착 기법에 의해 제어될 수 있다. 또한, 공지의 산업용 SOI 피착 기법이 이용되어, 폴리실리콘 영역이 단결정(더 이상 폴리실리콘이 존재하지 않음) 또는 근사 단결정으로 되게 할 수 있다.
제조 공정 중 이 시점에, 도 31c에 도시한 것과 같이 애노드 대 NT 스위치 구조를 형성하도록 병렬 상태의 쇼트키 다이오드와 PN 다이오드를 이용한 NV NT 다이오드를 제조하기 위한 나머지 방법들이 이용될 수 있다. 병렬 상태의 쇼트키 다이오드와 PN 다이오드는 상기 구조에서 컨택층(3630)이 생략된다면 도 36i에 대해 아래에 더 설명하는 바와 같이 형성될 수 있다.
병렬 상태의 쇼트키 다이오드 및 PN 다이오드는 상기 구조에서 점점층(3630)을 생략하였다면 도 36i에 대해 아래에 더 설명하는 나노튜브 소자(3645)와 같은 나노튜브 소자가 N 폴리실리콘층(3625)과 접촉하게 될 것이기 때문에 형성된다. P형 반도체 나노튜브 소자, 즉 NT 소자(3645)의 서브세트가 N 폴리실리콘층(3625)과 물리적 및 전기적으로 접촉하여 PN 다이오드의 애노드를 형성하고, N 폴리실리콘층(3625)이 캐소드를 형성하여, 이들이 함께 PN 다이오드를 형성한다. 금속형 나 노튜브 소자, 또한 NT 소자(3645)의 서브세트가 또한 N 폴리실리콘층(3625)과 물리적 및 전기적으로 접촉하여 쇼트키 다이오드의 애노드를 형성하고, N 폴리실리콘층(3625)이 쇼트키 다이오드를 위한 캐소드를 형성하여, 병렬 조합 PN 및 쇼트키 다이오드 접합의 일부로서 쇼트키 다이오드 접합을 갖게 된다.
제조 방법에 대한 설명은 도 31a에 도시한 단면(3100)에 대응하는 NV NT 다이오드 셀 구조를 형성하도록 도 36a에 대해 설명한 쇼트키 다이오드계 구조에 대해 계속될 것이다. 그러나, 이러한 제조 방법은 도 31b에 도시한 단면(3100')에 대응하는 NV NT 다이오드 셀 구조를 형성하도록 도 36a1에 대해 설명한 PN 다이오드계 구조에 대해서도 적용될 수 있다. 또한, 그러한 제조 방법은 도 31c에 도시한 단면(3100")에 대응하는 NV NT 다이오드 셀 구조를 형성하도록 도 36a2에 대해 설명한 구조에 대해서도 적용될 수 있다.
제조 공정 중 이 시점에, 도 36b에 도시한 바와 같이 컨택층(3630) 상에 절연체층(3635)을 피착하기 위해 상기 방법을 이용하여 제조를 계속하게 된다. 절연체층(3635)의 두께는 양호하게 제어되어, 도 36i에 대해 아래에 더 설명하는 바와 같은 수직 배향 비휘발성 나노튜브 스위치의 채널 길이를 결정하는 데에 이용될 수 있다. 절연체층(3635)의 두께는 예를 들면 5㎚보다 큰 두께에서부터 250㎚보다 큰 두께로 두께를 변화시킬 수 있다. 절연체(3635)는 예를 들면 CMOS 산업에서나 패키징 산업에서 공지된, SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(포스포실리케이트 글라스), 포토레지스트, PVDF(폴리비닐리덴 플루오라이드), 스퍼터 글라스, 에폭시 글라스, 그리고 예를 들면 Al2O3 층이 캐핑된 PVDF와 같은 기타 유전 물질 및 유전 물질의 조합과 같은 임의의 절연체 물질로 형성될 수 있다. 몇 가지 다양한 유전 물질의 예가 미국 특허 출원 번호 제11/280,786호에 제시되어 있다.
이어서, 상기 방법에서는 도 36b에 도시한 바와 같이 절연체층(3635) 상에 컨택층(3640)을 피착한다. 이 컨택층(3640)을 예를 들면 10㎚ 내지 500㎚ 범위의 두께일 수 있는 것으로, 전술한 컨택(3630)에 대해 설명한 물질과 유사한 각종 도전체 물질을 이용하여 형성될 수 있다.
그 후, 상기 방법에서는 도 36c에 도시한 바와 같이 컨택층(3640) 상에 희생층(3641)을 피착한다. 이 희생층(3641)은 두께가 10㎚ 내지 500㎚ 범위일 수 있는 것으로, 컨택층(3630), 반도체층(3620, 3625) 및 절연체층(3635)에 대해 전술한 도전체, 반도체 또는 절연체 물질을 이용하여 형성될 수 있다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 사용하여 도 36c에 도시한 바와 같이 희생층(3641)의 상면 상에 피착되는 마스킹층(3642)과 같은 마스킹층을 피착 및 패터닝한다. 마스크 개구는 예를 들면 평면 절연체층(3603) 내의 정렬 마크에 정렬될 수 있으며, 이러한 정렬은 비임계적이다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36d에 도시한 바와 같이 희생층(3641)을 방향성 에칭하여 Y 방향으로 크기 DOPEN-1'을 갖고 희생층(3641)을 통과해 컨택층(3640)의 표면에서 종료되는 개구를 형성한다. 희생 영역(3641', 3641")의 수직 에지에 대해 자기정렬되고 위치 설정된 수직 나노튜브 채 널 소자를 포함하는 2개의 메모리 셀이 아래에 더 설명하는 바와 같이 형성된다. Y 방향 크기 DOPEN-1'은 약 3F이며, 여기서 F는 최소 포토리소그래피 크기이다. 65㎚의 기술 노드의 경우, DOPEN-1'은 195㎚이며, 이는 임의의 기술 노드에서 비(非)최소 및 이에 따라 비임계 크기이다. 제조 공정의 이 시점에서, 측벽 스페이서 기법이 아래에 더 설명하는 바와 같이 희생 영역(3641', 3641")의 내면으로부터 거리 R에 수직 측벽을 위치 설정하는 데에 이용될 수 있다.
이어서, 상기 방법에서는 도 36e에 도시한 바와 같이 공형적 희생층(3643)을 피착한다. 이 공형적 희생층(3643)의 두께는 R로 선택될 수 있으며, 본 실시예에서는 R은 약 F/2로 선택된다. 본 실시예에서 R은 약 F/2이고, F는 약 65㎚이기 때문에, 공형적 희생층(3643)의 두께는 약 32.5㎚이다. 이러한 공형적 희생층(3643)은 전술한 희생층(3641)을 형성하는 데에 이용된 물질과 유사한 도전체, 반도체 또는 절연체 물질을 이용하여 형성될 수 있다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여, 예를 들면 반응성 이온 에칭(RIE)을 이용하여 공형적 희생층(3643)을 방향성 에칭하여, 도 36f에 도시한 바와 같이 크기 DOPEN-2'를 갖는 개구(3644)를 형성함은 물론, 수직 측벽들이 자기정렬되어 희생 영역(3641', 3641")의 내측 수직 측벽으로부터 각각 Y 방향으로 거리 R만큼 떨어져 있는 희생 영역(3643', 3643")을 형성한다. 거리 R은 약 F/2로서 본 실시예에서는 약 32.5㎚이다. 개구(3644)의 크기 DOPEN-2'는 약 2F로서, 65㎚ 기술 노드의 경우에 약 130㎚이며, 비임계 크기이다.
이어서, 상기 방법에서는 컨택층(3640)을 통과해 절연체층(3635)의 상면에 이르는 개구를 방향성 에칭한다. 예를 들면 RIE을 이용한 방향성 에칭이 도 36g에 도시한 바와 같이 컨택층(3640)에 약 2F(본 실시예에서 130㎚)의 크기 DOPEN-2'를 갖는 개구를 형성하여, 측벽 컨택 영역(3640', 3640")을 형성한다.
그 후, 상기 방법에서는 절연체층(3635)을 통과해 컨택층(3630)의 상면에 이르는 개구를 방향성 에칭한다. 예를 들면, RIE를 이용한 방향성 에칭이, 도 36h에 도시한 바와 같이 절연체층(3635)에 약 2F(본 실시예에서 130㎚)의 크기 DOPEN-2'를 갖는 개구(3644')를 형성하여 절연체 영역(3635', 3635")을 형성한다.
그 다음, 상기 방법에서는 도 36i에 도시한 바와 같이 개구(3644')의 측벽에 수직(Z) 배향을 갖는 공형적 나노튜브 소자(3645)를 피착한다. 개구(3644')의 크기는 개구(3644)의 크기와 대략 동일하다. 공형적 나노튜브 소자(3645)는 두께가 예를 들면 0.5㎚ 내지 20㎚일 수 있는 것으로, 스핀-온 및 스프레이-온 기법과 같은 피착 기법을 이용하여 단층 또는 다층으로 제조될 수 있다. 나노튜브 소자의 제조 방법은 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있다.
나노튜브 소자(3645)가 컨택층(3630)과 접촉함은 물론, 절연체 영역(3635', 3635")의 두께만큼 각각 떨어진 측벽 컨택 영역(3640', 3640")들의 측벽과도 접촉하고 있기 때문에, 도 36i에 도시한 바와 같이 5㎚ 내지 250㎚ 범위의 절연체 영역(3635', 3635")의 두께에 대응하는 Z 방향 채널 길이(LSW-CH)를 갖는 2개의 비휘발 성 나노튜브 스위치 채널 영역이 부분적으로 형성된다(채널의 폭은 아직 획정되지 않았음). 나노튜브 소자(3645)의 수직(Z축) 부분은 희생 영역(3641', 3641")의 내측 수직 측벽으로부터 자기정렬 거리 R만큼 떨어진다. 이렇게 부분적으로 형성된 수직 비휘발성 나노튜브 스위치는 도 7b에 도시한 메모리 저장 영역(760A, 760B) 각각의 수직 배향 비휘발성 나노튜브 소자(765, 765')와 유사하다. 공형적 나노튜브 소자(3645)는 또한 도 36i에 도시한 바와 같이 희생 영역(3643', 3643") 및 희생 영역(3641', 3641")과 접촉한다.
이어서, 상기 방법에서는 도 36j에 도시한 바와 같이 나노튜브 소자(3645) 상에 절연 및 보호층으로서 공형적 절연체층(3650)을 피착하여, 개구(3644')를 개구(3651)로 감소시킨다. 개구(3651)는 공형적 절연체(3650) 및 공형적 나노튜브(3645)가 추가된 것을 제외하면 개구(3644')와 유사하다. 공형적 절연체(3650)는 예를 들면 두께가 5㎚ 내지 200㎚일 수 있는 것으로, 예를 들면 CMOS 산업에서나 패키징 산업에서 공지된, SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(포스포실리케이트 글라스), 포토레지스트, PVDF(폴리비닐리덴 플루오라이드), 스퍼터 글라스, 에폭시 글라스, 그리고 예를 들면 Al2O3 층이 캐핑된 PVDF와 같은 기타 유전 물질 및 유전 물질의 조합과 같은 임의의 절연체 물질로 형성될 수 있다. 절연체(3650)는 고밀도 플라즈마(HDP) 피착으로부터의 나노튜브 소자(3645)의 보호를 보장하기에 충분한 두께로 피착된다.
제조 공정 중 이 시점에서, 전술한 바와 같은 절연체(3650)의 측벽(수직면) 에서는 두께를 거의 또는 전혀 증가시키지 않으면서 수평면 상에서 절연체(3650)의 저부의 두께를 수직 방향(Z 방향)으로 증가시킴으로써 개구(3651)를 부분적으로 채우는 것이 바람직하다. 추가적인 유전 물질의 두께는 비임계적이다. 추가적인 유전 물질은 공형적 절연체(3650)의 물질과 동일하거나, 상이한 물질로 이루어질 수 있다. 나노튜브 소자에 대한 유전 물질의 선택은 미국 특허 출원 번호 제11/280,786호에 보다 상세하게 개시되어 있다.
이어서, 상기 방법에서는 방향성 HDP 절연체 피착과 같은 공지의 산업용 기법을 이용하여 개구(3651) 내에 절연체 물질을 방향성 피착하여, 도 36k에서 개구(3651) 내에 및 상면 상에 절연체(3650')로 나타낸 바와 같이 주로 수평면 상에서 절연체 두께를 증가시켜, 개구(3651')를 형성한다.
그 후, 상기 방법에서는 도 36l에 도시한 바와 같이 TEOS와 같은 절연체(3652)를 피착 및 평탄화하여 개구(3651')를 채운다.
그 다음, 상기 방법에서는 도 36l에 도시한 구조를 평탄화하여 도 36m에 도시한 바와 같이 절연체(3650')의 상부 및 그 아래의 나노튜브 소자(3645)의 상부를 제거한다. 희생 영역(3641', 3641", 3643', 3643")의 상부는 CMP 에칭 종료 기준층으로서 이용될 수 있다. 절연체(3650")은 상부 수평층이 제거된 것을 제외하면 절연체(3650')와 동일한 것이다. 나노튜브 소자(3645')는 상부 수평층이 제거된 것을 제외하면 나노튜브 소자(3645)와 동일한 것이다. 절연체(3652')는 절연체 두께가 감소한 것을 제외하면 절연체(3652)와 동일한 것이다.
이어서, 상기 방법에서는 희생 영역(3643', 3643") 및 절연체(3652')를 에 칭(제거)한다. 도 36n에 도시한 바와 같이 나노튜브 소자(3645')의 노출된 측벽 및 공형적 절연체(3650")가 남게 된다.
그 후, 상기 방법에서는 도 36o에 도시한 바와 같이 나노튜브 소자(3645')의 노출 부분을 에칭(제거)하여 나노튜브 소자(3645")을 형성한다. 나노튜브 소자의 형성 방법은 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있다.
그 다음, 상기 방법에서는 도 36o에 도시한 바와 같이 절연체(3650')의 노출 부분을 등방성 에칭 등에 의해 제거하여 절연체(3650'")을 형성한다.
제조 공정 중 이 시점에서, 측벽 스페이서 기법이 아래에 더 설명하는 바와 같이 자기정렬 희생 영역을 형성하는 데에 적용되고, 이 희생 영역은 나노튜브 소자 컨택의 상부를 형성할 뿐만 아니라, 역시 아래에 더 설명하는 바와 같이 자기정렬 셀의 Y 방향에 따른 크기를 획정하는 데에 이용되는 자기정렬 트렌치 영역을 형성하도록 도전체 물질로 아래에서 더 설명하는 바와 같은 제조 공정에 따라 대체될 것이다. 마스킹 및 정렬을 요구하지 않고 자기정렬 구조를 형성하도록 측벽 스페이서 기법을 이용하면 셀 면적의 크기를 감소시킬 수 있다.
본 실시예에서, 도 36p 및 도 36q에 있어서, X 크기가 F인 자기정렬 희생 영역이 도 36e 및 도 36f에 이용된 것과 유사한 방법을 이용하여 형성된다. 이어서, 상기 방법에서는 도 36p에 도시한 바와 같은 공형적 희생 영역(3655)을 피착한다. 공형적 희생 영역(3655)의 두께는 F로 선택된다. 본 실시예에서, F는 약 65㎚이기 때문에, 공형적 희생 영역(3655)의 두께도 약 65㎚이다. 공형적 희생 영역(3655) 은 전술한 희생 영역(3641, 3643)을 형성하는 데에 이용된 물질과 유사한 도전체, 반도체, 또는 절연체 물질을 이용하여 형성될 수 있다.
이어서, 상기 방법에서는 예를 들면 반응성 이온 에칭(RIE)과 같은 공지의 산업용 기법을 이용하여 공형적 희생 영역(3655)을 방향성 에칭하여, 도 36q에 도시한 바와 같이 크기가 대략 F(본 실시예에서 약 65㎚)인 개구(3651")을 형성한다. 개구(3651")의 내부 측벽은 희생 영역(3641', 3641")의 내벽에 자기정렬되어, 약 F의 거리만큼 떨어진다. 이러한 내벽은 아래에 더 설명하는 바와 같이 나노튜브 컨택 영역의 상부의 일측부를 형성하는 한편, Y 방향에서의 셀의 일측부를 형성하는 데에 이용될 것이다.
그 후, 상기 방법에서는 도 36r에 도시한 바와 같이 희생 영역을 피착 및 평탄화하여 희생 영역(3655', 3655", 3641', 3641")과 동일 평면의 희생 영역(3656)을 형성하다.
그 다음, 상기 방법에서는 CMP 에칭을 적용하여, 도 36s에 도시한 바와 같이 희생 영역(3656)의 두께를 감소시켜 희생 영역(3658)을 형성하고 희생 영역(3655', 3655")의 두께를 감소시켜 희생 영역(3655-1, 3655-2)을 각각 형성하며, 희생 영역(3641', 3641")의 두께를 감소시켜 희생 영역(3658', 3658")을 각각 형성한다. 동일 평면의 희생 영역(3658, 3658', 3658", 3655-1, 3655-2)들은 예를 들면 10㎚ 내지 200㎚의 범위의 두께 값을 갖는다.
제조 공정 중 이 시점에서, 희생 영역(3645-1, 3655-2)은 캐소드 대 나노튜브의 접속을 갖는 하나의 NV NT 다이오드를 이용하는 3D 셀을 위한 Y 방향을 따른 외부 셀 크기를 획정하는 트렌치를 상기 방법을 이용하여 방향성 에칭하기 위한 마스킹층으로서 이용될 수도 있다. 트렌치(3659)가 우선 형성되고 절연체로 채워진 후에 평탄화된다. 이어서, 트렌치(3659', 3659")가 아래에서 더 설명하는 바와 같이 동시에 형성되고 채워진 후에 평탄화된다. 다른 대응하는 트렌치(도시 생략)들도 메모리 어레이 구조를 형성할 때에 에칭된다. 트렌치 영역(3659, 3659', 3659")을 형성한 후 이들 트렌치를 채워 절연 트렌치 영역을 형성하는 데에 이용될 수 있는 예시적인 방법의 단계에 대해서는 아래에서 더 설명한다.
아래에서 더 설명하는 바와 같이 형성되는 트렌치 영역(3659', 3659")의 위치를 획정하는 희생 영역(3658', 3658")은 상기 방법에서 반응성 이온 에칭(RIE)과 같은 공지의 방향성 선택 에칭 기법을 이용하여 트렌치(3659)를 형성하는 동안에, 희생적 비임계 마스킹층(도시 생략)에 의해 차단될 수 있다. 트렌치(3659)는 NV NT 다이오드 셀의 일측부를 획정하는 Y 방향에서 제1의 2개의 대향하는 수직 측벽을 형성한다. 대안적으로, 아래에서 더 설명하는 바와 같이 형성되는 트렌치 영역(3659)의 위치를 획정하는 희생 영역(3658)이 비임계 마스킹층을 필요로 하는 일 없이 희생 영역(3658', 3658")에 대해 선택적으로 에칭될 수 있다.
우선, 상기 방법은, 공지의 산업용 기법을 이용하여 도 36t에 도시한 바와 같이 희생 영역(3658)의 노출 영역(부분)을 방향성 선택 에칭(제거)한다.
이어서, 상기 방법은 공지의 산업용 기법을 이용하여 공형적 절연체(3650'")의 노출 영역(부분)을 선택적으로 에칭하여, 도 36u에 도시한 바와 같은 공형적 절연체(3650-1, 3650-2)를 형성한다.
그 다음, 상기 방법에서는 나노튜브 소자(3645")의 노출 영역을 선택적으로 에칭하여 도 36u에 도시한 바와 같은 나노튜브 소자(3645-1, 3645-2)를 형성한다. 나노튜브 소자의 에칭 방법에 대해서는 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택층(3630)의 노출 영역을 선택적으로 에칭하여, 컨택층 영역(3630', 3630")을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 N 폴리실리콘층(3625)의 노출 영역을 선택적으로 에칭하여, 영역(3625', 3625")을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하는 N+폴리실리콘층(3620)의 노출 영역을 선택적으로 에칭하여 영역(3620', 3620")을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도전체층(3610)의 노출 영역을 에칭하여 도전체 영역(3610', 3610")을 형성한다. 이러한 방향성 에칭은 평면 절연체(3603)의 표면에서 종료된다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36v에 도시한 바와 같이 예를 들면 TEOS와 같은 절연체로 트렌치(3659)를 채우고 평탄화하여 절연체(3660)를 형성한다.
그 후, 상기 방법에서는 절연체(3660) 위에 비임계 마스킹 영역(도시 생략)을 형성한다.
그 다음, 희생 영역(3658', 3658")이 도 36w에 도시한 바와 같이 선택적으로 에칭된다. 상기 방법에서는 희생 영역(3658', 3658")이 제거되고 절연체(3660)가 마스킹층(도시 생략)에 의해 보호되고 있는 상태에서 RIE와 같은 공지의 방향성 선택 에칭 기법을 이용하여 도 36x에 도시한 바와 같이 트렌치(3659', 3659")을 형성한다. 트렌치(3659', 3659")는 NV NT 다이오드 셀의 Y 방향으로 제2 수직(Z) 측벽을 형성한다.
트렌치(3659', 3659")를 형성하기 위해, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택(3640', 3640")의 노출 부분을 방향성 선택 에칭(제거)하여, 도 36x에 도시한 바와 같이 절연체층(3635', 3635")의 상면의 일부를 노출시키고 컨택 영역(3640-1, 364-2)을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여, 절연체 영역(3635', 3635")의 노출 부분을 선택적으로 에칭하여, 절연체 영역(3635-1, 3635-2)을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 컨택 영역(3630', 3630")의 노출 부분을 선택적으로 에칭하여 컨택 영역(3630-1, 3630-2)을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 N 폴리실리콘층(3625', 3625")의 노출 부분을 선택적으로 에칭하여, N 폴리실리콘 영역(3625-1, 3625-2)을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 N+폴리실리콘층(3620', 3620")의 노출 부분을 선택적으로 에칭하여, 도 36x에 도시한 바와 같이 N+폴리실리콘 영역(3620-1, 3620-2)을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도전체층(3610', 3610")의 노출 부분을 선택적으로 에칭하여, 워드라인(3610-1(WL0), 3610-2(WL1))을 형성한다. 이러한 방향성 에칭은 도 36x에 도시한 바와 같이 평면 절연체(3603)의 표면에서 종료된다.
그 다음, 상기 방법에서는 TEOS와 같은 절연체를 피착 및 평탄화하여, 도 36y에 도시한 바와 같이 절연체(3660', 3660")로 각각 트렌치 개구(3659', 3659")를 채운다.
이어서, 상기 방법에서는 희생 영역(3655-1, 3655-2)을 에칭(제거)한다.
그 후, 상기 방법에서는 도전체(3665')를 피착하고 평탄화하여 도 36z 및 도 36aa에 도시한 바와 같은 상부 컨택층(3665-1, 3665-2)를 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도전성층(3671)을 피착 및 평탄화하여, 도 36bb에 도시한 바와 같은 단면(3670)을 형성한다. 이 단면(3670)은 도 31a에 도시한 단면(3100)에 대응한다. 몇몇 실시예에서, 전술한 방법은, 제조 공정이 도 36a 대신에 도 36a1로 시작하는 경우, 도 31b에 도시한 단면(3100')에 대응하는 단면(도시 생략)을 형성한다. 또한, 몇몇 실시예에서, 전술한 방법은, 제조 공정이 도 36a2로 시작하는 경우, 도 31c에 도시한 단면(3100")에 대응하는 단면(도시 생략)을 형성한다.
제조 공정 중 이 시점에서, 제조된 도 36bb에 도시한 단면(3670)은, Y 방향으로 획정된 1F(여기서, F는 최소 피처 사이즈)의 NV NT 다이오드 셀 크기 및 대응하는 어레이 워드라인을 포함한다. 이어서, X 방향 크기를 획정하는 데에 이용되 는 셀 크기가 도 36bb에 도시한 단면(3670)에 대해 전술한 것과 유사한 방향성 트렌치 에칭 공정에 의해 형성된다. X 방향 크기를 획정하는 데에 이용되는 트렌치는 Y 방향 크기를 획정하는 데에 이용된 트렌치에 대략 직교한다. 본 실시예에서, X 방향에서의 셀 특징은 Y 방향 크기에 대해 전술한 자기정렬 기법을 필요로 하지 않는다. X 방향에서 구조의 단면은 도 36bb에 도시한 단면선 B-B'에 대해 나타낸다.
이어서, 상기 방법에서는 도 36cc에 도시한 바와 같이 비트라인 도전체층(3671)의 표면 상에 마스킹층(3673)과 같은 마스킹층을 피착 및 패터닝한다. 마스킹층(3673)은 평면 절연체(3603) 내의 정렬 마크에 대해 비임계적으로 정렬될 수 있다. 마스킹층(3673) 내의 개구(3674, 3674', 3674")는 방향성 트렌치 에칭 영역의 위치를 결정하며, 본 실시예의 경우, 트렌치는 워드라인(3610-1)(WL0)과 같은 워드라인에 대략 직교한다.
그 후, 상기 방법에서는 마스킹층(3673)의 개구(3674, 3674', 3674")에 각각 대응하는 트렌치(3675, 3675', 3675")를 형성한다. 트렌치(3675, 3675', 3675")은 도 36dd에 도시한 바와 같이 NV NT 다이오드 셀의 두 대향하는 측부를 획정하는 양쪽의 X 방향 수직 측벽을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36dd에 도시한 바와 같이 비트라인 도전성층(3671)의 노출 부분을 방향성 선택 에칭(제거)하여, 도 36dd에 도시한 바와 같이 비트라인(3671-1(BL0), 3671-2(BL1))을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36cc에 도시한 컨택 영역(3665-1, 3665-2)의 노출 부분을 선택적으로 에칭하여, 도 36dd에 도시한 바와 같은 컨택(3655-1', 3655-1")을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여, 도 36bb에 도시한 컨택 영역(3640-1, 3640-2), 나노튜브 소자(3645-1, 3645-2) 및 공형적 절연체(3650-1, 3650-2)의 노출 부분을 선택적으로 에칭하여, 도 36dd에 도시한 바와 같이 컨택(3640-1', 3640-1"), 공형적 절연체 영역(단면선 B-B'에 따른 도 36dd에는 도시되지 않음), 나노튜브 소자(3645-1', 3645-1")을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체(3635-1, 3635-2)의 노출 영역을 선택적으로 에칭하여, 도 36dd에 도시한 바와 같아 절연체 영역(3635-1', 3635-1")을 형성한다.
이어서, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36bb 및 도 36cc에 도시한 컨택 영역(3630-1, 3630-2)의 노출 부분을 선택적으로 에칭하여, (단면선 B-B'에 따른) 도 36dd에 도시한 컨택(3630-1', 3660-1")을 형성한다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36bb에 도시한 N 폴리실리콘 영역(3625-1, 3625-2)의 노출 부분을 선택적으로 에칭하여, (단면선 B-B'에 따른) 도 36dd에 도시한 N 폴리실리콘 영역(3625-1', 3625-1")을 형성한다.
그 다음, 상기 방법에서는 공지의 산업용 기법을 이용하여 도 36bb에 도시한 N+폴리실리콘 영역(3620-1, 3620-2)의 노출 부분을 선택적으로 에칭하여, (단면선 B-B'에 따른) 도 36dd에 도시한 N+폴리실리콘 영역(3620-1', 3620-1")을 형성한다. 이러한 방향성 에칭은 워드라인(3610-1)(WL0)의 표면에서 종료된다.
이어서, 상기 방법에서는 도 36ee에 도시한 바와 같이 공지의 산업용 기법을 이용하여 절연체(3676)를 피착한다. 이 절연체(3676)는 예를 들면 TEOS일 수 있다.
그 후, 상기 방법에서는 공지의 산업용 기법을 이용하여 절연체(3676)를 평탄화하여 절연체(3676')을 형성함으로써, 도 36ff에 도시한 단면(3670')을 형성한다. 도 36ff에 도시한 단면(3670')과 도 36bb에 도시한 단면(3670)은 동일한 실시예의 부동태화 NV NT 다이오드 수직 배향 셀에서의 2가지의 단면을 나타내고 있다. 도 36bb에 도시한 단면(3670)은 도 31a에 도시한 단면(3100)에 대응한다.
제조 공정 중 이 시점에서, 제조된 도 36bb 및 도 36ff에 각각 도시한 단면(3670, 3670')은, Y 방향으로 1F 및 X 방향으로 1F로 된 전체 NV NT 다이오드 셀 크기뿐만 아니라 대응하는 비트 및 워드 어레이 라인을 포함하는 비휘발성 나노튜브 소자 수직 배향 채널 길이(LSW-CH) 및 수평 배향 채널 폭(WSH-CH)이 획정되어 있다. 단면(3670)은 2개의 서로 인접한 수직 배향 애노드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드계 셀의 Y 방향 단면이고, 단면(3670')은 2개의 서로 인접한 수직 배향 애노드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드계 셀의 X 방향 단면이다. 단면(3670, 3670')은 대응하는 워드라인 및 비트라인 어레이를 포함한다. 비휘발성 나노튜브 다이오드는 단면(3670, 3670')에 도시한 각 셀에서 조향 및 저장 소자를 형성하며 1F×1F의 면적을 각각 차지한다. 인접한 셀들 간의 간격은 X 및 Y 방향 모두에서 셀의 주기성이 2F로 되도록 1F로 된다. 따라서, 하나의 비트 는 4F2의 면적을 차지한다. 예를 들면 65㎚의 기술 노드에서 셀 면적은 0.02㎛2미만이다.
애노드 대 NT 스위치 접속 및 캐소드 대 NT 스위치 접속을 갖는 NV NT 다이오드 디바이스 스택을 이용하는 비휘발성 메모리를 제조하는 방법
스택 메모리 어레이를 제조하는 방법의 몇몇 실시예가 도 32에 도시하고 전술한 방법(3200)에서 제시되어 있다. 먼저, 방법(3210)에서는 지원회로 및 상호접속부를 반도체 기판 상에 제조하고, 이어서 도 34 및 도 36에 대해 전술한 바와 같이 절연 및 평탄화한다.
다음, 도 33b에 도시한 하부 어레이(3310) 및 도 33b'에 도시한 대응하는 하부 어레이(3310')를 형성하도록 캐소드 온 나노튜브(cathode-on-nanotube) 제조 방법이 앞서 도 34에 대해 설명되어 있다.
다음으로, 공유 워드라인(3330) 및 대응하는 워드라인(3330')을 갖는 도 33b에 도시한 상부 어레이(3320) 및 대응하는 상부 어레이(3320')를 형성하도록 애노드 온 나노튜브(anode-on-nanotube) 제조 방법이 앞서 도 36에 대해 설명되어 있다. 유일한 차이점은 도 36에 나타낸 방법이 하부 어레이와 상부 어레이 사이에 공유 워드라인 와이어링이 공유되고 있는 상태로 하부 어레이(3310, 3310')의 평탄화 상면에 적용된다는 데에 있다.
향상된 성능 및 밀도를 위한 가변 구성의 나노튜브 소자를 갖는 수직 배향 비휘발성 나노튜브 스위치를 이용하는 비휘발성 3D 메모리
전술한 수직 배향 캐소드 대 NT 및 애노드 대 NT형의 비휘발성 나노튜브 다이오드계 3D 구조는 얇은 나노튜브 소자를 예시하고 있으며, 이 얇은 나노튜브 소자는 통상 10㎚(예를 들면 1㎚ 내지 5㎚)미만으로, 비휘발성 나노튜브 다이오드 셀의 경계의 수평 크기에 비해 얇다. 캐소드 대 나노튜브형 비휘발성 나노튜브 다이오드의 일례는 도 28a에 단면(2800), 도 34bb에 단면(3470)으로 도시되어 있다. 애노드 대 나노튜브형 비휘발성 나노튜브 다이오드의 일례는 도 31a에 도시한 단면(3100), 도 36bb에 도시한 단면(3670)으로 도시되어 있다. 비휘발성 나노튜브 다이오드의 데이터 저장 부분을 형성하는 비휘발성 나노튜브 스위치는 캐소드 온 NT 및 애노드 온 NT의 경우에 대해 동일하다. 따라서, 다양한 비휘발성 나노튜브 스위치 구조를 예시하는 아래에 더 설명하는 셀 구조는 비휘발성 다이오드 디바이스 구조의 선택(조향) 다이오드 부분을 개략적인 형태로 나타내고 있다.
도 6a, 도 6b, 도 7a 및 도 7b에서는 수평 및 수직 배향 나노튜브(나노섬유)레이어를 각각 도시하고 있는 데, 이들 층은 나노튜브(나노섬유)층 및 패터닝된 경우에는 나노튜브 소자를 형성하는 나노튜브의 네트워크로 이루어진다. 셀 크기가 예를 들면 약 150㎚에서 20㎚로 감소함에 따라, 나노튜브 단자(컨택)와 접촉하는 나노튜브의 개수는 동일한 나노튜브 밀도(단위 면적당 나노튜브 개수)의 경우에 감소한다. 나노튜브 대 소형 단자 접속의 감소된 개수를 보상하기 위해, 나노튜브 밀도(단위 면적당 나노튜브 개수)가 개별층의 피착을 최적화하고, 본 명세서에서 인용하고 있는 특허 문헌들에 보다 상세하게 개시되어 있는 바와 같은 스핀-온 및/또는 스프레이-온 나노튜브 피착 기법을 이용하여 다중 나노튜브층을 피착함으로써 증가될 수 있다. 그 결과, 셀 크기가 감소할 때에 나노튜브(나노섬유)층 및 패터닝 나노튜브 소자의 두께를 증가시킬 수 있게 된다. 나노튜브(나노섬유)층의 증대에 대해서는 도 38에 대해 아래에 더 설명한다.
아래에서 더 설명하는 구조적(기하학적) 세부 사항은 비휘발성 나노튜브 스위치를 위한 다양한 옵션을 예시한다. 다양한 두께의 비휘발성 나노튜브 스위치는 도 37, 도 39 및 도 40에 대해 아래에 더 설명하는 바와 같이 비휘발성 나노튜브 스위치 특성을 최적화하도록 분리 트렌치(isolation trench)에 의해 획정되는 셀 경계 내에서 다양한 두께의 나노튜브 소자를 이용하여 형성될 수 있다.
다양한 두께의 비휘발성 나노튜브 스위치는 또한 도 42a 내지 도 42h, 도 43a, 및 도 43b에 대해 아래에 더 설명하는 바와 같이 분리 트렌치에 의해 획정되는 셀 경계 외측의 분리 트렌치 영역 내에서 다양한 두께의 나노튜브 소자를 이용하여 형성될 수도 있다.
또한, 다양한 두께의 비휘발성 나노튜브 스위치는 도 44a 및 도 44b에 대해 아래에 더 설명하는 바와 같이 분리 트렌치에 의해 획정되는 셀 경계 내에와 분리 트렌치 영역 내에 모두 형성될 수 있다.
저장 밀도를 2배(2x)로 하는 것은 도 45 및 도 46에 대해 아래에 더 설명하는 바와 같이 하나의 선택(조향) 다이오드를 공유하는 2개의 비휘발성 나노튜브를 이용하여 3D 셀 당 2비트를 저장함으로써 도 33에 대해 전술한 바와 같이 어레이를 스택하지 않고 달성할 수 있다.
다양한 두께의 나노튜브 소자를 갖는 수직 배향 비휘발성 나노튜브 스위치를 이용한 비휘발성 3D 메모리
도 37에서는 미러 이미지(mirror image)로 된 2개의 셀, 즉 셀(1, 2)과, 이들 셀의 경계를 형성하는 분리 트렌치(A, B, C)를 포함하는 단면(3700)을 도시하고 있다. 셀(1, 2)은 수직 배향 비휘발성 나노튜브 다이오드이다. 선택(조향) 다이오드 부분은 도면 부호 3725에 의해 다이오드 D1-1 및 D1-2로 개략적으로 도시되어 있으며, 비휘발성 나노튜브 스위치 저장 소자는 미러 이미지의 단면으로 도시되어 있다. 비휘발성 나노튜브 스위치(3705)와 조합된 선택(조향) 다이오드 D1-1은 캐소드 온 NT 비휘발성 나노튜브 다이오드 셀을 형성하며, 비휘발성 나노튜브 소자(3705)와 조합된 선택(조향) 다이오드 D1-2는 애노드 온 NT 비휘발성 나노튜브 다이오드 셀을 형성한다. 셀(2) 내의 비휘발성 나노튜브 스위치(3705')는 셀(1)의 비휘발성 나노튜브 스위치(3705)의 미러 이미지이다. 단면(3700)은 셀(1) 및 비휘발성 나노튜브 스위치(3705)에 대해 주로 설명될 것이다.
도 37에 도시한 단면(3700)은 수직 측벽과 접촉하는 비교적 얇은 나노튜브 소자(3745)가 약 F/2(여기서, F는 해당 기술 노드의 최소 크기)의 거리 R에 위치하는 것으로 도시되어 있다. 도 37에 도시한 단면(3700)은, 선택(조향) 다이오드 D1-1이 채택되었다면 도 28에 도시한 단면(2800) 및 도 34bb에 도시한 단면(3470)에 대응하고, 선택(조향) 다이오드 D1-2가 채택되었다면, 도 31a에 도시한 단면(3100) 및 도 36bb에 도시한 단면(3670)에 대응한다. 두 경우 모두, 비휘발성 나노튜브 소자(3705)는 동일하다.
다이오드 D1-1을 이용하여 형성된 셀(1)의 경우, 단면(3700)에 도시한 어레 이 라인(3710)은 도 28a에 도시한 단면(2800) 내에 도시된 어레이 비트라인(2810-1)에 대응하며, 도 37에 개략적으로 도시한 다이오드 D1-1은 도 28a의 접합(2818-1) 및 이에 해당하는 구조를 갖는 쇼트키 다이오드에 대응한다. 그러나, 다이오드 D1-1은 또한 도 28b에 도시한 접합(2819-1) 및 이에 해당하는 구조를 갖는 PN 다이오드에 대응할 수 있다. 도 37에 도시한 저레벨 컨택(3730)은 도 28a에 도시한 저레벨 컨택(2830-1)에 대응하며, 절연체(3735)는 나노튜브 소자 채널 길이(LSW-CH)를 획정하는 데에 이용된 절연체(2835-1)에 대응하고, 측벽 컨택(3740)은 측벽 컨택(2840-1)에 대응하며, 나노튜브 소자(3745)는 나노튜브 소자(2845-1)에 대응하고, 고레벨 컨택(3765)은 고레벨 컨택(2865-1)에 대응하며, 절연체(3750)는 절연체(2850-1)에 대응하며, 그리고 어레이 라인(3771)은 어레이 워드라인(2871)에 대응한다.
다이오드 D1-2를 이용하여 형성된 셀(1)의 경우, 단면(3700)에 도시한 어레이 라인(3710)은 도 31a에 도시한 단면(3100) 내에 도시된 어레이 워드라인(3110-1)에 대응하며, 도 37에 개략적으로 도시한 다이오드 D1-2는 도 31a의 접합(3118-1) 및 이에 해당하는 구조를 갖는 쇼트키 다이오드에 대응한다. 그러나, 다이오드 D1-2는 도 31b에 도시한 접합(3128-1) 및 이에 해당하는 구조를 갖는 PN 다이오드에 대응할 수 있다. 또한, 다이오드 D1-2는 도 31c에 도시한 접합(3147-1) 및 이에 해당하는 구조를 갖는 쇼트키 및 PN 다이오드 조합에 대응할 수 있다. 도 37에 도시한 저레벨 컨택(3730)은 도 31a에 도시한 저레벨 컨택(3130-1)에 대응하며, 절 연체(3735)는 나노튜브 소자 채널 길이(LSW-CH)를 획정하는 데에 이용된 절연체(3135-1)에 대응하고, 측벽 컨택(3740)은 측벽 컨택(3140-1)에 대응하며, 나노튜브 소자(3745)는 나노튜브 소자(3145-1)에 대응하고, 고레벨 컨택(3765)은 고레벨 컨택(3165-1)에 대응하며, 절연체(3750)는 절연체(3150-1)에 대응하며, 그리고 어레이 라인(3771)은 어레이 비트라인(3171)에 대응한다.
비교적 얇은 나노튜브(나노섬유)층 및 대응하는 나노튜브 소자를 형성하는 나노튜브의 네트워크는 통상 나노튜브의 밀도가 평방 마이크로미터(㎛2)당 약 나노튜브 500개이다. 나노튜브층 및 대응하는 나노튜브 소자는 통상 공극(void), 즉 나노튜브들 사이의 영역을 포함한다. 이러한 공극 면적은 예를 들면 0.0192㎛2를 초과하게 비교적 크거나, 예를 들면 0.0192㎛2 미만으로 비교적 작을 수 있다. 셀 크기가 감소함에 따라, 나노튜브 밀도가 증가되고 그 만큼 공극 면적이 감소하며, 나노튜브층 및 대응하는 나노튜브 소자의 두께가 증가한다. 도 6a, 도 6b, 도 7a 및 도 7b에서는 스핀-온 기법에 의해 비교적 큰 공극 면적을 갖고 ㎛2당 500개 이하의 나노튜브 밀도로 기판 상에 도포되어 있는 비교적 얇은 나노튜브 소자(630) 및 비교적 얇은 나노튜브층(700)을 각각 도시하고 있다. 도 38에서는 비교적 작은 공극 면적을 갖고 스프레이-온 기법에 의해 기판 상에 형성된 나노튜브층(3800)을 도시하고 있다. 예를 들면, 나노튜브 소자(3800)는 0.0192㎛2보다 큰 공극을 갖고 있 지 않다. 또한, 나노튜브 소자(3800)는 면적이 0.0096 내지 0.0192㎛2인 공극을 갖고 있지 않으며; 면적이 0.0048 내지 0.0096㎛2인 공극을 갖고 있지 않으며; 면적이 0.0024 내지 0.0048㎛2인 공극(3810)이 비교적 적은 수로 존재하며, 면적이 0.0024㎛2미만인 공극(3820)과 같은 공극이 대부분이다.
예를 들면 F가 약 45㎚인 기술 노드(세대)에서 나노튜브 소자 두께가 약 10㎚인 경우, 수직 측벽의 거리 R은 도 37에 도시한 단면(3700)에서 비휘발성 나노튜브 스위치(3705)의 나노튜브 소자(3745)로 나타낸 바와 같이 약 F/2 또는 약 22㎚일 수 있다. 이 경우, 측벽 컨택(3740)은 약 22㎚이고, 절연체(3750)는 약 13㎚일 수 있다. 측벽 컨택(3740)에 대한 고레벨 컨택(3765)의 영역은 약 22㎚이다. 나노튜브 소자(3745)에 대한 저레벨 컨택(3730)의 영역은 22㎚이다.
도 39에서는 나노튜브 소자(3745')의 두께가 도 37에 도시한 나노튜브 소자(3745)의 두께보다 상당히 크게 되어 있는 비휘발성 나노튜브 스위치(3905)를 포함하는 단면(3900)을 도시하고 있다. 비휘발성 나노튜브 스위치 구조(3705, 3905)는 도 34 및 도 36에 대해 전술한 바와 같은 자기정렬 제조 방법을 이용하여 제조된다. 예를 들면 F가 약 32㎚인 기술 노드(세대)에서 나노튜브 소자 두께가 약 15㎚인 경우, 수직 측벽의 거리 R은 도 39에 도시한 단면(3900)에서 비휘발성 나노튜브 스위치(3905)의 나노튜브 소자(3745')로 나타낸 바와 같이 약 F/3 또는 약 10㎚일 수 있다. 이 경우, 측벽 컨택(3740')은 약 10㎚이고, 절연체(3750')는 약 7㎚ 일 수 있다. 측벽 컨택(3740')에 대한 고레벨 컨택(3765')의 영역은 약 10㎚이다. 나노튜브 소자(3745')에 대한 저레벨 컨택(3730')의 영역은 22㎚이다.
도 40에서는 나노튜브 소자(4050)의 두께가 셀 크기(F)와 동일하게 되어 있는 나노튜브 스위치(4005)를 포함하는 단면(4000)을 도시하고 있다. 본 실시예에서, 나노튜브 소자(4000)는 스프레이-온 제조 기법에 의해 피착될 수 있다. 예를 들면 F가 약 22㎚인 기술 노드(세대)에서 나노튜브 소자 두께가 약 22㎚인 경우, 나노튜브 영역이 이용 가능한 셀 영역을 채우게 된다. 수직 측벽은 제거되며, 저레벨 컨택(4030) 및 고레벨 컨택(4065)이 나노튜브(4050)에 대한 2개의 단자(컨택) 영역을 형성한다.
트렌치 절연 영역 내에 나노튜브 소자를 갖는 수직 배향된 비휘발성 나노튜브 스위치를 이용하는 비휘발성 3D 메모리
전술한 도 37, 39 및 40은 기술 노드(세대)가 최소의 크기 F를 감소시키고 나노튜브 소자가 빈 영역을 감소시키도록 두께를 증가시킬 때에, 몇몇 실시예에서 나노튜브 소자는 궁극적으로 절연 트렌치가 형성된 셀 영역 내에 유효한 영역을 채우고, 이에 따라 나노튜브 소자 두께의 추가적인 증가를 방지한다. 또한 추가로 후술하는 바와 같이 절연 트렌치 영역 내에 나노튜브 소자를 형성함으로써 나노튜브 소자의 전체 두께를 계속 증가시키는 것이 가능하다. 이와 달리, 나노튜브 소자는 추가로 후술하는 바와 같이 셀 경계 내가 아니라 절연 트렌치 영역의 외측에 전체적으로 배치될 수 있다.
도 41a 내지 41b는 공동 발명자인 Bertin에게 허여된 미국 특허 제5,096,849 호(이 공보의 전체 내용은 참조로서 본 명세서에 합체됨)에 설명된 바와 같이 오목형(트렌치) 구조의 수직 측벽 내에 그리고 측벽 상에 제어된 크기의 수직 측벽 요소를 선택적으로 형성하는 공정의 도면이다. 미국 특허 제5,096,849호에 설명된 공정은 제거될 수지 물질로 트렌치를 채우는 단계와, 또는 별법으로서 예컨대 트렌치 영역에 잔류하는 절연체로 트렌치를 채우는 단계를 포함한다. 이어서, RIE를 사용하여 상단 기준면으로부터 측정된 제어된 깊이(d1)까지 레지스트 또는 절연체를 정확하게 제거한다. 다음에, 제어된 두께의 물질 등각층이 배치된다. 이어서, RIE를 사용하여 트렌치의 수직 측벽 상의 등각층을 남겨두고 수평면 상의 등각층을 제거한다. 다음에, 제2 레지스트 또는 절연체가 남아 있는 트렌치 개구를 채운다. 이어서, RIE를 사용하여 d2의 제어된 깊이까지 측벽 필름 및 레지스트 또는 절연체를 정확하게 제거한다. 공정의 이 지점에서 수직 크기(d1-d2)와 제어된 두께의 수직 측벽 요소가 형성된다. 트렌치가 레지스트로 채워지면, 레지스트는 제거될 수 있다. 트렌치가 절연체 물질로 채워지면, 절연체 물질은 트렌치 내에 잔류할 수 있다. 이어서, 트렌치는 절연체로 채워지고 평탄화된다.
도 41a는 외벽(4110)을 갖는 트렌치의 도면을 도시한다. 트렌치의 하부는 절연체(4115; 예컨대, SiO2)로 채워지고, 그 상단면은 트렌치 표면으로부터 제어된 깊이(d1)에 있다. 등각층이 배치되고, RIE는 부분적으로 완성된 수직 요소(4120, 4120')를 남겨두고 수평면 상의 등각층 물질을 제거한다. 레지스트 또는 절연체(4130)는 레지스트 또는 절연체(4115)의 상단면 위의 트렌치 영역을 채운다.
도 41b는 RIE를 이용하여 레지스트 또는 절연체 물질(4130), 이어서 수직 측벽 요소(4120, 4120')를 제어된 깊이(d2)가지 제거하여 충전된 영역(4130')과 수직 측벽 요소(4145, 4145')를 형성한 후에 도 41a의 도면을 도시한다. 수직 측벽 요소(4145, 4145')는 수직 크기(d1-d2)와, 등각층 물질의 두께에 의해 형성되는 제어된 기지의 두께로 이루어진다. 레지스트 또는 절연체(4130')는 제거되거나 적소에 남겨질 수 있다. 이어서, 트렌치 개구가 절연 물질로 채워지고 평탄화될 수 있다.
도 42a 내지 42h는 도 41에 도시된 미국 특허 제5,096,849호의 요소를 도 28a 내지 28c, 31a 내지 31c, 33a 내지 33d, 34a 내지 34ff, 36a 내지 36ff, 37, 39 및 40에 대해 전술한 절연 트렌치 내에 나노튜브 소자를 형성하는 데에 적합하게 하도록 사용되는 제조 방법을 도시한다.
도 42a는 예컨대 하부 컨택(4210, 4210')과, 상부 컨택(4220, 4220')과, 각 상부 컨택과 하부 컨택 사이의 절연체(4215, 4215')로 이루어진 수직면을 형성하는 측벽 영역에 RIE를 사용하는 선택적 제어식 에칭 등의 방법을 이용하여 절연 트렌치에 형성되는 개구(4205)를 도시하고, 여기서 절연체(4215, 4215')의 두께는 아래의 도 42d에서 더 도시된 바와 같이 나노튜브 소자의 채널 길이(LSW-CH)를 형성한다.
먼저, 방법은 도 42b에 도시된 바와 같이 절연체(4225; 예컨대 TEOS)로 트렌치 개구(4205)를 채운다.
이어서, 방법은 도 42c에 도시된 바와 같이 선택적 및 제어식 RIE 에칭을 이 용하여 기준면으로부터 깊이(D1)까지 절연체(4225)를 선택적으로 에칭한다.
다음에, 방법은 합체된 특허 참조 자료에 보다 상세히 설명된 방법을 이용하여 등각 나노튜브층(4235)을 피착한다. 공정의 이 지점에서, 도 42d에 도시된 바와 같이 채널 길이(LSW-CH)가 형성된다.
이어서, 방법은 도 42d에 도시된 바와 같이 보호 등각 절연층(4240)을 피착시킨다. 등각 절연체(4240)는 두께가 예컨대 5 내지 50 nm일 수 있고, CMOS 산업 또는 패키징 산업에서 공지된 임의의 적절한 절연체 물질, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(포스포실리케이트 유리), 포토레지스트, PVDF(polyvinylidene fluoride), 스퍼터링된 유리, 에폭시 유리, 및 다른 유전체 물질와, 예컨대 미국 특허 출원 제11/280,786호에 설명된 바와 같이 Al2O3층이 피복된 PVDF 등의 유전체 물질의 조합 등으로 형성될 수 있다. 절연체(4240)는 RIE 에칭으로부터 나노튜브 소자를 확실하게 보호하기에 충분한 두께로 피착된다.
이어서, 방법은 RIE를 이용하여 등각 절연체(4240)와 나노튜브층(4235)을 직접 에칭하고 도 42e에 도시된 바와 같이 부분적으로 완성된 수직 요소(4240', 4240", 4235', 4235")를 남겨두고 트렌치 개구(4241)의 바닥에서 상단 수평면과 바닥 수평면 상의 등각층 물질을 제거한다.
다음에, 방법은 도 42f에 도시된 바와 같이, 예컨대 TEOS 등의 절연체(4242)로 트렌치 개구(4241)를 채운다.
이어서, 방법은 도 42g에 도시된 바와 같이 절연체(4242), 등각 절연 체(4240', 4240") 및 나노튜브 소자(4235', 4235")를 선택적 및 제어식 RIE 에칭을 이용하여 기준면으로부터 깊이(D2)까지 선택적으로 에칭한다. 공정의 이 지점에서, 절연체(4242')가 형성되고, 나노튜브 소자(4245, 4245')가 형성되며, 등각 절연체(4250, 4250')가 형성되고, 트렌치 개구(4255)가 남게된다.
이어서, 방법은 TEOS 등의 절연체로 트렌치 개구(4255)를 채우고 방법은 저련체(4260)를 형성하도록 평탄화시킨다. 공정의 이 지점에서, 나노튜브 채널 소자(4270, 4270')를 비롯하여 단면(4275)이 형성된다. 나노튜브 채널 소자(4270)는 나노튜브 소자(4245)와 등각 절연체(4250)를 포함하고, 나노튜브 채널 소자(4270')는 나노튜브 소자(4245')와 등각 절연체(4250')를 포함한다. 나노튜브 채널 소자(4270, 4270')는 상부 컨택과 하부 컨택의 수직 측벽의 일부와 접촉하고, 또한 LSW-CH를 형성하는 절연층과 접촉한다. 예컨대, 나노튜브 채널 소자(4270)는 상부 컨택(4220), 하부 컨택(4210) 및 절연체(4215)와 접촉하고, 나노튜브 채널 소자(4270')는 상부 컨택(4220'), 하부 컨택(4210') 및 절연체(4215')와 접촉한다.
나노튜브 채널 소자(4270, 4270')는 도 37에 도시된 나노튜브 소자(3745) 및 도 39에 도시된 나노튜브 소자(3745') 대신에 사용되어 도 43a, 43b 및 43c에 도시된 바와 같이 새로운 비휘발성 나노튜브 스위치 구조를 형성할 수 있다. 새로운 셀 구조는 캐소드 온 NT 또는 애노드 온 NT 타입의 셀일 수 있다. 도 43a, 43b 및 43c는 전술한 도 28a 및 도 34a 내지 34ff와의 비교를 쉽게 하기 위해 캐소드 온 NT 타입의 셀에 대해 도시되어 있다.
도 43a는 셀 1의 영역의 측벽에 배치된 비휘발성 채널 소자(4370-1)와 셀 2의 영역에 배치된 비휘발성 채널 소자(4370-2)에 의해 도시된 바와 같이 절연 트렌치 B 내에 비휘발성 나노튜브 채널 소자 저장 장치가 배치되는 단면(4300)을 도시하고 있는데, 상기 비휘발성 채널 소자들은 각각 도 42h의 단면(4275)에 의해 도시된 비휘발성 채널 소자(4270, 4270')에 대응한다. 도 43a에 도시된 단면(4300)은 예컨대 두께가 10 nm 미만일 수 있는 비교적 얇은 나노튜브 소자(4345-1, 4345-2)를 도시한다. 나노튜브 채널 소자(4370-1)의 나노튜브 소자(4345-1)는 셀 1의 하부 컨택(4330-1)과 상부 컨택(4365-1)에 대한 측벽 컨택을 포함한다. 나노튜브 채널 소자(4370-1)의 나노튜브 소자(4345-1)와 모두 접촉하는 하부 컨택(4330-1)및 상부 컨택(4365-1)에 의해 비휘발성 나노튜브 스위치(4305-1)가 형성된다. 나노튜브 채널 소자(4370-2)의 나노튜브 소자(4345-2)는 셀 2의 하부 컨택(4330-2)과 상부 컨택(4365-2)에 대한 측벽 컨택을 포함한다. 비휘발성 나노튜브 스위치(4305-2)는 나노튜브 채널 소자(4370-2)의 나노튜브 소자(4345-2)와 모두 접촉하는 하부 컨택(4330-2) 및 상부 컨택(4365-2)에 의해 형성된다. 셀 1과 셀 2는 X 방향에서 최소 크기 F보다 크지만, 전체 셀의 주기성은 2F로 유지되고 배열 밀도는 변하지 않고 유지된다.
도 43b는 셀 1'의 영역의 측벽에 배치된 비휘발성 채널 소자(4370-1')와 셀 2'의 영역에 배치된 비휘발성 채널 소자(4370-2')에 의해 도시된 바와 같이 절연 트렌치 B' 내에 비휘발성 나노튜브 채널 소자 저장 장치가 배치되는 단면(4300')을 도시하고 있는데, 상기 비휘발성 채널 소자들은 각각 도 42h의 단면(4275)에 의해 도시된 비휘발성 채널 소자(4270, 4270')에 대응한다. 도 43b에 도시된 단면(4300')은 예컨대 두께가 15 nm일 수 있는 비교적 두꺼운 나노튜브 소자(4345-1', 4345-2')를 도시한다. 나노튜브 채널 소자(4370-1')의 나노튜브 소자(4345-1')는 셀 1'의 하부 컨택(4330-1')과 상부 컨택(4365-1')에 대한 측벽 컨택을 포함한다. 나노튜브 채널 소자(4370-1')의 나노튜브 소자(4345-1')와 모두 접촉하는 하부 컨택(4330-1')및 상부 컨택(4365-1')에 의해 비휘발성 나노튜브 스위치(4305-1')가 형성된다. 나노튜브 채널 소자(4370-2')의 나노튜브 소자(4345-2')는 셀 2'의 하부 컨택(4330-2')과 상부 컨택(4365-2')에 대한 측벽 컨택을 포함한다. 비휘발성 나노튜브 스위치(4305-2')는 나노튜브 채널 소자(4370-2')의 나노튜브 소자(4345-2')와 모두 접촉하는 하부 컨택(4330-2') 및 상부 컨택(4365-2')에 의해 형성된다. 셀 1'과 셀 2'는 X 방향에서 최소 크기 F보다 크지만, 전체 셀의 주기성은 2F로 유지되고 배열 밀도는 변하지 않고 유지된다.
도 43c는 셀 1"의 영역의 측벽에 배치된 비휘발성 채널 소자(4370-1' 및 4370-3)와 셀 2"의 영역에 배치된 비휘발성 채널 소자(4370-2" 및 4370-4)에 의해 도시된 바와 같이 절연 트렌치 A", 트렌치 B" 및 트렌치 C" 내에 비휘발성 나노튜브 채널 소자 저장 장치가 배치되는 단면(4300")을 도시하고 있다. 도 43c에 도시된 단면(4300")은 예컨대 두께가 15 nm일 수 있는 비교적 두꺼운 나노튜브 소자(4345-1:, 4345-2", 4345-3, 4345-4)를 도시한다. 나노튜브 채널 소자(4370-1", 4370-3)의 나노튜브 소자(4345-1)는 셀 1"의 하부 컨택(4330-1")과 상부 컨택(4365-1")에 대한 측벽 컨택을 포함한다. 나노튜브 채널 소자(4370-1")의 나노 튜브 소자(4345-1" 및 4345-3)와 모두 접촉하는 하부 컨택(4330-1") 및 상부 컨택(4365-1")에 의해 예컨대 30 nm의 효과적인 채널 소자의 두께를 위해 비휘발성 나노튜브 스위치(4305-1")가 형성된다. 나노튜브 채널 소자(4370-2", 4370-4)의 나노튜브 소자는 셀 2"의 하부 컨택(4330-2")과 상부 컨택(4365-2")에 대한 측벽 컨택을 포함한다. 비휘발성 나노튜브 스위치(4305-2")는 나노튜브 채널 소자(4370-2")의 나노튜브 소자(4345-2", 4345-4)와 모두 접촉하는 하부 컨택(4330-2") 및 상부 컨택(4365-2")에 의해 형성된다. 셀 1"과 셀 2"는 X 방향에서 최소 크기 F보다 크지만, 전체 셀의 주기성은 2F로 유지되고 배열 밀도는 변하지 않고 유지된다. 셀들이 예컨대 22 nm 그리고 심지어는 그 미만으로 훨씬 작아지기 때문에, 컨택들 사이의 나노튜브 소자의 개수가 작아지고 저항이 올라간다. 달성될 수 있는 층 당 나노튜브 밀도에 대한 제한이 존재한다. 따라서, 보다 많은 나노튜브층을 병렬로 놓음으로써 나노튜브의 개수를 (가능하면) 거의 동일하게 유지하도록 나노튜브의 층을 추가하는 방법을 구하는 것이 유용할 수 있다. 바꿔 말하면, 나노튜브 소자는 반도체 스케일링을 유지하도록 크기가 정해질 수 있다.
조향 (선택) 다이오드 위에 그리고 트렌치 절연 영역 내에 스택화된 나노튜브 소자를 갖는 수직 배향된 비휘발성 나노튜브 스위치를 이용하는 비휘발성 3D 메모리
비휘살성 나노튜브 스위치에 포함된 나노튜브 소자는 도 37 및 39에 관하여 전술한, 또한 도 28a-28c 및 31a-31c에 도시된 구조와 도 34a-34ff 및 36a-36ff에 관하여 설명한 제조 방법과 관련하여 전술한 절연 트렌치에 의해 규정되는 셀 경계 내에 통합될 수 있다. 또한, 비휘발성 나노튜브 스위치에 포함된 나노튜브 소자는 또한 도 43a-43c에 관하여 그리고 도 42a-42h에 관하여 설명한 제조 방법과 관련하여 설명한 외측 셀 경계와 절연 트렌치 영역 내에 통합될 수 있다. 그러나, 나노튜브 소자를 셀 경계 내에 조합하고 셀 경계 외측의 절연 트렌치 내에 다른 나노튜브 소자를 조합하여 양자의 타입의 나노튜브 구성을 포함하는 비휘발성 나노튜브 스위치를 형성하는 것이 가능하다. 셀이 예컨대 22 nm 그리고 심지어는 그 미만으로 훨씬 작아지기 때문에, 컨택들 사이의 나노튜브 소자의 개수가 작아지고 저항이 올라간다. 달성될 수 있는 층 당 나노튜브 밀도에 대한 제한이 존재한다. 따라서, 보다 많은 나노튜브층을 병렬로 놓음으로써 나노튜브의 개수를 (가능하면) 거의 동일하게 유지하도록 나노튜브의 층을 추가하는 방법을 구하는 것이 유용할 수 있다. 바꿔 말하면, 나노튜브 소자는 반도체 스케일링을 유지하도록 크기가 정해질 수 있다.
도 44a는 비휘발성 나노튜브 스위치(4405 및 4405')를 갖는 셀 1과 경면상 셀 2를 도시한다. 셀 2는 셀 1의 경면상이기 때문에, 셀 1만을 상세히 설명한다. 비휘발성 나노튜브 스위치(4405)는 도 39에 도시된 비휘발성 나노튜브 스위치(3905)에 대응하는 비휘발성 나노튜브 스위치(4468)와 도 43c에 도시된 나노튜브 채널 소자(4370-3)에 대응하는 나노튜브 채널 소자(4470)를 조합함으로써 형성된다. 비휘발성 나노튜브 스위치(4405)는 먼저 도 34a-34ff에 관하여 전술한 제조 방법을 이용하여 비휘발성 나노튜브 스위치(4468)를 형성함으로써 형성될 수 있다. 다음에, 도 42a-42h에 관하여 전술한 제조 방법을 이용하여 나노튜브 채널 소 자(4470)가 형성된다. 나노튜브 채널 소자(4470)의 나노튜브 소자(4445)는 나노튜브 소자(4445')와 하부 컨택(4430)을 공유하고, 나노튜브 소자(4445')와 측벽 컨택(4440) 및 상부 컨택(4465)을 공유한다. 나노튜브 소자(4445, 4445') 양자는 예컨대 5 nm보다 작고 250 nm보다 큰 범위의 대략 동일한 채널 길이(LSW-CH)를 갖는다. 나노튜브 소자(4445, 4445')의 두께 값은 상이한 값일 수 있다. 이 실시예에서, 최소 크기 F는 32 nm으로 예상되고 각 나노튜브 소자의 두께는 조합된 나노튜브 소자(4445, 4445')의 30 nm의 유효 두께를 위해 15 nm일 수 있다. 조합된 나노튜브 소자(4445, 4445')의 유효 두께 30 nm은 32 nm의 셀 크기 F와 대략 동일한데, 그 이유는 나노튜브 소자가 절연 트렌치 영역 내에서 셀 경계 내측과 셀 경계 외측 모두에 사용되기 때문이다. 이 실시예는 캐소드 온 NT 타입의 셀을 도시하고 있지만, 애노드 온 NT 타입의 셀도 또한 형성될 수 있다.
비휘발성 나노튜브 스위치에 포함된 나노튜브 소자는 도 40과 관련하여 전술한 절연 트렌치에 의해 규정되는 셀 경계 내에 통합될 수 있다. 또한, 비휘발성 나노튜브 스위치에 포함된 나노튜브 소자는 또한 도 43a-43c와 관련하여 그리고 도 42a-42h와 관련하여 설명한 제조 방법에 대해 전술한 바와 같이 절연 트렌치 영역 및 외측 셀 경계 내에 통합될 수 있다. 그러나, 나노튜브 소자를 셀 경계 내에 그리고 셀 경계 외측의 절연 트렌치 내에 다른 나노튜브 소자를 조합하여 양자 타입의 나노튜브 구성을 포함하는 비휘발성 나노튜브 스위치를 형성할 수 있다.
도 44b는 비휘발성 나노튜브 스위치(4405' 및 4405")를 갖는 셀 1과 셀 2를 도시한다. 셀 2는 셀 1과 동일하기 때문에, 셀 1만을 상세히 설명한다. 비휘발성 나노튜브 스위치(4405")는 도 40에 도시된 비휘발성 나노튜브 스위치(4050)에 대응하는 비휘발성 나노튜브 스위치(4469)와 도 43c에 도시된 나노튜브 채널 소자(4370-3, 4370-1")에 대응하는 나노튜브 채널 소자(4470-1, 4470-2)를 조합함으로써 형성된다. 비휘발성 나노튜브 스위치(4405")는 먼저 도 40과 유사한 제조 방법을 이용하여 비휘발성 나노튜브 스위치(4469)를 형성함으로써 형성될 수 있다. 다음에, 도 42에 관하여 전술한 제조 방법을 이용하여 나노튜브 채널 소자(4470-1, 4470-2)가 형성된다. 나노튜브 채널 소자(4470-1)의 나노튜브 소자(4445-1)와 나노튜브 채널 소자(4470-2)의 나노튜브 소자(4445-2)는 나노튜브 소자(4445-3)와 하부 컨택(4430)을 공유하고, 나노튜브 소자(4445-3)와 상부 컨택(4465)을 공유한다. 나노튜브 소자(4445-1, 4445-2, 4445-3)는 예컨대 5 nm보다 작고 150 nm보다 큰 범위의 대략 동일한 채널 길이(LSW-CH)를 갖는다. 나노튜브 소자(4445-1, 4445-2, 4445-3)의 두께 값은 상이한 값일 수 있다. 이 실시예에서, 최소 크기 F는 22 nm으로 예상되고 나노튜브 소자(4445-1, 4445-2)의 두께는 각각 6 nm일 수 있고, 나노튜브 소자(4445-3)의 두께는 조합된 나노튜브 소자(4445-1, 4445-2, 4445-3)의 30 nm의 조합된 유효 두께를 위해 22 nm일 수 있다. 조합된 나노튜브 소자(4445-1, 4445-2, 4445-3)의 유효 두께 34 nm은 22 nm의 셀 크기 F보다 대략 50% 큰데, 그 이유는 나노튜브 소자가 절연 트렌치 영역 내에서 셀 경계 내측과 셀 경계 외측 모두에 사용되기 때문이다. 이 실시예는 캐소드 온 NT 타입의 셀을 도시하고 있지 만, 애노드 온 NT 타입의 셀도 또한 형성될 수 있다. 셀들이 예컨대 22 nm 그리고 심지어는 그 미만으로 훨씬 작아지기 때문에, 컨택들 사이의 나노튜브 소자의 개수가 작아지고 저항이 올라간다. 달성될 수 있는 층 당 나노튜브 밀도에 대한 제한이 존재한다. 따라서, 보다 많은 나노튜브층을 병렬로 놓음으로써 나노튜브의 개수를 (가능하면) 거의 동일하게 유지하도록 나노튜브의 층을 추가하는 방법을 구하는 것이 유용할 수 있다. 바꿔 말하면, 나노튜브 소자는 반도체 스케일링을 유지하도록 크기가 정해질 수 있다.
단일의 조향 (선택) 다이오드를 공유하는 2개의 수직 배향된 비휘발성 나노튜브 스위치를 이용하여 셀당 2 비트를 저장하는 비휘발성 3D 메모리
도 33a-33d는 비트 밀도를 2배로 하도록 2개의 스택화된 메모리 어레이(하나는 캐소드 온 NT 타입의 어레이이고 다른 하나는 애노드 온 NT 타입의 어레이)를 도시하고 있다. 스택에서 각 셀은 하나의 선택(조향) 다이오드와 하나의 비휘발성 나노튜브 스위치를 갖는다. 도 43c와 44a-44b에 관하여 전술한 셀은 병렬로 접속된 셀당 2개의 나노튜브 소자를 사용하여 나노튜브 소자의 유효 두께를 증가시킨다. 그러나, 셀당 2개의 나노튜브 소자의 경우에, 도 33a-33d에 관하여 전술한 바와 같이 2개의 어레이를 반드시 스택화하는 일 없이 하나의 선택(조향) 다이오드를 공유하는 2개의 나노튜브 소자의 동일한 셀 내에 2개의 데이터 상태(비트)를 저장함으로써 비트 밀도를 2배로 하는 것이 가능하다.
도 45에 도시된 메모리 어레이 단면(4500)은 동일한 비휘발성 나노튜브 스위치를 갖는 셀 1과 셀 2를 도시하고 있다. 셀 1과 셀 2는 동일하기 때문에, 셀 1만 을 상세히 설명한다. 도 45는 2 비트를 저장하는 셀 1을 도시하고 있다. 하나의 선택(조향) 다이오드(4525)는 워드라인(WLO) 및 하부 컨택(4530)과 접속된다. 셀 1은 선택(조향) 다이오드(4525)를 함께 공유하는 2개의 비휘발성 나노튜브 스위치(4505-1, 4505-2)를 포함한다.
나노튜브 채널 소자(4570-1)는 트렌치 A 내에 형성되고 도 43c에 도시된 나노튜브 채널 소자(4370-3)와 유사하다. 나노튜브 소자(4545-1)는 공유된 하부 컨택(4530) 및 상부 컨택(4565-1)과 접촉한다. 상부 컨택(4565-1)은 비트라인(BLO-A)과 접촉한다. 나노튜브 소자(4545-1)는 그 저항 상태를 통해 정보를 저장할 수 있다.
나노튜브 채널 소자(4570-2)는 트렌치 B 내에 형성된다. 나노튜브 소자(4545-2)는 공유된 하부 컨택(4530) 및 상부 컨택(4565-1)과 접촉한다. 상부 컨택(4565-2)은 비트라인(BLO-B)과 접촉하는 비아(4567)와 접촉한다. 나노튜브 소자(4545-2)는 또한 그 저항 상태를 통해 정보를 저장할 수 있다.
셀 1은 예컨대 1 비트를 저장하는 비휘발성 나노튜브 스위치(4505-1)와, 예컨대 1 비트를 또한 저장하는 비휘발성 나노튜브 스위치(4505-2)를 포함함으로써, 예컨대 2 비트를 저장한다. 도 45에 도시된 단면(4500)은 셀당 2 비트를, 즉 비휘발성 나노튜브 스위치(4505-1)에 1 비트를 그리고 비휘발성 나노튜브 스위치(4505-2)에 다른 1 비트를 저장하는 3D 메모리 어레이를 도시하고 있다. 도 45에 도시된 메모리 어레이 단면(4500)은 2개의 별개의 어레이를 스택화할 필요없이 도 33a-33c에 도시된 스택화된 어레이와 동일한 밀도를 갖는다. 이 실시예는 애노드 온 NT 타입의 셀을 도시하고 있지만, 대신에 캐소드 온 NT 타입의 셀도 또한 이용될 수 있다.
도 45는 도 36a-36ff에 관하여 전술한 바와 같이 최저 절연체 및 도전체 영역을 형성하도록 자기정렬된 스페이서 기법, 희생 형태 및 충전과 평탄화 기법을 이용하여 최저 상부 컨택(4565-1, 4565-2)과 접촉 비아(4567)가 형성되는 도 43c의 수정 버전을 도시하고 있다. 보다 구체적으로, 자기정렬된 스페이서 기법은 도 36e와 36f에 관하여 전술되어 있고, 최저 희생층의 형성은 도 36p 내지 36s에 관하여 설명되어 있으며, 최소 및 최저 접촉 영역의 형성은 도 36y, 36z 및 36aa에 관하여 설명되어 있다.
도 33a-33c는 비트 밀도를 2배로 하기 위하여 2개의 스택화된 어레이(즉, 하나는 캐소드 온 NT 타입의 어레이, 다른 하나는 애노드 온 NT 타입의 어레이)를 도시하고 있다. 스택의 각 셀은 하나의 선택(조향) 다이오드와 하나의 비휘발성 나노튜브 스위치를 갖는다. 도 43c와 44a-b에 관하여 전술한 셀은 나노튜브 소자의 유효 두께를 증가시키도록 병렬로 접속된 셀당 2개의 나노튜브 소자를 이용한다. 그러나, 셀당 2개의 나노튜브 소자의 경우에, 도 33a-33c에 관하여 전술한 바와 같이 2개의 어레이를 스택화하는 일 없이 하나의 선택(조향) 다이오드를 공유하는 2개의 나노튜브 소자의 동일한 셀에 2개의 데이터 상태(비트)를 저장함으로써 비트 밀도를 2배로 하는 것이 가능하다.
도 46에 도시된 메모리 어레이 단면(4600)은 동일한 비휘발성 나노튜브 구성을 갖는 셀 1과 셀 2를 도시하고 있다. 셀 1과 셀 2는 동일하기 때문에, 셀 1만을 상세히 설명한다. 도 46은 예컨대 2 비트를 저장하는 셀 1을 도시하고 있다. 하나의 선택(조향) 다이오드(4625)는 워드라인(WLO) 및 하부 컨택(4630)과 접속된다. 셀 1은 선택(조향) 다이오드(4625)를 함께 공유하는 2개의 비휘발성 나노튜브 스위치(4605-1, 4605-2)를 포함한다.
나노튜브 채널 소자(4570-1)는 트렌치 A 내에 형성되고 도 44a에 도시된 나노튜브 채널 소자(4470)와 유사하다. 나노튜브 소자(4545-1)는 공유된 하부 컨택(4630) 및 상부 컨택(4665-1)과 접촉한다. 상부 컨택(4665-1)은 비트라인(BLO-A)과 접촉한다. 나노튜브 소자(4645-1)는 그 저항 상태를 통해 정보를 저장할 수 있다.
나노튜브 채널 소자(4645-2)는 이하에 더 설명하는 수정된 상부 접촉 구조를 제외하고는, 도 44a에 도시된 비휘발성 나노튜브(4468)에 관하여 전술한 바와 같이 셀 1 경계 내측에 형성되는 비휘발성 나노튜브 스위치(4605-2)의 일부이다. 나노튜브 소자(4645-2)는 공유된 하부 컨택(4630) 및 상부 컨택(4665-2)과 접촉한다. 상부 컨택(4665-2)은 비트라인(BLO-B)과 접촉하는 비아(4667)와 접촉한다. 나노튜브 소자(4645-2)는 또한 그 저항 상태를 통해 정보를 저장할 수 있다.
셀 1은 예컨대 1 비트를 저장하는 비휘발성 나노튜브 스위치(4605-1)와, 예컨대 1 비트를 또한 저장하는 비휘발성 나노튜브 스위치(4605-2)를 포함함으로써, 예컨대 2 비트를 저장한다. 도 46에 도시된 단면(4600)은 셀당 2 비트를, 즉 비휘발성 나노튜브 스위치(4605-1)에 1 비트를 그리고 비휘발성 나노튜브 스위치(4605-2)에 다른 1 비트를 저장하는 3D 메모리 어레이를 도시하고 있다. 도 46에 도시된 메모리 어레이 단면(4600)은 2개의 별개의 어레이를 스택화할 필요없이 도 33a-33c에 도시된 스택화된 어레이와 동일한 밀도를 갖는다. 이 실시예는 애노드 온 NT 타입의 셀을 도시하고 있지만, 대신에 캐소드 온 NT 타입의 셀도 또한 이용될 수 있다.
도 46은 도 36a-36ff에 관하여 전술한 바와 같이 최저 절연체 및 도전체 영역을 형성하도록 자기정렬된 스페이서 기법, 희생 형태 및 충전과 평탄화 기법을 이용하여 최저 상부 컨택(4665-1, 4665-2)과 접촉 비아(4667)가 형성되는 도 44a-44b의 수정 버전을 도시하고 있다. 보다 구체적으로, 자기정렬된 스페이서 기법은 도 36e와 36f에 관하여 전술되어 있고, 최저 희생층의 형성은 도 36p 내지 36s에 관하여 설명되어 있으며, 최소 및 최저 접촉 영역의 형성은 도 36y, 36z 및 36aa에 관하여 설명되어 있다.
조향(선택) 다이오드 위에 스택화된 수평 배향식 자기정렬된 단부 접촉 나노튜브 소자를 이용하는 비휘발성 3D 메모리
도 40은 단면(4000)을 도시하고 있고 나노튜브 소자(4050)의 두께가 셀 크기 F와 동일할 수 있는 나노튜브 스위치(4005)를 포함한다. 일반적으로, 셀의 측방향 크기에 특별한 방식으로 관련되는 나노튜브 소자의 두께는 필요가 없다. 이 실시예에서, 나노튜브 소자(4050)는 예컨대 스프레이 제조 방법에 의해 피착될 수 있다. F가 대략 22 nm이고 나노튜브 소자의 두께가 예컨대 대략 22 nm인 기술 노드(세대)인 경우에, 나노튜브 영역은 이용 가능한 셀 영역을 채운다. 측벽 컨택이 제거되고 하부 컨택(4030)과 상부 컨택(4065)이 나노튜브(4050)에 대한 2개의 단 자(접촉) 영역을 형성한다. 상부 컨택(4065)과 하부 컨택(403) 간의 분리에 의해 수직 채널 길이(LSW-CH)가 결정된다. 단면(4000)은 높은 수준의 3D 셀 밀도를 달성하지만, 채널 길이(LSW-CH)의 스케일링은 나노튜브 소자(4050)가 다공성이기 때문에 제한된다. 몇몇의 실시예에서, LSW-CH는 나노튜브 소자를 통해 상부 컨택(4065)과 하부 컨택(403) 사이에 단락이 발생하지 않는 것을 보장하도록 수백 나노미터의 분리를 유지해야 한다. 그러나, 상부 컨택과 하부 컨택 간의 단락을 여전히 방지하면서 나노튜브 소자의 두께, 이에 따라 LSW-CH를 감소시키도록 다양한 방법 및 구성이 사용될 수 있다. 이것을 달성하는 몇몇의 모범적인 방법 및 구성을 이하에서 보다 상세히 설명한다.
도 47에 도시된 단면(4785)은 절연 영역에 의해 상부 컨택 및 하부 컨택으로부터 분리된 수평 배향된 비휘발성 나노튜브 소자를 도시하고 있다. 나노튜브 소자의 단부 컨택은 트렌치 측벽 배선을 이용하여 나노튜브 소자를 일단부에서는 대응하는 상부 컨택과 타단부에서는 대응하는 하부 컨택과 접속하도록 사용된다. 이 구조는 나노튜브 소자의 채널 길이(LSW-CH), 채널 폭(WSW-CH) 및 높이(두께)에 있어서 셀의 스케일링을 가능하게 한다. 캐소드 온 NT 3D 메모리의 제조 방법은 도 48a-48b에 설명되어 있다.
도 49는 단부 컨택을 이용하는 비휘발성 나노튜브 스위치를 도시하고 있다. 도 50은 도 49에 도시된 단부 접촉된 비휘발성 나노튜브 스위치의 작동을 도시하고 있다.
도 51과 52는 애노드 온 NT 3D 메모리 어레이에 사용되는 나노튜브 소자의 단부 접촉된 스위치의 단면을 도시하고 있다.
도 53, 54a 및 54b는 도 47, 48a-48bb, 51 및 52에 도시된 새로운 3D 셀을 기초로 하여 캐소드 온 NT 및 애노드 온 나노튜브 3D 메모리 어레이의 조합을 이용하는 2층 메모리 스택을 도시하고 있다.
도 55a-55f는 트렌치 영역의 등각 도전체를 이용하여 형성되는 트렌치 측벽 배선을 위한 구조 및 대응하는 제조 방법을 도시하고 있다. 도 48a-48bb에 사용된 제조 방법은 트렌치 측벽 배선을 형성할 때에 도전체 트렌치 충전 방안을 이용한다.
캐소드 온 NT 스위치 접속부를 위해 도전체 트렌치 충전을 이용하여 수직 배향된 다이오드 및 수평 배향식 자기정렬된 NT 스위치를 갖는 NV NT 장치를 이용하는 비휘발성 셀의 3차원 셀 구조
도 47은 3D 메모리 실시예의 셀 C00과 C01을 포함하는 단면(4785)을 도시하고 있다. 나노튜브층은 전술한 도 34a와 34b에 도시된 바와 같이 미리 형성된 다이오드 형성층 위의 평탄한 절연면 상에 수평으로 피착된다. 도 34a-34ff 및 36a-36ff에 관하여 전술한 자기정렬 방법과 유사한 자기정렬 방법은 셀 경계를 형성하는 데에 사용되는 트렌치의 크기 및 위치를 결정한다. 자기정렬된 트렌치 측벽 배선은 수평 배향된 나노튜브 소자를 수직 배향된 다이오드 및 또한 어레이 배선과 접속시킨다.
도 27a에 관해서 전술한 방법(2710)이 지지 회로 및 상호접속부(3401)를 형성하는 데에 사용된다.
이어서, 도 27b에 도시된 방법(2730)이 절연체(3403)를 피착하고 평탄화시킨다. 평탄한 절연체(3403)[단면(4785)에는 도시되어 있지 않지만 도 28c의 단면(2800")에 관하여 도시됨]를 통과하는 상호접속 수단을 사용하여 3D 어레이의 금속 어레이 라인을 대응하는 지지 회로 및 상호접속부(3401)에 접속시킬 수 있다. 일례로서, BL 드라이버의 비트라인 드라이버 및 감지 회로(2640)는 전술한 도 26a 도시된 메모리(2600)의 어레이(2601) 및 도 47에 도시된 단면(4785)에 있는 비트라인(BL0 및 BL1)에 접속될 수 있다. 제조 공정의 이 지점에서, 방법(2740)은 도 47에 도시된 메모리 어레이 지지 구조(3405-1)와 상호접속된 절연체(3403)의 표면 상에 메모리 어레이를 형성하도록 사용될 수 있다.
도 27b에 도시된 방법(2740)은 금속, 폴리실리콘, 절연체 및 나노튜브 소자를 피착하고 평탄화시켜, 이 실시예에서 다수의 수직 배향된 다이오드 및 수평 배향된 비휘발성 나노튜브 스위치 시리즈 쌍들을 포함하는 비휘발성 나노튜브 다이오드를 형성한다. 단일의 에칭 단계에서 개별적인 셀 경계가 형성되고, WL0 층을 제외하고 층들 후에 단일의 트렌치 에칭 단계에 의해 형성되는 단일의 NV NT 다이오드를 갖는 각 셀은 실질적으로 셀 면적을 증가시키는 개별적인 층 정렬 공차의 누적을 제거하도록 피착 및 평탄화된다. X 방향에서의 개별적인 셀 크기는 도 47에 도시된 바와 같이 F(1 최소 특징)이고, 또한 X 방향에 직교하는 Y 방향(도시 생략) 에서 F이며, X 및 Y 방향에서의 주기성은 2F이다. 따라서, 각 셀은 대략 4F2의 면적을 차지한다.
제1 셀 측벽 상의 수직 배향된(Z 방향) 트렌치 측벽 배선은 수직 배향된 다이오드 및 수평 배향된 나노튜브 소자의 일단부와 접속되고, 제2 셀 측벽 상의 수직 배향된 트렌치 측벽 배선은 수평 배향된 나노튜브 소자의 타단부를 어레이 배선과 접속시킨다. 수직 배향된 트렌치 측벽 셀 배선을 형성하는 모범적인 방법은 미국 특허 제5,096,849호(그 전체 내용은 본 명세서에 참조로서 합체됨)에 개시된 방법과 같이 트렌치 측벽 상에 형태를 패터닝하는 방법으로부터 채택될 수 있다. X 및 Y 방향에서 수평 배향된 NV NT 스위치 소자(나노튜브 소자)의 크기는 트렌치 에칭에 의해 정해진다. X 또는 Y 방향에서 나노튜브 소자에 대한 정렬 요건은 없다. 나노튜브 소자의 두께(Z 방향)는 통상 5 내지 40 nm 범위이다. 그러나, 나노튜브 소자의 두께는 예컨대 5 nm 미만 또는 40 nm을 초과하는 임의의 원하는 두께일 수 있다.
수평 배향된 나노튜브 소자는 단일의 나노튜브층을 이용하여 형성되거나 복수개의 층을 이용하여 형성될 수 있다. 그러한 나노튜브층은 예컨대 통합된 특허 문헌들에서 보다 상세히 설명된 회전 코팅 기법이나 스프레이 코팅 기법을 이용하여 피착될 수 있다. 도 47은 X 방향에서 3D 메모리 어레이 단면(4785)을 도시하고 있고 도 48에 관하여 도시된 제조 방법에 대응한다. 나노튜브 소자의 길이 크기 LSW-CH와 폭 크기 WSW-CH는 에칭된 트렌치 벽 간격에 의해 결정된다. 트렌치 벽 간격 이 실질적으로 X 및 Y 방향 모두에서 최소 기술 노드 크기 F와 동일하면, 예컨대 기술 노드 90 nm, 65 nm, 45 nm 및 22 nm의 경우에 LSW-CH와 WSW-CH는 예컨대 대략 90 nm, 65 nm, 45 nm 및 22 nm일 것이다.
방법들은 트렌치를 절연체로 채우고, 방법들은 표면을 평탄화시킨다. 이어서, 방법들은 평탄화된 표면 상에 워드라인을 피착하고 패터닝한다.
도 47에 도시된 수직 배향된 3D 셀의 제조는 이하와 같이 진행된다. 방법들은 도 48에 관하여 전술한 바와 같이 예컨대 50 내지 500 nm의 두께를 갖는 절연체(3403)의 표면 상에 비트라인 배선층을 피착시킨다. 구조(4785)의 수직 배향된 다이오드 부분의 제조는 전술한 도 34a 및 34b에서와 동일하고 도 48에 관하여 설명된 제조 방법에 합체된다. 방법들은 비트라인 배선층을 에칭하고 비트라인 도전체[3410-1(BL0) 및 3410-2(BL1)] 등의 개별적인 비트라인을 형성한다. BL0 및 BL1 등의 비트라인은 어레이 배선 도전체로서 사용되고 또한 쇼트키 다이오드의 애노드 단자로서 사용될 수 있다. 이와 달리, 쇼트키 다이오드 접합점(3418-1, 3418-2)은 N 폴리실리콘 영역(3420-1, 3420-2)와 접촉하는 금속 또는 규화물 컨택(도시 생략)을 이용하여 형성될 수 있고, 또한 비트라인 도전체(3410-1, 3410-2)와 옴 컨택을 형성하고, N 폴리실리콘 영역(3420-1, 3420-2)은 예컨대 1014 내지 1017 도펀트 원자/cm3의 범위의 비소 또는 인으로 도핑될 수 있으며 예컨대 20 nm 내지 400 nm의 두께 범위를 가질 수 있다.
도 47은 쇼트키 다이오드와 함께 형성되는 캐소드 대 NV NT 다이오드를 도시 하고 있다. 그러나, 도 48a에 관하여 후술하는 바와 같이 쇼트키 다이오드 대신에 PN 또는 PIN 다이오드를 사용할 수도 있다.
폴리실리콘, 예컨대 폴리실리콘 영역(3420-1, 3420-2)을 형성하도록 피착 및 패터닝되는 폴리실리콘의 물질 특성을 조절함으로써 쇼트키(및 PN, PIN) 다이오드의 전기 특성을 개선(예컨대, 저누설)시킬 수 있다. 폴리실리콘 영역은 반도체 영역에 사용되는 방법에 의해 결정되는 상대적으로 크거나 상대적으로 작은 입자 경계 크기를 가질 수 있다. 예컨대, 반도체 산업에 사용되는 SOI 피착 방법을 사용할 수 있고, 그 결과 낮은 다이오드 누설 전류 등의 추가적인 전기 특성 향상을 위해 단일의 결정(더 이상 폴리실리콘이 없음) 또는 거의 단일의 결정인 폴리실리콘 영역이 생긴다.
컨택 및 도전체의 예로는 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn 등의 원소 금속과, TiAu, TiCu, TiPd, PbIn 및 TiW 등의 금속 합금과, 다른 적절한 도전체나 도전성 질화물, 산화물 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix 등의 규화물을 포함한다. 절연체는 SiO2, SiNx, Al2O3, BeO, 폴리이미드, 마일러 또는 다른 적절한 절연 물질일 수 있다.
몇몇의 경우에, Al, Au, W, Cu, Mo, Ti 및 기타 금속 등의 도전체를 컨택 및 도전체 물질로서 뿐만 아니라 쇼트키 다이오드용 애노드로서 사용할 수 있다. 그러나, 다른 경우에, 보다 낮은 순방향 전압 강하와 보다 낮은 다이오드 누설을 위해 최적화된 애노드 물질이 바람직하다. 쇼트키 다이오드 애노드 물질은 도전 체(3410-1, 3410-2)와 폴리실리콘 영역(3420-1, 3420-2) 사이에 각각 추가될 수 있다(도시 생략). 그러한 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2 및 ZrSi2 등의 규화물을 사용할 수 있다. 그러한 금속과 규화물을 이용하여 형성되는 쇼트키 다이오드는 NG, K.K.에 의한 문헌인 "Complete Guide to Semiconductor Devices", 제2판, John Wiley & Sons, 2002m pp.31-41에 예시되어 있고, 그 문헌의 전체 내용은 본 명세서에 참조로서 합체된다.
이어서, 쇼트키 다이오드 선택 장치를 완료하면, 방법들은 N+폴리실리콘 영역(3425-1, 3425-2)을 형성하여 N 폴리실리콘 영역(3420-1, 3420-2)과 각각 접촉하고 또한 컨택(3430-1, 3430-2)에 대한 옴 접촉을 위한 접촉 영역을 형성한다. N+폴리실리콘은 통상적으로 예컨대 1020 도펀트 원자/cm3까지 비소 또는 인으로 도핑되고, 예컨대 20 내지 400 nm의 두께를 갖는다. N 및 N+ 폴리콘 영역의 크기는 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해진다.
이어서, 방법들은 하부 컨택(3430-1, 3430-2)의 표면 상에 예컨대 20 내지 500 nm의 두께를 갖는 예컨대 통상 SiO2인 평탄한 절연 영역(4735-1, 4735-2)을 각각 형성하고, X 및 Y 크기는 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해진다.
다음에, 방법들은 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해지고 하부 컨택(3430-1, 3430-2)과의 직접적인 접촉으로부터 각각 절연되는 나노튜브 소자 길이 및 폭을 갖는 수평 배향된 나노튜브 소자(4740-1, 4740-2)를 절연체 영역(4735-1, 4735-2)의 표면 상에 각각 형성한다. 셀 C00 및 C01의 밀도를 향상시키기 위하여, 후술하는 바와 같이 도 47에 도시된 나노튜브 소자(4740-1, 4740-2)는 나노튜브 소자(4740-1)와 접촉하는 트렌치 형성된 단부 컨택(4746, 4779) 및 나노튜브 소자(4740-2)와 접촉하는 단부 컨택(4764', 4779')에 의해 수평 배향된다. 수평 배향된 나노튜브 소자 및 그 제조 방법은 합체된 특허 문헌에 보다 상세히 설명되어 있다.
이어서, 방법들은 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해지는 X 및 Y 크기를 갖는 보호 절연체(4745-1, 4745-2)를 등각 나노튜브 소자(4740-1, 4740-2)의 표면 상에 형성한다. 보호 절연체(4745-1, 4745-2)를 형성하는 모범적인 방법은 도 48b에 관하여 후술한다.
다음에, 방법들은 보호 절연체(4745-1, 4745-4)의 표면 상에 상부 컨택(4750-1, 4750-2)를 각각 형성하는데, X 및 Y 방향 크기는 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해진다.
이어서, 방법들은 폭 F의 트렌치 개구를 형성하여, 전술한 셀 C00과 C01의 내측벽과, 대응하는 상부 및 하부 컨택, 나노튜브 소자 및 절연체를 형성한다.
다음에, 방법들은 측벽 수직 배선(4762, 4762')을 형성한다. 수직 측벽 배선(4762)은 나노튜브 소자(4740-1)의 단부 컨택(4764)을 형성하여 하부 컨택(3430-1)의 단부 컨택(4766)과 접속시킨다. 수직 측벽 배선(4762')은 나노튜브 소 자(4740-2)의 단부 컨택(4764')을 형성하여 하부 컨택(3430-2)의 단부 컨택(4766')과 접속시킨다.
이어서, 방법들은 절연체(3403)에 대한 트렌치 형성(에칭)을 완료한다.
다음에, 방법들은 트렌치 개구를 TEOS 등의 절연체로 채우고 표면을 평탄화하여 트렌치 충전(4749)을 완료한다.
이어서, 방법들은 폭 F의 트렌치 개구를 형성(에칭)하여, 전술한 셀 C00과 C01의 외측벽 및 대응하는 상부 및 하부 컨택, 나노튜브 소자 및 절연체를 형성한다.
다음에, 방법들은 측벽 수직 배선(4776, 4776')을 형성한다. 수직 측벽 배선(4776)은 나노튜브 소자(4740-1)의 단부 컨택(4778)을 형성하고 상부 컨택(4750-1)의 단부 컨택 영역과 접속시킨다. 수직 측벽 배선(4776')은 나노튜브 소자(4740-2)의 단부 컨택(4778')을 형성하고 상부 컨택(4850-2)의 단부 컨택 영역과 접속시킨다.
이어서, 방법들은 절연체(3403)의 표면에 트렌치 형성(에칭)을 완료한다.
다음에, 방법들은 TEOS 등의 절연체로 트렌치 개구를 채우고 표면을 평탄화하여 트렌치 충전(4882, 4882')을 완료한다.
이어서, 방법들은 워드라인층을 피착하고 평탄화함으로써 상부 컨택(4750-1, 4750-2)의 표면 상에 워드라인 컨택(4784C-1, 4784-2)을 방향성으로 에칭하여 형성한다.
다음에, 방법들은 워드라인(4784)을 패터닝한다.
셀 C00과 C01을 형성하는 비휘발성 나노튜브 다이오드는 각 셀 C00과 C01에 하나씩 도 12의 비휘발성 나노튜브 다이오드(1200)에 대응한다. 도 47의 단면(4785)에 도시된 셀 C00과 C01은 도 26a의 메모리 어레이(2610)에 개략적으로 도시된 대응하는 셀 C00과 C01에 대응하고, 비트라인 BL0과 BL1은 메모리 어레이(2610)에 개략적으로 도시된 어레이 라인에 대응한다.
도 27a와 27b에 도시된 방법(2700)은 도 48에 관하여 후술되는 바와 같이 도 47에 도시된 단면(4785)에 도시된 것과 같은 수평 배향된 자기정렬식 NV NT 스위치용의 캐소드 대 NT 스위치 접속부를 갖는 NV NT 다이오드 소자를 이용하여 메모리를 제조하는 데에 사용될 수 있다. 단면(4785) 등의 구조는 도 26a에 도시된 메모리(2600)를 제조하는 데에 사용될 수 있다.
캐소드 대 NT 스위치 접속부용 도전성 트렌치 충전을 이용하여 수직 배향된 다이오드 및 수평 배향된 자기정렬식 NT 스위치를 갖는 NV NT 소자를 이용하여 비휘발성 셀의 3차원 셀 구조를 제조하는 방법
도 27a에 도시된 방법(2710)은 전술한 도 26a에 도시된 메모리(2600)에 관하여 설명한 것과 유사한 지지 회로 및 상호접속부를 형성하는 데에 사용된다. 방법(2710)은 도 48a에 도시된 바와 같이 반도체 기판 내에 및 기판 상에 제조된 지지 회로 및 상호접속부(3401)에 공지된 반도체 산업 기술의 설계 및 제조 기법을 적용한다. 지지 회로 및 상호접속부(3401)는 반도체 기판 내의 FET 소자와, 반도체 기판 위의 비아 및 배선 등의 상호접속부를 포함한다. 도 48a는 도 34a에 도시된 최적의 도전성 쇼트키 애노드 컨택층(4315)이 도 48a에 도시되지 않은 것을 제 외하고 쇼트키 다이오드 구조를 도시하는 도 34a에 대응한다. 도 34a1은 PN 다이도 구조가 요망된다면 시작 지점으로서 도 34a1 대신에 사용될 수 있다. 도 34a1의 N 폴리실리콘층(3417)이 대신에 고유의 도핑된 폴리실리콘층(도시 생략)으로 대체되었다면, PN 다이오드 대신에 PIN 다이오드가 형성된다. 따라서, 도 48a에 도시된 구조가 쇼트키 다이오드 구조를 도시하고 있지만, 구조는 또한 PN 다이오드나 PIN 다이오드를 사용하여 제조될 수 있다.
도 48에 도시된 지지 회로 및 상호접속부(3401), 절연체(3403), 메모리 어레이 지지 구조(3405), 도전체층(3410), N 폴리실리콘층(3420), N+ 폴리실리콘층(3425) 및 하부 컨택층(3430)을 위한 요소들 및 구조들의 제조 방법은 도 34a와 34b에 관하여 전술되어 있다.
이어서, 제조 방법은 하부 컨택층(3430)의 표면 상에 도 48b에 도시된 바와 같이 절연층(4835)을 피착시킨다. 절연층(4835)은 예컨대 20 내지 500 nm의 두께 범위를 갖는 SiO2가 일반적이다.
다음에, 방법들은 도 48b에 도시된 바와 같이 절연층(4835)의 평탄면 상에 수평 배향된 나노튜브층(4840)을 피착시킨다. 수평 배향된 나노튜브층(4840)은 단일의 나노튜브층을 사용하여 형성될 수 있거나, 다수의 나노튜브층을 사용하여 형성될 수 있다. 그러한 나노튜브층은 합체된 특허 참조 문헌에 상세하 설명된 바와 같이 예컨대 회전 코팅 기법이나 스프레이 코팅 기법을 이용하여 피착될 수 있다.
이어서, 방법들은 도 48b에 도시된 바와 같이 나노튜브층(4840)의 표면 상에 보호 절연층(4845)을 형성한다. 보호 절연층(4845)은 PVDF(polyvinylidene Fluoride), 폴리이미드, PSG(phosphosilicate glass) 산화물, 오리온 산화물, LTO(planarizing low temperature oxide), 분산 산화물이나 질화물, 플로필 산화물, ALD(atomic layer deposition) 산화물을 비롯하여(이들로 제한되지 않음) CMOS 산업에 알려진 적절한 물질을 이용하여 형성될 수 있다. CVD(chemical vapor deposition) 산화물이 또한 사용될 수 있고, 이들 물질들은 서로 함께 사용될 수 있고, 예컨대 PVDF층이나 PVDF와 다른 공중합체의 혼합물이 나노튜브층(4840)의 상단에 배치될 수 있고 이들 합성물이 ALD Al2O3층으로 피복될 수 있지만, 산소를 함유하지 않는 고온 폴리머가 패시베이션층으로서 사용될 수 있다. 몇몇 실시예에서, PVDF 등의 패시베이션 물질은 PC7 등의 다른 유기 또는 전해질 물질와 혼합되거나 공식화되어 수명 연장 및 신뢰성 등의 특저한 패시베이션 특성을 발생시킬 수 있다. 다양한 물질 및 방법은 미국 특허 출원 제11/280,786호에 설명되어 있다.
제조 공정의 이 지점에서, 방법은 도 48b에 도시된 바와 같이 절연층(4845)의 표면 상에 상부 컨택층(4850)을 피착시킨다. 상부 컨택층(4850)은 예컨대 두게 10 내지 500 nm일 수 있다. 상부 컨택층(4850)은 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn 뿐만 아니라 TiAu, TiCu, TiPd, PbIn 및 TiW 등의 금속 합금, 다른 적절한 도전체 또는 도전성 질화물, 산화물 또는 예컨대 RuN, RuO, TiN, TaN, CoSi 및 TiSix 등의 규화물을 이용하여 형성될 수 있다.
이어서, 방법들은 도 48c에 도시된 바와 같이 상부 컨택층(4850) 상에 희생 층(4852; 희생층 1)을 피착시킨다. 희생층(4852)은 두께가 10 내지 500 nm의 범위일 수 있고, 하부 컨택층(3430), 반도체층(3420, 3425) 및 절연층(4835, 4845)에 관하여 전술한 물질들 등의 도전체, 반도체 또는 절연 물질을 사용하여 형성될 수 있다.
이어서, 방법들은 공지된 산업 방법들을 이용하여 희생층(4852)의 상단면 상에 피착되는 마스킹층(도시 생략)을 피착하고 패터닝한다. 마스크 개구는 예컨대 평탄한 절연층(3403)에 마스크를 정렬시키도록 정렬될 수 있다. 정렬은 중요하지 않다.
다음에, 방법들은 도 48d에 도시된 공지된 산업 방법들을 이용하여 상부 컨택층(4850)의 표면에서 정지하는 희생층(4852)을 통해 크기 DX1의 개구를 형성하도록 희생층(4852)을 방향성으로 에칭한다. 희생 캡 1 영역(4852')와 희생 캡 1 영역(4852")의 수직 에지에 관하여 자기정렬 및 위치되는 수평 나노튜브 채널 소자를 포함하는 2개의 메모리 셀이 후술하는 바와 같이 형성된다. 크기 DX1은 대략 3F이고, 여기서 F는 최소의 포토리소그래픽 크기이다. 65 nm 기술 노드의 경우에, DX1은 대략 195 nm이고, 45 nm 기술 노드의 경우에, DX1은 대략 135 nm이며, 22 nm 기술 노드의 경우에, DX1은 대략 66 nm이다. 이들 DX1 크기는 기술 최소 크기 F보다 훨씬 크므로, 임의의 기술 노드에서 중요한 크기는 아니다.
이어서, 방법들은 도 48e에 도시된 바와 같이 제2 등각 희생층(4853; 희생층 2)을 피착한다. 등각 희생층(4853)의 두께는 F로서 선택된다. 이 실시예에서, F가 45 nm이면, 등각 희생층(4853)의 두께는 대략 45 nm이다. F가 22 nm이면 등각 희생층(4853)의 두께는 대략 22 nm이다. 등각 희생층(4853)은 전술한 희생층(4852)을 형성하는 데에 사용되는 물질들과 유사한 도전체, 반도체 또는 절연 물질을 이용하여 형성될 수 있다.
이어서, 방법들은 공지된 산업 방법들을 이용하여, 예컨대 반응 이온 에칭(RIE)를 이용하여 등각 희생층(4853)을 방향성으로 에칭함으로써 이 실시예에서 도 48f에 도시된 바와 같이 22 내지 45 nm의 범위일 수 있는 대략 F 크기의 개구(4855)를 형성한다. 개구(4855)의 제2 희생 캡 2 영역(4853')과 제2 희생 캡 2 영역(4953')의 내측벽은 희생층(4852', 4852")의 내벽에 대해 자기정렬되고 대략 F의 거리 만큼 분리되어 있다.
공정의 이 지점에서, 희생 영역(4853', 4853")은 셀당 내부의 캐소드와 나노튜브 간 접속부를 갖는 하나의 NV NT 다이오드를 이용하여 3D 셀의 X 방향을 따라 셀 경계를 형성하는 방법을 이용하여 트렌치의 방향성 에칭용 마스킹층으로서 사용될 수 있다. 공동 발명자 Bertin에게 허여되고 전체 내용이 본 명세서에 참조로서 합체되는 미국 특허 제5,670,803호는 동시에 트렌치가 형성되는 측벽 크기를 갖는 3D 어레이(이 실시예에서는 3D SRAM) 구조를 기술하고 있다. 이 구조는 다수의 정렬 단계를 피하기 위하여 도핑된 실리콘 및 절연된 영역의 다수의 층을 통해 절삭한 트렌치에 의해 동시에 형성되는 수직 측벽을 포함한다. 그러한 트렌치 방향성 선택 에칭 방법은 도 34a-34ff 및 36a-36ff의 트렌치 형성에 관하여 전술한 바와 같이 다수의 도전체, 반도체 및 산화물층을 통해 절삭할 수 있다. 이 실시예에서, 선택적 방향성 트렌치 에칭(RIE)은 상부 컨택층(4850)의 노출된 영역을 제거하여 상부 컨택 영역(4850', 4850")을 형성하고, 보호 절연층(4845)의 노출된 영역을 제거하여 보호 절연 영역(4845', 4845")을 형성하며, 나노튜브층(4840)의 노출된 영역을 제거하여 나노튜브 영역(4840', 4840")을 형성하고, 절연층(4835)의 노출된 영역을 제거하여 절연 영역(4835', 4835")을 형성하며 하부 컨택층(3430)의 노출된 영역을 제거하여 하부 컨택 영역(3430', 3430")을 형성하고, 선택적 방향성 에칭을 N+ 폴리실리콘층(3425)의 상단면 상에서 중지하여 도 48g에 도시된 바와 같이 트렌치 개구(4857)를 형성한다.
이어서, 기화 또는 스퍼터링 등의 방법은 트렌치(4857)를 도 48h에 도시된 바와 같이 도전체 물질(4858)로 충전한다. 도전체층 물질의 예로는 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn 등의 원소 금속 뿐만 아니라 TiAu, TiCu, TiPd, PbIn 및 TiW 등의 금속 합금, 다른 적절한 도전체 또는 도전성 질화물, 산화물 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix 등의 규화물이 있다. 도전체 물질은 후술되는 바와 같이 측벽 배선 영역 내로 형성된다. 배선 거리가 짧기 때문에, 결과적인 측벽 배선의 시트 저항은 중요하지 않다. 트렌치 측벽 배선과 나노튜브 영역(4840', 4840") 사이의 나노튜브 접촉 저항값, 나노튜브 접촉 저항 변동 및 나노튜브 접촉 저항 신뢰성이 도전체 타입을 선택하는 데에 유용한 기준이다. 보다 큰 단면적의 나노튜브 영역으로 인해 일반적으로 다수의 평행한 나노튜브로 인한 전체 접촉 저항이 낮아질 수 있다. 나노튜브 단부 영역 및 하부 금속 측벽 영역 양자에 대한 트렌치 측벽 컨택이 셀의 캐소드와 NT 간의 접속부를 형 성하는 데에 사용된다. 단부에만 컨택을 갖는 비휘발성 나노튜브 스위치는 도 49 및 50에 관하여 후술된다.
이어서, 방법들은 도 48i에 도시된 바와 같이 희생 캡 2 영역(4853', 4853")의 상단면 아래에 깊이(DZ1)까지 도전체(4858)를 선택적으로 방향성으로 에칭한다. DZ1은 나노튜브 단부 영역의 전체 접촉을 보장하지만 상부 컨택 영역과 접촉하지 않도록 선택된다. 공정의 이 지점에서, 도전체(4858')의 측벽은 나노튜브 영역(4840')의 일단부 및 하부 도전체(3430')의 일단부와 전기 접촉하고, 또한 나노튜브 영역(4840')의 일단부 및 하부 도전체(3430')의 일단부와 전기 접촉한다. 2개의 별개의 측벽 배선 영역은 후술하는 바와 같이 형성될 수 있다.
이어서, 방법들은 도 48j에 도시된 바와 같이 등각 절연층(4860)을 피착한다. 등각 절연층(4860)은 두께가 예컨대 5 내지 50 nm일 수 있고, CMOS 산업이나 패키징 산업에서 공지된 임의의 적절한 절연체 물질, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(phosphosilicate glass), 포토레지스트, PVDF(polyvinylidene fluoride), 스퍼터링된 유리, 에폭시 유리 및 다른 유전체 물질 및 미국 특허 출원 제11/280,786호에 설명된 것과 같은 예컨대 Al2O3층으로 피복된 PVDF 등의 유전체 물질의 조합으로부터 형성될 수 있다. 절연체(4860)는 후술되는 바와 같이 트렌치 측벽 배선의 두께를 결정하는 필름 두께로 피착된다.
다음에, 방법들은 도 48k에 도시된 바와 같이 RIE를 이용하여 등각 절열체(4860)를 방향성으로 에칭하고 트렌치 개구의 바닥면의 수평 바닥면과 수평 상단 면 상의 등각층 물질을 제거하여 측벽 절연체(4860')가 있는 트렌치 개구(4861)를 형성한다.
이어서, 방법들은 도 48l에 도시된 바와 같이 마스킹 영역으로서 측벽 절연체(4860', 4860")를 이용하여 도전체(4858')를 방향성으로 에칭하고 N+ 폴리실리콘층(3425)의 상단면에서 중지한다. 측벽 절연체(4860', 4860")의 두께는 후술하는 바와 같이 트렌치 측벽 배선 영역의 두께를 결정한다. 트렌치 측벽 배선(4862)과 나노튜브 영역(4840') 사이에 컨택(4864)을 형성하는 트렌치 측벽 배선(4862)이 형성된다. 트렌치 측벽 배선(4862)은 또한 하부 컨택(3430')의 하나의 측벽(단부)과 컨택(4866)을 형성한다. 트렌치 측벽 배선(4862')과 나노튜브 영역(4840") 사이에 컨택(4864')을 형성하는 트렌치 측벽 배선(4862')이 형성된다. 트렌치 측벽 배선(4862')은 또한 하부 컨택(3430")의 하나의 측벽(단부)과 컨택(4866')을 형성한다.
이어서, 방법들은 도 48m에 도시된 바와 같이 N+ 폴리실리콘층(3425)의 노출된 영역을 방향성으로 에칭하여 N+ 폴리실리콘 영역(3425', 3425")을 형성하고, 폴리실리콘층(3420)의 노출된 영역을 에칭하여 N 폴리실리콘 영역(3420', 3420")을 형성하며, 도전체층(3410)의 노출된 영역을 에칭하여 도전체 영역(3410', 3410")을 형성하며, 절연체(3403)의 표면에서 중지한다. 마스킹을 위해 측벽 절연체(4860', 4860")와 트렌치 측벽 도전체(4862, 4862')가 형성된다. 방향성 에칭은 도 48m에 도시된 바와 같이 절연체(3403)의 상단면에서 중지하여 트렌치 개구(4867')를 형성한다.
다음에, 방법들은 도 48n에 도시된 바와 같이 트렌치 개구(4867')를 예컨대 TEOS 등의 절연체(4869)로 채우고 평탄화한다.
공정의 이 지점에서, 3D 메모리 셀의 X 방향을 따라 제2 셀 경계가 형성된다. 방법들은 도 48o에 도시된 바와 같이 희생 캡층 1 영역(4852', 4852")을 제거(에칭)하여 상부 컨택 영역(4850', 4850")의 표면의 일부를 노출시킨다.
공정의 이 지점에서, 희생 영역(4853', 4853")은 도 48f에 관하여 전술한 바와 같이 셀당 내부의 캐소드와 나노튜브 간 접속부를 갖는 하나의 NV NT 다이오드를 이용하여 3D 셀의 X 방향을 따라 다른 셀 경계를 형성하는 방법을 이용하여 트렌치의 방향성 에칭용 마스킹층으로서 사용될 수 있다. 이 구조는 다수의 정렬 단계를 피하기 위하여 도핑된 실리콘 및 절연된 영역의 다수의 층을 통해 절삭한 트렌치에 의해 동시에 형성되는 수직 측벽을 포함한다. 그러한 트렌치 방향성 선택 에칭 방법은 도 48f와 도 34a-34ff 및 36a-36ff의 트렌치 형성에 관하여 전술한 바와 같이 다수의 도전체, 반도체 및 산화물층을 통해 절삭할 수 있다. 이 실시예에서, 선택적 방향성 트렌치 에칭(RIE)은 상부 컨택 영역(4850', 4850")의 노출된 영역을 제거하여 상부 컨택(4850-1, 4850-2)을 각각 형성하고, 보호 절연 영역(4845', 4845")의 노출된 영역을 제거하여 보호 절연체(4840', 4840")을 형성하며, 나노튜브 영역(4840', 4840")의 노출된 영역을 제거하여 나노튜브 소자(4840-1, 4840-2)를 각각 형성하고, 절연 영역(4835', 4835")의 상단면 상에서 선택 방향성 에칭을 중지하여 도 48p에 도시된 바와 같이 트렌치 개구(4871, 4871')를 형성한다.
이어서, 기화 또는 스퍼터링 등의 방법은 트렌치(4871, 4871')를 도 48q에 도시되고 도 48h에 관하여 설명한 바와 같이 도전체 물질로 충전한다.
이어서, 방법들은 도 48r에 도시된 바와 같이 희생 캡 2 영역(4853', 4853")의 상단면 아래에 깊이(DZ2)까지 도전체(4872)를 선택적으로 방향성으로 에칭한다. DZ2는 나노튜브 단부 영역의 전체 접촉을 보장하지만 상부 컨택과 접촉하지 않도록 조절된다. 공정의 이 지점에서, 도전체(4872', 4872")의 측벽은 각 나노튜브 소자(4840-1, 4840-2)의 일단부 및 하부 도전체(4850-1, 4850-2)의 일단부와 각각 전기 접촉한다. 측벽 배선 영역은 후술하는 바와 같이 형성될 수 있다.
이어서, 방법들은 도 48s에 도시된 바와 같이 등각 절연층(4874)을 피착한다. 등각 절연층(4874)은 두께가 예컨대 5 내지 50 nm일 수 있고, CMOS 산업이나 패키징 산업에서 공지된 임의의 적절한 절연체 물질, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(phosphosilicate glass), 포토레지스트, PVDF(polyvinylidene fluoride), 스퍼터링된 유리, 에폭시 유리 및 다른 유전체 물질 및 미국 특허 출원 제11/280,786호에 설명된 것과 같은 예컨대 Al2O3층으로 피복된 PVDF 등의 유전체 물질의 조합으로부터 형성될 수 있다. 절연체(4874)는 후술되는 바와 같이 트렌치 측벽 배선의 두께를 결정하는 필름 두께로 피착된다.
다음에, 방법들은 도 48t에 도시된 바와 같이 RIE를 이용하여 등각 절연체(4874)를 방향성으로 에칭하고 트렌치 개구의 바닥면의 수평 바닥면과 수평 상단면 상의 등각층 물질을 제거하여 측벽 절연체(4874', 4874")와 도전체(4872', 4872")가 있는 트렌치 개구를 형성한다.
이어서, 방법들은 도 48u에 도시된 바와 같이 마스킹 영역으로서 측벽 절연체(4874', 4874")와 트렌치(4880A, 4880B)의 다른 측면 상의 대응하는 절연체를 이용하여 도전체(4872', 4872")를 방향성으로 에칭하고 절연체 영역(4835', 4835")의 상단면에서 각각 중지한다. 측벽 절연체(4874', 4874")의 두께는 후술하는 바와 같이 트렌치 측벽 배선 영역의 두께를 결정한다. 트렌치 측벽 배선(4876)과 나노튜브 소자(4840-1)의 일단부 사이에 컨택(4879)을 형성하는 트렌치 측벽 배선(4876)이 형성된다. 트렌치 측벽 배선(4876)은 또한 상부 컨택(4850-1)의 하나의 측벽(단부)과 컨택(4878)을 형성한다. 트렌치 측벽 배선(4876')과 나노튜브 소자(4840-2)의 일단부 사이에 컨택(4879')을 형성하는 트렌치 측벽 배선(4876')이 형성된다. 트렌치 측벽 배선(4876')은 또한 상부 컨택(4850-2)의 하나의 측벽(단부)과 컨택(4878')을 형성한다.
이어서, 방법들은 절연 영역(4835', 4835")의 노출된 영역을 방향성으로 에칭하여 절연체(4835-1, 4835-2)를 각각 형성하고, 하부 컨택 영역(3430', 3430")을 에칭하여 하부 컨택(3430-1, 3430-2)을 각각 형성하며, N+ 폴리실리콘 영역(3425', 3425")을 에칭하여 N+ 폴리실리콘 영역(3425-1, 3425-2)을 각각 형성하고, 폴리실리콘 영역(3420', 3420")의 노출된 영역을 에칭하여 N 폴리실리콘 영역(3420-1, 3420-2)을 형성하며, 도전체 영역(3410', 3410")의 노출된 영역을 에칭하여 도전체(3410-1, 3410-2)를 각각 형성하고 절연체(3403)의 표면에서 중지한다. 측벽 절연체(4874', 4874")와 트렌치 측벽 도전체(4876, 4876')는 마스킹을 위해 사용된 다. 도 48v에 도시된 바와 같이 방향성 에칭은 절연체(3403)의 상단면에서 중지하여 트렌치 개구(4880A', 4880B')를 형성한다.
이어서, 방법들은 RIE를 이용하여 등각 절연체(4860)를 방향성으로 에칭하고 트렌치 개구의 바닥의 수평 바닥면과 수평 상단면 상의 등각층 물질을 제거하여 도 48k에 도시된 바와 같이 측벽 절연체(4860', 4860")를 갖는 트렌치 개구(4861)를 형성한다.
다음에, 방법들은 마스킹 영역으로서 측벽 절연체(4860', 4860")을 사용하여 도전체(4858')를 방향성으로 에칭하고 도 48l에 도시된 바와 같이 N+ 폴리실리콘층(3425)의 상단면에서 중지한다. 측벽 절연체(4860', 4860")의 두께는 후술되는 바와 같이 트렌치 측벽 배선 영역의 두께를 결정한다. 트렌치 측벽 배선(4862)와 나노튜브 영역(4840')의 일단부 사이에 컨택(4864)을 형성하는 트렌치 측벽 배선(4862)이 형성된다. 트렌치 측벽 배선(4862)은 또한 하부 컨택(3430')의 하나의 측벽(단부)를 갖는 컨택(4866)을 형성한다. 트렌치 측벽 배선(4862')과 나노튜브 영역(4840')의 일단부 사이에 컨택(4864')을 형성하는 트렌치 측벽 배선(4862')이 형성된다. 트렌치 측벽 배선(4862')은 또한 하부 컨택(3430')의 하나의 측벽(단부)과 컨택(4866)을 형성한다.
이어서, N+ 폴리실리콘층(3425)의 노출된 영역을 방향성으로 에칭하여 N+ 폴리실리콘 영역(3425', 3425")을 형성하고, 폴리실리콘층(3420)의 노출된 영역을 에칭하여 N 폴리실리콘 영역(3420', 3420")을 형성하며, 도전체층(3410)의 노출된 영역을 에칭하여 도전체 영역(3410', 3410")을 형성하며, 절연체(3403)의 표면에서 중지한다. 마스킹을 위해 측벽 절연체(4860', 4860")와 트렌치 측벽 도전체(4862, 4862')가 형성된다. 방향성 에칭은 도 48m에 도시된 바와 같이 절연체(3403)의 상단면에서 중지하여 트렌치 개구(4867')를 형성한다.
다음에, 방법들은 도 48n에 도시된 바와 같이 트렌치 개구(4867')를 예컨대 TEOS 등의 절연체(4869)로 채우고 평탄화한다.
공정의 이 지점에서, 3D 메모리 셀의 X 방향을 따라 제2 셀 경계가 형성된다. 방법들은 도 48o에 도시된 바와 같이 희생 캡층 1 영역(4852', 4852")을 제거(에칭)하여 상부 컨택 영역(4850', 4850")의 표면의 일부를 노출시킨다.
공정의 이 지점에서, 희생 영역(4853', 4853")은 도 48f에 관하여 전술한 바와 같이 셀당 내부의 캐소드와 나노튜브 간 접속부를 갖는 하나의 NV NT 다이오드를 이용하여 3D 셀의 X 방향을 따라 다른 셀 경계를 형성하는 방법을 이용하여 트렌치의 방향성 에칭용 마스킹층으로서 사용될 수 있다. 이 구조는 다수의 정렬 단계를 피하기 위하여 도핑된 실리콘 및 절연된 영역의 다수의 층을 통해 절삭한 트렌치에 의해 동시에 형성되는 수직 측벽을 포함한다. 그러한 트렌치 방향성 선택 에칭 방법은 도 48f와 도 34a-34ff 및 36a-36ff의 트렌치 형성에 관하여 전술한 바와 같이 다수의 도전체, 반도체 및 산화물층을 통해 절삭할 수 있다. 이 실시예에서, 선택적 방향성 트렌치 에칭(RIE)은 상부 컨택 영역(4850', 4850")의 노출된 영역을 제거하여 상부 컨택(4850-1, 4850-2)을 각각 형성하고, 보호 절연 영역(4845', 4845")의 노출된 영역을 제거하여 보호 절연체(4845-1, 4845-2)를 형성하며, 나노튜브 영역(4840', 4840")의 노출된 영역을 제거하여 나노튜브 소 자(4840-1, 4840-2)를 각각 형성하고, 절연 영역(4835', 4835")의 상단면 상에서 선택 방향성 에칭을 중지하여 도 48p에 도시된 바와 같이 트렌치 개구(4871, 4871')를 형성한다.
이어서, 기화 또는 스퍼터링 등의 방법은 트렌치(4871, 4871')를 도 48q에 도시되고 도 48h에 관하여 설명한 바와 같이 도전체 물질(4872)로 충전한다.
이어서, 방법들은 도 48r에 도시된 바와 같이 희생 캡 2 영역(4853', 4853")의 상단면 아래에 깊이(DZ2)까지 도전체(4872)를 선택적으로 방향성으로 에칭한다. DZ2는 나노튜브 단부 영역의 전체 접촉을 보장하지만 상부 컨택과 접촉하지 않도록 조절된다. 공정의 이 지점에서, 도전체(4872', 4872")의 측벽은 각 나노튜브 소자(4840-1, 4840-2)의 일단부 및 하부 도전체(4850-1, 4850-2)의 일단부와 각각 전기 접촉한다. 측벽 배선 영역은 후술하는 바와 같이 형성될 수 있다.
이어서, 방법들은 도 48s에 도시된 바와 같이 등각 절연층(4874)을 피착한다. 등각 절연층(4874)은 두께가 예컨대 5 내지 50 nm일 수 있고, CMOS 산업이나 패키징 산업에서 공지된 임의의 적절한 절연체 물질, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(phosphosilicate glass), 포토레지스트, PVDF(polyvinylidene fluoride), 스퍼터링된 유리, 에폭시 유리 및 다른 유전체 물질 및 미국 특허 출원 제11/280,786호에 설명된 것과 같은 예컨대 Al2O3층으로 피복된 PVDF 등의 유전체 물질의 조합으로부터 형성될 수 있다. 절연체(4874)는 후술되는 바와 같이 트렌치 측벽 배선의 두께를 결정하는 필름 두께로 피착된다.
다음에, 방법들은 도 48t에 도시된 바와 같이 RIE를 이용하여 등각 절연체(4874)를 방향성으로 에칭하고 트렌치 개구의 바닥면의 수평 바닥면과 수평 상단면 상의 등각층 물질을 제거하여 측벽 절연체(4874', 4874")와 도전체(4872', 4872")가 있는 트렌치 개구를 형성한다.
이어서, 방법들은 도 48u에 도시된 바와 같이 마스킹 영역으로서 측벽 절연체(4874', 4874")와 트렌치(4880A, 4880B)의 다른 측면 상의 대응하는 절연체를 이용하여 도전체(4872', 4872")를 방향성으로 에칭하고 절연체 영역(4835', 4835")의 상단면에서 각각 중지한다. 측벽 절연체(4874', 4874")의 두께는 후술하는 바와 같이 트렌치 측벽 배선 영역의 두께를 결정한다. 트렌치 측벽 배선(4876)과 나노튜브 소자(4840-1)의 일단부 사이에 컨택(4879)을 형성하는 트렌치 측벽 배선(4876)이 형성된다. 트렌치 측벽 배선(4876)은 또한 상부 컨택(4850-1)의 하나의 측벽(단부)과 컨택(4878)을 형성한다. 트렌치 측벽 배선(4876')과 나노튜브 소자(4840-2)의 일단부 사이에 컨택(4879')을 형성하는 트렌치 측벽 배선(4876')이 형성된다. 트렌치 측벽 배선(4876')은 또한 상부 컨택(4850-2)의 하나의 측벽(단부)과 컨택(4878')을 형성한다.
이어서, 방법들은 절연 영역(4835', 4835")의 노출된 영역을 방향성으로 에칭하여 절연체(4835-1, 4835-2)를 각각 형성하고, 하부 컨택 영역(3430', 3430")을 에칭하여 하부 컨택(3430-1, 3430-2)을 각각 형성하며, N+ 폴리실리콘 영역(3425', 3425")을 에칭하여 N+ 폴리실리콘 영역(3425-1, 3425-2)을 각각 형성하고, 폴리실리콘 영역(3420', 3420")의 노출된 영역을 에칭하여 N 폴리실리콘 영역(3420-1, 3420-2)을 형성하며, 도전체 영역(3410', 3410")의 노출된 영역을 에칭하여 도전체(3410-1, 3410-2)를 각각 형성하고 절연체(3403)의 표면에서 중지한다. 측벽 절연체(4874', 4874")와 트렌치 측벽 도전체(4876, 4876')는 마스킹을 위해 사용된다. 도 48v에 도시된 바와 같이 방향성 에칭은 절연체(3403)의 상단면에서 중지하여 트렌치 개구(4880A', 4880B')를 형성한다.
이어서, 방법들은 도 48w에 도시된 바와 같이 예컨대 TEOS 등의 절연체(4882)로 트렌치 개구(4880A', 4880B')를 충전하고 평탄화한다.
다음에, 방법들은 도 48x에 도시된 바와 같이 희생 캡 2 영역94853', 4853")을 제거(에칭)하여 개구(4883, 4883')를 각각 형성하고 상부 컨택(5850-1, 5850-2)의 상단면을 각각 노출시킨다.
이어서, 방법들은 도 48y에 도시된 바와 같이 상부 컨택(4850-1, 4850-2)과 접촉하는 컨택(4884C-1, 4884C-2)을 또한 형성하는 도전체층(4884)을 피착하고 평탄화시킨다.
다음에, 도전체층(4884)은 후술하는 바와 같이 도전체(비트라인)(3410-1, 3410-2)에 직교하는 워드라인을 형성하도록 패터닝된다.
공정의 이 지점에서, 도 48y에 도시된 단면(4885)이 제조되었고, F(여기서, F는 최소 특징 크기)의 NV NT 다이오드 셀 크기와, X 방향에서 정해진 셀 주기성 2F 뿐만 아니라 어레이 비트라인을 포함한다. 이어서, Y 방향으로 크기를 정하도록 사용되는 셀 크기는 도 48y에 도시된 단면(4885)에 관하여 전술한 것과 유사한 방향성 트렌치 에칭 공정에 의해 형성된다. Y 방향으로 크기를 정하는 데에 사용 되는 트렌치는 X 방향으로 크기를 정하는 데에 사용된 트렌치에 대략 직교한다. 이 실시예에서, Y 방향에서의 셀 특성은 X 방향 크기에 관한 전술한 자기정렬 기법을 필요로 하지 않는다. Y(비트라인) 방향에서의 구조의 단면은 도 48y에 도시되 단면 X-X'에 관하여 도시되어 있다.
이어서, 방법들은 도 48z에 도시된 바와 같이 워드라인층(4884)의 표면 상의 마스킹층 등의 마스킹층을 피착하고 패터닝한다. 마스킹층(488A)은 평탄한 절연체(3403)에 마스크를 정렬하도록 중요하지 않게 정렬될 수 있다. 마스크층(4884A)의 개구는 트렌치 방향성 에칭 영역의 위치를 결정하고, 이 경우에 트렌치는 대략 도전체(3410-1)(BLo) 등의 비트라인에 직교한다.
공정의 이 지점에서, 마스킹층(4884A)의 개구는 셀당 내부의 캐소드와 나노튜브 간 접속부를 갖는 하나의 NV NT 다이오드를 이용하여 3D 셀의 X 방향을 따라 새로운 셀 경계를 형성하는 방법을 이용하여 트렌치의 방향성 에칭을 위해 사용될 수 있다. 모든 트렌치와 대응하는 셀 경계는 동시에 형성될 수 있다. 트렌치에 의해 동시에 형성되는 수직 측벽을 포함한다. 그러한 트렌치 방향성 선택 에칭 방법은 도 48f 내지 48m과 또한 도 34a-34ff 및 36a-36ff의 트렌치 형성에 관하여 전술한 바와 같이 다수의 도전체, 반도체 및 산화물층을 통해 절삭할 수 있다. 이 실시예에서, 선택적 방향성 트렌치 에칭(RIE)은 컨택층(4884)의 노출된 영역을 제거하여 워드라인 도전체(4884-1; WL0 및 4884-2; WL1)를 형성하고, 컨택 영역(4884C-1)의 노출된 영역을 제거하여 컨택(4884C-1', 4884C-")을 형성하며, 상부 컨택 영역(4850-1, 4850-2)의 노출된 영역을 제거하여 상부 컨택(4850-1', 4850- 1")을 형성하고, 보호 절연 영역(4845-1, 4845-2)의 노출된 영역을 제거하여 보호 절연체(4845-1', 4845-1")를 형성하며, 나노튜브 영역(4840-1, 4840-2)의 노출된 영역을 제거하여 나노튜브 소자(4840-1', 4840-1")를 형성하고, 절연 영역(4835-1, 4835-2)의 노출된 영역을 제거하여 절연체(4835-1', 4835-1")를 형성하며, 하부 컨택 영역(3430-1, 3430-2)의 노출된 영역을 제거하여 하부 컨택(3430-1', 3430-1")을 형성하고, N+ 폴리실리콘 영역(3425-1, 3425-2)의 노출된 영역을 제거하여 N+ 폴리실리콘 영역(3425-1', 3425-1")을 형성하며, 폴리실리콘 영역(3420-1, 3420-2)의 노출된 영역을 제거하여 N 폴리실리콘 영역(3420-1', 3420-1")을 형성한다. 방향성 에칭은 도 48AA에 도시된 바와 같이 도전체(3410-1)의 상단면에서 중지하여 트렌치 개구(4886)를 형성한다.
이어서, 방법들은 도 48bb의 단면(4885')에 의해 도시된 바와 같이 예컨대 TEOS 등의 절연체(4888)로 트렌치(4886)를 채우고 표면을 평탄화한다. 도 48bb에 도시된 단면(4885')과 도 48y에 도시된 단면(4885)은 트렌치 측벽 배선에 의해 각 단부에 접촉되는 수직 배향된 조향(선택) 다이오드와 수평 배향된 나노튜브 소자를 갖는 NV NT 다이오드가 형성된 셀을 갖는 동일한 3D 비휘발성 메모리 어레이의 2개의 단면도이다. 도 48y에 도시된 단면(4885)은 도 47에 도시된 단면(4785)에 대응한다.
공정의 이 지점에서, 도 48y 및 48bb에 도시된 단면(4885, 4885')이 각각 제조되었고, X 방향으로 1F 및 Y 방향으로 1F의 전체 NV NT 다이오드 셀 크기 뿐만 아니라 대응하는 비트 및 워드 어레이 라인을 비롯하여 비휘발성 나노튜브 소자의 수평 배향된 채널 길이(LSW-CH)가 형성된다. 단면(4885)은 X 방향으로 2개의 인접한 캐소드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드 기반 셀의 단면이고, 단면(4885')은 Y 방향으로 2개의 인접한 캐소드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드 기반 셀의 단면이다. 단면(4885, 4885')은 대응하는 워드라인 및 비트라인 어레이 라인을 포함한다. 비휘발성 나노튜브 다이오드는 단면(4885, 4885')에 도시된 각 셀에 조향 및 저장 소자를 형성하고, 각 셀은 1F ㅧ1F 크기를 갖는다. 인접한 셀들 간의 간격은 셀 주기성이 X 및 Y 방향 모두에서 2F이도록 1F이다. 따라서, 1비트가 4F2의 면적을 차지한다. 45 nm 기술 노드에서, 셀 면적은 0.01 um2 미만이다.
채널 영역이 단부 접촉된 나노튜브 소자를 갖는 비휘발성 나노튜브 스위치
도 49는 기판(4930)에 의해 지지되는 절연체(4920) 상에 패터닝된 나노튜브 소자(4910)를 포함하는 NV NT 스위치(4900)를 도시하고 있다. 패터닝된 보호 절연체(4935)는 나노튜브 소자(4910)의 상단면과 접촉한다. 나노튜브 소자(4910)와 보호 절연체(4935)의 예는 도 48a-48bb에 관하여 전술되어 있다. 단자(도전체 요소; 4940 및 4950)는 나노튜브 소자(4910)의 단부 영역 근처에 피착되어 단자와 나노튜브간에 단부 영역 컨택(4960, 4965)을 각각 형성한다. 나노튜브 소자에 대한 단부 영역 컨택의 예는 도 48l 및 48u에 관하여 전술되어 있다. 비휘발성 나노튜브 스위치 채널 길이(LSW-CH)는 나노튜브 소자 단부 영역 컨택(4960, 4965) 간의 간격이 다. 기판(4930)은 세라믹 또는 유리, 반도체, 또는 유기 강성 또는 가요성 기판 등의 절연체일 수 있다. 절연체(4920)는 SiO2, SiN, Al2O3 또는 다른 절연체 물질일 수 있다. 단자(도전체 요소; 4940, 4950)는 다양한 컨택 및 상호접속 요소 금속, 예컨대 RU, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn 뿐만 아니라 TiAu, TiCu, TiPd, PbIn 및 TiW 등의 금속 합금, 다른 적절한 도전체 또는 도전성 질화물, 산화물 또는 예컨대 RuN, RuO, TiN, TaN, CoSi 및 TiSix 등의 규화물을 이용하여 형성될 수 있다.
대략 250 nm의 나노튜브 소자(4910)의 채널 길이와 TiPd로 형성된 단자(도전성 요소; 4940 및 4950)를 갖는 개별적인 나노튜브 스위치(4900)의 실험실 시험 결과가 도 50에 그래프(5000)로 도시되어 있다. 100회의 온/오프 싸이클에 대한 비휘발성 나노튜브 스위치(4900)의 전환 결과는 저항값(5010)에 의해 도시된 바와 같이 대부분의 온 저항값이 10 ㏀ 내지 100 ㏀의 범위이고 몇몇의 온 저항값은 800 ㏀이며, 오프 저항값은 저항값(5020)에 의해 도시된 바와 같이 500 ㏁ 내지 100 GΩ의 범위이라는 것을 보여준다. 몇몇의 경우(5030)에, 온 저항값은 100 ㏁보다 컸다.
3D 메모리 어레이가 비휘발성 플래시 메모리 용례에 사용되면, 플래시 구조는 그래프(5000)에 의해 도시된 바와 같이 1 ㏁ 미만의 온 저항값을 보장하는 데에 요구되는 바와 같이 오프 저항값(5010)보다 큰 온 저항값의 경우(5030)를 검출하고 하나 이상의 추가 싸이클을 적용하는 데에 사용될 수 있다.
비휘발성 나노튜브 스위치(4900)의 온/오프 저항값은 수십(또는 수백)의 싸이클 후에 온 저항값의 확산 저하 및 보다 타이트한 온 저항값 분포를 증명한다. 80 내지 100회의 온/오프 싸이클 범위는 예컨대 10 ㏀ 이상 1 ㏁ 미만의 온 저항값과, 80 ㏁보다 큰 오프 저항값을 보여준다. 그러한 비휘발성 나노튜브 스위치는 임의의 메모리 구조에 사용될 수 있다. 제조된 비휘발성 나노튜브 스위치(4900)에 대한 수십 또는 수백회의 싸이클의 적용은 메모리 어레이 번인 작동의 일부로서 사용될 수 있다. 온 및 오프 저항값 간의 싸이클을 발생시키는 인가된 전압 및 전류의 예는 도 11a 및 11b에 관하여 전술되어 있다.
애노드 온 NT 스위치 접속부용의 도전체 트렌치 충전을 이용하는 수직 배향된 다이오드 및 수평 배향된 자기정렬식 NT 스위치를 갖는 NV NT 소자를 이용하는 비휘발성 셀의 3차원 셀 구조
도 51은 3D 메모리 실시예에서 셀 C00과 C10을 포함하는 단면(5185)을 도시하고 있다. 나노튜브층은 전술한 도 36a 및 36b에 도시된 바와 같이 미리 정의된 다이오드 형성층 위에서 평탄한 절연면 상에 수평 방향으로 피착된다. 도 34a-34ff, 36a-36ff 및 48a-48bb에 관하여 전술한 자기정렬 방법과 유사한 자기정렬 방법이 셀 경계를 정하는 데에 사용되는 트렌치의 크기 및 위치를 결정한다. 자기정렬된 트렌치 측벽 배선은 수평 배향된 나노튜브 소자를 수직 배향된 다이오드 및 또한 어레이 배선과 접속시킨다.
도 30a에 관하여 전술한 방법(3010)은 지지 회로 및 상호접속부(3601)를 형성하는 데에 사용된다.
이어서, 도 30b에 도시된 방법은 절연체(3603)를 피착하고 평탄화한다. 평탄한 절연체(3603)[단면(5185)에는 도시되어 있지 않지만 도 28c의 단면(2800")에 관하여 위에서 도시함]를 통과하는 상호접속 수단은 3D 어레이의 금속 어레이 라인을 대응하는 지지 회로 및 상호접속부(3601)에 접속시키는 데에 사용될 수 있다. 일례로서, WL 드라이버 및 감지 회로(2930)의 워드라인 드라이버는 전술한 도 29a 및 도 51의 단면(5185)에 도시된 메모리(2900)의 어레이(2910)의 워드라인(WL0과 WL1)에 접속될 수 있다. 제조 공정의 이 지점에서, 방법(3040)은 도 51에 도시된 메모리 어레이 지지 구조(3605-1)와 상호접속되는 절연체(3603)의 표면 상에 메모리 어레이를 형성하는 데에 사용될 수 있다.
도 30b에 도시된 모범적인 방법(3040)은 금속, 폴리실리콘, 절연체 및 나노튜브 소자를 피착 및 평탄화하여, 이 실시예에서 다수의 수직 배향된 다이오드 및 수평 배향된 비휘발성 나노튜브 스위치 시리즈 쌍들을 포함하는 비휘발성 나노튜브 다이오드를 형성한다. 단일의 에칭 단계에서 개별적인 셀 경계가 형성되고, BL0 층을 제외하고 층들 후에 단일의 트렌치 에칭 단계에 의해 형성되는 단일의 NV NT 다이오드를 갖는 각 셀은 실질적으로 셀 면적을 증가시키는 개별적인 층 정렬 공차의 누적을 제거하도록 피착 및 평탄화된다. Y 방향에서의 개별적인 셀 크기는 도 51에 도시된 바와 같이 F(1 최소 특징)이고, 또한 Y 방향에 직교하는 X 방향(도시 생략)에서 F이며, X 및 Y 방향에서의 주기성은 2F이다. 따라서, 각 셀은 대략 4F2의 면적을 차지한다.
제1 셀 측벽 상의 수직 배향된(Z 방향) 트렌치 측벽 배선은 수직 배향된 다이오드 및 수평 배향된 나노튜브 소자의 일단부와 접속되고, 제2 셀 측벽 상의 수직 배향된 트렌치 측벽 배선은 수평 배향된 나노튜브 소자의 타단부를 어레이 배선과 접속시킨다. 수직 배향된 트렌치 측벽 셀 배선을 형성하는 모범적인 방법은 미국 특허 제5,096,849호(그 전체 내용은 본 명세서에 참조로서 합체됨)에 개시된 방법과 같이 트렌치 측벽 상에 형태를 패터닝하는 방법으로부터 채택될 수 있다. X 및 Y 방향에서 수평 배향된 NV NT 스위치 소자(나노튜브 소자)의 크기는 트렌치 에칭에 의해 정해진다. X 또는 Y 방향에서 나노튜브 소자에 대한 정렬 요건은 없다. 나노튜브 소자의 두께(Z 방향)는 통상 5 내지 40 nm 범위이다. 그러나, 나노튜브 소자의 두께는 예컨대 5 nm 미만 또는 40 nm을 초과하는 임의의 원하는 두께일 수 있다.
수평 배향된 나노튜브 소자는 단일의 나노튜브층을 이용하여 형성되거나 복수개의 층을 이용하여 형성될 수 있다. 그러한 나노튜브층은 예컨대 통합된 특허 문헌들에서 보다 상세히 설명된 회전 코팅 기법이나 스프레이 코팅 기법을 이용하여 피착될 수 있다. 도 51은 X 방향에서 3D 메모리 어레이 단면(5185)을 도시하고 있고 도 48a-48bb에 관하여 도시된 제조 방법에 대응하지만, 애노드 온 NT 3D 메모리 셀(캐소드 온 NT 메모리 셀 대신)을 형성하기 위하여 도 36a 및 36b가 도 34a 및 34b를 대체한다는 점에서 약간의 수정이 있다. NV NT 스위치는 도 48a-48bb에 관하여 전술한 제조 방법과 동일한 제조 방법을 이용하여 형성된다. 나노튜브 소 자의 길이 크기 LSW-CH와 폭 크기 WSW-CH는 에칭된 트렌치 벽 간격에 의해 결정된다. 트렌치 벽 간격이 X 및 Y 방향 모두에서 최소 기술 노드 크기 F와 동일하면, 예컨대 기술 노드 90 nm, 65 nm, 45 nm 및 22 nm의 경우에 LSW-CH와 WSW-CH는 예컨대 대략 90 nm, 65 nm, 45 nm 및 22 nm일 것이다.
방법들은 트렌치를 절연체로 채우고, 방법들은 표면을 평탄화시킨다. 이어서, 방법들은 평탄화된 표면 상에 비트라인을 피착하고 패터닝한다.
도 51에 도시된 수직 배향된 3D 셀의 제조는 이하와 같이 진행된다. 방법들은 도 48a-48bb에 관하여 전술한 바와 같이 예컨대 50 내지 500 nm의 두께를 갖는 절연체(3603)의 표면 상에 워드라인 배선층을 피착시킨다(도 51의 워드라인 배선층은 도 48a-48bb의 비트라인 배선층에 대응한다). 구조(5185)의 수직 배향된 다이오드 부분의 제조는 전술한 도 36a 및 36b에서와 동일하고 도 51에 관하여 설명된 제조 방법에 합체된다. 방법들은 워드라인 배선층을 에칭하고 워드라인 도전체[3610-1(WL0) 및 3610-2(WL1)] 등의 개별적인 워드라인을 형성한다. WL0 및 WL1 등의 워드라인은 어레이 배선 도전체로서 사용되고 또한 쇼트키 다이오드의 캐소드를 형성하는 N 영역(3625-1, 3625-2)과 접촉하는 N+ 영역(3620-1, 3620-2)에 대한 컨택으로서 사용될 수 있다. N+ 폴리실리콘 영역(3620-1, 3620-2)은 1020 이상의 비소 또는 인으로 도핑될 수 있고, N 폴리실리콘 영역(3625-1, 3625-2)은 예컨대 1014 내지 1017 도펀트 원자/cm3의 범위의 비소 또는 인으로 도핑될 수 있으며 예컨 대 20 nm 내지 400 nm의 두께 범위를 가질 수 있다.
도 51은 쇼트키 다이오드와 함께 형성되는 애노드 대 NT 타입의 NV NT 다이오드를 도시하고 있다. 그러나, 쇼트키 다이오드 대신에 PN 또는 PIN 다이오드를 사용할 수도 있다.
폴리실리콘, 예컨대 폴리실리콘 영역(3625-1, 3625-2)을 형성하도록 피착 및 패터닝되는 폴리실리콘의 물질 특성을 조절함으로써 쇼트키(및 PN, PIN) 다이오드의 전기 특성을 개선(예컨대, 저누설)시킬 수 있다. 폴리실리콘 영역은 반도체 영역에 사용되는 방법에 의해 결정되는 상대적으로 크거나 상대적으로 작은 입자 경계 크기를 가질 수 있다. 예컨대, 반도체 산업에 사용되는 SOI 피착 방법을 사용할 수 있고, 그 결과 낮은 다이오드 누설 전류 등의 추가적인 전기 특성 향상을 위해 단일의 결정(더 이상 폴리실리콘이 없음) 또는 거의 단일의 결정인 폴리실리콘 영역이 생긴다.
방법들은 하부 컨택(3630-1, 3630-2)을 형성한다. 컨택 도전체 물질의 예로는 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn 등의 원소 금속과, TiAu, TiCu, TiPd, PbIn 및 TiW 등의 금속 합금과, 다른 적절한 도전체나 도전성 질화물, 산화물 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix 등의 규화물을 포함한다. 절연체는 SiO2, SiNx, Al2O3, BeO, 폴리이미드, 마일러 또는 다른 적절한 절연 물질일 수 있다.
하부 컨택(3630-1, 3630-2)은 또한 쇼트키 다이오드 접합점(3618-1, 3618-2) 를 갖는 쇼트키 다이오드의 애노드를 형성한다. 몇몇의 경우에, Al, Au, W, Cu, Mo, Ti 및 기타 금속 등의 도전체를 컨택 도전체 물질로서 뿐만 아니라 쇼트키 다이오드용 애노드로서 사용할 수 있다. 그러나, 다른 경우에, 보다 낮은 순방향 전압 강하와 보다 낮은 다이오드 누설을 위해 최적화된 애노드 물질이 바람직하다. 쇼트키 다이오드 애노드 물질은 하부 컨택(3625-1, 3625-2)과 폴리실리콘 영역(3625-1, 3625-2) 사이에 각각 추가될 수 있다(도시 생략). 그러한 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2 및 ZrSi2 등의 규화물을 사용할 수 있다. 그러한 금속과 규화물을 이용하여 형성되는 쇼트키 다이오드는 NG, K.K.에 의한 문헌인 "Complete Guide to Semiconductor Devices", 제2판, John Wiley & Sons, 2002m pp.31-41에 예시되어 있고, 그 문헌의 전체 내용은 본 명세서에 참조로서 합체된다.
이어서, 방법들은 하부 컨택(3630-1, 3630-2)의 표면 상에 예컨대 20 내지 500 nm의 두께를 갖는 예컨대 통상 SiO2인 평탄한 절연 영역(4735-1, 4735-2)을 각각 형성하고, X 및 Y 크기는 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해진다.
다음에, 방법들은 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해지고 하부 컨택(3430-1, 3430-2)과의 직접적인 접촉으로부터 각각 절연되는 나노튜브 소자 길이 및 폭을 갖는 수평 배향된 나노튜브 소자(4740-1, 4740-2)를 절연체 영 역(4735-1, 4735-2)의 표면 상에 각각 형성한다. 셀 C00 및 C01의 밀도를 최대화하기 위하여, 도 51에 도시된 나노튜브 소자(4740-1, 4740-2)는 후술하는 바와 같이 나노튜브 소자(4740-1)와 접촉하는 트렌치 형성된 단부 컨택(4746, 4779) 및 나노튜브 소자(4740-2)와 접촉하는 단부 컨택(4764', 4779')에 의해 수평 배향된다. 수평 배향된 나노튜브 소자 및 그 제조 방법은 합체된 특허 문헌에 보다 상세히 설명되어 있다.
이어서, 방법들은 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해지는 X 및 Y 크기를 갖는 보호 절연체(4745-1, 4745-2)를 등각 나노튜브 소자(4740-1, 4740-2)의 표면 상에 형성한다. 보호 절연체(4745-1, 4745-2)를 형성하는 모범적인 방법은 도 48b에 관하여 전술되어 있다.
다음에, 방법들은 보호 절연체(4745-1, 4745-4)의 표면 상에 상부 컨택(4750-1, 4750-2)을 각각 형성하는데, X 및 Y 방향 크기는 공정 흐름의 말단 근처에서 트렌치 에칭에 의해 정해진다.
이어서, 방법들은 폭 F의 트렌치 개구를 형성(에칭)하여, 전술한 셀 C00과 C01의 내측벽과, 대응하는 상부 및 하부 컨택, 나노튜브 소자 및 절연체를 형성한다.
다음에, 방법들은 수직 측벽 배선(4762, 4762')을 형성한다. 수직 측벽 배선(4762)은 나노튜브 소자(4740-1)의 단부 컨택(4764)을 형성하여 하부 컨택(3630-1)의 단부 컨택(4766)과 접속시킨다. 수직 측벽 배선(4762')은 나노튜브 소자(4740-2)의 단부 컨택(4764')을 형성하여 하부 컨택(3630-2)의 단부 컨택(4766') 과 접속시킨다.
이어서, 방법들은 절연체(3403)에 대한 트렌치 형성(에칭)을 완료한다.
다음에, 방법들은 트렌치 개구를 TEOS 등의 절연체로 채우고 표면을 평탄화하여 트렌치 충전(4769)을 완료한다.
이어서, 방법들은 폭 F의 트렌치 개구를 형성(에칭)하여, 전술한 셀 C00과 C01의 외측벽 및 대응하는 상부 및 하부 컨택, 나노튜브 소자 및 절연체를 형성한다.
그 후, 상기 방법은 수직 측벽 배선(4776, 4776')을 형성한다. 수직 측벽 배선(4776)은 나노튜브 소자(4740-1)의 단부 컨택(4979)을 형성하여 상부 레벨 컨택(4750-1)의 단부 영역(4778)과 접속하고, 수직 측벽 배선(4776')은 나노튜브 소자(4740-2)의 단부 컨택(4779')을 형성하여 상부 레벨 컨택(4850-2)의 단부 접촉 영역(4778')에 접속한다.
다음에, 상기 방법은 절연체(3403) 표면에 트렌치 형성(에칭)을 완료한다.
그 후, 상기 방법은 트렌치 개구를 TEOS와 같은 절연체로 충전하고, 표면을 평탄화하여, 트렌치 충전(4882, 4882')을 완료한다.
다음에, 상기 방법은 비트라인층을 피착하고 평탄화하는 것에 의해 상부 레벨 컨택(4750-1, 4750-2)의 표면 상에 비트라인 컨택(5184C-1, 5184C-2)을 에칭하여 형성한다.
그 후, 상기 방법은 비트라인(5183)을 패터닝한다.
셀(C00, C10)을 형성하는 비휘발성 나노튜브 다이오드는 각 셀(C00, C10)에 하나씩 있는, 도 13의 비휘발성 다이오드(1300)에 대응한다. 도 51의 단면(5185)에 나타난 셀(C00, C10)은 도 29a의 메모리 어레이(2910)에 개략적으로 도시한 셀(C00, C10)에 대응하고, 워드라인(WL0, WO1)과 비트라인(BL0)은 메모리 어레이(2910)에 개략적으로 도시한 어레이 라인에 대응한다.
도 51에 도시한 단면(5185)을 제조한 후, X 방향으로의 3D 메모리 셀의 경계는 동시적인 트렌치 에칭, 절연체에 의한 트렌치 충전 및 평탄화에 의해 형성된다. 그 후, 비트라인과 상부 레벨 컨택에 대한 비트라인 컨택이 형성되어 도 51의 단면(5185)에 대응하는 도 52의 단면(5185')을 완성한다.
도 52에 도시한 단면(5185')은 도 51에 관하여 더욱 전술한 바와 같은 보조 회로, 상호 접속부(3601) 및 절연체(3603)를 예시한다. 단면(5185')은 X 방향으로 워드라인(WO0)을 따른다.
N+ 폴리실리콘 영역(3620-1', 3620-1")은 N 폴리실리콘(3625-1', 3625-1")과 워드라인(3610-1(WL0)) 사이에 각기 다이오드 캐소드 영역을 형성하는 컨택을 형성한다. 하부 레벨 컨택(3430-1', 3430-1")는 쇼트키 다이오드 접합부(3618-1', 3618-1")를 형성하는 애노드로서의 역할을 할뿐만 아니라, 나노튜브 소자(4840-1', 4840-1") 각각에 접촉하기도 한다. 나노튜브와 하부 레벨 컨택 사이의 컨택이 도 51의 대응하는 단면(5185)에 도시되어 있다.
절연체(4835-1', 4835-1")는 하부 레벨 컨택(3630-1', 3630-1")를 갖는 전기 컨택로부터 나노튜브 소자(4840-1', 4840-1")를 각각 분리하는 데 사용된다.
보호 절연체(4845-1', 4845-1")는 나노튜브 소자 위에 보호 영역을 제공하 고, 또한 상부 레벨 컨택(4850-1', 4850-1")를 갖는 전기 컨택으로부터 나노튜브 소자(4840-1', 4840-1")를 각각 분리한다. 나노튜브 소자와 상부 레벨 컨택 사이의 컨택이 대응하는 단면(5185)에 도시되어 있다.
비트라인 컨택(5184-1', 5184-1")은 상부 레벨 컨택(4850-1', 4850-1")을 각각 비트라인(5184-1(BLO), 5184-2(BLl))에 각각 접속한다.
도 51 및 도 52에 각각 도시한 대응하는 단면(5185, 5185')에는 수평 방향으로 배향된 나노튜브 소자를 갖는 애노드 대 NT(anode-to-NT) 메모리 어레이가 도시되어 있다. 나노튜브 채널의 길이 및 채널의 폭(WSW-CH)은 X 방향으로의 IF 및 Y 방향으로의 IF의 NV NT 다이오드 셀 크기뿐만 아니라 대응하는 비트 및 워드 어레이 라인에 대응한다. 단면(5185)은 Y 방향으로의 2개의 인접한 애노드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드계 셀의 단면이고, 단면(5185')은 X 방향으로의 2개의 인접한 애노드 대 나노튜브 타입의 비휘발성 나노튜브 다이오드계 셀이다. 단면(5185, 5185')은 대응하는 워드라인과 비트라인 어레이 라인을 포함한다. 비휘발성 나노튜브 다이오드는 단면(5185, 5185')에 도시한 각 셀에 조향 및 저장 소자를 형성하고, 각 셀은 1F 크기에 의한 1F를 갖는다. 인접한 셀들 간의 간격은 1F이기 때문에, 셀의 주기성은 X 및 Y 방향 모두에서 2F이다. 이에 따라, 하나의 비트는 4F의 면적을 차지한다. 45 nm 기술 노드에서, 셀 면적은 0.01 ㎛ 미만이다.
도 51 및 도 52 도시한 단면(5185, 5185')에 대응하는 제조 방법은 N 폴리실 리콘과 N+ 실리콘의 수직 방향 위치가 교환된다는 점을 제외하고는 도 48a 내지 48bb에 도시한 제조 방법에 대응한다. NV NT 스위치 제조 방법은 동일하다. 유일한 차이점은 단면(5185, 5185')에 트렌치를 형성할 때 N+ 폴리실리콘층 이전에 N 폴리실리콘층이 에칭된다는 것이다.
애노드 대 NT 스위치 접속부 및 캐소드 대 NT 스위치 접속부와 수평 배향된 자가 정렬 단부 접촉식 NV NT 스위치를 갖는 NV NT 다이오드 디바이스 스택을 사용하는 비휘발성 메모리
도 32에는 2개의 메모리 어레이가 절연층과 적층된 이들 2개의 메모리 어레이 아래에 형성된 지지 회로 위에 있는 절연층 상에 상하로 적층되고, 절연층을 관통하는 전달 수단을 지닌 실시예를 제조하는 방법(3200)에 예시되어 있다. 이하에서 비휘발성 나노튜브 다이오드(1200, 1300)에 관하여 상기 방법(3200)을 더욱 설명하겠지만, 이 방법(3200)은 위에서 설명한 많은 비휘발성 나노튜브 다이오드 실시예의 제조를 커버하기에 충분하다. 3D 메모리 실시예에 관하여 상기 방법(3200)을 설명하지만, 상기 방법(3200)은 예컨대 PLA, FPGA 및 PLD에서 사용되는 것과 같은 로직 보조 회로(메모리 보조 회로를 대신함)를 지닌 NABD 및 NOR 어레이와 같은 로직 어레이로서 구성된 NV NT 다이오드에 기초한 3D 로직 구현을 형성하는 데 사용될 수 있다.
도 53에는 3차원 어레이로 이루어진 2층 고스택, 하부 어레이(5302) 및 상부 어레이(5304)를 포함하는 3D 사시도(5300)가 도시되어 있다. 하부 어레이(5302)는 비휘발성 나노튜브 다이오드 셀(COO, COl, ClO, C1l)을 포함한다. 상부 어레 이(5304)는 비휘발성 나노튜브 다이오드 셀(C02, C12, C03, C13)을 포함한다. 워드라인(WLO, WLl)은 X 방향을 따라 배향되고, 비트라인(BLO, BLl, BL2, BL3)은 Y 방향을 따라 배향되며 워드라인(WLl, WL2)과 대략 직교한다. 나노튜브 소자의 채널 길이부(LSW-CH)는 3D 사시도(5300)에 도시한 바와 같이 수평 방향으로 배향된다. 셀(COO, COl, C02, C03)의 단면은 다음 도 54a에서 더욱 예시되어 있고, 셀(COO, C02, C12, ClO)은 다음 도 54b에 더욱 예시되어 있다.
일반적으로, 방법(3210)은 반도체 기판에 보조 회로와, 반도체 기판 상에 상호 접속부를 형성한다. 이것은 상호 접속되어 메모리(또는 로직) 보조 회로를 형성하는 드레인, 소스 및 게이트를 구비하는 NFET 및 PFET를 포함한다. 그러한 구조체 및 회로는 본 출원서에서는 설명하지 않는 공지의 기술을 이용하여 형성될 수 있다. 방법(3210)의 몇몇 실시예는 공지의 제조 방법을 이용하여, 도 54a 및 도 54b에 도시된 비휘발성 나노튜브 다이오드 제어부 및 회로가 제조되는 단면(5400, 5400')의 일부인 보조 회로와 상호 접속부(5401) 층을 형성하는 데 이용된다. 보조 회로와 상호 접속부(5401)는, 예컨대 도 47에 도시한 보조 회로 및 상호 접속부(3401)와 도 51에 도시한 보조 회로 및 상호 접속부(3601)와 유사하지만, 2개의 적층 메모리 어레이를 수용하도록 변형된다. 도 54에는 2층 고스택 메모리 어레이가 도시되어 있지만, 예컨대 4층 고스택 및 8층 고스택을 포함- 이것으로 제한되지 않음 -하는 2층보다 많은 3D 어레이 고스택을 형성(제조)할 수 있다는 점에 유념하라.
다음에, 방법(3210)은 또한 도 54a 및 도 54b에 각각 도시한 단면(5400, 5400')에 도시한, 상호 접속 수단을 지닌 평탄화 절연체와, 도 47에 도시한 절연체(3403) 및 도 51에 도시한 절연체(3601)와 유사하지만 2개의 적층 메모리 어레이를 수용하도록 변형된 절연체(5403)와 같은 평탄화 절연체 상의 비휘발성 나노튜브 어레이 구조체를 포함하는 중간 구조체를 제조하는 데 사용된다. 상호 접속 수단은 비휘발성 나노튜브 다이오드 어레이가 상부에 있는 평탄화 절연체 아래에 있는 반도체 기판에 메모리 보조 회로를 상호 접속하기 위한 수직 배향 충전 컨택 또는 스터드를 포함한다. 평탄화 절연체(5403)는 도 27b에 예시한 방법(2730)과 유사한 방법을 사용하여 형성된다. 평탄한 절연체(5403)(단면(5400)에 도시하지 않음)를 관통하는 상호 접속부는 도 28c에 예시한 컨택(2807)과 유사하며, 제1 메모리 어레이(5410)와 제2 메모리 어레이(5420)에 있는 어레이 라인을 대응하는 보조 회로 및 상호 접속부(5401)에 접속시키는 데 사용될 수 있다. 보조 회로 및 상호 접속부(5401)와 절연체(5403)는 메모리 어레이 보조 구조체(5405-1)를 형성한다.
그 후, 방법(2740)과 유사한 방법(3220)을 사용하여, 도 47에 도시한 비휘발성 나노튜브 다이오드 어레이 단면(4785)과 유사한 비휘발성 나노튜브 다이오드 어레이와 대응하는 제조 방법에 기초한 다이오드 캐소드 대 나노튜브 스위치를 사용하여 제1 메모리 어레이(5410)를 제조한다.
다음에, 도 51에 도시한 비휘발성 나노튜브 다이오드 어레이 단면(5185)과 유사한 비휘발성 나노튜브 다이오드 어레이와 대응하는 제조 방법에 기초한 다이오드 애노드 대 나노튜브 스위치를 사용하는 것을 제외하고 도 30b에 도시한 방 법(3040)과 유사한 방법(3230)이 제1 메모리 어레이(5410)의 평탄면 상에 제2 메모리 어레이(5420)를 제조한다.
도 54a에는 워드라인(5430)을 공유하는 제1 메모리 어레이(5410)와 제2 메모리 어레이(5420)를 포함하는 단면(5400)이 도시되어 있다. 5430과 같은 워드라인은 어레이(5420)를 형성할 때 메모리 어레이(셀)를 형성하는 트렌치 에칭 단계 동안에 형성(에칭)된다. 단면(5400)에는 워드라인(5430)을 공유하는, 워드라인, 즉 X 방향으로 조합된 제1 메모리 어레이(5410)와 제2 메모리 어레이(5420), 4개의 비트라인(BLO, BLl, BL2, BL3) 및 대응하는 셀(COO, COl, C02, C03)이 도시되어 있다. X 방향으로의 어레이 주기성은 2F이며, F는 기술 노드(생성)에 대한 최소 크기이다.
도 54b에는 워드라인(5430', 5432)을 공유하는 제1 메모리 어레이(5410')와 제2 메모리 어레이(5420')를 포함하는 단면(5400')이 도시되어 있다. 워드라인(5430')은 워드라인(5430)의 단면도이다. 5430' 및 5432와 같은 워드라인은 어레이(5420')를 형성할 때 메모리 어레이(셀)를 형성하는 트렌치 에칭 동안에 형성(에칭)된다. 단면(5400')에는 워드라인(5430'(WL0), 5432(WL2))을 공유하는, 비트라인, 즉 Y 방향으로 조합된 제1 메모리 어레이(5410') 및 제2 메모리 어레이(5420')와, 2개의 비트라인(BL0, BL2), 및 대응하는 셀(COO, ClO, C02, C12)이 도시되어 있다. Y 방향으로의 어레이 주기성은 2F이며, F는 기술 노드(생성)에 대한 최소 크기이다.
어레이(5410)에 대한 1 비트의 메모리 어레이 셀 면적은 X 및 Y 방향에 있어 서의 2F 주기성으로 인해 4F2이다. 어레이(5420)에 대한 1 비트의 메모리 어레이 셀 면적은 X 및 Y 방향에 있어서의 2F 주기성으로 인해 4F2이다. 메모리 어레이(5420, 5410)는 적층되어 있기 때문에, 비트 당 메모리 어레이 셀 면적은 2F2이다. 4개의 메모리(도시하지 않음)가 적층되어 있으면, 비트당 메모리 어레이 셀 면적은 1F2이다.
몇몇 실시예에서, 산업 표준 제조 기술을 사용하는 방법(3240)은 필요한 추가의 배선층을 추가하고 칩에 보호막을 씌우고 패키지 상호 접속 수단을 추가하는 것에 의해 반도체 칩 제조를 완료한다.
작동시, 도 54a에 도시한 메모리 단면(5400)과 도 54b에 도시한 대응하는 메모리 단면(5400')은 도 33b에 도시한 메모리 단면(3305)과 도 33b'에 도시한 대응하는 메모리 단면(3305')의 작동에 대응한다. 메모리 단면(5400)과 대응하는 메모리 단면(5400')은 도 33d에 도시한 파형(3375)에 관하여 설명한 것과 동일하다.
트렌치 충전에 대한 대안으로서 등각 도전체 피착을 사용하여 트렌치 측벽 배선을 형성하는 방법
도 48g에는 도 48h에 도시한 바와 같이 도전체(4858)로 충전되는 트렌치 개구(4857)가 도시되어 있다. 그 후, 도 48a 내지 도 48bb에서 설명되는 제조 방법으로 더욱 예시한 바와 같이 트렌치 측벽 배선이 형성된다.
등각 도전체 피착은 트렌치 충전 도전체 대신에 사용되어 도 55a 내지 도 55f에 도시한 바와 같은 트렌치 측벽 배선을 형성할 수 있다. 도 55a 내지 도 55f에 도시한 예시적인 제조 방법은 도 41a 및 도 41b에 도시한 USP 제5,096,849호의 조절에 기초한다.
몇몇 방법은 도 55a에 도시한 바와 같이 개구(4857)(도 48g)에 등각 도전체층(5510)을 피착하고, 트렌치 개구(5515)를 형성한다. 도전체층 물질의 예로는 Al, Au, W, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn와 같은 원소 금속과, TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 다른 적절한 도전체나 RuN, RuO, TiN, TaN, CoSiX 및 TiSiX와 같은 도전성 질화물, 산화물 또는 규화물이 있다. 도전체 물질은 이하에서 더욱 예시하는 바와 같이 측벽 배선 영역에 형성된다. 배선 거리가 짧기 때문에, 최종 트렌치 측벽 배선의 시트 저항은 중대 사항이 아니다.
다음에, 방법은 도 55b에 도시한 바와 같이 희생 물질로 트렌치 개구(5515)를 충전한다. 희생 물질(5520)은 도전체, 반도체 또는 절연체일 수 있다. 절연체가 선택되는 경우, 희생 물질(5520)은 CMOS 산업이나 패키징 산업에 알려져 있는 임의의 절연 물질, 예컨대 SiO2, SiN, Al2O3, BeO, 폴리이미드, PSG(PhophoSilicate Glass), 포토레지스트, PVDF(PolyVinyliDene Fluoride), 스퍼터링된 유리, 에폭시 유리 및 다른 유전재일 수 있다.
그 후, 방법은 희생 물질(5520)을 도 55c에 도시한 바와 같이 상부 레벨 컨택(4850, 4850") 바닥 아래로 소정 깊이(DZ10)까지 에칭하여(RIE), 희생 물 질(5520')을 남겨놓는다.
다음에, 방법은 도 55d에 도시한 바와 같이 공지의 업계의 방법을 이용하여 노출된 등각 트렌치 측벽 도전체 영역을 제거(에칭)하여, 희생 물질(5520')을 남겨놓는다.
그 후, 방법은 도 55e에 도시한 바와 같이 공지의 업계의 방법을 이용하여 남아 있는 희생 물질(5520')을 제거(에칭)한다.
다음에, 방법은 남아 있는 등각 도전체를 RIE에 의해 에칭하여, 트렌치 측벽 배선(5535, 5535')을 형성한다. 그 후, 방법은 남아 있는 반도체와 금속층을 방향성을 갖도록 에칭하여, 도 48l의 측벽 배선(4862, 4862')에 대응하는 트렌치 측벽 배선(5535, 5535')을 형성한다.
도 55a 내지 도 55f에 관하여 설명한 바와 같은 도전체 트렌치 충전 대신에 등각 도전체 피착을 사용하는 제조 방법은 도 48a 내지 도 48bb에 관하여 설명한 제조 방법에도 적용되어, 도 48y에 도시한 3D 메모리 단면(4885)과 도 48bb에 도시한 3D 메모리 단면(4885')을 형성할 수 있다.
도 55a 내지 도 55f에 관하여 설명한 바와 같은 등각 도전체 피착을 이용하는 제조 방법은 도 51에 도시한 3D 메모리 단면(5185)과 도 52에 도시한 3D 메모리 단면(5185')을 형성하는 데에도 사용될 수 있다.
비휘발성 나노튜브 블럭
비휘발성 나노튜브 스위치(NV NT 스위치)는 미국 특허 출원 제11/280,786호에 상세히 설명되어 있으며, 스위치의 예와 작동은 도 3 내지 도 11b에서 앞서 예 시한 바와 같이 본 명세서에 간략히 요약되어 있다. 도 3 내지 도 6b에는 수평 방향 배향 NV NT 스위치(300, 400, 500, 600)가 도시되어 있고, 도 7b에는 수직 배향 NV NT 스위치(750)가 도시되어 있다. 이들 스위치는 두께가 예컨대 0.5 내지 10 nm인, 패터닝된 나노튜브 소자의 양단부의 표면 영역과 접촉하는 금속 단자에 의해 접촉되는 나노튜브 소자에 의해 형성된다.
도 26a 및 도 29a에는 도 12 및 도 13에 대하여 앞에서 더 설명한 바와 같이 캐소드 온 NT(cathode-on-NT) 및 애노드 온 NT(anode-on-NT) 타입의 비휘발성 나노튜브 다이오드를 사용하는 비휘발성 나노튜브 다이오드계 메모리 어레이 및 회로가 각각 도시되어 있다. 각각의 기술 노드(F)에서 가능한 최대 밀도의 메모리 어레이를 제조하는 것이 바람직하며, 상기 F는 최소 기술 노드 리소그래피 크기이다. 각 셀이 F × F이고 인접한 셀로부터 크기 F만큼 분리되어 있으면, 셀 대 셀 주기성은 2F이고, 기술 노드에 대한 최대 셀 면적은 4F이다. 개별 셀이 1 비트 넘게 유지할 수 있거나 어레이가 상하로 적층될 수 있으면, 효과적인 메모리 셀은, 예컨대 2F나 1F이다.
도 28c에는 NV NT 다이오드 셀이 수평 배향 나노튜브와 접촉하는 수직 배향 다이오드 조향(선택) 디바이스를 포함하는 단면(2800")이 도시되어 있으며, 수평 배향 나노튜브는 수평으로 배치된 나노튜브 소자의 양단부에 있는 수평으로 배치된 나노튜브 소자의 컨택이 최소 특징 크기(F)를 넘어 연장되기 때문에 X 방향으로 최소 특징 크기(F)보다 크다. 도 28a 및 도 28b와 도 31a, 도 31b 및 도 31c는 최소 특징 크기(F)에 적합한 하부 및 측부/상부 컨택을 지닌 수직 배향 나노튜브를 보여 준다.
그러나, 수직 배향 나노튜브의 경우에도, 기술 노드 F = 22 nm(또는 그 미만)와 같은 작은 크기에 대한 스케일링은 몇몇 실시예에서 나노튜브 소자의 나노튜브 조직 밀도(nanotube fabric density), 즉 디바이스의 폭 방향으로 이용 가능한 개별 나노튜브의 개수에 의해 제한될 수 있다. 나노튜브 조직 밀도를 나타내는 다른 방법은 도 38에 도시한 바와 같이 공극 영역의 크기를 측정하는 것이다. 도 39에는, 예컨대 45 nm, 35nm, 또는 22 nm일 수 있는 최소 특징 폭(F)의 디바이스에 이용 가능한 나노튜브의 개수를 증가시키기 위해 두께가 증가된 나노튜브 소자가 도시되어 있다. 도 40에는 나노튜브 소자(4050)가 단면 F × F를 갖는 고밀도 메모리 셀이 도시되어 있다. 나노튜브 두께는 나노튜브 스위치(4005)의 상부 레벨 컨택(4065)과 하부 레벨 컨택(4030) 사이의 거리에 의해 형성되는 채널 길이(LSW-CH)를 결정한다. 상부 레벨 컨택은 상부 컨택으로도 칭할 수 있고, 하부 레벨 컨택은 하부 컨택이라고도 칭할 수 있다. 나노튜브 소자(4050)와 같은 보다 두꺼운 나노튜브 소자는 비휘발성 나노튜브 블럭이라고 칭할 수 있다. 도 40에서 앞서 더 설명하고 아래에서 도 57, 도 67, 및 도 68에서 더 설명하는 바와 같이 상부 레벨 컨택과 하부 레벨 컨택을 지닌 나노튜브 소자(4050)와 같은 NV 나노튜브 블럭을 사용하여 제조되는 NV NT 다이오드 어레이는 비교적 간단한 자가 정렬식 3차원 NV 메모리 어레이 구조를 형성한다.
비휘발성 나노튜브 블럭("NV NT 블럭")은 나노튜브 조직의 3D 체적을 포함하 는 나노튜브 소자로서 고려될 수 있다. NV NT 블럭이라는 용어는 비교적 두꺼운 나노튜브 소자를 비교적 얇은 나노튜브 소자, 예컨대 도 37b에 도시한 나노튜브 소자와 구별하기 위해 사용된다. 예컨대, NV NT 블럭은 소정 두께 범위, 예컨대 10 nm 내지 20 nm(또는 그 이상), 예컨대 10 nm 내지 50 nm의 두께 범위를 가질 수 있다. 이에 따라, 블럭의 두께는 거의 실질적으로 블럭에 있는 개별 나노튜브의 직경보다 크며, 예컨대 개별 나노튜브 직경의 적어도 약 10배로 나노튜브의 3D 체적을 형성한다. 이와 달리, 몇몇 다른 타입의 나노튜브 소자는 비교적 얇으며, 예컨대 나노튜브 직경 자체에 거의 동일한 두께(예컨대, 약 1 nm)로 모노층을 형성한다. 여러 경우에, 비교적 얇은 소자는 기본적으로 "2D"로 간주될 수 있다(물론 나노 크기 수준에서는 3D 특징으로 볼 수 있음). 일반적으로, (예컨대, 약 1 nm 미만에서 200 nm 이상 등의 넓은 두께 범위에 걸친) 비교적 얇은 나노튜브 조직과 비교적 두꺼운 NV NT 블럭은 나노튜브 망을 포함한다.
여러 실시예에서, NV NT 블럭은 단자가 하부, 상부, 측부 및 단부 또는 이들 표면의 임의의 조합을 포함하는 임의의 표면(들) 상에서 블럭과 접촉할 수 있도록 성형되고, 크기가 정해지며 및/또는 충분한 밀도를 갖는다. 블럭을 형성하는 조직의 크기 및/또는 밀도는 단자가 조직을 통해 서로 접촉하고 단락되는 것을 방지한다. 즉, 조직의 크기 및/또는 밀도는 물리적으로 단자를 서로 분리한다. 도 38에 관하여 앞서 논의한 바와 같이, NV NT 블럭을 형성하는 조직은 조직 내의 공극의 크기 분포를 제어하기에 충분할만큼 고밀도이다. 아래에서 더 상세히 논의하겠지만, NV NT 블럭의 조직 밀도는 적절한 피착 파라메터를 선택하는 것에 의해 제어 될 수 있다. 예컨대, 조직을 형성하는 나노튜브는 스프레이 코팅 기술을 사용하여 또는 상부에 다층을 피복하는 스핀 코팅을 사용하는 것에 의해 고밀도로 피착될 수 있다. 또는, 아래에서 더 상세히 논의하겠지만, 보다 얇은 층은, 예컨대 나노튜브 조직의 피착중이나 피착후에 나노튜브 조직에 희생 물질을 통합시키는 것에 의해 형성될 수 있다. 이러한 희생 물질은 단자가 형성될 때 단자가 접촉하는 것을 실질적으로 방지하는데, 즉 단자를 물리적으로 분리한다. 희생 물질은 차후에 실질적으로 제거되어, 나노튜브 조직 뒤에 남을 수 있다. 나노튜브 조직은 다른 실시예에서와 같이 고밀도이거나 두꺼울 필요가 없는데, 그 이유는 단자가 이미 서로로부터 주어진 물리적 거리를 두고 형성되기 때문이다.
많은 실시예에서, NV NT 블럭을 형성하는 나노튜브 조직 내에 있는 많은 나노튜브는 실질적으로 이들이 배치되는 표면에 평행하게 놓여있다. 몇몇 실시예에서, 예컨대 나노튜브가 표면에 스핀 코팅되는 경우, 적어도 일부 나노튜브가 일반적으로 소정 방향으로 측방 연장될 수도 있지만, 그 방위는 상기 소정 방향으로 구속되지 않는다. 다른 나노튜브층이 나노튜브층 상부에 스핀 코팅되는 경우, 나노튜브는 일반적으로 이전층과 동일한 방향이나 상이한 방향으로 연장될 수 있다. 추가적으로, 추가층의 많은 나노튜브가 표면에 거의 평행할 수도 있는 한편, 나노튜브 중 일부는 이전 나노튜브층에 있는 공극을 충전하도록 하방으로 굴곡질 수 있다. 다른 실시예에서, 예컨대 나노튜브가 표면에 스프레이 코팅되는 경우, 나노튜브는 여전히 이들이 배치되는 표면에 거의 평행하게 놓이겠지만, 일반적으로 측방향으로는 서로에 대해 무작위적인 방위를 가질 수 있다. 다른 실시예에서, 나노튜 브는 모든 방향으로 무작위적으로 연장될 수 있다.
많은 실시예에서, NV NT 블럭은 하나 이상의 측방향 크기에 속하는 두께 또는 높이를 갖는다. 예컨대, 아래에서 더 상세히 설명하겠지만, NV NT 블럭의 하나 이상의 크기는 리소그래피식으로 형성될 수 있으며, 한가지 크기는 NV NT 블럭을 형성하는 나노튜브 조직의 피착된 그대로의 두께에 의해 형성된다. 리소그래피식으로 정해지는 크기(들)는 기술 노드를 스케일링하여, 대략 F인 최소 측방 크기, 예컨대 F = 65 nm인 경우에 약 65 nm, F = 45 nm인 경우에 약 45 nm, F = 32 nm인 경우에 약 32 nm, F = 22 nm인 경우에 약 22 nm, 또는 그 미만의 최소 측방 크기를 갖는 디바이스의 제조를 가능하게 한다. 예컨대, F = 22 nm인 경우, NV NT 블럭을 형성하는 나노튜브 조직이 약 35 nm 두께라고 가정하면 NV NT 블럭은 약 22 nm × 22 nm × 35 nm의 크기를 가질 수 있다. 다른 크기 및 두께도 가능하다. 단자의 구성 및 NV NT를 형성하는 나노튜브 조직의 피착된 그대로의 특징 및 두께에 따라, 단자들 간의 거리(즉, 스위치 채널 길이)가 리소그래피식으로 정해진 NV NT 블럭의 크기에 의해 정해질 수 있다. 대안으로서, 단자들 간의 거리는, 어떤 조건에서 서브 리소그래픽일 수 있는, NV NT블럭을 형성하는 조직의 두께에 의해 정해질 수 있다. 대안으로서, 스위치 채널 길이는 NV NT 블럭 자체의 크기와 직접적으로 관련이 없는 구성의 단자를 제공하는 것에 의해, 오히려 단자를 특정 거리만큼 서로 분리되는 특징을 갖도록 패터닝하는 것에 의해 정해질 수 있다. 일반적으로, 이하에서 더 상세히 예시하겠지만, NV NT 블럭은 적어도 1F2 미만의 면적을 갖는 스위칭 소자의 제조를 가능하게 한다.
"NV NT 블럭"은 큐브 형상, 예컨대 모든 크기가 대략 동일거나, 평행한 측면을 가질 필요가 없지만, 몇몇 실시예에서는 이러한 특징들을 가질 것이라는 점에 유념해야 한다. 예컨대, 어떠한 실시예에서 마스킹층에 형성된 최소 크기의 형상은 늘여진 그대로의 정사각형 형상이 대략 제조된 그대로 원형일 수 있도록 원형 코너를 가질 수도 있고, 일반적으로 원형 특징부가 없는 정사각형일 수도 있다. 거의 원형인 마스킹층은 본 발명에서 NV NT라고도 칭하는 거의 원통형인 비휘발성 나노튜브 소자를 형성한다. 이에 따라, 도 40의 단면(4000)에 도시한 나노튜브 소자(4050)는 트렌치 경계를 정하는 데 사용되는 마스킹층이 아래에 도 57a에서 더 설명하는 바와 같이 F × F인 경우에 제조한 그대로의 정사각형 단면 F × F을 가질 수 있다. 대안으로서, 단면(4000)에 도시한 나노튜브 소자(4050)는 아래에 도 57a1에서 더 예시하겠지만 원통형 NV NT 블럭 소자의 부분인, 직경이 대략 F인 제조한 그대로의 거의 원형 단면을 가질 수 있다.
개별 NT 대 NT 중첩 영역은 크기가, 이용 가능한 SEM 분해능 아래인 0.5 × 0.5 nm 내지 10 × 10 nm인 것으로 추정된다. 도 3에는 도 6a 및 도 6b에 도시한 NV NT 스위치(600, 600')에 대응하는 NV NT 스위치(300)가 도시되어 있다. 도 6a에 대하여, NV NT 스위치(600)는 SEM 전압 콘트라스트 이미지에 의해 도시한 바와 같이 NV NT 망이 전기적으로 연속적인 온 상태가 되게 패터닝된 나노튜브 소자(630)에 의해 단자(620)에 인가되는 전압이 단자(610)로 전달되도록 온 상태이다. 도 6b에는 NV NT 스위치(600)에 대응하지만 오프 상태인 NV NT 스위치(600') 가 도시되어 있다. 오프 상태에서, 패터닝된 나노튜브 소자(630)는 전기적으로 불연속 상태인 NV NT를 형성하고, 단자(610, 620)를 전기 접속하지 않는다. 도 6b의 NV NT 스위치(600')의 SEM 전압 콘트라스트 이미지는 패터닝된 나노튜브 소자 영역(630')이 단자(620)(밝은 부분)에 전기 접속되고, 패터닝된 나노튜브 소자 영역(630")이 단자(610')(어두운 부분)에 전기 접속되지만, 이들 패터닝된 나노튜브 소자 영역(630', 630")은 서로 전기 접속되지 않는 패터닝된 나노튜브 소자(630)를 예시한다. 단자(610')는 패터닝된 나노튜브 소자 영역(630', 630") 사이의 NV NT 망에 있어서의 전기적 불연속성으로 인해 단자(620)에 인가되는 전압이 단자(610')에 인가되지 않기 때문에 어둡다. 단자(610')는 NV NT 스위치(600')에 있는 단자(620)에 전기 접속되지 않는다는 점을 제외하고는 단자(610)와 동일하다. NV NT 망의 전기적 불연속성은 영역(630')의 밝은 부분과 영역(630')의 어두운 부분으로 볼 수 있는 한편, NV NT 망을 형성하는 나노스케일의 개별 NV NT 스위치는 SEM 분해능 한계로 인해 볼 수 없다.
작동시, 도 9a 및 도 9b에서 앞서 더 설명한 바와 같이, 그리고 도 11a 및 도 11b에서 예시한 테스트 전압과 타이밍에 있어서, 스위치(300)는 온 상태와 오프 상태 사이에서 스위칭된다. 온 상태에서, 판독 작업 동안에 측정되는 저항은 옴에 가깝다. 도 49 및 도 50에 관하여 앞에서 더 설명하고 도 56a 내지 도 65에 관하여 아래에서 더 설명하는 다양한 두께로 제조된 NV NT 소자와 단자(컨택) 구성은 도 11a 및 도 11b에 나타낸 것과 유사한 테스트 조건이 적용될 때 도 9a 및 도 9b와 유사한 전기적 스위칭 특징을 나타낸다. 나노튜브 소자 스위칭은 기하학적 변 화에 비교적 영향을 받지 않는 것으로 보이며, 도 10에 도시한 바와 같은 보다 짧은 스위치 채널 길이(LSW- CH)에서의 저전압 작동은 가능한 예외 사항이다.
도 56a 내지 도 56f와 도 57a 내지 도 57c은 아래에서 다양한 단자 컨택 위치 구성을 갖는 비교적 얇은 다양한 NV 나노튜브 소자와 비교적 두꺼운 다양한 NV 나노튜브 소자(NV NT 블럭)를 3차원 사시도로 보여준다.
도 58a 내지 도 65에는 다양한 비휘발성 나노튜브 소자와 대응하는 측정된 전기 스위칭 특징을 이용하여 제조된 비휘발성 스위치가 도시되어 있다. 이들 비휘발성 나노튜브 소자와 단자 접촉 구성은 도 56a 내지 도 56f와 도 57a 내지 도 57c에 도시한 것들에 대응한다.
도 66a 내지 도 66c은 도 40, 도 47, 도 49, 도 56a 내지 도 56f, 도 57a 내지 도 57c, 및 도 58a 내지 도 65에 도시한 것과 같은 다양한 비휘발성 나노튜브 블럭의 다양한 제조 방법을 보여준다.
도 67 및 도 68a 내지 도 68i는 도 40에 도시한 단면(4000)에 관하여 앞서 더 설명한 메모리 셀의 구조와 이 메모리 셀의 제조 방법을 보여준다. 도 67 및 도 68a 내지 도 68i는 캐소드-온-NT NV NT 다이오드 구성에 관하여 설명된다. 도 69 및 도 70에는 캐소드-온-NT NV NT 다이오드 구성에 기초한 메모리 셀의 구조가 도시되어 있다.
도 71과 도 72a 및 도 72b에는 공유 워드라인과 같은 공유 어레이 라인을 포함하는 3D NV NT 다이오드계 셀로 이루어진 2개의 고적층 어레이가 도시되어 있다. 도 73 및 도 74에는 공유 워드라인과 같은 어레이 라인을 공유하지 않는 3D NV NT 다이오드계 셀로 이루어진 2개의 고적층 어레이가 도시되어 있다.
도 75와 도 76a 내지 도 76d는 3D NV NT 다이오드계 구조와 대응하는 간략화된 제조 방법을 보여준다. 간략화된 제조 방법은 도 77에 도시한 사시도에 나타낸 바와 같이 4개, 8개, 16개 및 더 많은 개수의 레벨의 복수 레벨 어레이를 가능하게 한다.
비휘발성 나노튜브 블럭으로 제조된 NV NT 스위치, 다양한 단자 위치 및, 그 스위칭 특징
도 56a에 3D 사시도로 도시되어 있는 NV NT 스위치(5600A)는 비교적 얇은(예컨대, 약 0.5 내지 10 nm 미만) 비휘발성 나노튜브 소자(5602A)와 상부 컨택 위치(5605A, 5607A)를 갖는 NV NT 스위치를 보여준다. 컨택 위치는 단자(도시하지 않음)가 나노튜브 소자(5602A) 표면에 접촉하는 부분을 나타낸다. NV NT 스위치(5600A)는 도 3에 도시한 NV NT 스위치(300)에 대응하며, 나노튜브 소자(5602A)는 나노튜브(330)에 대응하고, 컨택 위치(5605A)는 단자(310)의 위치에 대응하며, 컨택 위치(5607A)는 단자(320)의 위치에 대응한다.
도 56b에 3D 사시도로 도시한 NV NT 스위치(5600B)는 얇은 비휘발성 나노튜브 소자(5602B)와 하부 컨택 위치(5605B, 5607B)를 갖는 NV NT 스위치를 나타낸다. 컨택 위치는 단자(도시하지 않음)가 나노튜브 소자(5602B)의 표면에 접촉하는 부분을 나타낸다. NV NT 스위치(5600B)는 도 5에 도시한 NV NT 스위치(500)에 대응하며, 나노튜브 소자(5602B)는 나노튜브 소자(530)에 대응하고, 컨택 위치(5605B)는 단자의 위치(510)에 대응하며, 컨택 위치(5607B)는 단자(520)의 위치에 대응하고, 컨택 위치는 단자(도시하지 않음)가 나노튜브 소자(5602B)의 표면에 접촉하는 부분을 나타낸다.
도 56c에 3D 사시도로 도시한 NV NT 스위치(5600C)는 얇은 비휘발성 나노튜브 소자(5602C)와, 상부 컨택 위치(5605C) 및 하부 컨택 위치(5607C)를 갖는 NV NT 스위치를 나타낸다. 컨택 위치는 단자(도시하지 않음)가 나노튜브 소자(5602B)의 표면에 접촉하는 부분을 나타낸다. NV NT 스위치(5600C)는 동일한 나노튜브 소자에 상부 컨택과 하부 컨택을 결합시킨다.
도 56d에 3D 사시도로 도시한 NV NT 스위치(5600D)는 NV NT 블럭(얇은 NV NT 소자)(5610)과 컨택 위치(5612, 5614)를 갖는 NV NT 스위치를 나타낸다. NV NT 스위치(5600D)는 도 58a 내지 도 58d와 도 59 각각에 대하여 아래에서 더 설명하는 구조 및 전기 스위칭 결과를 갖는 NV NT 스위치(5800, 5800', 5870)에 대응한다. 도시한 실시예에서, 대응하는 스위치(5800)는 그 측방 크기를 리소그래피식으로 정하는 데 사용되는 기술 노드에 대해 스케일링된다. 예컨대, F = 22 nm인 기술 노드는 본 실시예의 경우에 대략 22 nm의 스위치 채널 길이와 대략 22 nm의 폭을 제공할 수 있다. 앞서 논의한 바와 같이, 많은 실시예에서 스위치 채널 길이를 가능한한 작게, 예컨대 기술 노드가 허용하는 만큼 작게 제조하는 것이 바람직하지만 다른 실시예에서는 보다 긴 채널 길이가 바람직할 수 있다. NV NT 블럭의 두께는 스위치(5600D)의 높이를 정하는데, 어떤 실시예에서 이 두께는 대략 10 nm이지만 다른 부분에서 논의한 바와 같이 다른 두께도 가능하다. 도 56d의 컨택 위 치(5612)는 측부 컨택 위치(5612-1, 5612-2), 상부 컨택 위치(5612-3), 및 단부 컨택 위치(도시하지 않음)를 포함하며, 도 58a 내지 도 58d의 컨택(5830-1, 5830-2)에 대응한다. 컨택 위치(5614)는 측부 컨택 위치(5614-1), 제2 측부 컨택 위치(볼 수 없음), 상부 컨택 위치(5614-2) 및 단부 컨택 위치(5614-3)를 포함하며, 컨택(5840-1, 5840-2)에 대응한다.
도 56e에 3D 사시도로 도시한 NV NT 스위치(5600E)는 NV NT 블럭(5620)과 단부 컨택 위치(5622, 5625)를 갖는 NV NT 스위치를 나타낸다. NV NT 블럭(5620)은 도 49에 도시한 NV NT 스위치(4900)에 관하여 앞서 더 설명한 나노튜브 소자(4910)에 대응하고, 단부 컨택 위치(5622)는 단부 영역 컨택(4965)에 대응하며, 단부 컨택 위치(5625)는 단부 영역 컨택(4960)에 대응한다. 도 50에 스위치 작동이 도시되어 있다. 이하에서 도 60a 내지 도 60c에 도시한 NV NT 스위치(6000. 6000', 6050)에 관해서도 더 설명하겠지만, NV NT 블럭(5620)은 나노튜브 소자(6010)에 대응하고, 단부 컨택 위치(5622)는 단부 영역 컨택(6040)에 대응하며, 단부 컨택 위치(5622)는 단부 영역 컨택(6040)에 대응하고, 단부 컨택 위치(5625)는 단부 영역 컨택(6030)에 대응한다. 전기 스위칭 특징은 도 61에 관하여 설명된다.
도 56f에 3D 사시도로 도시한 NV NT 스위치(5600F)는 NV NT 블럭(5630)과, 하부 컨택 위치(5632), 그리고 결합된 단부 컨택 위치(5634-1) 및 상부 컨택 위치(5634-2)를 포함하는 결합된 단부 컨택 위치(5634)를 갖는 NV NT 스위치를 나타낸다. NV NT 스위치(5600F)는 도 62a 및 도 62b에 관하여 이하에서 더 설명하는 NV NT 스위치(6200, 6200')에 대응한다. NV NT 블럭(5630)은 NV NT 블럭(6210)에 대응하고, 하부 컨택 위치(5632)는 하부 컨택(6230)에 대응하며, 결합된 단부 컨택 위치(5434-1)와 상부 컨택 위치(5634-2)는 결합된 단부 컨택(6240-1, 6240-2)에 각각 대응한다. 전기 스위칭 특징은 도 63a 및 도 63b에 관하여 설명된다.
도 57a에 3D 사시도로 도시한 NV NT 스위치(5700A)는 NV NT 블럭(5710)과 하부 컨택 위치(5715) 및 상부 컨택 위치(5720)을 갖는 NV NT 스위치를 나타낸다. NV NT 스위치(5700A)는 도 64a 내지 도 64c와 도 65 각각에 관하여 이하에서 더 설명하는 구조와 전기 스위칭 결과를 갖는 NV NT 스위치(6400, 6400', 6450)에 대응한다. NV NT 블럭(5710)은 도 64b에 도시한 NV NT 블럭(6410)에 대응하고, 하부 컨택 위치(5715)는 하부 컨택(6427)에 대응하며, 상부 컨택 위치(5720)은 상부 컨택(6437)에 대응한다. 스위치(6400)에 대한 스위칭 결과는 주어진 두께, 예컨대 35 nm의 NV NT 블럭을 통한 상부 컨택 대 하부 컨택의 단락을 나타내지 않는다.
NV NT 스위치(5700A)는 F × F 마스킹층이 제조에 사용되는 경우에 도 40에 도시한 나노튜브 소자(4050)에도 대응한다. 도 57a1에 3D 사시도로 도시한 NV NT 스위치(5700A')에는 전술한 바와 같은 마스킹층에 드로잉된 이미지의 코너 라운딩에 의해 야기되는 직경 F의 대략 원형의 마스킹층이 형성된다. NV NT 블럭(5710')은 대략 직경 F의 원형 단면과, 하부 컨택 위치(5715') 및 상부 컨택 위치(5720')를 갖는 형상의 대략 원통형이다. 단면(4000)에 있는 대응하는 다이오드 영역이 나노튜브 소자(4050)와 동시에 형성되고, 정사각형 단면(F × F)을 가질 수도 있고, 직경이 대략 F인 원형 단면을 가질 수도 있다. 즉, 단면(4000)에 저장 셀을 형성하는 3D NV NT 다이오드는 조향(선택) 다이오드 상부 상에 NV NT 블럭 스위치 를 갖는 스택을 형성하고, 이 스택은 단면 형상이 대략 정사각형이나 대략 원형이다.
도 38에 도시한 나노튜브 층(3800)에 관하여 앞서 더 설명한 바와 같이 크기와 개수가 충분히 작은 공극 영역이 소정 거리, 예컨대 대략 35 nm 만큼 분리된 하부 컨택(5425)와 상부 컨택(6435) 사이에 단락 없이 아래에서 도 64a 내지 도 64c에 도시한 NV NT 블럭(6410)의 제조에 사용될 수 있다. NV NT 블럭(6410)은 도 57a의 3D 사시도에 있는 NV NT 블럭(5710)에 대응한다.
3D 사시도로 도시한 도 57b는 블럭(5730)이 도 57a에 도시한 대응하는 컨택 위치 사이의 대응하는 거리보다 짧은 하부 컨택 위치(5735)와 상부 컨택 위치(5740)를 갖는 NV NT 스위치(5700B)를 갖는다. 블럭의 체적에는 음영이 주어져, 이 블럭은 블럭(5710)과 상이하게 제조된다는 것을 나타낸다. 제조의 차이는 이하에서 도 66a 내지 도 66c에 관하여 더 설명하겠다. 그러나, 주요한 자이점을 간략하게 요약한다. 도 56a 내지 56f와, 도 57a 및 57a1, 그리고 앞서 더 설명한 대응하는 도면에 관하여 설명한 NV NT 블럭은 본원에 포함된 참고 특허 문헌에 보다 상세히 설명된 바와 같은 수용액 또는 비수용액에서 CMOS에 적절한 트레이스 금속 자유 표준 분산으로 피착된 탄소 나노튜브를 사용하여 제조할 수 있다. 그러한 나노튜브 소자층은 스핀온 코팅 기술이나 스프레이온 코팅 기술을 사용하여 피착될 수 있다. 도 57b에 도시한 블럭(5730)은 희생 폴리머, 예컨대 이하에서 도 66a 내지 도 66c에 관하여 더 설명하는 NMP 또는 시클로헥사논과 같은 유기 용매에 용해된 폴리프로필렌 카보네이트로 제조될 수 있다. 상부 단자는 상부 접촉 영역(5740)과 접촉하도록 형성된다. NV NT 블럭(5730) 구조에 희생 폴리머가 존재하는 것으로 인해 상부 컨택과 하부 컨택을 비교적 밀접한 근접도로, 예컨대 약 35 nm 미만, 예컨대 약 22 nm 이하, 예컨대 약 10 nm(예컨대, 10 내지 22 nm)의 근접도로 제조하는 것이 가능하다. 패터닝과 절연후, 희생 폴리머(예컨대, 폴리프로필렌 카보네이트)는 절연층을 통해 또는 절연 이전에 기화되어, 예컨대 200 내지 400 ℃ 범위의 기화 온도에서 실질적으로 어떠한 잔여물도 남기지 않는다. 도 57b1에 도시한 NV NT 스위치(5700B')는 희생 폴리머 물질 제거후(예컨대, 기화후) 하부 접촉 영역(5735')와 상부 접촉 영역(5740')을 갖는 블럭(5730')을 나타낸다. NV NT 블럭(5730B')은 상부 접촉 영역과 하부 접촉 영역이 보다 가깝게 이격될 수 있다는 점을 제외하고는 NV NT 블럭(5700A)과 유사하다.
3D 사시도로 도시한 도 57c는 NV NT 블럭(5750)이 아래에서 도 66a 내지 도 66c에 관하여 더 설명하는 바와 같이 개별 나노튜브 사이에 추가의 물질을 포함하는 것을 나타내는 음영진 영역을 NV NT 블럭(5750)이 포함하는 NV NT 스위치(5700C)를 나타낸다. NV NT 블럭(5750) 피착 이전에 형성된 하부 접촉 영역(5755)과 상부 접촉 영역(5760)은 NV NT 블럭(5750) 피착후에 형성된다. 이 추가의 물질은 NV NT 블럭(5750) 성능 특징을 증대시킬 수 있다. 그러한 추가의 물질은 기화되지 않고 NV NT 블럭(5750) 구조체 부분으로서 남아 있는 폴리프로필렌 카보네이트와 같은 폴리머일 수 있다. 대안으로서, 폴리프로필렌 카보네이트는 도 57b1에 도시한 바와 같이 기화된 다음, 상부 컨택 형성 이전에 다공성 유전재로 충전되어 NV NT 스위치(5700C)의 스위칭 특성을 향상시켰을지도 모른다.
기술 노드에 대해 스케일링된 비휘발성 나노튜브 블럭 크기로 제조된 NV NT 스위치
도 58a에는 NV NT 스위치(5800)의 평면도가 도시되어 있고, 도 58b에는 도 58a에 도시한 단면(Z`-Z1')에 대응하는 단면(5800')이 도시되어 있다. 어떠한 실시예에서, 기판(5820) 상의 비휘발성 나노튜브 블럭(5810)은 대략 800 nm의 전체 길이, 대략 24 nm의 폭, 및 대략 10 nm의 두께를 갖는다. 앞서 논의한 바와 같이, 단면 크기는 통상적으로 기술 노드에 의해 결정되지만, 단면과 직교하는 두께 치수는 기술 노드에 대응하지 않을 수 있다. 단자(5825)는 단부 컨택(단부 영역 컨택)(5830-1)과 상부 컨택(5830-2)에서 NV NT 블럭(5810)에 접촉한다. 측부 컨택(도시하지 않음)도 도 56d의 대응하는 3D 도면에 도시한 바와 같이 사용된다. 단자(5835)는 단부 컨택(5840-1)과 상부 컨택(5840-2)에서 NV NT 블럭(5810)에 접촉한다. 측부 컨택(도시하지 않음)도 도 56d의 대응하는 3D 도면에 도시한 바와 같이 사용된다. NV NT 스위치(5800, 5800') 채널 길이(LSW-CH)는 단자(5825, 5835)의 거리에 의해 결정되며, 예컨대 대략 22 nm이다. 스위치 채널 폭(WSW-CH)은 예컨대 대략 24 nm로, 에칭에 의해 결정된다. 필름 두께(HSW-CH)는, 예컨대 피착된 그대로 대략 10 nm이다. 몇몇 실시예에서 블럭(5810)의 전기적 성능은 부분적으로, 대략 22 nm(LSW-CH) × 24 nm(WSW-CH) × 10 nm(HSW-CH)의 체적에 포함된 NV NT 망에 의해 결정되며, 22 nm의 기술 노드에 대해 스케일링된 NV NT 블럭으로 형성된 NV NT 스위치에 대응한다. 이 예에서, 단자(5825, 5835)는 Ti/Pd를 사용하여 형성되지만, 단 자는 다양한 컨택과, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 상호 접속 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 다른 적절한 도전체 또는 RuN, RuO, TiN, TaN, CoSiX 및 TiSiX와 같은 도전성 질화물, 산화물 또는 규화물을 사용하여 형성될 수 있다. 기판(5820)은 세라믹이나 유리와 같은 절연체, 절연면을 지닌 반도체, 절연면을 지닌 금속 또는 유기 강성 기판이나 가요성 기판일 수 있다.
도 58c는 패시베이션 이전의 예시적인 비휘발성 나노튜브 스위치(5850)의 SEM 이미지를 예시하고, 도 58a 및 도 58b에 도시한 비휘발성 나노튜브 스위치(5800, 5800')에 대응한다. 비휘발성 나노튜브 스위치(5850)는 NV NT 블럭(5810)에 대응하는 NV NT 블럭(5855)과, 단자(5825)에 대응하는 단자(5860)와, 단자(5835)에 대응하는 단자(5865), 그리고 기판(5820)에 대응하는 기판(5868)을 포함한다. 비휘발성 나노튜브 스위치(5850)는 도 58c에 도시한 바와 같이 21.9 nm의 단자 대 단자 채널 길이(LSW-CH)와, 24.4 nm의 채널 폭(WSW-CH), 그리고 대략 10 nm(도 58c에 도시하지 않음)의 두께로 제조되었다. 도 58d는 NV NT 블럭(5855)을 형성하는 데 사용되는 나노튜브층(5875)의 SEM 이미지를 예시한다. 나노튜브층(5875)은 수용액에서의 나노튜브의 18 스핀온 피착을 이용하여 피착되었으며, 150 Ω의 4지점 프로브 저항 측정값을 가졌다. 나노튜브층(5875)은, 통상적으로 SWNT, DWNT, NWNT 또는 이들의 혼합과 같은 나노튜브 타입에 따라 약 0.5 nm 내지 약 10 nm 범위의 직경을 갖는 개별 나노튜브를 분해할 수 없다. SEM 이미지에서의 나노튜브는 그 실제 직경보다 훨씬 큰 것처럼 보인다. 나노튜브층(5875)은 반도체 나노튜브와 금속제 타입 나노튜브 양자를 이용하여 형성되었다.
도 59에 예시한 그래프(5900)는 비휘발성 나노튜브 스위치(5850)의 연구실 테스트 결과를 보여준다. 100회의 온/오프 싸이클에 대한 비휘발성 나노튜브 스위치(5850) 스위칭 결과는 대부분의 온 저항값이 50 kΩ 내지 75 kΩ이고, 오프 저항값(5920)이 500 MΩ을 초과한다는 것을 보여준다. 연구실 테스트는 도 11a 및 도 11b에 관하여 앞서 더 설명한 테스트와 유사하였다.
단부 컨택을 지닌 비휘발성 나노튜브 블럭으로 제조된 NV NT 스위치
도 60a에는 NV NT 스위치(6000)의 평면도가 도시되어 있고, 도 60b에는 단부 컨택만 지닌 NV NT 블럭(6010)을 포함하는 도 60a에 도시한 단면(Z2-Z2')에 대응하는 단면(6000')이 도시되어 있다. 기판(6020) 상의 비휘발성 나노튜브 블럭(6010)은 보호 절연체(6015)도 포함한다. 예시적인 실시예에서, 보호 절연체(6015)는 두께가 100 nm이고 크기고 250 nm × 250 nm인 SiO2 산화물이지만, 일반적으로 다른 크기와 절연체를 사용할 수 있다. 보호 절연체(6015)는 소망하는 크기, 예컨대 도시한 실시예에서는 250 nm × 250 nm의 측방 크기로 NV NT 블럭(6010)을 패터닝하는 마스킹층으로서 사용될 수 있다. NV NT 블럭(6010)은 주어진 두께, 예컨대 대략 50 nm를 갖는다. 단자(6025)는 단부 컨택(단부 영역 컨택)(6030)에서 NV NT 블럭(6010)에 접촉한다. 단자(6035)는 단부 컨택(6040)에서 NV NT 블럭(6010)에 접촉한다. 도 60a 및 도 60b에 도시한 실시예에서, NV NT 스위치 채널 길이(LSW-CH, WSW-CH)는 NV NT 블럭(6010)의 측방 크기와 직접적인 관련이 있으며, 예컨대 앞서 제공된 예시적인 블럭 크기를 사용하여 양자는 대략 250 nm이다. 단자(6025, 6035)는 제조된 보호 절연체(6015)와 중첩되지만, 중첩 영역은 실질적으로 전기적 작동에 아무런 영향을 미치지 않는다. 도 56e의 3D 도면은 도 60a 및 도 60b의 NV NT 스위치(6000, 6000')에 대응하는 NV NT 스위치(5600E)이며, NV NT 스위치(5620)는 NV NT 블럭(6010)에 대응한다. 블럭(6010)의 전기적 성능은 블럭의 체적, 예컨대 앞서 제공된 예시적인 크기를 이용하여 대략 250 nm(LSW-CH) × 250 nm((WSW-CH) × 50 nm(HSW-CH)에 포함된 NV NT 망에 의해 결정된다. 이 예에서, 단자(6025, 6035)는 Ti/Pd를 사용하여 형성되지만, 단자는 다양한 컨택과, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 상호 접속 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 다른 적절한 도전체 또는 RuN, RuO, TiN, TaN, CoSiX 및 TiSiX와 같은 도전성 질화물, 산화물 또는 규화물을 사용하여 형성될 수 있다. 기판(6020)은 세라믹이나 유리와 같은 절연체, 절연면을 지닌 반도체, 절연면을 지닌 금속 또는 유기 강성 기판이나 가요성 기판일 수 있다.
도 60c는 패시베이션 이전의 비휘발성 나노튜브 스위치(6050)의 SEM 이미지를 예시하고, 도 60a 및 도 60b에 도시한 비휘발성 나노튜브 스위치(6000, 6000')에 대응한다. 비휘발성 나노튜브 스위치(6050)는 NV NT 블럭(6010)(본 평면도에서 볼 수 없음)과, 보호 절연체(6015)에 대응하는 보호 절연체(6055)의 노출부와, 단 자(6025)에 대응하는 단자(6065) 및 돌출 영역(6060)과, 단자(6035)에 대응하는 단자(6075) 및 돌출 영역(6070), 그리고 기판(6020)에 대응하는 기판(6080)을 포함한다. 비휘발성 나노튜브 스위치(6050)는 대략 250 nm의 단자 대 단자 채널 길이(LSW-CH)와, 대략 250 nm의 채널 폭(WSW-CH), 그리고 대략 50 nm의 두께(도 60c에 도시되어 있지 않음)로 제조되었다.
NV NT 스위치(6000, 6000')는 앞에서 도 49에 관하여 더 설명한 NV NT 스위치(4900)에 대응하지만, SEM 이미지를 포함하여 NV NT 스위치 구조에 대한 더 많은 세부 사항을 제공한다. NV NT 블럭(6010)은 나노튜브 소자(4910)에 대응하고, 보호 절연체(6015)는 보호 절연체(4935)에 대응하며, 단자(6025, 6035)는 보호 절연체(6015)와 중첩되는 영역도 포함한다는 점을 제외하고는 단자(4940, 4950)에 각각 대응한다. 단부 컨택(단부 영역 컨택)(6030, 6040)은 단부 영역 컨택(4960, 4965)에 각각 대응하고, 기판(6020)은 절연체(4920)와 기판(4930)의 조합에 대응한다.
하나의 단부 영역 컨택만을 지닌 나노튜브 스위치(6050)에 관한 연구실 온/오프 스위칭 테스트는 앞에서 도 50에 도시한 그래프(5000)에 관하여 더 설명한 NV NT 스위치(4900)의 전기적 특징에 대응한다. 100회의 온/오프 싸이클에 대한 비휘발성 나노튜브 스위치(4900)의 결과는 대부분의 온 저항값이 10 kΩ 내지 100 kΩ의 범위이고, 몇몇 온 저항값은 저항값(5010)에 의해 나타낸 바와 같이 800 kΩ이며, 오프 저항값은 저항값(5020)에 의해 나타낸 바와 같이 500 MΩ 내지 100 GΩ의 범위이다. 몇몇 경우(5030), 온 저항값은 100 MΩ보다 컸다. 온 상태인 NV NT 스 위치(6050)의 I-V 특징이 니어옴(near-ohmic) 온 저항 거동을 보여주는 도 61의 그래프(6100)에 의해 예시된다.
하부 컨택과 단부/상부 컨택을 지닌 비휘발성 나노튜브 블럭으로 제조된 NV NT 스위치
도 62a에는 NV NT 스위치(6200)의 평면도가 도시되어 있고, 도 62b에는 도 62a에 도시한 단면(Z3-Z3')에 대응하는 단면(6200')이 도시되어 있다. 일실시예에서, 기판(6220) 상의 비휘발성 나노튜브 블럭(6210)은 단면에서 대략 100 × 80 nm의 크기와 50 nm의 높이를 갖지만, 다른 크기도 가능하다. 하부 단자(6225)는 하부 컨택(6230)을 형성하고, 단자(6235)는 조합된 단부 컨택(6240-1)과 상부 컨택(6240-2)을 형성한다. 하부 컨택(6230)과 상부 컨택(6240-2)은 대략 150 nm만큼 중첩된다. NV NT 스위치(6200)의 채널 길이(LSW-CH)는 본 구성에서는 NV NT 블럭(6210)에 대한 단자(6225, 6235)의 배치로 인해 양호하게 정해지지 않는다. 도 56f의 대응하는 3D 사시도에 스위치(6200)가 도시되어 있는데, NV NT 블럭(5630)은 NV NT 블럭(6210)에 대응하고, 하부 컨택 위치(5632)는 하부 컨택(6225)에 대응하며, 단부 컨택 위치(5634-1)는 단부 컨택(6240-1)에 대응하고, 상부 컨택 위치(5634-2)는 상부 컨택(6240-2)에 대응한다. 본 예에서, 단자(6225, 6235)는 Ti/Pd를 사용하여 형성되지만, 단자는 다양한 컨택과, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 상호 접속 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 다른 적절한 도전 체 또는 RuN, RuO, TiN, TaN, CoSiX 및 TiSiX와 같은 도전성 질화물, 산화물 또는 규화물을 사용하여 형성될 수 있다. 기판(6220)은 세라믹이나 유리와 같은 절연체, 절연면을 지닌 반도체, 절연면을 지닌 금속 또는 유기 강성 기판이나 가요성 기판일 수 있다.
나노튜브 스위치(6200, 6200')에 관한 연구실 온/오프 스위칭 테스트 결과는 도 63a에 도시한 그래프(6300)와 도 63b에 도시한 그래프(6350)에 관하여 설명된다. 테스트 조건은 도 11a 및 도 11b에 관하여 앞에서 더 설명한 것과 유사하다. 기록 0은 삭제에 해당하고, 기록 1은 프로프램에 해당한다. 그래프(6300) 테스트는 6 V의 하나의 기록 0 전압 펄스와, 6 V의 하나의 기록 1 전압을 적용하고 100회의 싸이클 동안에 각각의 온/오프 싸이클에서의 온 저항을 측정한다. 온 저항값(6310)은 120 kΩ 내지 1 MΩ의 범위이고, 오프 저항값(6320)은 100 MΩ을 넘는다. 2가지 경우에, 온 저항값(6330)이 1 GΩ을 초과하여, 온 상태로의 스위칭에 대한 실패를 나타내었다. 그래프(6350) 테스트는 6 V의 하나의 기록 0 전압 펄스와, 6 V의 5개의 기록 1 전압을 적용하고 100회의 싸이클 동안에 각각의 온/오프 싸이클에서의 온 저항을 측정한다. 온 저항값(6360)은 130 kΩ 내지 1 MΩ의 범위이고, 오프 저항값(6370)은 800 MΩ을 넘는다. 한가지 경우에, 온 저항값(6380)이 1 GΩ을 초과하여, 온 상태로의 스위칭에 대한 실패를 나타내었다.
상부 컨택 및 하부 컨택을 지닌 비휘발성 나노튜브 블럭으로 제조된 NV NT 스위치
도 64a에는 NV NT 스위치(6400)의 평면도가 도시되어 있고, 도 64b에는 상부 컨택 및 하부 컨택을 지닌 NV NT 블럭(6410)의 도 64a에 도시한 단면(Z4-Z4')에 대응하는 단면(6400')이 도시되어 있다. 비휘발성 나노튜브 블럭(6410)은 기판(6420) 상의 절연체(6415) 표면 상에 형성되며, 하부 컨택(6427)를 형성하도록 절연체(6415)에 매립된 하부 단자(6425)와 중첩된다. 하부 단자(6425)는 두께 25 nm의 Ti/Pd로 형성된다. 단자(6425)의 수평 방향 크기는 중요하지 않다. NV NT 블럭(6410)은 보다 큰 나노튜브 구조(6410')로부터 에칭될 수 있다. 일실시예에서, 절연체(6430)는 대략적인 폭(W절연체)이 200 nm이고 두께가 대략 50 nm인 SiO2 산화물이며, 나노튜브 구조(6410')의 일부분과 중첩된다. 다른 실시예는 다른 적절한 크기의 다른 적절한 절연체를 가질 수 있다. 대략적인 폭(W상부 컨택)이, 예컨대 100 nm인 상부 단자(6435)는 절연체(6430)의 일부분과 중첩하고, 크기(C1, C2)를 갖고 상부 컨택(6437)를 형성하는 상부 접촉 영역(6440)을 형성하도록 절연체(6430)의 에지를 넘어 나노튜브 구조(6410')의 일부분과 중첩되게 절연체(6430)를 넘어 연장된다. 상부 단자(6435), 절연체(6430) 및 나노튜브 구조(6410')에 의해 정해진 경계(6445) 외측의 나노튜브 구조(6410')의 노출된 영역은 본 명세서에 포함된 NV NT 블럭(6410)을 형성하는 특허 참고 문헌에 설명되어 있는 나노튜브 에칭 기술을 사용하여 에칭된다. NV NT 블럭(6410)의 온/오프 스위칭은 주로 하부 컨택(6427) 위에 상부 컨택(6437)를 형성하는 상부 접촉 영역에서의 크기(C1, C2)에 의해 형성된 영역에서 일어난다. 상부 컨택(6437)와 하부 컨택(6427)는 NV NT 블럭(6410)의 두께에 의해 분리되는데, NV NT 블럭의 두께는 일례에서 대략 35 nm이지만, 다른 두께도 가능하다. 일실시예에서, C1은 대략 40 내지 80 nm 범위이며, C2는 대략 100 nm이다. 온 상태와 오프 상태 사이에서 스위칭되는 NV NT 망의 부분은 주로 상부 컨택(6437)와 하부 컨택(6427) 사이에서 각각 대략적인 크기, 예컨대 앞서 제공된 예시적인 크기를 사용하여 NV NT 블럭(6410)의 약 100 × 40 × 35 nm(몇몇 크기는 도 64a 내지 도 64c에서 볼 수 없음) 체적 내에 있다. 채널 길이(LSW-CH)는 일실시예에서 대략 35 nm의 상부 컨택과 하부 컨택 사이의 거리이다. 도 57a에 도시한 NV NT 스위치(5700A)는 도 64a 및 도 64b의 NV NT 스위치(6400, 6400')에 대응하는 3D 도면으로, NV NT 블럭(5710)은 NV NT 블럭(6410)에 대응한다. 하부 컨택 위치(5715)는 하부 컨택(6427)에 대응하고, 상부 컨택 위치(6720)은 상부 컨택(6437)에 대응한다. 블럭(6410)의 전기적 성능은 예시적인 크기를 이용하여 앞에서 더 설명한 대략 100 nm × 40 nm × 35 nm의 체적에 대부분 포함된 NV NT 망에 의해 결정된다. 본 예에서, 단자(6425, 6435)는 Ti/Pd를 사용하여 형성되지만, 단자는 다양한 컨택과, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn와 같은 상호 접속 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 다른 적절한 도전체 또는 RuN, RuO, TiN, TaN, CoSiX 및 TiSiX와 같은 도전성 질화물, 산화물 또는 규화물을 사용하여 형성될 수 있다. 절연체(6415, 6430)는 SiO2, AL2O3, SiN, 폴리이미드 및 다른 적절한 절연체일 수 있다. 기판(6420)은 세라믹이나 유리와 같은 절연체, 절연면을 지닌 반도체, 절연면을 지닌 금속 또는 유기 강성 기판이나 가요성 기판일 수 있다.
도 64c에는 최종 에칭 및 패시베이션 이전의 비휘발성 나노튜브 스위치(6450)의 SEM 이미지가 도시되어 있으며, 도 64a 및 도 64b에 도시한 비휘발성 나노튜브 스위치(6400, 6400')에 대응한다. 최종 에칭은 블럭(6410)의 크기를 정한다. NV NT 블럭(6410) 형성 이전의 비휘발성 나노튜브 스위치(6450)가 도시되어 있으며, 절연체(6455)의 노출부는 절연체(6415)에 대응하고, 최종 에칭 이전의 나노튜브 구조(6460)은 나노튜브 구조(6410')에 대응하며, 절연체(6465)는 절연체(6430)에 대응하고, 상부 단자(6470)는 상부 단자(6435)에 대응하며, 상부 접촉 영역(6475)은 상부 접촉 영역(6440)에 대응한다. 비휘발성 나노튜브 스위치(6450)는 상부 컨택과 하부 컨택 사이의 NV NT 블럭의 두께에 대응하는 대략 35 nm의 채널 길이(LSW-CH)로 제조되었다.
100회의 온/오프 싸이클에 대한 비휘발성 나노튜브 스위치(6450) 스위칭에 관한 그래프(6500)가 도 65에 도시되어 있다. 온 저항값(6510)은 대부분의 온 저항값이 100 kΩ 내지 1 MΩ의 범위이고, 오프 저항값(6520)은 대략 1 GΩ 이상이다. 테스트 조건은 도 11에 관하여 앞서 더 설명한 것과 유사하며, 기록 0은 삭제에 해당하고, 기록 1은 프로그램에 해당한다. 도 65에 도시한 그래프(6500)는 하나의 7 V 기록 0 펄스와 5개의 6 V 기록 1 펄스를 사용하였으며, NV NT 스위치를 100회의 싸이클 동안 온 상태와 오프 상태로 스위칭하였다. 중첩된 상부 컨택과 하부 컨택 사이에서 단락은 관찰되지 않았다.
스위칭 요소로서 NV NT 블럭을 사용하는 NV NT 스위치는 광범위한 수평 방향 크기, 예컨대 22 nm 내지 300 nm에 걸쳐 제조된 디바이스에 대한 온/오프 스위칭과 다양하게 조합된 하부 컨택, 상부 컨택, 단부 컨택 및 측부 컨택을 포함하는 접촉 구조를 설명한다. NV NT 블럭은 매우 다양한 3차원 비휘발성 나노튜브 다이오드계 메모리 어레이를 형성하는 다양한 통합 구조에 사용될 수 있다. 예컨대, 도 40에 도시된 단면(4000)은 상부 레벨 컨택(4065)라고 칭하는 상부 컨택과 하부 레벨 컨택(4030)라고 칭하는 하부 컨택을 지닌, 나노튜브 소자(4050)라고 칭하는 NV NT 블럭을 보여주며, 이 NV NT 블럭은 나노튜브 스위치(4005)를 형성한다. 도 47에 도시한 단면(4785)은 단부 컨택(4779)과 단부 컨택(4764)을 지닌, 나노튜브 소자(4740-1)라고 칭하는 NV NT 블럭과, 단부 컨택(4779', 4764')을 지닌 나노튜브 소자(4740-2)를 보여준다.
NV NT 블럭의 융통성은 다양한 구조 및 제품 용례에 있어서의 통합을 가능하게 한다. 예컨대, NV NT 블럭을 사용하여 형성된 NV NT 스위치는 미국 가특허 출원 제60/836,343호에 설명되어 있는 구조 및 회로와 같은 구조 및 회로에서 스케일링 가능한 비휘발성 나노튜브 스위치로서 사용될 수 있다. 또한, NV NT 블럭을 사용하여 형성된 NV NT 스위치는 미국 특허 출원 제11/280,786호 및 제11/274,967호에 설명되어 있는 메모리 어레이와 같은 메모리 어레이에 사용될 수 있다. 또한, NV NT 블럭을 사용하여 형성된 NV NT 스위치는 미국 특허 출원 제11/280,599호에 설명되어 있는 레지스터 파일과 같은 로직 회로에 사용되는 레지스터 파일을 형성 하는 비휘발성 쉐도우 래치(non-volatile shadow latch)에 사용될 수 있다. NV NT 블럭을 사용하여 형성되는 이들 스케일링 가능한 NV NT 스위치는 DRAM 셀에 있는 적층형 커패시터 대신에 사용되어 보다 덜 복잡한 스케일링 가능한 비휘발성 저장 구조를 형성할 수 있다.
비휘발성 나노튜브 블럭을 사용하는 NV NT 스위치 제조 방법
비휘발성 나노튜브 블럭을 제조하는 데 사용 가능한 수용액 또는 비수용액에서의 CNT 분산으로부터 탄소 나노튜브(CNT)의 CNT 층(들)을 피착하고 패터닝하는 방법에 관한 몇몇 실시예가 본 명세서에 포함되는 특허 참고 문헌에 설명되어 있다. 그러한 NV NT 블럭의 예가 도 56d, 도 56e, 도 56f, 도 57a 및 도 57a1의 3D 도면에 도시되어 있다. 그러한 방법은 도 58a 내지 도 65에 관하여 앞에서 더 설명한 바와 같이 NV NT 블럭을 사용하여 비휘발성 나노튜브 스위치를 제조하는 데 사용할 수 있다. 그러한 방법은 또한 나노튜브 소자(4050)가 상부 컨택과 하부 컨택을 지닌 NV NT 블럭인 도 40에 도시한 단면(4000)에 의해, 그리고 나노튜브 소자(4740-1, 4740-2)가 단부 컨택을 지닌 NV NT 블럭인 도 47에 도시한 단면(4785)에 의해 예시된 바와 같은 NV NT 블럭을 사용하여 3D 메모리 셀을 제조하는 데 사용할 수 있다.
NV NT 블럭 제조 방법에 관한 몇몇 실시예는 도 66a에 도시한 제조 방법(6600A)에 관하여 설명한 바와 같이 유기 용매에 용해된 희생 폴리머에서의 CNT 분산으로부터 CNT 층(들)을 피착하는 것을 포함하도록 확장될 수 있다. 그러한 방법은 몇몇 실시예에서는 주기성(온/오프 싸이클 개수)과 같은 전기적 성능을 향상 시키고 및/또는 NV NT 블럭의 제조를 용이하게 하여, 예컨대 도 57a의 3D 도면에 도시한 NV NT 블럭(5730)과 비교하여 도시한 바와 같이 보다 밀접하게 이격된 상부 컨택 위치와 하부 컨택 위치를 지닌 NV NT 블럭을 가능하게 하는 데 사용될 수 있다. 상부 대 하부 컨택 거리에 대응하는 보다 짧은 NV NT 스위치 채널 길이(LSW-CH)는 도 10에 관하여 앞에서 더 설명한 바와 같은 NV NT 스위치 작동 전압을 감소시킬 수 있다. 희생 폴리머는 도 57b의 3D 도면에 도시한 NV NT 구조(5730)에 남아 있을 수도 있고, 도 57b1의 3D 도면에 도시한 NV NT 블럭(5730')에 의해 예시되는 바와 같이 통상적으로 200 ℃ 내지 400 ℃ 범위의 온도에서 기화에 의해 NV NT 블럭으로부터 제거될 수도 있다.
NV NT 블럭의 제조 방법에 관한 몇몇 실시예는 도 66b에 도시한 제조 방법(6600B)과 도 66c에 도시한 제조 방법(6600C)에 관하여 설명한 바와 같이, 예컨대 다공성 유전체와 같은 성능 향상 물질의 추가를 포함하도록 확장될 수도 있다. 도 57c의 3D 도면에 도시한 블럭(5750)은 다공성 유전체와 같은 성능 향상 물질을 포함하는 NV NT 블럭이 도시되어 있다.
희생 폴리머를 사용하는 비휘발성 나노튜브 블럭 제조 방법
도 66a에는 향상된 NV NT 블럭의 어떠한 제조 방법(6600A)이 예시되어 있다. 일반적으로, 방법(6605)은 도 27a 및 도 27b에 관하여 앞에서 더 설명한 방법(2710)에 의해 보조 회로와, 반도체 기판 내외로의 상호 접속부를 각각 제조한다. 예시적인 방법(6605)는 반도체 금속 절연층을 피착하고 패터닝하여, CNT 층을 피착하기 이전에 구조를 형성한다.
다음에, 방법(6608)은 유기 용매에 용해된 희생 폴리머에서의 CNT 분산으로부터 CNT 층(들)을 피착한다. 예컨대, 업계에서 이용 가능한 NMP 또는 시클로헥사논과 같은 하나 이상의 유기 용매에 희생 폴리머 폴리프로필렌 카보네이트(PPC)를 용해하였다. 폴리프로필렌 카보네이트의 특성에 관한 설명은 Empower Materials, Inc.로부터 입수 가능한 참고용 기술 데이터에서 확인할 수 있다. 본 예에서는 희생 폴리머 PPC를 사용하지만, 단일 희생 폴리머(Unity sacrificial polymer)와 폴리에틸렌 카보네이트 희생 폴리머와 같은 다른 희생 폴리머도 사용할 수 있다. 공정에 있어서 이 시점에, CNT 층이 도 66a에 도시한 제조 흐름(2A)으로 연속 패터닝될 수 있다. 대안으로서, 도 66a에 예시한 제조 흐름(2A)에 연속하여 CNT 층을 포함하는 복수 층을 패터닝하는 것에 의해 후속하여 추가의 층을 추가할 수 있다. 우선, CNT 층 패터닝(제조 흐름 1A)에 관하여 예시적인 발명을 설명한 다음 CNT 층(제조 흐름 2A)을 포함하는 다층 패터닝 방법을 설명하겠다.
다음에, 제조 흐름(1A)를 이용하는 제조 설명의 방법(6600A)에 연속하여, 방법(6610)이 본 명세서에 포함된 특허 참고 문헌에 설명되어 있는 나노튜브 에칭 기술을 사용하여 CNT 층을 패터닝(에칭)한다. 어떠한 실시예에서, 상기 방법은 노출 영역에서 폴리프로필렌 카보네이트(PPC)와 같은 희생 폴리머를 실질적으로 제거(예컨대, 에칭)하는 것을 포함한다. 이러한 제거는, 예컨대 Ar 이온 밀링과 같은 이방성 에칭; 또는 O2 플라즈마를 포함하는 반응성 이온 에칭(RIE); 또는 이들 양자의 조합을 이용하여 수행될 수 있다.
다음에, 방법(6612)은 NV NT 블럭의 제조를 완료한다. 그러한 방법은 상부, 측부 또는 단부 영역에서 NV NT 블럭과 접촉하는 단자 또는 예컨대 도 58a 내지 도 58d에 예시한 바와 같이 이들의 컨택의 조합을 형성하도록 도전체 층의 피착 및 패터닝을 포함한다. 대안으로서, 그러한 방법은 절연층과, 그리고 또한 도 60a 내지 도 60c에 도시한 바와 같은 도전체 층의 피착 및 패터닝을 포함할 수 있다.
공정에 있어서 이 시점에서, NV NT 블럭을 포함하는 NV NT 스위치를 형성하였고, 방법(6680)은 업계에 공지되어 있는 제조 방법을 이용하여 패시베이션을 포함하는 칩과 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57b의 3D 도면에 도시한 블럭(5730)에 관하여 예시한 바와 같이 희생 폴리머를 포함한다.
대안으로서, 방법(6615)은 웨이퍼를, 예컨대 200 ℃ 내지 400 ℃ 범위의 온도로 가열하는 것에 의해 폴리프로필렌 카보네이트와 같은 희생 폴리머를 실질적으로 제거(예컨대, 기화)할 수 있다. 본 예에서, NV NT 블럭(5730)은 NV NT 블럭이 실질적으로 개별 나노튜브로 형성된 CNT 조직만을 갖는 도 57b1의 3D 도면에 도시한 NV NT 블럭(5730')과 유사해진다.
그 후, 방법(6680)은 업계에 공지되어 있는 제조 방법을 이용하여 패시베이션을 포함하는 칩과 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57b1의 3D 도면에 도시한 블럭(5730)에 관하여 예시한 바와 같은 희생 폴리머를 포함하지 않는다. 공정에 있어서 이 시점에서, 제조 흐름(1A)을 이용하 는 제조 방법(6600A)이 종료된다.
대안의 제조 순서에서, 제조 흐름(2A)를 포함하는 제조 방법(6600A)은 제조 방법(6608)을 이용하여 이전 단계에서 피착된 CNT 층(들)에 추가되는 추가의 제조층을 피착하는 방법(6620)을 이용한다.
다음에, 방법(6622)은 CNT 층을 포함하는 복수 층을 패터닝한다. 업계에 공지되어 있는 방법은 금속, 절연체 및 반도체 층의 노출 영역을 제거(에칭)한다. 예시적인 CNT 층 에칭 방법은 본 명세서에 포함된 특허 참고 문헌에 설명되어 있다. 몇몇 방법은 노출 영역에 있는 폴리프로필렌 카보네이트(PPC)와 같은 희생 폴리머를 제거(에칭)한다. 예시적인 방법은 Ar 이온 밀링; 또는 O2 플라즈마를 포함하는 반응성 이온 에칭(RIE); 또는 이들 양자의 조합과 같은 이방성의 물리적 에칭을 포함할 수 있다.
예로서, 도 64a 내지 도 64c에 도시한 NV NT 스위치(6400, 6400')는 상부 컨택(및 단자) 도전체와 아래 놓여 있는 CNT 층을 제거(에칭)하는 마스크인 절연층을 이용하는 NV NT 블럭(6410)의 형성을 보여준다. 도 40에 도시한 단면(4000)은 또한 NV NT 블럭 표면 위에 있는 추가의 층을 패터닝하는 것에 의한 나노튜브 소자(4050)로 칭하는 NV NT 블럭의 형성을 보여준다. 그러나, 희생 폴리머의 노출 영역의 실질적인 제거는 이들 2개의 예에 예시되어 있지 않다.
공정에 있어서 이 시점에서, NV NT 블럭을 포함하는 NV NT 스위치를 형성하였고, 방법(6680)은 패시베이션을 포함하는 칩과, 업계에 공지되어 있는 제조 방법 을 이용하는 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57b의 3D 도면에 도시한 블럭(5730)에 관하여 예시한 바와 같은 희생 폴리머를 포함한다.
대안으로서, 방법(6615)은 웨이퍼를 200 ℃ 내지 400 ℃ 범위의 온도로 가열하는 것에 의해, 예컨대 폴리프로필렌 카보네이트와 같은 희생 폴리머를 실질적으로 제거(예컨대, 기화)한다. 본 예에서, NV NT 블럭(5730)은 개별 나노튜브로 형성된 CNT 조직만을 실질적으로 갖는 NV NT 블럭을 지닌 도 57b1의 3D 도면에 도시한 NV NT 블럭(5730')과 유사해진다.
다음에, 방법(6680)은 패시베이션을 포함하는 칩과, 업계에 공지되어 있는 제조 방법을 이용하는 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57b1의 3D 도면에 도시한 블럭(5730')에 관하여 예시한 바와 같은 희생 폴리머를 포함하지 않는다. 공정에 있어서 이 시점에서, 제조 흐름(2A)를 이용하는 제조 방법(6600A)이 종료된다.
다공성 유전체를 지닌 비휘발성 나노튜브 블럭의 제1 제조 방법
도 66b에는 향상된 NV NT 블럭의 제조 방법(6600B)이 예시되어 있다. 일반적으로, 방법(6605)은, 예컨대 도 27에 관하여 앞에서 더 설명한 방법(2710)을 이용하여 보조 회로와 반도체 기판 내외로의 상호 접속부를 제조한다. 방법(6605)은 반도체 금속 절연층을 피착하고 패터닝하여, CNT 층 피착 이전에 구조를 형성한다.
그 후, 방법(6608)은 유기 용매에 용해된 희생 폴리머에서의 CNT 분산으로부터 CNT 층을 피착한다. 예컨대, 업계에서 이용 가능한 NMP 또는 시클로헥사논과 같은 유기 용매에 희생 폴리머 폴리프로필렌 카보네이트(PPC)를 용해하였다. 공정에 있어서 이 시점에, 제조 공정 흐름의 방법(6600B)은 제조 흐름(1B)을 진행할 수 있다. 대안으로서, 제조 공정 흐름의 방법(6600B)이 제조 흐름(2B)을 진행할 수 있다. 우선 제조 흐름(1B)에 관하여 예시적인 제조 방법(6600B)을 설명한 다음, 제조 흐름(2A)에 관하여 제조 방법(6600B)을 설명하겠다.
다음에, 제조 흐름(1B)를 이용하는 제조 설명의 방법(6600B)에 연속하여, 방법(6625)이 본 명세서에 포함된 특허 참고 문헌에 설명되어 있는 나노튜브 에칭 기술을 사용하여 CNT 층을 패터닝(에칭)한다. 몇몇 실시예에서, 상기 방법은 노출 영역에서 폴리프로필렌 카보네이트(PPC)와 같은 희생 폴리머를 실질적으로 제거(예컨대, 에칭)한다. 이러한 제거는, 예컨대 Ar 이온 밀링과 같은 이방성 에칭; 또는 O2 플라즈마를 포함하는 반응성 이온 에칭(RIE); 또는 이들 양자의 조합을 이용하여 수행될 수 있다.
그 후, 방법(6628)은 웨이퍼를 200 ℃ 내지 400 ℃ 범위의 온도로 가열하는 것에 의해, 예컨대 폴리프로필렌 카보네이트와 같은 희생 폴리머를 실질적으로 제거(예컨대, 기화)한다. 본 예에서, NV NT 블럭(5730)은 개별 나노튜브로 형성된 CNT 조직만을 실질적으로 갖는 NV NT 블럭을 지닌 도 57b1의 3D 도면에 도시한 NV NT 블럭(5730')과 유사해진다.
다음에, 방법(6630)은 다공성 유전체와 같은 성능 향상 물질을 형성한다. 다공성 유전체는 캘리포니아주 94089 서니베일에 소재하는 Honeywell Electronic Materials, Honeywell International Inc.로부터 입수 가능한, S. Thanawala 등이 저술한 논문 "Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All-Spin- On Strategy"에 설명되어 있는 바와 같은 스핀온 글래스(Spin-On Glass; SOG) 및 스핀온 저유전상수 유기 유전체를 이용하여 형성될 수 있다. 대안으로서, 비휘발성 나노튜브 블럭 구조를 형성하는 개별 나노튜브는 공유 결합이나 비공유 결합에 의해 유도되어, 공통 발명자인 Bertin을 포함하고, 참고에 의해 전체가 본 명세서에 포함되는 USPTO 특허 공보 제2006/0193093호에 설명되어 있는 바와 같은 개질면을 생성할 수 있다. 유도된 개별 나노튜브는, 예컨대 산소, 불소, 염소, 브롬, 요오드(또는 다른) 원자를 포함할 수 있고, 이에 의해 성능 향상 목적을 위한 다공성 유전체를 포함하는 비휘발성 나노튜브 블럭을 형성할 수 있다.
그 후, 방법(6632)은 NV NT 블럭의 제조를 완료한다. 그러한 방법은 상부, 측부 또는 단부 영역에서 NV NT 블럭과 접촉하는 단자나, 컨택의 조합을 형성하도록 도전체 층을 피착하고 패터닝하는 것을 포함한다. 본 예에서, 상부 컨택과 하부 컨택을 지닌 캡슐화된 NV NT 블럭은 도 57c에 3D 도면에 도시한 블럭(5750)에 관하여 설명한 바와 같은 다공성 유전체와 같은 성능 향상 물질을 포함한다.
공정에 있어서 이 시점에, NV NT 블럭을 포함하는 NV NT 스위치가 형성되었고, 방법(6680)은 패시베이션을 포함하는 칩과 업계에 공지되어 있는 제조 방법을 이용하는 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57c의 3D 도면에 도시한 블럭(5750)에 관하여 설명한 바와 같은 다공성 유전체와 같은 성능 향상 물질을 포함한다.
대안의 제조 순서에서, 제조 흐름(2B)을 포함하는 제조 방법(6600B)은, 예컨대 웨이퍼를 200 ℃ 내지 400 ℃의 범위에 있는 온도로 가열하는 것에 의해 CNT 층으로부터 폴리프로필렌 카보네이트와 같은 희생 폴리머를 실질적으로 제거(예컨대, 기화)하는 방법(6635)을 이용한다.
다음에, 방법(6638)은 다공성 유전체와 같은 성능 향상 물질을 형성한다. 다공성 유전체는 캘리포니아주 94089 서니베일에 소재하는 Honeywell Electronic Materials, Honeywell International Inc.로부터 입수 가능한, S. Thanawala 등이 저술한 논문 "Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All-Spin- On Strategy"에 설명되어 있는 바와 같은 스핀온 글래스(SOG) 및 스핀온 저유전상수 유기 유전체를 이용하여 형성될 수 있다. 대안으로서, 비휘발성 나노튜브 블럭 구조를 형성하는 개별 나노튜브는 공유 결합이나 비공유 결합에 의해 유도되어, 공통 발명자인 Bertin을 포함하고, 참고에 의해 전체가 본 명세서에 포함되는 USPTO 특허 공보 제2006/0193093호에 설명되어 있는 바와 같은 개질면을 생성할 수 있다. 유도된 개별 나노튜브는, 예컨대 산소, 불소, 염소, 브롬, 요오드(또는 다른) 원자를 포함할 수 있고, 이에 의해 성능 향상 목적을 위한 다공성 유전체를 포함하는 비휘발성 나노튜브 블럭을 형성할 수 있다.
그 후, 제조 방법(6640)은 업계의 제조 방법을 이용하여 피착된 도전체, 절연이나 반도체 층과 같은 CNT 층(들)에 추가되는 추가의 제조층을 피착한다.
다음에, 방법(6642)은 CNT 층을 포함하는 복수 층을 패터닝한다. 업계에 공지되어 있는 방법은 금속, 절연체 및 반도체 층의 노출 영역을 제거(에칭)한다. 예시적인 CNT 층 에칭 방법은 본 명세서에 포함되는 특허 참고 문헌에 설명되어 있다. 예시적인 방법은 유전재를 에칭하는 업계에 공지되어 있는 방법을 이용하여 다공성 유전체와 같은 성능 향상 물질의 노출 부분을 제거(에칭)한다.
공정에 있어서 이 시점에, NV NT 블럭을 포함하는 NV NT 스위치가 형성되었고, 방법(6680)은 패시베이션을 포함하는 칩과 당업계에 공지되어 있는 제조 방법을 이용하는 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57c의 3D 도면에 도시한 블럭(5750)에 관하여 설명한 바와 같은 다공성 유전체와 같은 성능 향상 물질을 포함한다.
다공성 유전체를 갖는 비휘발성 나노튜브 블럭의 제2 제조 방법
도 66c에는 향상된 NV NT 블럭의 제조 방법(6600C)이 예시되어 있다. 일반적으로, 방법(6605)은 예컨대 도 27에 관하여 앞에서 더 설명한 방법(2710)을 이용하여 보조 회로와 반도체 기판 내외로의 상호 접속부를 제조한다. 몇몇 실시예에서, 방법(66050)은 반도체, 금속 절연층을 피착하고 패터닝하여, CNT 층 피착 이전에 구조를 형성한다.
다음에, 방법(6650)은 본 명세서에 포함된 특허 참고 문헌에 설명되어 있는 바와 같은 비휘발성 나노튜브 블럭을 제조하는 데 사용되는 수용액 또는 비수용액에서의 CNT 분산으로부터 CNT 층(들)을 피착한다. 공정에 있어서 이 시점에, 제조 공정 흐름의 방법(6600C)은 제조 흐름(1C)을 진행할 수 있다. 대안으로서, 제조 공정 흐름의 방법(6600C)이 제조 흐름(2C)을 진행할 수 있다. 우선 제조 흐름(1C)에 관하여 예시적인 제조 방법(6600C)을 설명한 다음, 제조 흐름(2C)에 관하여 제조 방법(6600C)을 설명하겠다.
그 후, 제조 흐름(1C)를 이용하는 제조 설명의 방법(6600C)에 연속하여, 방법(6655)이 본 명세서에 포함된 특허 참고 문헌에 설명되어 있는 나노튜브 에칭 기술을 사용하여 CNT 층을 패터닝(에칭)한다.
다음에, 방법(6658)은 다공성 유전체와 같은 성능 향상 물질을 형성한다. 다공성 유전체는 캘리포니아주 94089 서니베일에 소재하는 Honeywell Electronic Materials, Honeywell International Inc.로부터 입수 가능한, S. Thanawala 등이 저술한 논문 "Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All-Spin- On Strategy"에 설명되어 있는 바와 같은 스핀온 글래스(SOG) 및 스핀온 저유전상수 유기 유전체를 이용하여 형성될 수 있다. 대안으로서, 비휘발성 나노튜브 블럭 구조를 형성하는 개별 나노튜브는 공유 결합이나 비공유 결합에 의해 유도되어, 공통 발명자인 Bertin을 포함하고, 참고에 의해 전체가 본 명세서에 포함되는 USPTO 특허 공보 제2006/0193093호에 설명되어 있는 바와 같은 개질면을 생성할 수 있다. 유도된 개별 나노튜브는, 예컨대 산소, 불소, 염소, 브롬, 요오드(또는 다른) 원자를 포함할 수 있고, 이에 의해 성능 향상 목적을 위한 다공성 유전체를 포함하는 비휘발성 나노튜브 블럭을 형성할 수 있다.
그 후, 방법(6658)은 NV NT 블럭의 제조를 완료한다. 그러한 방법은 상부, 측부 또는 단부 영역에서 NV NT 블럭과 접촉하는 단자나, 컨택의 조합을 형성하도록 도전체 층을 피착하고 패터닝하는 것을 포함한다. 본 예에서, 상부 컨택과 하부 컨택을 지닌 캡슐화된 NV NT 블럭은 도 57c에 3D 도면에 도시한 블럭(5750)에 관하여 설명한 바와 같은 다공성 유전체와 같은 성능 향상 물질을 포함한다.
공정에 있어서 이 시점에, NV NT 블럭을 포함하는 NV NT 스위치가 형성되었고, 방법(6680)은 패시베이션을 포함하는 칩과 업계에 공지되어 있는 제조 방법을 이용하는 패키지 상호 접속 수단의 제조를 완료한다. 캡슐화된 NV NT 블럭은 도 57c의 3D 도면에 도시한 블럭(5750)에 관하여 설명한 바와 같은 다공성 유전체와 같은 성능 향상 물질을 포함한다.
대안의 제조 순서에서, 제조 흐름(2C)을 포함하는 제조 방법(6600C)은 다공성 유전체와 같은 성능 향상 물질을 형성하는 방법(6665)을 이용한다. 다공성 유전체는 캘리포니아주 94089 서니베일에 소재하는 Honeywell Electronic Materials, Honeywell International Inc.로부터 입수 가능한, S. Thanawala 등이 저술한 논문 "Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All-Spin- On Strategy"에 설명되어 있는 바와 같은 스핀온 글래스(SOG) 및 스핀온 저유전상수 유기 유전체를 이용하여 형성될 수 있다. 대안으로서, 비휘발성 나노튜브 블럭 구조를 형성하는 개별 나노튜브는 공유 결합이나 비공유 결합에 의해 유도되어, 공통 발명자인 Bertin을 포함하고, 참고에 의해 전체가 본 명세서에 포함되는 USPTO 특허 공보 제2006/0193093호에 설명되어 있는 바와 같은 개질면을 생성할 수 있다. 유도된 개별 나노튜브는, 예컨대 산소, 불소, 염소, 브롬, 요오드(또는 다른) 원자를 포함할 수 있고, 이에 의해 성능 향상 목적을 위한 다공성 유전체를 포함하는 비휘발성 나노튜브 블럭을 형성할 수 있다.
다음에, 제조 방법(6670)은 업계에 공지되어 있는 제조 방법을 이용하여 피착된 도전체, 절연 또는 반도체 층과 같은 CNT 층(들)에 추가되는 추가의 제조층을 피착한다.
다음, 방법(6675)은 CNT층을 포함한 복수개의 층을 패터닝한다. 공지된 산업상 방법은 실질적으로 금속, 절연체, 및 반도체층의 노출 영역을 실질적으로 제거(에칭)한다. CNT층 에칭의 대표적인 방법이 병합된 특허 참조문헌에 기술되어 있다. 일부 실시예에서, 방법은, 유전체 물질, 특히 포토레지스트에 의해 보호되지 않는 탄소 나노튜브를 제거할 수 있는 가스로 에칭하는 반응성 이온 및 산소 플라즈마 또는 다른 처리 물질을 에칭하는 공지된 산업상 방법을 이용함으로써 다공성 유전체와 같은 성능 강화 물질의 노출된 부분을 제거(에칭)한다. 이러한 에칭은 요구되는 배향에 따라 등방성 또는 이방성일 수 있다.
상기 공정의 현 시점에서, NV NT 스위치 포함 NV NT 블럭이 형성되었고, 방법(6680)은 패시베이션을 포함한 칩의 제조를 완성하고 공지된 산업상 제조 방법을 이용한 상호접속 수단을 패키징한다. 캡슐화된 NT NV 블럭은, 도 57c의 대표 사시도에서 도시한 블럭(5750)에 대하여 나타한 다공성 유전체와 같은 성능 강화 물질을 포함한다.
캐소드 온 NT 스위치를 형성하도록 상단 컨택 및 하단 컨택을 이용하는 비휘발성 NT 스위치와 같은 비휘발성 나노튜브 블럭 및 수직 배향된 다이오드를 갖는 NV NT 디바이스를 이용한 비휘발성 셀의 3차원 셀 구조
도 67은 3차원 메모리 실시예에서 셀 C00 및 셀 C01을 포함한 단면(6700)을 나타낸다. 나노튜브층은, 상기 도시한 도 40에 나타낸 바와 같은 앞서 정해진 다이오드 형성층상의 평탄한 컨택면 위에 코팅, 분사, 또는 다른 수단에 의해 피착된다. 도 67에 나타난 단면(6700)은 도 40에 나타난 구조(4000)에 대응하고, 제조 방법의 설명을 용이하게 하도록 캐소드 온 NT 실시와 관련된 일부 추가적인 상세 및 참조 번호를 갖는다. 절연체, 반도체, 도전체, 및 나노튜브층을 피착한 이후의 트렌치 에칭은, 비휘발성 나노튜브 블럭 기초 비휘발성 나노튜브 다이오드 3차원 메모리 셀을 정하고 비휘발성 나노튜브 블럭 크기, 다이오드 크기, 및 3차원 비휘발성 스토리지 셀의 모든 다른 구조의 크기를 정하는 측벽 경계를 형성한다. 모든 셀 구조의 수평의 3차원 셀 크기(X 및 Y는 대략 수직 방향)가 트렌치 에칭에 의해 형성되고 따라서 제작된 바와 같이 자기정렬된다. 수직 크기(Z)는 3차원 셀을 형성하기 위해 이용된 수직층의 개수 및 두께에 의해 결정된다. 도 67은 워드라인(X) 방향에 따른 단면(6700)을 나타낸다. 스택화된 직렬 접속된 수직 배향 조향 다이오드 및 비휘발성 나노튜브 블럭 스위치가 대칭이고 X 및 Y 방향 모두에서 대략 동일한 단면 크기를 갖는다. 단면(6700)은 조향 다이오드가 캐소드 온 NT 구성에서 비휘발성 나노튜브 블럭의 하단(하부 레벨) 컨택에 접속되는 어레이 셀을 나타낸다. 도 33의 사시도에 나타난 바와 같이, 워드라인은 X축을 따라 배향되고 비트라인은 Y축을 따라 배향된다.
도 27a에 대하여 상기한 방법(2710)의 일부 실시예가 지원 회로 및 상호접속 부(6701)를 정하기 위해 이용된다.
다음, 도 27b에 나타난 방법(2730)은 절연체(6703)를 피착하고 평탄화한다. 평면 절연체(6703)를 통한 상호접속 수단[단면(6700)에서 도시하지 않고 도 28c에서 단면(2800'')에 대해 상기에 도시함]이, 대응하는 지원 회로 및 인커커넥션(6701)에 3차원 어레이로 금속 어레이 라인을 접속하기 위해 이용될 수 있다. 예로서, BL 드라이버의 비트라인 드라이버 및 센스 회로(2640)가, 상기한 도 26a에 나타난 메모리(2600)의 어레이(2610)로, 도 67에 나타난 단면(6700)에서 비트라인 BL0 및 BL1에 접속될 수 있다. 제조 공정의 현 시점에서, 도 67에 나타난 메모리 어레이 지지 구조(6705)와 상호접속된, 절연체(6703)의 표면에 메모리 어레이를 형성하기 위해 방법(2740)이 이용될 수 있다. 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택을 갖는 비휘발성 나노튜브 블럭을 포함하는 3차원 메모리 셀에 대한 새로운 메모리 어레이 구조를 조정하기 위한 약간의 변화를 제외하고, 메모리 어레이 지지 구조(6705)가 도 47에 나타난 메모리 어레이 지지 구조(3405)에 대응하고, 지원 회로 및 상호접속부(6701)가 지원 회로 및 상호접속부(3401)에 대응하며, 절연체(6703)가 절연체(3403)에 대응한다.
도 27b에 나타난 대표적인 방법(2740)은 금속, 폴리실리콘, 절연체, 및 나노튜브 소자층을 피착하고 평탄화하여, 본 예에서는, 복수개의 수직 배향 다이오드를 포함하는 비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭(NV NT 블럭) 스위치 캐소드 온 NT 직렬 쌍을 형성한다. 각각의 셀 경계는 X 방향에 대한 하나의 에칭 단계(및 Y 방향에 대한 별개의 하나의 에칭 단계)에서 형성되고, WL0층을 제 외한층 뒤의 하나의 트렌치 에칭 단계에 의해 정해진 하나의 NV NT 다이오드를 갖는 각 셀이 피착되고 평탄화되었고, 이는 실질적으로 셀 면적을 증가시킬 개별적인층 정렬 오차의 축적을 줄이기 위함이다. X 방향의 개별적인 셀 크기는 도 40 및 대응하는 도 67에 나타난 바와 같이 F(1 최소 특징)이고, X 방향에 대략 직교하는 Y 방향(미도시)에서 F이며, 2F의 X 방향과 Y방향으로 주기성을 갖는다. 따라서, 각 셀은 약 4F2의 면적을 차지한다.
나노튜브 소자(4050-1 및 4050-2)에 의해 도 40 및 대응하는 도 67에서 앞서 나타난 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택을 갖는 NV NT 블럭은 또한 도 57a 내지 도 57b의 사시도에서 나타난다. NV NT 블럭 디바이스 구조 및 전기 ON/OFF 스위칭 결과물이 도 64a 내지 도 64c 및 도 65에 대해 기술된다. 상단 컨택 및 하단 컨택을 갖는 NV NT 블럭의 제조 방법이 도 66a, 도 66b 및 도 66c에 각각 도시된 방법(6600a, 6600b 및 6600c)에 대해 기술된다. 상단 컨택 및 하단 컨택을 갖는 NV NT 블럭은 상단 컨택과 하단 컨택 사이의 간격(예컨대 35 nm)과 대략 동일한 채널 길이(LSW-CH)를 갖는다. NV NT 블럭 스위치 단면 X × Y는 X = Y = F로 형성될 수 있고, F는 최소의 기술 노드 크기이다. 35 nm 기술 노드의 경우, NV NT 블럭은 35 × 35 × 35 nm의 크기를 가질 수 있고, 22 nm 기술 노드의 경우, NV NT 블럭은 예컨대 22 × 22 × 35 nm의 크기를 가질 수 있다.
본 방법은 트렌치를 절연체로 채우고, 그 후 표면을 평탄화한다. 그 후, 방법은 평탄화된 표면에 워드라인을 피착하고 패터닝한다.
도 67에 나타난 수직 배향 3차원 셀의 제조는 다음과 같이 처리된다. 몇몇 실시예에서, 본 방법은 예컨대 도 68a 내지 도 68i에 대하여 이하 설명한 바와 같이 50 내지 500 nm의 두께를 갖는 절연체(6703)의 표면에 비트라인 와이어링층을 피착시킨다. 구조(6700)의 수직 배향 다이오드 부분의 제조는 상기한 도 34a 및 도 34b와 동일할 수 있고 도 68a 내지 도 68i에 대하여 기술된 제조 방법에 포함된다. 본 방법은 비트라인 와이어링층을 에칭하고 비트라인 도전체[6710-1(BL0) 및 6710-2(BL1)]와 같은 개별적인 비트라인을 정한다. BL0 및 BL1과 같은 비트라인은 어레이 와이어링 도전체로 이용되고 또한 쇼트키 다이오드의 애노드 전극으로서 이용될 수 있다. 대안적으로, 더 최적의 쇼트키 다이오드 접합부는 N 폴리실리콘 영역(6720-1 및 6720-2)와 접촉하는 실리사이드 컨택(미도시) 또는 금속을 이용하는 동시에 또한 비트라인 도전체(6710-1 및 6710-2)와 저항 컨택을 형성하여 형성될 수 있다. N 폴리실리콘 영역(6720-1 및 6720-2)은 예컨대 1014 내지 1017 도펀트 원자/㎤의 범위에서 비소 또는 인으로 도핑될 수 있고, 예컨대 20 nm 내지 400 nm의 두께 범위를 가질 수 있다.
도 67은 쇼트키 다이오드로 형성된 캐소드 대 NT 타입 NV NT 다이오드를 나타낸다. 그러나, PN 또는 PIN 다이오드가 도 68a에 대해 이하에서 설명한 바와 같이 쇼트키 다이오드 대신에 이용될 수 있다.
쇼트키(및 PN, PIN)의 전기적인 특성은 폴리실리콘(예컨대, 피착된 폴리실리콘)의 물질 특성을 제어함으로써 개선(예컨대, 적은 누설량)될 수 있고 폴리실리콘 영역(6820-1 및 6820-2)을 형성하도록 패터닝될 수 있다. 폴리실리콘 영역은 예컨대 어닐링 시간 및 온도와 같은 제조 방법에 의해 결정되는 비교적 크거나 비교적 작은 결정립계 크기를 가질 수 있다. 몇몇 실시예에서, 반도체 산업에서의 SOI 피착 방법이 이용될 수 있고, 이 방법은 적은 다이오드 누설전류와 같은 전기적 특성의 향상을 위해 단결정(더 이상 폴리실리콘이 아님) 또는 거의 단결정인 폴리실리콘 영역을 야기한다.
컨택 및 도전체 물질의 예는 Al, Au, Pt, W, Ta, Cu. Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn와 같은 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체, 즉 TiN과 같은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 포함한다.
어떤 경우에, Al, Au, W, Cu, Mo, Ti 등과 같은 도전체가 컨택 및 도전체 물질뿐만 아니라 쇼트키 다이오드를 위한 애노드로서 이용될 수 있다. 그러나, 다른 경우에, 순방향 전압강하와 다이오드 누설을 줄이기 위해 애노드 물질을 최적화하는 것이 유리하다. 쇼트키 다이오드 애노드 물질(미도시)이 도전체(6710-1, 6710-2) 및 폴리실리콘 영역(6720-1, 6720-2) 사이에 각각 첨가될 수 있다. 이러한 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Ta, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2와 같은 규화물이 이용될 수 있다. 이러한 금속 및 규화물을 이용하여 형성된 쇼트키 다이오드는 NG, K.K. "Complete Guide to Semiconductor Devices", 2판, John Wiley & Sons, 2002, pp. 31-41을 참조하여 설명하고, 그 전체 내용이 본 명세서에 참조로 포함되어 있다.
다음으로, 완전한 쇼트키 다이오드 선택 장치를 구비할 때, 방법은 N+ 폴리실리콘 영역(6725-1, 6725-2)을 형성하여 N 폴리실리콘 영역(6720-1, 6720-2)에 각각 접촉한다. 통상적으로, N+ 폴리실리콘은, 예컨대 1020 도펀트 원자/㎤까지 비소 또는 인으로 도핑되고 예컨대 20 내지 400 nm의 두께를 갖는다. N 및 N+ 폴리실리콘 영역의 크기는 공정 흐름의 종료 근처의 트렌치 에칭에 의해 정해진다.
다음으로, 방법은 폴리실리콘 영역(6725-1, 6725-2)에 저항 컨택 또는 저항 컨택에 근접하는 하단(하부 레벨) 컨택 영역(4030-1, 4030-2)을 형성한다. 컨택 물질 및 전도 물질의 예는 Al, Au, W, Ta, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn과 같은 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW과 같은 금속 합금, 다른 적절한 도전체, 또는 TiN과 같은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 포함한다.
다음으로, 방법은, 수직 Z 방향에서 나노튜브 두께에 의해 정해진 NV NT 블럭의 나노튜브 소자 길이 및 공정 흐름의 종료 근처의 트렌치 에칭에 의해 정해진 X-Y 단면을 갖는, 각각 컨택 영역(4030-1, 4030-2)의 표면에 NV NT 블럭(4050-1, 4050-2)을 형성한다. 도 67의 NV NT 블럭(4050-1)은 도 40의 나노튜브 소자(4050)에 대응한다. 셀(C00, C01)의 밀도를 증가시키기 위해서, 도 67에 나타난 NV NT 블럭(4050-1, 4050-2)은 트렌치 한정 셀 경계 내에 단순한 상단 컨택 및 하단 컨택을 포함한다.
다음으로, 방법은 흐름 공정의 종료 근처의 트렌치 에칭에 의해 정해진 X 및 Y 크기를 갖는, 각각 NV NT 블럭(4050-1, 4050-2)의 상단 표면에 상단(상부 레벨) 컨택(4065-1, 4065-2)를 형성한다.
다음으로, 방법은 각각 폭 F를 갖는 트렌치 개구(4075, 4075A, 4075B)를 형성하고(에칭하고) 이로써 셀(C00, C01)의 내외부 측벽 및 대응하는 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택, 나노튜브 소자 및 절연체를 형성한다. 하단(하부 레벨) 컨택(4030-1, 4030-2)는 NV NT 블럭(4050-1, 4050-2) 간의 전기적 접속을 각각 형성하고, 대응하는 기초적인 조향 다이오드 캐소드 전극을 형성하며, 비트라인(6710-1, 6710-2)을 형성한다. 트렌치 형성(에칭)은 절연체(6703)의 표면에서 중단된다.
다음으로, 방법은 TEOS 같은 절연체(4060, 4060A, 및 4060B)로 트렌치 개구(4075, 4075A, 및 4075B)를 채우고 표면을 평탄화한다. 모든 트렌치가 동시에 형성될 수 있다.
다음으로, 방법은 워드라인층을 피착하고 평탄화한다.
다음으로, 방법은 워드라인(6770)을 패터닝한다.
다음으로, 도 27a에 도시된 방법(2750)은, 공지된 산업상 방법을 이용한 패키지 상호접속 수단 및 패시베이션을 포함하는 비휘발성 나노튜브 다이오드 셀 구조를 이용하여 비휘발성 메모리 어레이를 갖는 반도체 칩을 제조하는 방법을 완성한다.
셀(C00, C01)을 형성하는 비휘발성 나노튜브 다이오드는, 셀(C00, C01)의 각각의 하나에서, 도 12에서 개략적으로 도시된 비휘발성 나노튜브 다이오드(1200), 및 도 67에서 개략적으로 도시된 NV NT 다이오드(6780)에 대응한다. 도 67의 단면(6700)에 도시된 셀(C00, C01)은 도 26a의 메모리 어레이(2610)에 개략적으로 도시된 셀(C00, C10)에 대응하고, 비트라인(BL0, BL1) 및 워드라인(WL0)은 메모리 어레이(2610)에 개략적으로 도시된 어레이 라인에 대응한다.
도 27a 및 도 27b에 나타난 방법(2700)의 실시예는 도 67에 나타난 단면(6700)에 도시한 바와 같고 도 68a 내지 68i에 관해 이하에서 더 기술되는, NV NT 블럭 스위치와 캐소드 대 NT 스위치 접속하는 NV NT 다이오드 디바이스를 이용하여 비휘발성 메모리를 제조하기 위해 이용될 수 있다. 단면(6700)과 같은 구조가 도 26a에 개략적으로 도시된 메모리(2600)를 제조하기 위해 이용될 수 있다.
캐소드 온 NT 스위치 를 형성하도록 상단 컨택 및 하단 컨택을 이용하여 비휘발성 NT 스위치로서 수직 배향 다이오드 및 비휘발성 나노튜브 블럭 을 갖는 NV NT 다이오드를 이용한 비휘발성 셀의 3차원 셀 구조의 제조 방법
도 27a에 나타난 방법(2710)의 실시예가 상기한바와 같은 도 26a에 나타난 메모리(2600)에 대해 기술된 것과 유사한 지원 회로 및 상호접속부를 정하기 위해 이용될 수 있다. 방법(2710)은, 도 68a에 도시한 바와 같은 반도체 기판 내 및 기판상의 제조된 지원 회로 및 상호접속부(6801)에 공지된 반도체 산업 기술 설계 및 제조 기술을 적용한다. 지원 회로 및 상호접속부(6801)는 반도체 기판 상의 바이어스 및 와이어링과 같이 반도체 기판 및 상호접속부 내에 FET 디바이스를 포함한다. 도 68a는, 도 34a에 도시된 선택적 도전성의 쇼트키 애노드 컨택층(3415)이 도 68a에 도시되지 않은 점을 제외하고, 쇼트키 다이오드 구조를 나타내는 도 34a에 대응한다. PN 다이오드 구조가 필요하다면 도 34a1이 시작점으로서 도 34a1 대신에 이용될 수 있다는 점을 주목하라. 도 34a1의 N 폴리실리콘층(3417)이 진성 도핑된 폴리실리콘층(미도시)으로 대신 대체되었다면, 그 후 PIN 다이오드가 PN 다이오드 대신에 형성될 것이다. 따라서, 도 68a에 나타난 구조가 쇼트키 다이오드 구조를 나타내는 반면에, 구조는 또한 PN 다이오드 또는 PIN 다이오드를 이용하여 제작될 수 있다.
지원 회로 및 상호접속부(6801), 절연체(6803), 메모리 어레이 지지 구조(6805), 도전체층(6810), N 폴리실리콘층(6820), N+ 폴리실리콘층(6825), 및 도 68a에 나타난 하단(하부 레벨) 컨택층(6830)을 위한 요소 및 구조의 제조 방법이 도 34a 및 도 34b에 대하여 더 기술되어 있고, 지원 회로 및 상호접속부(6801)는 지원 회로 및 상호접속부(3401)에 대응하며; 절연체(6803)가 절연체(3403)에 대응하며; 메모리 어레이 지지 구조(6805)가 메모리 어레이 지지 구조(3405)에 대응하며; 도전체층(6810)이 도전체층(3410)에 대응하며; N 폴리실리콘층(6820)이 N 폴리실리콘층(3420)에 대응하며; N+ 폴리실리콘층(6825)이 N+ 폴리실리콘층(3425)에 대응하며; 바닥(하부 레벨) 컨택층(6830)이 바닥(하부 레벨) 컨택층(3430)에 대응한다.
다음으로, 방법은 다중층의 회전코팅, 분사, 또는 다른 수단을 이용하여 도 68b에 도시한 것처럼 컨택층(6830)의 평탄 표면에 나노튜브층(6835)을 피착한다. 나노튜브층(6835)은 예컨대 10-200 nm의 범위일 수 있다. 35 nm 두께의 대표적인 디바이스가 제작되었고 도 64a 내지 도 64c 및 도 65에 도시한 것처럼 온/오프 상태 사이에서 스위칭되었다. 상단 컨택 및 하단 컨택을 갖는 NV NT 블럭의 제조 방법이 도 66a, 도 66b, 및 도 66c에 도시된 방법(6600a, 6600b, 및 6600c)에 대하여 각각 기술되어 있다.
제조 공정에서의 현 시점에서, 방법은 도 68b에 도시한 것처럼 나노튜브층(6835)의 표면에 상단(상부 레벨) 컨택층(6840)을 피착한다. 상단(상부 레벨) 컨택층(6840)은 예컨대 10 내지 500 nm 두께일 수 있다. 상단(상부 레벨) 컨택층(6840)은 예컨대 Al, Au, Ta, W, Cu, Mo, Pd, Pt, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn 뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체, 즉 TiN과 같은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 이용하여 형성될 수 있다.
다음 방법은, 공지된 산업상 방법을 이용하여 도 68c에 도시한 것과 같은 상단(상부 레벨) 컨택층(6840)에 마스킹층(6850)을 피착하고 패터닝한다. 마스킹층(6850)은 10 내지 500 nm 두께 범위일 수 있고 포토레지스트, 이-비임 레지스트, 또는 도전체, 반도체, 또는 절연 물질을 이용하여 형성될 수 있다. 마스크층(6850)의 개구(6855, 6855a 및 6855b)는 트렌치 에칭을 위해 기초 영역을 노출시킨다. 마스크 개구는 예컨대 평탄한 절연층(6803)에 마스크를 정렬하도록 정렬될 수 있다; 정렬은 결정적이지 않다. 최소 셀 크기를 얻기 위해서, 마스크층(6850)의 개 구(6855, 6855a 및 6855b)는 최소로 허여된 기술적 크기 F와 대략 동일하다. F는 예컨대 90 nm, 65 nm, 45 nm, 35 nm, 25 nm, 12 nm, 또는 10 nm 이하일 수 있다.
공정에서의 현 시점에서, 마스크층(6850) 개구(6855, 6855a, 및 6855b)가, 셀 당 내부 캐소드 대 나노튜브 접속을 갖는 하나의 NV NT 다이오드를 이용하여 3차원 셀을 위한 X 방향을 따라 셀 경계를 정하는 방법을 이용하는 트렌치의 방향성 에칭을 위해 이용될 수 있다. 공동 발명자 Bertin의, 그 내용이 본 명세서에 참조로 포함되어 있는, USP 5,670,803은 동시에 트렌치 한정 측벽 크기를 갖는 3차원 어레이(본 예에서는, 3차원 SRAM)를 개시하고 있다.
이 구조는, 다수의 정렬 단계를 피하기 위해서 도핑 실리콘 및 절연 영역의 다중층을 통한 트렌치 절단에 의해 동시에 정해진 수직 측벽을 포함한다. 이러한 트렌치 방향 선택적 에칭 방법은 도 34a 내지 도 34ff 및 도 36a 내지 도 36ff 내의 트렌치 형성에 대해 상기한 바와 같은 다중 도전체, 반도체, 산화물, 및 나노튜브층을 통해 절단될 수 있다. 이 예에서, 선택적 방향성 트렌치 에치(RIE)는 상부 레벨 컨택 영역(6840-1, 6840-2)을 형성하기 위해 상단(상부 레벨) 컨택층(6840)의 노출 영역을 제거하고; 나노튜브 영역(6835-1, 6835-2)을 형성하기 위해 나노튜브층(6835)의 노출 영역을 제거하며; 바닥(하부 레벨) 컨택 영역(6830-1, 6830-2)을 형성하기 위해 바닥(하부 레벨) 컨택층(6830)의 노출 영역을 제거하며; 방향성 에칭은 N+ 폴리실리콘 영역(6825-1, 6825-2)을 형성하기 위해 N+ 폴리실리콘층(6825)의 노출 영역을 제거하며; N 폴리실리콘 영역(6820-1, 6820-2)을 형성하기 위해 폴리실리콘층(6820)의 노출 영역을 제거하며; 도전체 영역(6810-1, 6810-2)을 형성하 기 위해 도전체층(6810)의 노출 영역을 제거하고, 절연체(6803)의 표면에서 중단되는 동시에 도 68d에 도시한 바와 같이 트렌치 개구(6860, 6860a, 6860b)를 형성한다.
다음 방법은 예컨대 TEOS와 같은 절연체(6865, 6865a, 6865b)로 트렌치 개구(6860, 6860a, 6860b)를 채우고 도 68e에 나타난 것처럼 평탄화한다.
다음으로, 방법은 도 68f에 나타난 것처럼 상단(상부 레벨) 컨택(6840-1, 6840-2)과 접촉하는 도전체층(6870)을 피착하고 평탄화한다.
다음으로, 도전체층(6870)은 이하에 나타난 바와 같은 도전체(비트라인)(6810-1, 6810-2)에 대략 직교하는 워드라인을 형성하도록 패터닝된다.
공정에서의 현 시점에서, 도 68f에 나타난 단면(6875)이 제작되었고, F의 NV NT 다이오드 셀 크기(F는 최소의 특징적인 크기) 및 X 방향에서 정해진 셀 주기성 2F뿐만 아니라 대응하는 어레이 비트라인을 포함한다. 다음으로, Y 방향에서 크기를 정하기 위해 이용된 셀 크기는 도 68f에 나타난 단면(6875)에 대해 상기한 것과 유사한 방향성 트렌치 에칭 공정에 의해 형성된다. Y 방향에서 크기를 정하기 위해 이용된 트렌치는 X 방향에서 크기를 정하기 위해 이용된 트렌치와 대략 직교한다. Y(비트라인) 방향에서의 구조의 단면이 도 68f에 나타난 단면(Y-Y')에 대해 나타난다.
다음으로, 방법은 도 68g에 나타난 것과 같은 워드라인층(6870)의 표면에 개구(6882, 6882a, 및 6882b)를 갖는 마스킹층(6880)과 같은 마스킹층을 피착하고 패터닝한다. 마스킹층(6880)의 개구는 평탄 절연체(6803) 내의 정렬 마크로 비임계적 으로 정렬될 수 있다. 마스크층(6880) 내의 개구(6882, 6882a, 및 6882b)는 트렌치 방향성 에칭 영역의 위치를 결정하고, 이 경우 트렌치는 비트라인(6810-1)(BL0)과 같은 비트라인에 대략 직교한다.
공정에서의 현 시점에서, 마스킹층(6880) 내의 개구(6882, 6882a, 및 6882b)는, 셀 당 내부 캐소드 대 나노튜브 접속을 갖는 하나의 NV NT 다이오드를 이용하는 3차원 셀을 위한 Y방향을 따라 새로운 셀 경계를 정하는 방법을 이용하여 트렌치의 방향성 에칭을 위해 이용될 수 있다. 모든 트렌치 및 대응하는 셀 경계는 도 68d에 대하여 기술한 바와 같은 X 방향 트렌치를 형성하기 위해 이용된 제조 방법을 이용하여 동시에(예컨대, 하나의 에칭 단계를 이용하여) 형성될 수 있다. 이 구조는 트렌치에 의해 동시에 정해진 수직 측벽을 포함한다; X 및 Y 방향 크기 및 물질이 동일하다. 본 예에서, 선택적인 방향성 트렌치 에칭 방법(RIE)은 도전체층(6870)의 노출 표면을 제거하여 비트라인[6810-1(BL0) 및 6810-2(BL1)]에 대략 직교하는 워드라인[6870-1(WL0) 및 6870-2(WL1)]을 형성하고; 상단(상부 레벨) 컨택층(6840-1)을 제거하여 상부 레벨 컨택 영역(6840-1', 6840-1'')을 형성하며; 나노튜브층(6835-1)의 노출 영역을 제거하여 나노튜브 영역(6835-1' 및 6835-1'')을 형성하고; 하단(하부 레벨) 컨택층(6830-1)의 노출 영역을 제거하여 하단(하부 레벨) 컨택 영역(6830-1' 및 6830-1'')을 형성하며; 선택적인 방향성 에칭은 N+ 폴리실리콘층(6825-1)의 노출 영역을 제거하여 N+ 폴리실리콘 영역(6825-1' 및 6825-1'')을 형성하고; 폴리실리콘층(6820-1)의 노출 영역을 제거하여 N 폴리실리콘 영역(6820-1' 및 6820-1'')을 형성하며; 도 68h에 도시한 바와 같이 도전체층(6810- 1)의 노출 영역의 표면에서 에칭을 중단한다.
다음 방법은 트렌치 개구(6884, 6884a, 및 6884b)를 예컨대 TEOS와 같은 절연체(6885, 6885a, 및 6885b)로 채우고 도 68i의 단면(6890)에 도시한 것처럼 평탄화한다. 공정에서의 현 시점에서, 비휘발성 나노튜브 다이오드 기초 셀이 완전하게 형성되고 비트라인 및 대략 직교하는 워드라인에 상호접속된다. 도 68f에 도시한 단면(6875) 및 도 68i에 도시한 단면(6890)은 수직 배향된 조향(선택) 다이오드 및 비휘발성 나노튜브 블럭을 갖는 NV NT 다이오드로 형성된 동일한 3차원 비휘발성 메모리 어레이의 2개의 대표 단면이다. 다이오드의 캐소드 전극은 셀 경계 내에서 블럭의 하부 면에 접촉한다. 다이오드의 애노드 측은 비트라인(6810-1)(BL0)과 같은 비트라인과 접촉하고 블럭의 상면은 도 68i의 단면(6890)에 도시한 것처럼 워드라인(6870-1)(WL0)과 같은 대략 직각인 워드라인과 접촉한다.
공정에서의 현 시점에서, 도 68f 및 도 68i에 도시한 단면(6875, 6890)은 각각 도 67에 도시한 단면(6700)에 대응하고 수직 배향된 조향 다이오드 및 직렬로 대응하는 비휘발성 나노튜브 블럭 스위치를 갖는 셀과 함께 제작되었으며, X 방향에서의 1F 및 Y 방향에서의 1F의 전체 NV NT 다이오드 셀 크기뿐만 아니라 대응하는 비트 및 워드 어레이 라인을 포함하는, 수직 배향된(Z 방향) 채널 길이(LSW-CH)가 정해진다. 단면(6875)은 X 방향에서의 2개의 인접한 캐소드 대 나노튜브 타입 비휘발성 나노튜브 다이오드 기초 셀의 단면이고, 단면(6890)은 Y 방향에서의 2개의 인접한 캐소드 대 나노튜브 타입 비휘발성 나노튜브 다이오드 기초 셀의 단면이다. 단면(6875, 6890)은 대응하는 워드라인 및 비트라인 어레이 라인을 포함한다. 비휘발성 나노튜브 다이오드는 단면(6875, 6890)에 도시한 각 셀에 조향 및 저장 요소를 형성하고, 각 셀은 1F × 1F의 크기를 갖는다. 인접한 셀 사이의 간격은 1F이고, 따라서 셀 주기는 X 및 Y 방향 모두에서 2F이다. 따라서, 하나의 비트는 4F2의 영역을 차지한다. 45 nm의 기술 노드에서, 셀 영역은 0.01 um2 미만이고, 즉 본 예에서 대략 0.002 um2 이다.
애노드 온 NT 스위치를 형성하도록 상단 컨택 및 하단 컨택을 이용하는 비휘발성 NT 스위치와 같은 비휘발성 나노튜브 블럭 및 수직 배향된 다이오드를 갖는 NV NT 디바이스를 이용한 비휘발성 셀의 3차원 셀 구조
도 69는 3차원 메모리 실시예에서 셀 C00 및 셀 C01을 포함한 단면(6900)을 나타낸다. 나노튜브층은, 상기 도시한 도 40에 나타낸 바와 같은 앞서 정해진 다이오드 형성층상의 평탄한 컨택면 위에 코팅, 분사, 또는 다른 수단에 의해 피착된다. 도 69에 나타난 단면(6900)은 도 40에 나타난 구조(4000)에 대응하고, 제조 방법의 설명을 용이하게 하도록 애소드 온 NT 실시와 관련된 일부 추가적인 상세 및 참조 번호를 갖는다. 절연체, 반도체, 도전체, 및 나노튜브층을 피착한 이후의 트렌치 에칭은, 비휘발성 나노튜브 블럭 기초 비휘발성 나노튜브 다이오드 3차원 메모리 셀을 정하고 비휘발성 나노튜브 블럭 크기, 다이오드 크기, 및 3차원 비휘발성 스토리지 셀의 모든 다른 구조의 크기를 정하는 측벽 경계를 형성한다. 모든 셀 구조의 수평의 3차원 셀 크기(X 및 Y는 대략 수직 방향)가 트렌치 에칭에 의해 형 성되고 따라서 제작된 바와 같이 자기정렬된다. 수직 크기(Z)는 3차원 셀을 형성하기 위해 이용된 수직층의 개수 및 두께에 의해 결정된다. 도 69는 비트라인(X) 방향에 따른 단면(6900)을 나타낸다. 스택화된 직렬 접속된 수직 배향 조향 다이오드 및 비휘발성 나노튜브 블럭 스위치가 대칭이고 X 및 Y 방향 모두에서 대략 동일한 단면을 갖는다. 단면(6900)은 조향 다이오드가 애노드 온 NT 구성에서 비휘발성 나노튜브 블럭의 하단(하부 레벨) 컨택에 접속되는 어레이 셀을 나타낸다. 도 33a의 사시도에 나타난 바와 같이, 워드라인은 X축을 따라 배향되고 비트라인은 Y축을 따라 배향된다.
일부 실시예에서, 도 30a에 대하여 상기한 방법(3010)이 지원 회로 및 상호접속부(6901)를 정하기 위해 이용된다.
다음으로, 도 30b에 도시한 방법(3030)은 절연체(6903)를 피착하고 평탄화한다. 평면 절연체(6903)를 통한 상호접속 수단[단면(6900)에서 도시하지 않고 도 28c에서 단면(2800'')에 대해 상기에 도시함]이, 대응하는 지원 회로 및 인커커넥션(6901)에 3차원 어레이로 금속 어레이 라인을 접속하기 위해 이용될 수 있다. 예로서, 워드라인 드라이버(2930)의 워드라인 드라이버가, 상기한 도 29a에 나타난 메모리(2900)의 어레이(2910)로, 도 69에 나타난 단면(6900)에서 워드라인 WL0 및 WL1에 접속될 수 있다. 제조 공정의 현 시점에서, 도 69에 나타난 메모리 어레이 지지 구조(6905)와 상호접속된, 절연체(6903)의 표면에 메모리 어레이를 형성하기 위해 방법(3040)이 이용될 수 있다. 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택을 갖는 비휘발성 나노튜브 블럭을 포함하는 3차원 메모리 셀에 대한 새로운 메 모리 어레이 구조를 조정하기 위한 약간의 변화를 제외하고, 메모리 어레이 지지 구조(6905)가 도 51에 나타난 메모리 어레이 지지 구조(3605)에 대응하고, 지원 회로 및 상호접속부(6901)는 지원 회로 및 상호접속부(3601)에 대응하며, 절연체(6903)가 절연체(3603)에 대응한다.
일부 실시예에서, 도 30b에 나타난 방법(3040)은 금속, 폴리실리콘, 절연체, 및 나노튜브 소자층을 피착하고 평탄화하여, 본 예에서는, 복수개의 수직 배향 다이오드를 포함하는 비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블럭(NV NT 블럭) 스위치 애노드 온 NT 직렬 쌍을 형성한다. 각각의 셀 경계는 하나의 에칭 단계에서 형성되고, BL0층을 제외한층 뒤의 하나의 트렌치 에칭 단계에 의해 정해진 하나의 NV NT 다이오드를 갖는 각 셀이 피착되고 평탄화되었고, 이는 실질적으로 셀 면적을 증가시킬 개별적인 층 정렬 오차의 축적을 제거하기 위함이다. X 방향의 개별적인 셀 크기는 도 40 및 대응하는 도 67에 나타난 바와 같이 F(1 최소 특징)이고, X 방향에 대략 직교하는 도 69에 나타난 것과 같은 Y 방향에서의 F이며, 2F의 X 방향과 Y방향으로 2F의 주기성을 갖는다. 따라서, 각 셀은 약 4F2의 면적을 차지한다.
나노튜브 소자(4050-1 및 4050-2)에 의해 도 69에서 앞서 나타난 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택을 갖는 NV NT 블럭은 또한 도 57의 사시도에서 나타난다. NV NT 블럭 디바이스 구조 및 전기 ON/OFF 스위칭 결과물이 도 64 및 도 65에 대해 기술된다. 상단 컨택 및 하단 컨택을 갖는 NV NT 블럭의 제조 방법이 도 66a, 도 66b 및 도 66c에 각각 도시된 방법(6600a, 6600b 및 6600c)에 대해 기술된다. 상단 컨택 및 하단 컨택을 갖는 NV NT 블럭은 상단 컨택과 하단 컨택 사이의 간격(예컨대, 도 64a 내지 도 64c에 대하여 상기한 바와 같이)과 대략 동일한 채널 길이(LSW-CH)를 갖는다. NV NT 블럭 스위치 단면 X × Y는 X = Y = F로 형성될 수 있고, F는 최소의 기술 노드 크기이다. 35 nm 기술 노드의 경우, NV NT 블럭은 35 × 35 × 35 nm의 크기를 가질 수 있고; 22 nm 기술 노드의 경우, NV NT 블럭은 예컨대 22 × 22 × 35 nm의 크기를 가질 수 있다. 나노튜브 소자의 두께는 임의의 특정 방향에서 F에 관련될 필요가 없다.
본 방법은 트렌치를 절연체로 채우고, 그 후 표면을 평탄화한다. 그 후, 방법은 평탄화된 표면에 비트라인을 피착하고 패터닝한다.
도 69에 나타난 수직 배향된 3차원 셀의 제조는 다음과 같이 처리된다. 몇몇 실시예에서, 방법은 예컨대 50 내지 500 nm의 두께를 갖는 절연체(6903)의 표면에 워드라인 와이어링층을 피착한다. 구조(6900)의 수직 배향된 다이오드 부분의 제조는 상기한 도 36a에서와 동일하다. 일부 실시예에서, 방법은 워드라인 와이어링 와이어를 에칭하고 워드라인 도전체[6910-1(WL0), 6910-2(WL1)]와 같은 개별적인 워드라인을 정한다. WL0 및 WL1과 같은 워드라인은 어레이 와이어링 도전체처럼 이용되고 또한 쇼트키 다이오드의 N+ 폴리 캐소드 전극에 저항 컨택에 가깝게 이용될 수 있다.
컨택 및 도전체 물질의 예는 Al, Au, W, Ta, Cu. Mo, Pd, Pt, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn와 같은 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체, 즉 TiN과 같은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 포함한다. 절연체는 SiO2, SiNx, Al2O3, BeO, 폴리이미드, 마일러 또는 기타 적절한 절연 물질일 수 있다.
다음으로, 방법은 N+ 폴리실리콘 영역(6920-1, 6920-2)을 형성하여 워드라인 영역(6910-1, 6920-2)에 각각 접촉한다. 통상적으로 N+ 폴리실리콘은 예컨대 1020 도펀트 원자/㎤의 영역에서 비소 또는 인으로 도핑될 수 있고, 예컨대 20 nm 내지 400 nm의 두께를 갖는다.
다음으로, N 폴리실리콘 영역 6925-1 및 6925-2는 N+ 폴리실리콘 영역(6920-1, 6920-2)에 각각 접촉하도록 형성되고, 예컨대 1014 내지 1017 도펀트 원자/㎤의 범위에서 비소 또는 인으로 도핑될 수 있고, 예컨대 20 nm 내지 400 nm의 두께 범위를 가질 수 있다. N 폴리실리콘 영역(6925-1, 6925-2)은 대응하는 쇼트키 다이오드의 캐소드 영역을 형성한다. N 및 N+ 폴리실리콘 영역 크기는 공정 흐름의 종료 근처에서 트렌치 에칭에 의해 정해진다.
다음으로, 방법은 N 폴리실리콘 영역(6925-1, 6925-2) 각각에 컨택 영역(6930-1, 6930-2)을 형성한다. 컨택 영역(6930-1, 6930-2)은 수직 배향된 조향 다이오드 구조의 형성을 완성하는 애노드 영역을 형성한다. 또한, 컨택 영역(6930- 1, 6930-2)은 NV NT 블럭(4050-1, 4050-2) 각각에 대한 하단(하부 레벨) 컨택을 형성한다. 구조(6900)의 수직 배향된 다이오드 부분의 제조는 상기 도 36a에 대하여 기술된 제조 방법과 유사하다. 도 69는 쇼트키 다이오드로 형성된 애노드 온 NT 타입 NV NT 다이오드를 도시하는 반면에, PN 또는 PIN 다이오드는 도 36a1에 대하여 상기한 것과 같이 쇼트키 다이오드 대신에 구해질 수 있다.
어떤 경우에 Al, Au, W, Cu, Mo, Ti 등과 같은 도전체가 쇼트키 다이오드를 위한 NV NT 블럭 컨택 및 애노드로서 이용될 수 있다. 그러나, 다른 경우에, 순방향 전압강하와 다이오드 누설을 줄이기 위해 애노드 물질을 최적화하는 것이 유리하다. 이러한 예에서, 하단(하부 영역) 컨택을 형성하는 NV NT 블럭 컨택 물질 및 N 폴리실리콘 영역과 접촉하는 쇼트키 다이오드 애노드 물질이 사이에 낄 수 있다. 이러한 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ta, Ti, W, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2와 같은 규화물이 이용될 수 있다. 이러한 금속 및 규화물을 이용하여 형성된 쇼트키 다이오드는 NG, K.K. "Complete Guide to Semiconductor Devices", 2판, John Wiley & Sons, 2002, pp. 31-41을 참조하여 설명하고, 그 전체 내용이 본 명세서에 참조로 포함되어 있다. 또한 애노드 물질와 접촉하는 NV NT 블럭 컨택 및 물질의 예는 Al, Au, W, Ta, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn과 같은 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW과 같은 금속 합금, 다른 적절한 도전체, 또는 TiN과 같 은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 포함한다.
다음으로, 방법은, 수직 Z 방향에서 나노튜브 두께에 의해 정해진 NV NT 블럭의 나노튜브 소자 길이(LSW-CH) 및 공정 흐름의 종료 근처의 트렌치 에칭에 의해 정해진 X-Y 단면을 갖는, 각각 컨택 영역(6930-1, 6930-2)의 표면에 NV NT 블럭(4050-1, 4050-2)를 형성한다. 도 69의 NV NT 블럭(4050-1)은 도 40의 나노튜브 소자(4050)에 대응함을 주목하라. 셀(C00, C01)의 밀도를 최대화하기 위해서, 도 69에 나타난 NV NT 블럭(4050-1, 4050-2)은 트렌치 한정 셀 경계 내에 단순한 상단 컨택 및 하단 컨택을 포함한다.
다음으로, 방법은 흐름 공정의 종료 근처의 트렌치 에칭에 의해 정해진 X 및 Y 크기를 갖는, 각각 NV NT 블럭(4050-1, 4050-2)의 상단 표면에 상단(상부 레벨) 컨택(4065-1, 4065-2)를 형성한다.
다음으로, 방법은 각각 폭 F를 갖는 트렌치 개구(6975, 6975A, 6975B)를 형성하고(에칭하고) 이로써 셀(C00, C01)의 내외부 측벽 및 대응하는 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택, 나노튜브 소자 및 절연체를 형성한다. 하단(하부 레벨) 컨택(6930-1, 6930-2)는 NV NT 블럭(4050-1, 4050-2) 간의 전기적 접속을 각각 형성하고, 또한 기초적인 조향 다이오드 애노드 전극을 형성하며, 워드라인(6910-1, 6910-2)을 형성한다. 트렌치 형성(에칭)은 절연체(6903)의 표면에서 중단된다.
다음으로, 방법은 TEOS 같은 절연체(6960, 6960A, 및 6960B)로 트렌치 개구(6975, 6975A, 및 6975B)를 채우고 표면을 평탄화한다. 모든 트렌치가 동시에 형성될 수 있다.
다음으로, 방법은 비트라인층을 피착하고 평탄화한다.
다음으로, 방법은 비트라인(6970)을 패터닝한다.
셀(C00, C01)을 형성하는 비휘발성 나노튜브 다이오드는, 셀(C00, C01)의 각각의 하나에서, 도 13에서 개략적으로 도시된 비휘발성 나노튜브 다이오드(1300), 및 도 69에서 개략적으로 도시된 NV NT 다이오드(6980)에 대응한다. 도 69의 단면(6900)에 도시된 셀(C00, C01)은 도 29a의 메모리 어레이(2910)에 개략적으로 도시된 셀(C00, C10)에 대응하고, 워드라인(WL0, WL1) 및 비트라인(BL0)은 메모리 어레이(2910)에 개략적으로 도시된 어레이 라인에 대응한다.
공정에서의 현 시점에서, X 방향의 대응하는 구조가 NV NT 다이오드 기초 셀 구조를 완성하기 위해 형성된다. 도 70은 워드라인(X 축) 방향에 따른 워드라인(WL0)에 따른 단면(7000)을 나타낸다. 스택화된 직렬 접속 수직 배향 조향 다이오드 및 비휘발성 나노튜브 블럭 스위치가 대칭이고 X 및 Y 방향 모두에서 대략 동일한 단면을 갖는다. 단면(7000)은 애노드 온 NT 구성에서 비휘발성 나노튜브 블럭의 하단(하부 레벨) 컨택에 조향 다이오드가 접속된 어레이 셀을 나타낸다. 도 33a의 사시도에 도시한 바와 같이 워드라인은 X 축을 따라 배향되고 비트라인은 Y 축을 따라 배향된다.
도 70에 나타난 단면(7000)은 도 69에 대하여 상기한 바와 같이 지원 회로 와 상호접속부(6901) 및 절연체(6903)를 나타낸다. 단면(7000)은 워드라인(6910-1)(WL0)에 따른 X 방향에 있다.
N+ 폴리실리콘 영역(6920-1', 6920-1'')은, 각각 다이오드 캐소드 영역을 형성하는 N 폴리실리콘 영역(6925-1', 6925-1'')과 워드라인(6910-1)(WL0) 사이에 컨택을 형성한다. 하단(하부 레벨) 컨택(6930-1', 6930-1'')는, 도 70에 나타난 단면(7000)에 나타난 바와 같이, 애노드로서 작용하여 N 폴리실리콘 영역(6925-1', 6925-1'') 및 비휘발성 나노튜브 블럭(4050-1', 4050-1'')에 대한 컨택으로 쇼트키 다이오드를 형성한다.
컨택 영역(6930-1', 6930-1'')의 표면상의 NV NT 블럭(4050-1', 4050-1'')은 각각 수직 Z 방향에서의 나노튜브 두께에 의해 정해진 NV NT 블럭의 나노튜브 소자 길이(LSW-CH) 및 제조 공정의 종료 근처의 트렌치 에칭에 의해 정해진 X-Y 단면을 갖는다. 도 70에서의 NV NT 블럭(4050-1')은 도 69에 도시된 NV NT 블럭(4050-1)에 대응함을 주목하라. 도 70에 나타난 셀(C00, C01)의 밀도를 최대화하기 위해서, NV NT 블럭(4050-1', 4050-1'')은 트렌치 형성된 셀 경계 내에 단순한 상단 컨택 및 하단 컨택을 포함한다.
NV NT 튜브의 상면에 대한 컨택이 NV NT 블럭(4050-1', 4050-1'')의 상면위의 상단(상부 레벨) 컨택(4065-1' 4065-1'')로 도 70에 나타나 있다.
비트라인[6970-1(BL0), 6970-2]은 도 70에 나타난 바와 같이, 상단(상부 레벨) 컨택(4065-1', 4065-1'')와 각각 직접 접촉한다.
다음으로, 도 30a에 도시한 방법(3050)은 공지된 산업상 방법을 이용한 패시베이션 및 패키지 상호접속 수단을 포함한 비휘발성 나노튜브 다이오드 셀 구조를 이용하여 비휘발성 메모리 어레이를 갖는 반도체 칩의 제조를 완성한다.
도 69 및 도 70에 각각 나타난 대응하는 단면(6900, 7000)은 비휘발성 나노튜브 블럭 기초 스위치를 갖는 애노드 대 NT 3차원 메모리를 도시한다. 나노튜브 채널 길이 LSW-CH는, 대응하는 비트 및 워드 어레이 라인뿐만 아니라 X = Y = Z인 X - Y 단면을 갖는 Z 방향에서의 NV NT 다이오드 셀 크기에 대응한다. 단면(6900)은 NV NT 블럭 기초 스위치를 포함하는 Y 방향에서의 2개의 인접한 애노드 대 나노튜브 타입 비휘발성 나노튜브 다이오드 기초 셀의 단면이고, 단면(7000)은 NV NT 블럭 기초 스위치를 포함하는 X 방향에서의 2개의 인접한 애노드 대 나노튜브 타입 비휘발성 나노튜브 다이오드 기초 셀의 단면이다. 단면(6900, 7000)은 대응하는 워드라인 및 비트라인 어레이 라인을 포함한다. 비휘발성 나노튜브 다이오드는 단면(6900, 7000)에 나타난 각 셀에서의 조향 및 저장 요소를 형성하고, 각 셀은 1F × 1F의 크기를 갖는다. 인접한 셀 간의 간격은 1F 이고, 따라서 셀 주기는 X 및 Y 방향 모두에서 2F이다. 따라서, 하나의 비트는 4F2의 면적을 차지한다. 45 nm 기술 노드에서, 셀 영역은 약 0.01 um2 미만이고, 즉 본 예에서 대략 0.002 um2 이다.
도 69 및 도 70에 나타난 단면(6900, 7000)에 대응하여, N 폴리실리콘 및 N+ 실리콘층의 수직 위치가 교환된다는 점을 제외하고, 제조 방법은 도 68에 대하여 기술된 제조 방법에 대응한다. NV NT 블럭 스위치 제조 방법이 동일하다. 유일한 차이점은 단면(6900, 7000)에서 트렌치를 형성할 때 N+ 폴리실리콘층 앞에서 N 폴리실리콘층이 에칭된다는 점이다.
공유 어레이 라인 및 비공유 어레이 라인 스택을 모두 갖는 NV NT 다이오드 디바이스 스택을 이용한 비휘발성 메모리 및 3차원 NV NT 스위치를 형성하는 상단 컨택 및 하단 컨택을 갖는 비휘발성 나노튜브 블럭 및 캐소드 대 NT 스위치 접속
도 32는 다른 하나 위에 하나가 스택화되고 절연층 및 스택화된 어레이 아래에 형성된 지원 회로 위의 절연층 상에 존재하는 2개의 메모리 어레이, 및 절연층을 통한 접속 수단을 갖는 본 발명의 실시예를 제조하는 방법(3200)을 나타낸다. 방법(3200)이 비휘발성 나노튜브 다이오드(1200, 1300)에 대하여 본 명세서에서 더 기술되는 반면에, 방법(3200)은 상기한 비휘발성 나노튜브 다이오드의 실시예 중 많은 것을 제조하기에 충분하다. 방법(3200)이 3차원 메모리 실시에에 대하여 기술되는 반면에, 방법(3200)은 예컨대 PLA, FPLA, 및 PLD에서 이용된 것처럼 (메모리 지원 회로 대신에) 로직 지원 회로를 갖는 NAND 및 NOR 어레이와 같은 로직 어레이로서 배치된 NV NT 다이오드에 기초한 3차원 로직 실시예를 형성하도록 이용될 수 있다.
도 71은 3차원 어레이의 2층 스택, 즉 하부 어레이(7102) 및 상부 어레이(7104)를 포함하는 3차원 사시도(7100)를 나타낸다. 하부 어레이(7102)는비휘발성 나노튜브 다이오드 셀(C00, C01, C10, 및 C11)을 포함한다. 상부 어레이(7104)는 비휘발성 나노튜브 다이오드 셀(C02, C12, C03, 및 C13)을 포함한다. 상부 어레이와 하부 어레이 간에 공유된 워드라인(WL0, WL1)은 X 방향을 따라 배향되고, 비 트라인(BL0, BL1, BL2, 및 BL3)은 Y 방향을 따라 배향되고 워드라인(WL1, WL2)에 대략 직교한다. 나노튜브 소자 채널 길이(LSW-CH)는 3차원 사시도(7100)에 도시한 것처럼 수직으로 배향된다. 셀(C00, C01, C02 및 C03)에 대응하는 단면(7200)은 도 72a로 이하에서 더 설명되고, 셀(C00, C02, C12, 및 C10)에 대응하는 단면(7200')은 도 72b로 이하에서 더 설명된다.
일반적으로, 방법(3210)은 반도체 기판 내 및 반도체 기판 위에서 지원 회로 및 상호접속부를 제조한다. 이는 메모리(또는 로직) 지원 회로를 형성하도록 상호접속된 드레인, 소스, 및 게이트를 갖는 NFET 및 PFET 디바이스를 포함한다. 이러한 구조 및 회로는 본 명세서에 기술되지 않은 공지된 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 방법(3210)은, 비휘발성 나노튜브 다이오드 컨트롤 및 회로를 제조하는 공지된 제조 방법을 이용하여 도 72a 및 도 72b에 나타난 단면(7200, 7200')의 일부로서 지원 회로 및 상호접속부(7201)층을 형성하도록 이용된다. 지원 회로와 상호접속부(7201)는 예컨대 도 67에 나타난 지원 회로와 상호접속부(6701) 및 도 69에 나타난 지원 회로 및 상호접속부(6901)와 유사하지만, 2개의 스택화된 메모리 어레이를 수용하도록 조절된다. 2층 스택 메모리 어레이가 도 72a 내지 도 72b에 나타난 반면에, 예컨대 4층 스택 및 8층 스택으로 한정되지는 않는, 2개의 3차원 어레이 층 스택이 형성(제조)될 수 있다.
다음으로, 방법(3210)은 또한 도 72a 및 도 72b의 단면(7200, 7200')에 나타난 절연체(7203)와 같은 평탄화된 절연체 표면에 상호접속 수단 및 비휘발성 나노 튜브 어레이 구조를 갖는 평탄화된 절연체를 포함하는 중간 구조를 제조하는데 이용되고, 도 67에 나타난 절연체(6703) 및 도 69에 나타난 절연체(6901)와 유사하지만, 2개의 스택화된 메모리 어레이를 수용하도록 조절된다. 상호접속 수단은, 평탄화된 절연체 표면 위에 비휘발성 나노튜브 다이오드 어레이를 갖는 평탄화된 절연체 아래의 반도체 기판 내 및 기판 위에 메모리 지원 회로를 상호접속하기 위해, 수직 방향으로 채워진 컨택, 또는 스터드를 포함한다. 평탄화된 절연체(7203)는 도 27b에 나타난 방법(2730)에 유사한 방법을 이용하여 형성된다. 평탄한 절연체(7203)[단면(7200)에 도시되지 않음]를 통한 상호접속 수단은 도 28c에 나타난 컨택(2807)와 유사하고 제1 메모리 어레이(7210) 및 제2 메모리 어레이(7220) 내의 어레이 라인을 대응하는 지원 회로 및 상호접속부(7201)에 접속하도록 이용될 수 있다. 지원 회로와 상호접속부(7210) 및 절연체(7203)는 어레이 지지 구조(7205)를 형성한다.
다음으로, 방법(3220)은, 도 67에 나타난 비휘발성 나노튜브 다이오드 어레이 단면(6700)에 유사한 비휘발성 나노튜브 다이오드 어레이에 기초한 다이오드 캐소드 대 나노튜브 스위치를 이용하여 제1 메모리 어레이(7210)를 제조하도록 이용되는 방법(2740) 및 대응하는 제조 방법에 유사하다.
다음으로, 방법(3230)은, 도 69에 나타난 비휘발성 나노튜브 다이오드 어레이 단면(6900)에 유사한 비휘발성 나노튜브 다이오드 어레이에 기초한 다이오드 애노드 대 나노튜브 스위치를 이용하여 제1 메모리 어레이(7210)의 평탄한 표면 위에 제2 메모리 어레이(7220)를 제조하는 도 30b에 도시한 방법(3040) 및 대응하는 제 조 방법에 유사하다.
도 72a는 공통적으로 워드라인(7230)을 공유하는, 제1 메모리 어레이(7210) 및 제2 메모리 어레이(7220)을 포함한 단면(7200)을 도시한다. 7230과 같은 워드라인은, 어레이(7220)를 형성할 때 메모리 어레이(셀)을 정하는 트렌치 에칭 방법 중에 정해진다(에칭된다). 단면(7200)은 워드라인 내에 조합된 제1 메모리 어레이(7210) 및 제2 메모리 어레이(7220)를 나타내고, 또는 X 방향에, 공유된 워드라인(7230)(WL0), 4개의 비트라인(BL0, BL1, BL2, 및 BL3), 및 대응하는 셀(C00, C01, C02, 및 C03)을 나타낸다. X 방향에서의 어레이 주기는 2F이고, F는 기술 노드(생성)을 위한 최소 크기이다.
도 72b는 공통적으로 워드라인(7230', 7232)을 공유하는 제1 메모리 어레이(7210') 및 제2 메모리 어레이(7220')를 포함하는 단면(7200')을 나타낸다. 7230' 및 7232와 같은 워드라인은, 어레이(7220')를 형성할 때 메모리 어레이(셀)를 정하는 트렌치 에칭 방법 중에 정해진다(에칭된다). 단면(7200')은 비트라인 내에 조합된 제1 메모리 어레이(7210') 및 제2 메모리 어레이(7220')를 나타내고, 또는 Y 방향에, 공유된 워드라인[(7230')(WL0) 및 (7232)(WL1)], 2개의 비트라인(BL0 및 BL2), 및 대응하는 셀(C00, C10, C02, 및 C12)을 나타낸다. Y 방향에서의 어레이 주기는 2F이고, F는 기술 노드(생성)을 위한 최소 크기이다.
어레이(7210)를 위한 1 비트의 메모리 어레이 셀 영역은 X 및 Y 방향에서의 2F 주기 때문에 4F2이다. 어레이(7220)를 위한 1 비트의 메모리 어레이 셀 영역은 X 및 Y 방향에서의 2F 주기 때문에 4F2이다. 메모리 어레이(7220, 7210)가 스택화되기 때문에, 비트 당 메모리 어레이 셀 영역은 2F2이다. 4개의 메모리 어레이(미도시)가 스택화된다면, 비트 당 메모리 어레이 셀 영역은 1F2이다.
산업상 표준 제조 기술을 이용한 대표 방법(3240)은 필요한 만큼 와이어링층을 추가하고, 칩을 페시베이팅하고 패키지 상호접속 수단을 첨가함으로써 반도체 칩의 제조를 완성한다.
작업중에, 도 72a에 나타난 메모리 단면(7200) 및 도 72b에 나타난 대응하는 메모리 단면(7200')은 도 33b에 나타난 메모리 단면(3305) 및 도 33b'에 나타난 대응하는 메모리 단면(3305')에 대응한다. 메모리 단면(7200) 및 대응하는 메모리 단면(7200') 작업은 도 33d에 나타난 파형(3375)에 대하여 기술한 것과 동일하다.
도 71은 공유된 워드라인(WL0, WL1)을 갖는 2층 스텍 어레이의 3차원 사시도(7100)를 도시한다. 도 72a는 X 방향에서 대응하는 2층 단면(7200)을 나타내고 도 72b는 Y 방향에서 대응하는 2층 단면(7200')을 나타낸다. 하부 어레이에서의 셀(C00, C01)은 캐소드 대 NT NV NT 다이오드를 이용하여 형성되고 상부 어레이에서의 셀(C02, C03)은 애노드 대 NT NV NT 다이오드를 이용하여 형성된다. 예컨대 워드라인과 같은 어레이 와이어링을 공유하지 않는 교대 스택화 어레이 구조가 도 73 및 도 74에 도시되어 있다. 워드라인을 공유하지 않는 스택화 어레이는 동일한 NV NT 다이오드 타입을 이용할 수 있다. 예컨대, 도 73 및 도 74는 상부 어레이 및 하부 어레이 모두를 위해 캐소드 온 NT NV NT 다이오드를 이용한다. 그러나, 애노 드 온 NT NV NT 다이오드 셀이 대신 이용될 수 있다. 필요하다면, 스택은 캐소드 온 NT 및 애노드 온 NT NV NT 다이오드 셀의 혼합물을 계속 이용할 수 있다. 상부 어레이와 하부 어레이 간에 어레이 라인을 공유하지 않음으로써, 도 75, 도 76a-도 76d, 및 도 77에 대해 이하에 설명한 것처럼 더 큰 제조 적응성 및 상호접속 적응성이 가능하다.
도 73은 2개의 3차원 어레이의 층 스택, 즉 상부 어레이(7304)와 하부 어레이(7302) 사이에 어레이 라인을 (공통으로) 공유하지 않는, 하부 어레이(7302) 및 상부 어레이(7304)를 포함하는 3차원 사시도(7300)를 나타낸다. X 방향에서 배향된 워드라인(WL0, WL1) 및 Y 방향에서 배향된 비트라인(BL0, BL1)은 상호접속 셀(C00, C01, C10, 및 C11)을 상호접속하여 하부 어레이(7302)를 위한 어레이 상호접속부를 형성한다. 하부 어레이(7302) 셀(C00, C01, C10, 및 C11)은 캐소드 온 NT NV NT 다이오드에 의해 형성되지만, 애노드 온 NT NV NT 다이오드가 대신 이용될 수 있다. X 방향에서 배향된 워드라인(WL2, WL3) 및 Y 방향에서 배향된 비트라인(BL2, BL3)이 셀(C22, C32, C23, 및 C33)을 상호접속하여 상부 어레이(7304)를 위해 어레이 상호접속부를 형성한다. 상부 어레이(7304) 셀(C22, C32, C23, 및 C33)은 캐소드 온 NT NV NT 다이오드에 의해 형성되지만, 애노드 온 NT NV NT 다이오드가 대신 이용될 수 있다. 비트라인이 대략 평행하고, 워드라인이 대략 평행하며, 비트라인 및 워드라인이 대략 직교한다. 나노튜브 소자 채널 길이(LSW-CH)가 3차원 사시도(7300)에 도시된 것처럼 수직으로 배향된다. 도 74에 나타난 단면(7400)은 도 74에서 이 하에 더 나타난 셀(C00, C01, C22, 및 C23)에 대응한다.
도 74는 셀(C00, C01), 비트라인(BL0, BL1), 및 워드라인(WL0)을 포함하는 제1 메모리 어레이(7410), 및 셀(C22, C23), 비트라인(BL2, BL3), 및 워드라인(WL2)을 포함하는 제2 메모리 어레이(7420)를 포함하는 단면(7400)을 나타낸다. 하부 어레이(7410) 및 상부 어레이(7420)은 절연체 및 상호접속 영역(7440)에 의해 분리되고 워드라인을 공유하지 않는다. 단면(7400)은 워드라인 내에 스택화된 제1 메모리 어레이(7210) 및 제2 메모리 어레이(7220)를 나타내고, 또는 X 방향에, 워드라인(WL0, WL2), 4개의 비트라인(BL0, BL1, BL2, 및 BL3), 및 대응하는 셀(C00, C01, C22, 및 C23)을 나타낸다. X방향에서의 어레이 주기는 2F이고, F는 기술 노드(생성)을 위한 최소 크기이다. X방향 단면(7400)에 대응하는 Y방향 단면이 도시되어 있지 않다. 그러나, NV NT 다이오드 셀은 X 및 Y 방향에서 대칭이고, 따라서 NV NT 다이오드 셀은 동일하게 보인다. 비트라인 및 워드라인의 배향만이 90도 회전에 기인하여 변화한다.
어레이(7410)를 위한 1 비트의 메모리 어레이 셀 영역은, X 및 Y 방향에서의 2F 주기 때문에 4F2이다. 메모리 어레이(7420, 7410)가 스택화되기 때문에, 비트 당 메모리 어레이 셀 영역은 2F2이다. 4개의 메모리 어레이(미도시)가 스택화된다면, 비트당 메모리 어레이 셀 영역은 1F2이다.
캐소드 온 NT 스위치를 형성하도록 상단 및 하단 컨택을 이용한 비휘발성 NT 스위치로서 비휘발성 나노튜브 블럭 및 수직 배향된 다이오드를 갖는 NV NT 다이오 드를 이용한 비휘발성 셀의 대안적인 단순화된 3차원 셀 구조
도 75는 4개의 3차원 비휘발성 메모리 셀(C00, C01, C10, 및 C11)을 포함하는 비휘발성 메모리 어레이(7500)의 3차원 사시도를 나타내고, 각 셀은 3차원 비휘발성 나노튜브 다이오드를 포함하며, 셀 상호접속부는 비트라인(BL0, BL1) 및 워드라인(WL0, WL1)에 의해 형성된다. 도 75에 나타난 비휘발성 메모리 어레이(7500)는 상기 도시한 도 40에 나타난 단면(4000), 도 67에 나타난 단면(6700), 및 도 68f 및 도 68i에 나타난 단면(6875, 6890)에 각각 대응한다. 단면(6700, 6875, 6890)에서 셀을 형성하도록 이용된 3차원 NV NT 다이오드 크기는 2개의 마스킹 단계에서 정해진다. 제1 마스킹 방법은 트렌치 에칭의 방향성 방법을 이용하여 셀 경계를 형성하도록 이용된 트렌치 경계를 정한다. 일부 실시예에서, 도 68a 내지 도 68i에 대하여 상기한 제조 방법은 X 방향에서 셀 경계를 형성하고, 절연체로 트렌치를 채우며, 표면을 평탄화한다. 그 후, 제2 마스킹 방법은 트렌치를 정하고 도 68a 내지 도 68i에 대하여 상기한 제조 방법은 Y 방향에서 셀 경계를 형성하고, 절연체로 트렌치를 채우며, 표면을 평탄화한다. X 방향 및 Y 방향에서의 셀 경계가 대략 직교한다.
도 40, 도 67, 및 도 68a 내지 도 68i에 나타난 상단(상부 레벨) 및 하단(하부 레벨) 컨택을 갖는 메모리 블럭 구조가 X 및 Y 방향에서 대칭이다. 상단(상부 레벨) 및 하단(하부 레벨) 컨택을 갖는 NV NT 블럭으로 형성된 3차원 메모리 어레이는, 3차원 NV NT 다이오드의 메모리 어레이를 패터닝하고 동시에 제조하는 단순화된 제조 방법을 가능하게 할 수 있는 3차원 대칭 셀일 수 있다. X 및 Y 방향 크 기가 동시에 정해질 수 있고, 선택적인 방향성 에칭이 3차원 NV NT 다이오드 셀을 동시에 정하고, 절연체로 개구를 채우고 표면을 평탄화하는데 이용될 수 있다. 따라서, 예컨대, 도 68d에 나타난 구조에 대하여 기술된 제조 방법에 대응하는 제조 방법은 동시에 도 68h에 나타난 구조를 형성한다. 이러한 단순화된 제조 방법은, 각 레벨이 보다 적은 처리 단계로 제조되기 때문에 멀티레벨 어레이 스택화를 용이하게 한다. 본 예에서, X = Y = F이고, F는 선택된 기술 노드를 위한 최소의 기술 크기이다. 예컨대, F = 45 nm의 기술 노드의 경우, X = Y = 45 nm이다. 도 76c에 대하여 이하에 나타난 어레이 마스크 구성은 거리 F로 X 및 Y 방향에서 스텝된(stepped) 각각 F × F 형상을 갖는, 기술된 바와 같은 F × F 형상의 평면도를 나타낸다. 칩의 표면에 마스크층 이미지를 노출하는 공정 중에, 코너의 라운딩이 통상적으로 최소 기술 노드 크기 F에서 일어나고, 마스크층 이미지는 도 76d에서 이하에 설명한 평면도에 나타난바와 같이 대략 직경 F의 원형이다. 라운딩 효과 때문에, 메모리 어레이(7500)의 셀을 형성하는 3차원 NV NT 다이오드는 도 75에 나타난 바와 같이 대략 원통형의 형상일 것이다. 도 75에 나타난 메모리 어레이(7500)는 캐소드 온 NT 타입의 3차원 NV NT 다이오드를 이용한다. 그러나, 도 69 및 도 70에 나타난 것과 같은 3차원 NV NT 다이오드의 애노드 온 NT 타입이 대신 형성될 수 있다.
비휘발성 메모리 어레이 제조 방법은 도 68a 내지 도 68i에 대하여 상기한 제조 방법에 대응한다. 그러나, 비트라인 크기는 3차원 NV NT 다이오드 셀 형성에 앞서 정해지는데, 이는 비트라인이 더 이상 셀 경계의 한정과 동일한 시간에 에칭 단계 공정에 의해 정해지지 않기 때문이고, 도 68a는 도 76a에 나타난 것처럼 변경된다. 또한, 도 68c에 나타난 마스크(6850) 크기는 F와 동일한 X 방향만을 갖는다. 그러나, Y 방향은 메모리 어레이를 형성하도록 이용된 메모리 어레이 또는 메모리 서브 어레이만큼 길었다. 도 76c 및 도 76d에 대하여 이하에 더 나타난 제조 방법은 X 및 Y 방향에서 동일성을 갖는 마스크를 나타낸다. 일부 실시예에서, 도 68d, 도 68e, 및 도 68f에 대하여 기술된 제조 방법에 대응하는 제조 방법은 메모리 어레이(7500) 구조의 제조를 완성하기 위해 이용될 수 있다.
3차원 NV NT 다이오드 형성에 앞서 비트라인 BL0 및 BL1을 한정하는 것은 마스크가 사전에 정해진 비트라인(BL0, BL1)으로 정렬되는 것을 필요로 한다. 반도체 산업의 방법을 이용하여, 대략 ±F/3의 범위 내에서 달성될 수 있다. 따라서, 예컨대, F = 45 nm 노드의 경우, 정렬은 ±15 nm 내일 것이고 따라서 비트라인(BL0, BL1)은 도 76b에 대해 이하에 더 나타난 바와 같이 3차원 NV NT 다이오드 메모리 셀의 애노드 영역의 대부분과 접촉한다.
도 75에 나타난 비휘발성 메모리 어레이(7500)에 나타난 지원 회로 및 상호접속부(7501)는 도 67에 나타난 단면(6700)에 도시된 지원 회로 및 상호접속부(6701)에 대응한다.
도 75에 나타난 평탄화된 절연체(7503)는 도 67에 나타난 평탄화된 절연체(6703)에 대응한다. [도 28c에서 단면(7500)에 도시되지 않고 단면(2800'')에 대하여 도시된] 평탄화 절연체(7503)를 통한 상호접속 수단이 대응하는 지원 회로 및 상호접속부(7501)에 3차원 어레이로 금속 어레이 라인을 접속하도록 이용될 수 있 다. 예로서, BL 드라이버의 비트라인 드라이버 및 센스 회로(2640)는 상기한 도 26a에 나타난 메모리(2600)의 어레이(2610) 및 도 75에 나타난 비휘발성 메모리 어레이(7500)로 비트라인(BL0, BL1)에 접속될 수 있다.
비트라인[7510-1(BL0), 7510-2(BL1)]이 도 76a에 대하여 이하 기술된 바와 같이 패터닝된다. 셀(C00, C01, C10, 및 C11)이 도 76a 내지 도 76d에 대하여 이하에 기술한 바와 같이 상단(상부 레벨) 컨택 및 하단(하부 레벨) 컨택을 갖는 NV NT 블럭을 포함한 대응하는 3차원 NV NT 다이오드에 의해 형성된다.
셀(C00)은 NV NT 블럭의 하단(하부 레벨) 컨택에 캐소드 대 NT 직렬 접속되는 조향 다이오드에 의해 형성된 대응하는 3차원 NV NT 다이오드를 포함한다. 애노드(7515-1)는 비트라인(7510-1)(BL0)에 접촉하고, NV NT 블럭(7550-1)의 상단(상부 레벨) 컨택(7565-1)는 워드라인(7570-1)(WL0)에 접촉한다. 셀(C00)에 대응하는 NV NT 다이오드는 비트라인(7510-1)(BL0) 및 N 폴리실리콘 영역(7520-1)에 접촉하는 애노드(7515-1)를 포함한다. N 폴리실리콘 영역(7520-1)은 N+ 폴리실리콘 영역(7525-1)과 접촉한다. 애노드(7515-1), N 폴리실리콘 영역(7520-1), 및 N+ 폴리실리콘 영역(7525-1)은 쇼트키 타입의 조향 다이오드를 형성한다. PN 또는 PIN 다이오드(미도시)가 대신 이용될 수 있음을 주목하라. N+ 폴리실리콘 영역(7525-1)은, 또한 NV NT 블럭(7550-1)의 하단(하부 레벨) 컨택을 형성하는 하단(하부 레벨) 컨택(7530-1)와 접촉한다. NV NT 블럭(7550-1)은 또한 상단(상부 레벨) 컨택(7565-1)와 접촉하고, 이어서 워드라인(7570-1)(WL0)과 접촉한다. NV NT 블럭(7550-1) 채 널 길이(LSW-CH)는 수직 배향되고 상단(상부 레벨) 컨택(7565-1) 및 하단(하부 레벨) 컨택(7530-1) 간의 거리와 대략 동일하고, NV NT 블럭의 두께에 의해 정해질 수 있다.
셀(C01)은 NV NT 블럭의 하단(하부 레벨) 컨택에 캐소드 대 NT 직렬 접속되는 조향 다이오드에 의해 형성된 대응하는 3차원 NV NT 다이오드를 포함한다. 애노드(7515-2)는 비트라인(7510-2)(BL1)에 접촉하고, NV NT 블럭(7550-2)의 상단(상부 레벨) 컨택(7565-2)는 워드라인(7570-1)(WL0)에 접촉한다. 셀(C01)에 대응하는 NV NT 다이오드는 비트라인(7510-2)(BL1) 및 N 폴리실리콘 영역(7520-2)에 접촉하는 애노드(7515-2)를 포함한다. N 폴리실리콘 영역(7520-2)은 N+ 폴리실리콘 영역(7525-2)과 접촉한다. 애노드(7515-2), N 폴리실리콘 영역(7520-2), 및 N+ 폴리실리콘 영역(7525-2)은 쇼트키 타입의 조향 다이오드를 형성한다. PN 또는 PIN 다이오드(미도시)가 대신 이용될 수 있음을 주목하라. N+ 폴리실리콘 영역(7525-2)은, 또한 NV NT 블럭(7550-2)의 하단(하부 레벨) 컨택을 형성하는 하단(하부 레벨) 컨택(7530-2)와 접촉한다. NV NT 블럭(7550-2)은 또한 상단(상부 레벨) 컨택(7565-2)와 접촉하고, 이어서 워드라인(7570-1)(WL1)과 접촉한다. NV NT 블럭(7550-2) 채널 길이(LSW-CH)는 수직 배향되고 상단(상부 레벨) 컨택(7565-2) 및 하단(하부 레벨) 컨택(7530-2) 간의 거리와 대략 동일하고, NV NT 블럭의 두께에 의해 정해질 수 있다.
셀(C10)은 NV NT 블럭의 하단(하부 레벨) 컨택에 캐소드 대 NT 직렬 접속되 는 조향 다이오드에 의해 형성된 대응하는 3차원 NV NT 다이오드를 포함한다. 애노드(7515-3)는 비트라인(7510-1)(BL0)에 접촉하고, [워드라인(7570-1) 뒤에서 볼 수 없는] NV NT 블럭(7550-3)의 상단(상부 레벨) 컨택(7565-3)는 워드라인(7570-2)(WL1)에 접촉한다. 셀(C10)에 대응하는 NV NT 다이오드는 비트라인(7510-1)(BL0) 및 N 폴리실리콘 영역(7520-3)에 접촉하는 애노드(7515-3)를 포함한다. N 폴리실리콘 영역(7520-3)은 N+ 폴리실리콘 영역(7525-3)과 접촉한다. 애노드(7515-3), N 폴리실리콘 영역(7520-3), 및 N+ 폴리실리콘 영역(7525-3)은 쇼트키 타입의 조향 다이오드를 형성한다. PN 또는 PIN 다이오드(미도시)가 대신 이용될 수 있음을 주목하라. N+ 폴리실리콘 영역(7525-3)은, 또한 NV NT 블럭(7550-3)의 하단(하부 레벨) 컨택을 형성하는 하단(하부 레벨) 컨택(7530-3)와 접촉한다. NV NT 블럭(7550-3)은 또한 상단(상부 레벨) 컨택(7565-3)와 접촉하고, 이어서 워드라인(7570-2)(WL1)과 접촉한다. NV NT 블럭(7550-3) 채널 길이(LSW-CH)는 수직 배향되고 상단(상부 레벨) 컨택(7565-3) 및 하단(하부 레벨) 컨택(7530-3) 간의 거리와 대략 동일하고, NV NT 블럭의 두께에 의해 정해질 수 있다.
셀(C11)은 NV NT 블럭의 하단(하부 레벨) 컨택에 캐소드 대 NT 직렬 접속되는 조향 다이오드에 의해 형성된 대응하는 3차원 NV NT 다이오드를 포함한다. 애노드(7515-4)는 비트라인(7510-2)(BL1)에 접촉하고, [워드라인(7570-1) 뒤에서 볼 수 없는] NV NT 블럭(7550-4)의 상단(상부 레벨) 컨택(7565-4)는 워드라인(7570-2)(WL1)에 접촉한다. 셀(C11)에 대응하는 NV NT 다이오드는 비트라인(7510-2)(BL1) 및 N 폴리실리콘 영역(7520-4)에 접촉하는 애노드(7515-4)를 포함한다. N 폴리실리콘 영역(7520-4)은 N+ 폴리실리콘 영역(7525-4)과 접촉한다. 애노드(7515-4), N 폴리실리콘 영역(7520-4), 및 N+ 폴리실리콘 영역(7525-4)은 쇼트키 타입의 조향 다이오드를 형성한다. PN 또는 PIN 다이오드(미도시)가 대신 이용될 수 있음을 주목하라. N+ 폴리실리콘 영역(7525-4)은, 또한 NV NT 블럭(7550-4)의 하단(하부 레벨) 컨택을 형성하는 하단(하부 레벨) 컨택(7530-4)과 접촉한다. NV NT 블럭(7550-4)은 또한 상단(상부 레벨) 컨택(7565-4)과 접촉하고, 이어서 워드라인(7570-2)(WL1)과 접촉한다. NV NT 블럭(7550-4) 채널 길이(LSW-CH)는 수직 배향되고 상단(상부 레벨) 컨택(7565-4) 및 하단(하부 레벨) 컨택(7530-4) 간의 거리와 대략 동일하고, NV NT 블럭의 두께에 의해 정해질 수 있다. 3차원 NV NT 다이오드 기초 셀(C00, C01, C10, 및 C11) 사이의 개구(7575)는 TEOS(미도시)와 같은 절연체로 채워진다.
비휘발성 나노튜브 다이오드 형성 셀(C00, C01, C10, 및 C11)은 도 12에 개략적인 비휘발성 나노튜브 다이오드(1200)에 대응한다. 도 75의 비휘발성 메모리 어레이(7500)에 나타난 셀(C00, C01, C10, 및 C11)은 도 26a의 메모리 어레이(2610)에서 개략적으로 도시된 대응하는 셀(C00, C01, C10, 및 C11)에 대응하고, 비트라인(BL0, BL1) 및 워드라인(WL0, WL1)은 메모리 어레이(2610)에 개략적으로 나타난 어레이 라인에 대응한다.
캐소드 온 NT 스위치 를 형성하도록 상단 및 하단 컨택을 이용한 비휘발성 NT 스위치로서 비휘발성 나노튜브 블럭 및 수직 배향된 다이오드를 갖는 NV NT 디바이 스를 이용하여 비휘발성 셀의 3차원 셀 구조를 제조하는 대안적인 단순화 방법
일부 실시예에서, 도 27a에 나타난 방법(2710)은 상기한 바와 같이 도 26a에 나타난 메모리(2600)에 대하여 기술된 것과 유사한 지원 회로 및 상호접속부를 정하는데 이용된다. 대표적인 방법(2710)은, 도 76a에 나타난 바와 같이 반도체 기판 내 및 기판 위에 제조된 지원 회로 및 상호접속부(7601)에 공지된 반도체 산업 기술 구성 및 제조 기술을 적용한다. 지원 회로 및 상호접속부(7601)는, 반도체 기판 위의 바이어스 및 와이어링과 같은 반도체 기판 및 상호접속부 내에 FET 디바이스를 포함한다. 도 76a는, 애노드 컨택층(7615)으로서 도 34a 및 도 76a에 도시된 선택적인 도전성 쇼트키 애노드 컨택층(3415)을 포함하는, 쇼트키 다이오드 구조를 나타내는 도 34a에 대응한다. PN 다이오드 구조가 필요하다면 도 34a1이 도 34a1 대신에 이용될 수 있음을 주목하라. 도 34a1 내의 N 폴리실리콘층(3417)이 진성 도핑된 폴리실리콘층(미도시)으로 대체된다면, PIN 다이오드가 PN 다이오드 대신에 형성될 것이다. 따라서, 도 76a에 나타난 구조가 쇼트키 다이오드 구조를 나타내는 반면에, 또한 구조는 PN 다이오드 또는 PIN 다이오드를 이용하여 제조될 수 있다.
메모리 어레이 지지 구조(7605)를 형성하는 지원 회로와 상호접속부(7601) 및 절연체(7603)를 위한 요소 및 구조의 제조 방법은 도 34a 및 도 34b에 대하여 상기한 제조 방법에 대응하고, 지원 회로 및 상호접속부(7601)는 지원 회로 및 상호접속부(3401)에 대응한다; 절연체(7603)는 절연체(3403)에 대응한다. 메모리 어레이 지지 구조(7605)를 형성하는 지원 회로와 상호접속부(7601) 및 절연체(7603)를 위한 요소 및 구조의 제조 방법은 또한 지원 회로와 상호접속부(6801)에 대응하 고 절연체(7603)는 도 68a에 나타난 것처럼 절연체(6803)에 대응하며, 또한 도 75에서 각각 지원 회로와 상호접속부(7501) 및 절연체(7503)에 대응한다.
공정에서의 현 시점에서, 제조 방법은 도전체층(7610)을 패터닝하여 도 76a에 나타난 것처럼 절연 영역(7612)에 의해 분리된 비트라인(7610-1)과 비트라인(7610-2) 및 다른 비트라인을 형성한다. 비트라인(7610-1, 7610-2)은 각각 도 75에 나타난 비트라인[7510-1(BL0), 7510-2(BL1)]에 대응한다. 절연 영역(7612)은 도 75에 나타난 절연 영역(7512)에 대응한다. 일부 실시예에서, 방법은 반도체 산업에서 공지된 마스킹 방법을 이용하여 마스킹층(미도시)를 형성한다. 다음으로, 방향성 에칭과 같은 방법은 반도체 산업에서 공지된 방법을 이용하여 비트라인(7610-1, 7610-2)을 정한다. 그 후, 방법은 반도체 산업에서 공지된 방법을 이용하여 절연 영역(7612)을 형성하는 TEOS와 같은 절연 영역을 피착하고 패터닝한다.
도전체(및 컨택) 물질의 예는 Al, Au, Pt, W, Ta, Cu. Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn와 같은 원소 금속뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체, 즉 TiN과 같은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 포함한다.
일부 경우에, 도전체층(7610)에서 이용된 것과 같은 물질이 쇼트키 다이오드를 위한 애노드로서 또한 이용될 수 있고, 그 경우에 컨택(애노드)층(7615)과 같은 분리층이 필요하지 않을 수 있다. 다른 경우에, 분리 컨택(애노드)층(7615)이 강화된 다이오드 특성을 위해 이용될 수 있다. 예컨대, 도 76a의 컨택(애노드)층(7615) 에 대응하는 도 34a에 나타난 컨택층(3415)이 쇼트키 다이오드의 애노드를 형성하기 위해 이용된다.
일부 실시예에서, 방법은 예컨대 10 내지 500 nm의 두께 범위를 갖는 도 76a와 같은 도전체층(7610) 위에 컨택(애노드)층(7615)을 형성하도록 쇼트키 다이오드 애노드 물질을 피착할 수 있다. 이러한 애노드 물질은 Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Ta, Zn 및 다른 원소 금속을 포함할 수 있다. 또한, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2와 같은 규화물이 이용될 수 있다. 이러한 금속 및 규화물을 이용하여 형성된 쇼트키 다이오드는 NG, K.K. "Complete Guide to Semiconductor Devices", 2판, John Wiley & Sons, 2002, pp. 31-41을 참조하여 설명하고, 그 전체 내용이 본 명세서에 참조로 포함되어 있다.
본 공정에서의 현 시점에서, 방법은 컨택(애노드)층(7615)에 N 폴리실리콘층(7620)을 피착하고; N+ 폴리실리콘층(7625)은 N 폴리실리콘층(7620)에 피착되며; 바닥(하부 레벨) 컨택층(7630)은 도 76a에 나타난 것처럼 N+ 폴리실리콘층(7625)에 피착된다.
도 76a에 나타난 N 폴리실리콘층(7620)을 위한 대표적인 제조 방법이 도 68a에 나타난 대응하는 N 폴리실리콘층(6820) 및 도 34a에 나타난 대응하는 N 폴리실리콘층(3420)에 대하여 더 기술되고; N+ 폴리실리콘층(7625)은 도 68a에 나타난 N+ 폴리실리콘층(6825) 및 도 34a에 나타난 N+ 폴리실리콘층(3425)에 대응하며; 하단 (하부 레벨) 컨택층(7630)은 도 68a에 나타난 하단(하부 레벨) 컨택층(6830) 및 도 34b에 나타난 하단(하부 레벨) 컨택층(3430)에 대응한다.
다음으로, 방법은 다중층의 회전코팅, 분사, 또는 다른 수단을 이용하여 도 76b에 도시한 것처럼 컨택(애노드)층(7630)의 평탄 표면에 나노튜브층(7650)을 피착한다. 나노튜브층(7650)은 예컨대 10-200 nm의 범위일 수 있다. 나노튜브층(7650)은 도 68b에 나타난 나노튜브층(6835)에 대응한다. 35 nm 두께의 대표적인 디바이스가 제작되었고 도 64 및 도 65에 도시한 것처럼 온/오프 상태 사이에서 스위칭되었다. 상단 컨택 및 하단 컨택을 갖는 NV NT 블럭의 제조 방법이 도 66a, 도 66b, 및 도 66c에 도시된 방법(6600a, 6600b, 및 6600c)에 대하여 각각 기술되어 있다.
제조 공정에서의 현 시점에서, 방법은 도 76b에 도시한 것처럼 나노튜브층(7650)의 표면에 상단(상부 레벨) 컨택층(7665)을 피착한다. 상단(상부 레벨) 컨택층(7665)은 예컨대 10 내지 500 nm 두께일 수 있다. 상단(상부 레벨) 컨택층(7665)은 예컨대 Al, Au, Ta, W, Cu, Mo, Pd, Pt, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn 뿐만 아니라 TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적절한 도전체, 즉 TiN과 같은 도전성 질화물, RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 산화물 또는 규화물을 이용하여 형성될 수 있다. 상단(상부 레벨) 컨택층(7665)는 도 68b에 나타난 상단(상부 레벨) 컨택층(6840)에 대응한다.
다음 방법은, 공지된 산업상 방법을 이용하여 도 76b에 도시한 것과 같은 상 단(상부 레벨) 컨택층(7650)에 마스킹층(7672)을 피착하고 패터닝한다. 마스킹층(7672)은 10 내지 500 nm 두께 범위일 수 있고 포토레지스트, 이-비임 레지스트, 또는 도전체, 반도체, 또는 절연 물질을 이용하여 형성될 수 있다. 마스크층(7672)의 개구는 트렌치 에칭을 위해 기초 영역을 노출시킨다. 마스크 개구는 전도층(7610)에 마크를 정렬하도록 정렬될 수 있고, 방법은 공지된 반도체 방법을 이용하여 ±F/3 또는 더 양호한 정렬 정확도 AL로 마스크 개구를 정렬한다. F = 45 nm 기술 노드의 경우, 정렬 AL은, 예컨대 도 76b에 나타난 비트라인(7610-1)의 에지처럼, 비트라인 에지에 대해 ±15 nm 또는 더 양호하다. 셀 크기를 줄이기 위해서, 마스크층(7672) 개구는 최소 허용된 기술 크기 F와 대략 동일하게 배치될 수 있다. F는 예컨대 90 nm, 65 nm, 45 nm, 35 nm, 25 nm, 12 nm, 또는 10 nm 이하일 수 있다.
도 76c는 상단(상부 레벨) 컨택층(7665) 위에 도시한 바와 같은 형상을 갖는 마스킹층(7672)의 평면도를 나타낸다. 각 마스크 패턴(7672-1, 7672-2, 7672-3, 7672-4) 형상은 도시한 것처럼 대략 F × F 이고, 모든 형상은 거리 F로 서로 분리된다.
도 76d는, 방법이 공지된 반도체 산업상 방법을 이용하여 기술 노드 최소 크기 F에서 상단(상부 레벨) 컨택층(7665)의 표면에 마스킹 영역을 패터닝할 때의 코너 라운딩의 효과를 나타낸다. 도시한 형상(7672-1)은 대략 F의 직경을 갖는 패터닝된 대략 원형의 형상(7672-1R)이 되고; 도시한 형상(7672-2)은 대략 F의 직경을 갖는 패터닝된 대략 원형의 형상(7672-2R)이 되며; 도시한 형상(7672-3)은 대략 F 의 직경을 갖는 패터닝된 대략 원형의 형상(7672-3R)이 되고; 도시한 형상(7672-4)은 대략 F의 직경을 갖는 패터닝된 대략 원형의 형상(7672-4R)이 된다.
공정에서의 현 시점에서, 방법은 마스크 형상(7672-1R, 7672-2R, 7672-3R, 및 7672-4R) 사이의 노출 영역을 선택적으로 방향성 에칭하는데, 비트라인(7610-1, 7610-2)과 같은 비트라인의 표면에서 도전체층(7610)의 표면 상의 상단(상부 레벨) 컨택층(7665)으로 시작하여 개구(7675)(미도시)를 형성하는 동시에 도 75에서 셀(C00, C01, C10, C11)을 형성하는 3차원 NV NT 다이오드의 모든 표면(경계)을 형성한다. 일부 실시예에서, 방법은 TEOS와 같은 절연체로 개구(7675)(미도시)를 채우고 표면을 평탄화한다. 개구(7675)는 도 75에서 개구(7575)에 대응한다. 직각의 (예컨대, 정사각형) 단면이 요구된다면, 마스크 형상(7672-1, 7672-2, 7672-3, 7672-4)이 7672-1R, 7672-2R, 7672-3R, 및 7672-4R 대신에 이용될 수 있다.
공동 발명자 Bertin의, 본 명세서에서 참조로서 전체 내용이 포함되어 있는 USP 5,670,803은 동시에 트렌치 한정된 측벽 크기를 갖는 3차원 어레이(본 예에서, 3차원 SRAM) 구조를 개시하고 있다. 이 구조는 복수의 정렬 단계를 피하기 위해서 도핑 실리콘 및 절연 영역의 다중층을 통과하는 트렌치에 의해 동시에 한정된 수직 측벽을 포함한다. 이러한 트렌치 방향 선택적 에칭 방법은 예컨대 도 34a 내지 도 34ff, 도 36a 내지 도 36ff, 및 도 68a 내지 도 68i에서 트렌치 형성에 대해 상기한 것처럼 복수의 도전체, 반도체, 산화물, 및 나노튜브층을 통과하는데 이용하기에 적합할 수 있다. 본 예에서, 선택적 방향성 트렌치 에칭(RIE)은 상단(상부 레벨) 컨택층(7665)을 제거하여 도 75에 나타난 상단(상부 레벨) 컨택(7565-1, 7565- 2, 7565-3, 및 7565-4)을 형성하고; 나노튜브층(7650)의 노출 영역을 제거하여 도 75에 나타난 NV NT 블럭(7550-1, 7550-2, 7550-3, 및 7550-4)을 형성하며; 바닥(하부 레벨) 컨택층(7630)의 노출 영역을 제거하여 도 75에 나타난 하단(하부 레벨) 컨택(7530-1, 7530-2, 7530-3, 및 7530-4)을 형성하고; N+ 폴리실리콘층(7625)의 노출 영역을 제거하여 도 75에 나타난 N+ 폴리실리콘 영역(7525-1, 7525-2, 7525-3, 및 7525-4)을 형성하며; 폴리실리콘층(7620)의 노출 영역을 제거하여 도 75에 나타난 N 폴리실리콘 영역(7520-1, 7520-2, 7520-3, 및 7520-4)을 형성한다. 선택적인 방향성 에칭의 대표적인 방법은 도 76b 및 도 75에 나타난 것처럼 도전체층(7610)의 상면 및 비트라인(7610-1, 7610-2)의 상면에서 중단된다.
마스크 형상(7672-1R, 7672-2R, 7672-3R, 및 7672-4R) 사이의 노출 영역을 선택적으로 방향성 에칭하는 대표적인 방법은, 비트라인(BL0, BL1)이 도 76b에 나타난 것처럼 더 이른 단계에서 패터닝되었기 때문에 에칭이 비트라인(BL0, BL1)의 표면에서 중단된다는 점을 제외하고, 도 68d의 트렌치 영역을 형성하는 것에 대응하는 방향성 에칭 방법에 대응한다.
다음 방법은 트렌치 개구(7675)를 채우고 도 75에 나타난 영역(7575)(미도시)을 채우는 예컨대 TEOS와 같은 절연체로 평탄화한다. 트렌치 개구(7675)를 채우고 평탄화하는 대표적인 방법은 도 68e에 대하여 기술한 것처럼 트렌치 개구(6860, 6860a 및 6860b)를 채우고 평탄화하는 방법에 대응한다.
다음으로, 방법은 도 75에 나타난 워드라인[7570-1(WL0), 7570-2(WL1)]과 같은 도전체를 피착하고, 평탄화하고, 패터닝(형성)한다. 워드라인(7570-1, 7570-2) 을 형성하는 대표적인 방법은 도 68i에 대하여 상기한 것처럼 워드라인(WL0, WL1)을 형성하는 방법에 대응한다.
비공유 어레이 라인들을 갖는 대안적인 단순화된 3차원 셀 구조의 스택을 이용한 비휘발성 메모리
단순화된 3차원 비휘발성 메모리 어레이(7500)는 단위면적당 고밀도 비트 저장을 달성하기 위해 메모리 어레이(7500)에 기초하여 서브어레이들의 멀티레벨 스택화를 가능케한다. 비휘발성 메모리 어레이(7500)는 4F2의 셀면적과 4F2/비트의 비트 밀도를 가진다. 그러나, 2-하이 스택은 1F2/비트의 비트 밀도를 달성하고, 8-하이스택은 0.5F2/비트의 비트 밀도를 달성하며, 16-하이 스택은 0.25F2/비트의 비트 밀도를 달성한다.
도 77은, 도 75에 예시된 비휘발성 메모리 어레이(7500)에 기초하여 스택화된 비휘발성 메모리 어레이(7700)의 개략도를 예시한다. 도 77에 예시된 스택화된 메모리 어레이(7700)에 예시된 지원 회로 & 상호접속부(7701)는, 스택화된 어레이를 수용하기 위한 회로 수정사항을 제외하고는, 도 75에 예시된 단면(7500)에 도시된 지원 회로 & 상호접속부(7501)에 대응한다. BL 드라이버 및 감지 회로(7705), 지원 회로 및 상호접속부(7701)의 서브셋은, 스택화된 비휘발성 메모리 어레이(7700)의 비트라인에 인터페이싱하는데 이용된다.
도 77에 예시된 평탄화된 절연체(7707)는 도 75에 예시된 평탄화 절연체(7503)에 대응한다. 평면형 절연체(7707)를 통한 상호접속 수단(스택화된 비휘발성 메모리 어레이(7700)에 도시되지 않았지만 도 28c의 단면(2800)에 관하여 위에 도시됨)은, 3D 어레이에서 금속 어레이 라인들을, 이 예에서는 비트 라인들을, 대응하는 BL 드라이버 및 감지 회로(7705) 및 기타 회로(미도시)에 접속하기 위해 사용될 수 있다. 예로서, BL 드라이버 내의 비트라인 드라이버들과 감지 회로(2640)는 전술된 도 26a에 예시된 메모리(2600), 및 도 77에 예시된 스택화된 비휘발성 메모리 어레이(7700)의 어레이(2610) 내의 비트라인 BL0 및 BL1에 접속될 수 있다.
도 75의 비휘발성 메모리 어레이(7500)에 대응하는 좌우측 3D 서브어레이들을 갖는 3개의 스택화 레벨이 추가 메모리 스택(미도시)과 더불어 예시되어 있다. 8, 16, 32, 및 64의 메모리들과 더 많은 비휘발성 메모리 스택들이 형성될 수 있다. 이 예에서, 비휘발성 메모리 어레이(7710L)와 비휘발성 메모리 어레이(7710R)를 포함하는 제1 스택화된 메모리 레벨이 형성된다. 비휘발성 메모리 어레이(7710L)는 m개의 워드라인 WL0_LA 내지 WLM_LA와 n개의 비트라인(BL0_LA)에 의해 BLN_LA에 상호접속된 mxn NV NT 다이오드 셀을 포함하고, 비휘발성 메모리 어레이(7710R)는 m개의 워드라인 WL0_RA 내지 WLM_RA와 n개의 비트라인(BL0_RA)에 의해 BLN_RA에 상호접속된 mxn NV NT 다이오드 셀을 포함한다. 그 다음, 비휘발성 메모리 어레이(7720L)와 비휘발성 메모리 어레이(7720R)를 포함하는 제2 스택화된 메모리 레벨이 형성된다. 비휘발성 메모리 어레이(7720L)는 m개의 워드라인 WL0_LB 내 지 WLM_LB와 n개의 비트라인(BL0_LB)에 의해 BLN_LB에 상호접속된 mxn NV NT 다이오드 셀을 포함하고, 비휘발성 메모리 어레이(7720R)는 m개의 워드라인 WL0_RB 내지 WLM_RB와 n개의 비트라인(BL0_RB)에 의해 BLN_RB에 상호접속된 mxn NV NT 다이오드 셀을 포함한다. 그 다음, 비휘발성 메모리 어레이(7730L)와 비휘발성 메모리 어레이(7730R)를 포함하는 제3 스택화된 메모리 레벨이 형성된다. 비휘발성 메모리 어레이(7730L)는 m개의 워드라인 WL0_LC 내지 WLM_LC와 n개의 비트라인(BL0_LC)에 의해 BLN_LC에 상호접속된 mxn NV NT 다이오드 셀을 포함하고, 비휘발성 메모리 어레이(7730R)는, m개의 워드라인 WL0_RC 내지 WLM_RC와 n개의 비트라인(BL0_RC)에 의해 BLN_RC에 상호접속된 mxn NV NT 다이오드 셀을 포함한다. 비휘발성 메모리 어레이들의 추가의 스택들이 포함된다(도 77에는 미도시).
서브어레이 비트라인 세그먼트들은 수직 상호접속부에 의해 상호접속된 다음, 도 77의 스택화된 비휘발성 메모리 어레이(7700)에 예시된 BL 드라이버 및 감지 회로(7705)에 팬아웃된다. 예를 들어, BL0_L은 BL0-LA, BL0_LB, BL0_LC 세그먼트들, 및 기타의 비트라인 세그먼트들(미도시)을 상호접속하고, 이들 비트라인들은 BL 드라이버 및 감지 회로(7705)에 접속한다. 또한, BLN_L은 비트라인 BLN_LA, BLN_LB, BLN_LC 세그먼트들, 및 기타의 비트라인 세그먼트들(미도시)을 상호접속하고, 이들 비트라인 세그먼트들을 BL 드라이버 및 감지 회로(7705)에 접속한다. 또한, BL)_R은 비트라인 BL0_RA, BL0_RB, BL0_RC 세그먼트들, 및 기타의 비트라인 세드먼트들(미도시)을 상호접속하고, 이들 비트라인 세그먼트들을 BL 드라이버 및 감지 회로(7705)에 접속한다. 또한, BLN_R은 비트라인 BLN-RA, BLN-RB, BLN-RC 세그 먼트들, 및 기타의 비트라인 세그먼트들(미도시)을 상호접속하고, 이들 비트라인 세그먼트들을 BL 드라이버 및 감지 회로(7705)에 접속한다.
BL 드라이버 및 감지 회로(7705)는, 도 77에 예시된 스택화된 비휘발성 메모리 어레이(7700)의 스택화 레벨들 중 임의의 레벨 상의 비트 위치들을 판독 또는 기록하는데 이용될 수 있다. 워드라인들은 또한, 지원 회로 & 상호접속부(7701)(이 예에서는 미도시)에 의해 선택될 수 있다.
비휘발성 메모리 어레이를 형성할 때, 입자 경계 크기를 제어하고 조향 다이오드에 대한 순방향 전압 강하와 브레이크다운 전압과 같은 원하는 전기 파라미터들을 달성하기 위해, 약 1시간 동안 온도 범위 700 내지 800℃에서의 폴리실리콘층의 어닐링이 요구될 수 있다. 3D 어레이의 경우, 이와 같은 어닐링은 NV NT 블럭 스위치 형성 이전 또는 이후에 수행될 수 있다. 스택화된 비휘발성 메모리 어레이(7700)을 형성하기 위해 메모리 어레이들을 스택화할 때, NV NT 불럭 스위치드링 형성되기 이전 또는 이후에 온도 범위 700 내지 800℃에서 약 1시간 동안의 어닐링이 요구될 수 있는데, 이것은 다이오드 층들이 NV NT 블럭들 위에 정렬될 수 있기 때문이다. 카바이드를 형성하지 않고 약 800℃에 이르는 온도를 견디기 위해 하부(하위 레벨) 및 상부(상위 레벨) 컨택 물질이 필요할 수 있다(주목할 점은, 나노튜브들은 800℃를 초과하는 온도를 잘 견딜 수 있다는 것이다). Pt와 같은 블럭 컨택 물질의 선택은, Pt가 탄소에 녹지 않기 때문에, 카바이드가 형성되지 않는 것을 보장하는데 도움이 될 수 있다. 또한, Mo, Cr, 및 Nb와 같은 높은 용융점 물질의 선택도 역시 카바이드 형성을 피할 수 있다. Mo 및 Nb 카바이드는 1000℃ 이상 에서 형성되고, Cr 카바이드는 약 1200℃ 이상에서 형성된다. 기타의 고용융점 금속도 역시 사용될 수 있다. 카바이드를 형성하지 않거나 800℃ 이상에서 카바이드를 형성하는 컨택 물질을 선택함으로써, 다이오드들이 NV NT 블럭들 및 그 연관된 컨택들 위 및/또는 아래에서 정렬되는, 스택화된 비휘발성 메모리 어레이들의 어닐링은 컨택-대-나노튜브 열화없이 수행될 수 있다. 따라서, 본 발명의 적어도 일부 실시예들은 열화없이 고온 처리에 탄럭적이다. 다양한 금속 및 탄소에 대한 상변화도는 다양한 문헌에서 찾아볼 수 있다.
본 발명은, 그 사상이나 본질적인 특성으로부터 벗어나지 않고 기타의 특정한 형태로 구현될 수 있다. 따라서 본 실시예들은 예시적인 것이며 제한적인 것은 아니다. 예를 들어, 전술된 3D 예들은 단독형의 메모리 어레이들을 형성하는데 이용될 수도 있다. 대안으로서, 전술된 3D 예들은 로직 칩에서 임베딩된 메모리로서 이용될 수도 있다. 또한, 전술된 3D 예들은, 어드레스, 타이밍, 및 데이터 라인 길이들이 거의 수직으로 배향되고 낮은 전력에서의 향상된 성능을 위해 짧은 거리로, 로직 칩 내의 하나 이상의 마이크로프로세서들 위에 스택화될 수 있다. 또한, 예를 들어, 전술된 많은 실시예들은 최소 기술 노드 F를 기준으로 기술되었다. 최소 기술 노드에 의해 허용되는 가장 작은 크기에서 메모리 소자를 제조하는 것이 유용할 수 있지만, 실시예들은 최소 기술 노드에 의해 허용되는 임의의 크기(예를 들어, 최소 선폭보다 큰 크기)로 제작될 수 있다.
인용된 특허 문헌
본 명세서에서 "인용된 특허 문헌"이라 언급되는 이하의 공공 소유 특허 문헌들은, 그 전체로서 본 명세서에서 참고용으로 인용하여, 예를 들어, 나노튜브 패브릭의 생성 및 패터닝과 같은, 나노튜브 소자들(나노튜브 패브릭 물품 및 스위치)을 생성하기 위한 다양한 기술을 설명하고 있다.
Figure 112009013825259-PCT00001
Figure 112009013825259-PCT00002

Claims (216)

  1. 비휘발성 나노튜브 다이오드 장치에 있어서,
    제1 및 제2 단자;
    캐소드와 애노드를 포함하는 반도체 소자로서, 제1 도전성 단자에 인가되는 전기적 자극에 응답하여 상기 캐소드와 애노드 사이에 도전성 경로를 형성할 수 있는 상기 반도체 소자;
    상기 반도체 소자와 전기적으로 통하는 나노튜브 패브릭 물품을 포함하는 나노튜브 스위칭 소자로서, 상기 나노튜브 패브릭 물품은 상기 반도체 소자와 상기 제2 단자 사이에 개재되어 이들 사이에 도전성 경로를 형성할 수 있는 것인, 나노튜브 스위칭 소자
    를 포함하고, 상기 제1 및 상기 제2 단자 상의 전기적 자극은 복수의 논리 상태를 유발하는 것인, 비휘발성 나노튜브 다이오드 장치.
  2. 제1항에 있어서, 상기 복수의 논리 상태들 중 제1 논리 상태에서, 상기 제1 및 상기 제2 단자 사이의 도전성 경로는 실질적으로 디스에이블되고, 상기 복수의 논리 상태들 중 제2 논리 상태에서, 상기 제1 및 상기 제2 단자 사이의 도전성 경로는 실질적으로 인에이블되는 것인, 비휘발성 나노튜브 다이오드 장치.
  3. 제2항에 있어서, 상기 제1 논리 상태에서, 상기 나노튜브 물품은 비교적 높 은 저항을 가지며, 제2 논리 상태에서 상기 나노튜브 물품은 비교적 낮은 저항을 갖는 것인, 비휘발성 나노튜브 다이오드 장치.
  4. 제3항에 있어서, 상기 나노튜브 패브릭 물품은 미정렬된 나노튜브들의 비직조망(non-woven network)을 포함하는 것인, 비휘발성 나노튜브 다이오드 장치.
  5. 제4항에 있어서, 상기 제2 논리 상태에서, 상기 미정렬된 나노튜브들의 비직조망은 상기 반도체 소자와 상기 제2 단자 사이에 적어도 하나의 전기적으로 도전성 경로를 포함하는 것인, 나노튜브 다이오드 장치.
  6. 제4항에 있어서, 상기 나노튜브 패브릭 물품은 다층 패브릭을 포함하는 것인, 나노튜브 다이오드 장치.
  7. 제1항에 있어서, 상기 제1 및 상기 제2 단자 사이의 임계치 전압보다 높은 전압에서, 상기 반도체 소자는 상기 애노드로부터 상기 캐소드로 전류를 흘릴 수 있고, 상기 제1 및 상기 제2 단자 사이의 임계치 전압보다 낮은 전압에서, 상기 반도체 소자는 상기 애노드로부터 상기 캐소드로 전류를 흘릴 수 없는 것인, 나노튜브 다이오드 장치.
  8. 제2항에 있어서, 상기 제1 논리 상태에서, 상기 애노드와 상기 제2 단자 사 이의 도전성 경로는 디스에이블되는 것인, 나노튜브 다이오드 장치.
  9. 제2항에 있어서, 상기 제2 논리 상태에서, 상기 애노드와 상기 제2 단자 사이의 도전성 경로는 인스에이블되는 것인, 나노튜브 다이오드 장치.
  10. 제2항에 있어서, 상기 나노튜브 패브릭 물품과 상기 반도체 소자 사이에 개재되어 이들 사이에 전기적 통신 경로를 제공하는 도전성 컨택을 더 포함하는, 나노튜브 다이오드 장치.
  11. 제10항에 있어서, 상기 제1 단자는 상기 애노드와 전기적으로 통하고, 상기 캐소드는 상기 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통하는 것인, 나노튜브 다이오드 장치.
  12. 제11항에 있어서, 상기 제2 논리 상태에 있을 때, 상기 장치는 상기 제1 단자로부터 상기 제2 단자로 실질적으로 흐르는 전기 전류를 운반할 수 있는 것인, 나노튜브 다이오드 장치.
  13. 제10항에 있을 때, 상기 제1 단자는 상기 캐소드와 전기적으로 통하고, 상기 애노드는 상기 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통하는 것인, 나노튜브 다이오드 장치.
  14. 제13항에 있어서, 상기 제2 논리 상태에 있을 때, 상기 장치는 상기 제2 단자로부터 상기 제1 단자로 실질적으로 흐르는 전기 전류를 운반할 수 있는 것인, 나노튜브 다이오드 장치.
  15. 제1항에 있어서, 상기 애노드는 도전성 물질을 포함하고, 상기 캐소드는 n-타입 반도체 물질을 포함하는 것인, 나노튜브 다이오드 장치.
  16. 제10항에 있어서, 상기 애노드는 p-타입 반도체 물질을 포함하고, 상기 캐소드는 n-타입 반도체 물질을 포함하는 것인, 나노튜브 다이오드 장치.
  17. 2단자 비휘발성 상태 장치에 있어서,
    제1 및 제2 단자;
    소스, 드레인, 상기 소스 및 드레인 중 하나와 전기적으로 통하는 게이트, 및 상기 소스와 드레인 사이에 배치된 채널을 갖는 반도체 전계 효과 소자로서, 상기 게이트는 상기 소스와 상기 드레인 사이의 채널에서 전기적으로 도전성의 경로를 제어가능하게 형성할 수 있는 것인, 상기 반도체 전계 효과 소자; 및
    나노튜브 패브릭 물품과 도전성 컨택을 갖는 나노튜브 스위칭 소자로서,상기 도전성 컨택과 상기 제2 단자 사이에 배치되어 이들 사이에 전기적으로 도전성의 경로를 형성할 수 있는, 상기 나노튜브 스위칭 소자를 포함하고,
    상기 제1 단자는 상기 소스 및 상기 드레인 중 하나와 전기적으로 통하고, 상기 소스 및 상기 드레인 중 다른 하나는 상기 도전성 컨택과 전기적으로 통하며,
    상기 제1 및 상기 제2 도전성 단자 상의 제1 세트의 전기 자극은 제1 논리 상태를 유발하고, 상기 제1 및 상기 제2 도전성 단자 상의 제2 세트의 전기 자극은 제2 논리 상태를 유발하는 것인, 2단자 비휘발성 상태 장치.
  18. 제17항에 있어서, 상기 제1 논리 상태는 상기 제1 및 상기 제2 단자 사이의 비교적 비도전성의 경로에 대응하고, 상기 제2 논리 상태는 상기 제1 및 상기 제2 단자 사이의 도전성 경로에 대응하는 것인, 2단자 비휘발성 상태 장치.
  19. 제17항에 있어서, 상기 제1 세트의 전기 자극은 상기 나노튜브 패브릭 물품에서 비교적 고 저항 상태를 유발하고, 상기 제2 세트의 전기 자극은 나노튜브 패트릭 물품에서 비교적 저 저항 상태를 유발하는 것인, 2단자 비휘발성 상태 장치.
  20. 제19항에 있어서, 상기 나노튜브 패브릭 물품은 미정렬 나노튜브들의 비직조망을 포함하는 것인, 2단자 비휘발성 상태 장치.
  21. 제20항에 있어서, 상기 나노튜브 패브릭 물품은 다층 패브릭을 포함하는 것인, 2단자 비휘발성 상태 장치.
  22. 제20항에 있어서, 상기 제2 세트의 전기 자극에 응답하여, 미정렬 나노튜브들의 비직조망은 상기 도전성 컨택과 상기 반도체 전계 효과 소자 사이에 적어도 하나의 전기적으로 도전성의 경로를 제공하는 것인, 2단자 비휘발성 상태 장치.
  23. 제17항에 있어서, 상기 제2 세트의 전기 자극에 응답하여, 상기 도전성 채널에서 상기 소스와 상기 드레인 사이에 도전성 경로가 형성되는 것인, 2단자 비휘발성 상태 장치.
  24. 제17항에 있어서, 상기 반도체 전계 효과 소자는 PFET를 포함하는 것인, 2단자 비휘발성 상태 장치.
  25. 제17항에 있어서, 상기 반도체 전계 효과 소자는 NFET를 포함하는 것인, 2단자 비휘발성 상태 장치.
  26. 제17항에 있어서, 상기 반도체 전계 효과 소자의 소스는 상기 제1 단자와 전기적으로 통하고, 상기 드레인은 상기 나노튜브 스위칭 소자의 도전성 컨택과 전기적으로 통하는 것인, 2단자 비휘발성 상태 장치.
  27. 제17항에 있어서, 상기 반도체 전계 효과 소자의 드레인은 상기 제1 단자와 전기적으로 통하고, 상기 소스는 상기 나노튜브 스위칭 소자의 도전성 컨택과 전기 적으로 통하는 것인, 2단자 비휘발성 상태 장치.
  28. 전압 선택 회로에 있어서,
    입력 전압 소스;
    출력 전압 단자 및 기준 전압 단자;
    저항성 소자; 및
    비휘발성 나노튜브 다이오드 장치를 포함하고,
    상기 비휘발성 나노튜브 다이오드 장치는,
    제1 및 제2 단자;
    상기 제1 단자와 전기적으로 통하는 반도체 소자; 및
    상기 반도체 소자 및 상기 제2 단자 사이에 배치되어 이들 사이에서 전기적 자극을 전도시킬 수 있는 나노튜브 스위칭 소자를 포함하고,
    상기 비휘발성 나노튜브 다이오드 장치는 상기 제1 및 상기 제2 단자 사이에서 전기 자극을 전도시킬 수 있고,
    상기 저항성 소자는 상기 입력 전압 소스와 상기 출력 전압 단자 사이에 배치되며, 상기 비휘발성 나노튜브 다이오드 장치는 상기 출력 전압 단자와 상기 기준 전압 단자 사이에 배치되어 이들과 전기적으로 통하고,
    상기 전압 선택 회로는, 상기 입력 전압 소스와 상기 기준 전압 단자에서의 전기 자극에 응답하여 상기 비휘발성 나노튜브 다이오드가 상기 제1 및 상기 제2 단자 사이에서 전기적 자극의 전도를 실질적으로 방지할 때 제1 출력 전압 레벨을 제공할 수 있고, 상기 전압 선택 회로는, 상기 입력 전압 소스와 상기 기준 전압 단자에서의 전기적 자극에 응답하여 상기 비휘발성 나노튜브 다이오드가 상기 제1 및 상기 제2 단자 사이에서 전기적 자극을 전도시킬 때 제2 출력 전압 레벨을 제공할 수 있는 것인, 전압 선택 회로.
  29. 제28항에 있어서, 상기 반도체 소자는 애노드 및 캐소드를 포함하고, 상기 애노드는 상기 제1 단자와 통하며, 상기 캐소는 상기 나노튜브 스위칭 소자와 통하는 것인, 전압 선택 회로.
  30. 제28항에 있어서, 상기 반도체 소자는 전계 효과 소자를 포함하고, 상기 전계 효과 소자는, 상기 제1 단자와 통하는 소스 영역과, 상기 나노튜브 스위칭 소자와 전기적으로 통하는 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 중 하나와 전기적으로 통하는 게이트 영역과, 상기 게이트 영역 상의 전기적 자극에 응답하여 상기 소스와 상기 드레인 사이에 전기적 도전성 경로를 제어가능하게 형성 및 비형성할 수 있는 채널 영역을 갖는 것인, 전압 선택 회로.
  31. 제28항에 있어서, 상기 제1 출력 전압 레벨은 상기 입력 전압 소스와 실질적으로 동일한 것인, 전압 선택 회로.
  32. 제28항에 있어서, 상기 제2 출력 전압 레벨은 상기 기준 전압 단자와 실질적 으로 동일한 것인, 전압 선택 회로.
  33. 제28항에 있어서, 상기 나노튜브 스위칭 소자는 고 저항 상태와 저 저항 상태가 가능한 나노튜브 패브릭 물품을 포함하는 것인, 전압 선택 회로.
  34. 제33항에 있어서, 상기 나노튜브 패브릭 물품의 고 저항 상태는 상기 저항성 소자의 저항보다 실질적으로 더 높고, 상기 나노튜브 패브릭 물품의 저 저항 상태는 상기 저항성 소자의 저항보다 실질적으로 더 낮은 것인, 전압 선택 회로.
  35. 제33항에 있어서, 상기 제1 출력 전압 레벨은 상기 저항 소자 및 상기 나노튜브 패브릭 물품의 고 저항 상태의 상대적 저항에 의해 부분적으로 결정되고, 상기 제2 출력 전압 레벨은 상기 저항 소자와 상기 나노튜브 패브릭 물품의 저 저항 상태의 상태적 저항에 의해 부분적으로 결정되는 것인, 전압 선택 회로.
  36. 비휘발성 나노튜브 다이오드에 있어서,
    기판;
    상기 기판 위에 배치되고, 애노드와 캐소드를 가지며, 상기 애노드와 캐소드 사이에 전기적으로 도전성의 경로를 형성할 수 있는 반도체 소자;
    상기 반도체 소자 위에 배치되고, 도전성 컨택과, 복수의 저항 상태가 가능한 나노튜브 패브릭 소자를 포함하는 나노튜브 스위칭 소자; 및
    상기 도전성 컨택으로부터 이격된 관계로 배치된 도전성 단자를 포함하고,
    상기 나노튜브 패브릭 소자가 개재되어 상기 도전성 컨택과 전기적으로 통하고, 상기 도전성 컨택은 상기 캐소드와 전기적으로 통하며,
    상기 애노드 및 상기 도전성 단자에 인가된 전기적 자극에 응답하여, 상기 비휘발성 나노튜브 다이오드는 상기 애노드와 상기 도전성 단자 사이에서 전기적으로 도전성의 경로를 형성할 수 있는 것인, 비휘발성 나노튜브 다이오드.
  37. 제36항에 있어서, 상기 애노드는 도전성 물질을 포함하고, 상기 캐소드는 반도체 물질을 포함하는 것인, 비휘발성 나노튜브 다이오드.
  38. 제37항에 있어서, 상기 애노드 물질은, Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2 중 적어도 하나를 포함하는 것인, 비휘발성 나노튜브 다이오드.
  39. 제37항에 있어서, 상기 반도체 소자는 쇼트키 장벽 다이오드를 포함하는 것인, 비휘발성 나노튜브 다이오드.
  40. 제36항에 있어서, 상기 기판과 상기 애노드 사이에 개재된 제2 도전성 단자 를 더 포함하고, 상기 제2 도전성 단자는 상기 애노드와 전기적으로 통하며, 상기 제2 도전성 단자 및 상기 도전성 단자에서의 전기적 자극에 응답하여, 상기 비휘발성 나노튜브 다이오드는 상기 제2 도전성 단자와 상기 도전성 단자 사이에 전기적으로 도전성의 경로를 형성할 수 있는 것인, 비휘발성 나노튜브 다이오드.
  41. 제40항에 있어서, 상기 애노드는 제1 타입의 반도체 물질을 포함하고, 상기 캐소드 영역은 제2 타입의 반도체 물질을 포함하는 것인, 비휘발성 나노튜브 다이오드.
  42. 제40항에 있어서, 상기 제1 타입의 반도체 물질은 정도핑(positively doping)되고, 상기 제2 타입의 반도체 물질은 부도핑(negatively doping)되며, 상기 반도체 소자는 PN 접합을 형성하는 것인, 비휘발성 나노튜브 다이오드.
  43. 제36항에 있어서, 상기 나노튜브 패브릭 소자는 실질적으로 수직으로 배치되는 것인, 비휘발성 나노튜브 다이오드.
  44. 제36항에 있어서, 상기 나노튜브 패브릭 소자는 실질적으로 수평으로 배치되는 것인, 비휘발성 나노튜브 다이오드.
  45. 제36항에 있어서, 상기 나노튜브 패브릭 소자는 비직조 다층 패브릭을 포함 하는 것인, 비휘발성 나노튜브 다이오드.
  46. 제45항에 있어서, 상기 나노튜브 패브릭 소자는 약 20 nm 와 약 200 nm 사이의 두께를 갖는 것인, 비휘발성 나노튜브 다이오드.
  47. 제45항에 있어서, 상기 도전성 컨택은 상기 나노튜브 패브릭 소자의 하측 표면와 실질적으로 동평면으로 배치되고, 상기 도전성 단자는 상기 나노튜브 패브릭 소자의 상측 표면과 실질적으로 동평면으로 배치되는 것인, 비휘발성 나노튜브 다이오드.
  48. 제36항에 있어서, 상기 반도체 소자는 전계 효과 트랜지스터인 것인, 비휘발성 나노튜브 다이오드.
  49. 비휘발성 나노튜브 다이오드에 있어서,
    기판;
    상기 기판 위에 배치된 도전성 단자;
    상기 도전성 단자 위에 배치되고, 캐소드와 애노드를 가지며, 상기 캐소드와 상기 애노드 사이에 전기적으로 도전성의 경로를 형성할 수 있는 반도체 소자; 및
    상기 반도체 소자 위에 배치되고, 도전성 컨택과, 복수의 저항 상태가 가능한 나노튜브 패브릭 소자를 포함하는 나노튜브 스위칭 소자를 포함하며,
    상기 나노튜브 패브릭 소자는 상기 애노드와 상기 도전성 컨택 사이에 개재되어 이들과 전기적으로 통하며, 상기 캐소드는 상기 도전성 단자와 전기적으로 통하고,
    상기 애노드와 상기 도전성 단자에 인가된 전기적 자극에 응답하여, 상기 비휘발성 나노튜브 다이오드는 상기 도전성 단자와 상기 도전성 컨택 사이에 전기적으로 도전성의 경로를 형성할 수 있는 것인, 비휘발성 나노튜브 다이오드.
  50. 제49항에 있어서, 상기 애노드는 도전성 물질을 포함하고, 상기 캐소드는 반도체 물질을 포함하는 것인, 비휘발성 나노튜브 다이오드.
  51. 제50항에 있어서, 상기 애노드 물질은, Al, Ag, Au, Ca, Co, Cr, Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W, Zn, CoSi2, MoSi2, Pd2Si, PtSi, RbSi2, TiSi2, WSi2, 및 ZrSi2 중 적어도 하나를 포함하는 것인, 비휘발성 나노튜브 다이오드.
  52. 제50항에 있어서, 상기 반도체 소자는 쇼트키 장벽 다이오를 포함하는 것인, 비휘발성 나노튜브 다이오드.
  53. 제49항에 있어서, 상기 애노드와 비직조 나노튜브 패브릭의 패터닝된 영역 사이에 개재되어 이들 사이에 전기적으로 도전성의 경로를 제공하는 제2 도전성 단자를 더 포함하는, 비휘발성 나노튜브 다이오드.
  54. 제53항에 있어서, 상기 애노드는 제1 타입의 반도체 물질을 포함하고, 상기 캐소드 영역은 제2 타입의 반도체 물질을 포함하는 것인, 비휘발성 나노튜브 다이오드.
  55. 제53항에 있어서, 상기 제1 타입의 반도체 물질은 정도핑되고, 상기 제2 타입의 반도체 물질은 부도핑되며, 상기 반도체 소자는 PN 접합을 형성하는 것인, 비휘발성 나노튜브 다이오드.
  56. 제49항에 있어서, 상기 나노튜브 패브릭 소자는 실질적으로 수직으로 배치되는 것인, 비휘발성 나노튜브 다이오드.
  57. 제49항에 있어서, 상기 나노튜브 패브릭 소자는 실질적으로 수평으로 배치되는 것인, 비휘발성 나노튜브 다이오드.
  58. 제49항에 있어서, 상기 나노튜브 패브릭 소자는 약 0.5 nm와 약 20 nm 사이의 두께를 갖는 비직조 나노튜브층을 포함하는 것인, 비휘발성 나노튜브 다이오드.
  59. 제49항에 있어서, 상기 나노튜브 패브릭 소자는 비직조 다층 패브릭을 포함하는 것인, 비휘발성 나노튜브 다이오드.
  60. 제59항에 있어서, 상기 도전성 컨택은 상기 나노튜브 패브릭 소자의 하측 표면와 실질적으로 동평면으로 배치되고, 상기 도전성 단자는 상기 나노튜브 패브릭 소자의 상측 표면과 실질적으로 동평면으로 배치되는 것인, 비휘발성 나노튜브 다이오드.
  61. 제49항에 있어서, 상기 반도체 소자는 전계 효과 트랜지스터를 포함하는 것인, 비휘발성 나노튜브 다이오드.
  62. 메모리 어레이에 있어서,
    복수의 워드라인;
    복수의 비트라인;
    각각의 메모리 셀이 워드라인과 비트라인 상의 전기적 자극에 응답하는 복수의 메모리 셀로서, 각각의 메모리 셀은,
    제1 및 제2 단자, 반도체 다이오드 소자, 및 나노튜브 패브릭 물품을 포함하는 2단자 비휘발성 나노튜브 스위칭 장치로서, 상기 반도체 다이오드 및 상기 나노튜브 물품은 상기 제1 및 상기 제2 단자 사이에 배치되어 이들과 전기적으로 통하고, 상기 나노튜브 패브릭 물품은 복수의 저항 상태가 가능하며, 상기 제1 단자는 하나의 워드라인에 결합되고, 상기 제2 단자는 하나의 비트라인에 결합되며, 상기 제1 및 상기 제2 단자에 인가되는 전기적 자극은 상기 나노튜브 패브릭 물품의 저항 상태를 변경할 수 있는 것인, 상기 나노튜브 스위칭 장치를 포함하는 것인, 상기 복수의 메모리 셀; 및
    상기 복수의 비트라인들 중 각각의 비트라인과 상기 복수의 워드라인들 중 각각의 워드라인에 연동된 메모리 연산 회로
    를 포함하고,
    상기 연산 회로는, 셀들 각각을, 해당 셀에 결합된 비트라인과 워드라인 중 적어도 하나를 활성화함으로써 선택하여 그 대응하는 제1 및 제2 단자 각각에 선택된 전기적 자극을 인가할 수 있고,
    추가로, 상기 연산 회로는, 선택된 메모리 셀의 나노튜브 패브릭 물품의 저항 상태를 검출하여 그 저항 상태에 응답하여 대응하는 제1 및 제2 단자 각각에 인가되는 전기적 자극을 조절하여, 상기 나노튜브 패브릭 물품에 선택된 저항 상태를 제어가능하게 유도할 수 있고,
    각각의 메모리 셀의 나노튜브 패브릭 물품의 상기 선택된 저항 상태는 상기 메모리 셀의 정보 상태에 대응하는 것인, 메모리 어레이.
  63. 제62항에 있어서, 각각의 메모리 셀은 대응하는 제1 및 제2 단자 각각에 인가되는 전기적 자극에 응답하여 대응하는 정보 상태를 비휘발성으로 저장하는 것인, 메모리 어레이.
  64. 제62항에 있어서, 상기 반도체 다이오드 소자는 캐소드와 애노드를 포함하고, 상기 애노드는 상기 제2 단자와 전기적으로 통하며, 상기 캐소드는 상기 나노튜브 스위칭 소자와 전기적으로 통하는 것인, 메모리 어레이.
  65. 제64항에 있어서, 상기 캐소드는 제1 반도체 물질을 포함하고, 상기 애노드는 제2 반도체 물질을 포함하는 것인, 메모리 어레이.
  66. 제62항에 있어서, 상기 반도체 다이오드 소자는 캐소드 및 애노드를 포함하고, 상기 캐소드는 상기 제1 단자와 전기적으로 통하고, 상기 애노드는 상기 나노튜브 스위칭 소자와 전기적으로 통하는 것인, 메모리 어레이.
  67. 제66항에 있어서, 상기 캐소드는 제1 반도체 물질을 포함하고, 상기 애노드는 제2 반도체 물질을 포함하는 것인, 메모리 어레이.
  68. 제66항에 있어서, 상기 캐소드는 반도체 물질을 포함하고, 상기 애노드는 도전성 물질을 포함하며, 상기 나노튜브 패브릭 물품에 대한 도전성 컨택을 형성하는 것인, 메모리 어레이.
  69. 제62항에 있어서, 상기 반도체 다이오드 소자와 상기 나노튜브 패브릭 물품 사이에 개재된 도전성 컨택을 더 포함하는, 메모리 어레이.
  70. 제69항에 있어서, 상기 나노튜브 패브릭 물품은, 상기 제1 도전성 컨택과, 상기 제1 및 상기 제2 도전성 단자 중 하나와의 사이에 적어도 하나의 전기적으로 도전성의 경로를 제공할 수 있는 미정렬 나노튜브의 네트워크를 포함하는 것인, 메모리 어레이.
  71. 제69항에 있어서, 상기 나노튜브 패브릭 물품은 다층 나노튜브 패브릭을 포함하는 것인, 메모리 어레이.
  72. 제71항에 있어서, 상기 다층 나노튜브 물품은, 상기 도전성 컨택과, 상기 제1 및 상기 제2 도전성 단자 중 하나와의 사이의 이격을 정의하는 두께를 갖는 것인, 메모리 어레이.
  73. 제62항에 있어서, 상기 복수의 메모리 셀은 복수쌍의 스택화된 메모리 셀을 포함하고,
    스택화된 메모리 셀들의 각각의 쌍 내의 제1 메모리 셀은 제1 비트라인 위에 배치되어 그 비트라인과 전기적으로 통하며, 워드라인은 상기 제1 메모리 셀 위에 배치되어 그 메모리 셀과 전기적으로 통하며,
    스택화된 메모리 셀들의 각각의 쌍 내의 제2 메모리 셀은 워드라인 위에 배 치되어 그 워드라인과 전기적으로 통하며, 제2 비트라인은 상기 제2 메모리 셀 위에 배치되어 그 메모리 셀과 전기적으로 통하는 것인, 메모리 어레이.
  74. 제73항에 있어서, 상기 제1 메모리 셀 내의 나노튜브 물품의 저항 상태는, 상기 제2 메모리 셀 내의 나노튜브 물품의 저항 상태에 의해 실질적으로 영향받지 않으며, 상기 제2 메모리 셀 내의 나노튜브 물품의 저항 상태는 상기 제1 메모리 셀 내의 나노튜브 물품의 저항 상태에 의해 실질적으로 영향받지 않는 것인, 메모리 어레이.
  75. 제73항에 있어서, 상기 제1 메모리 셀 내의 나노튜브 물품의 저항 상태는, 상기 제2 메모리 셀을 선택하는 상기 연산 회로에 의해 실질적으로 영향받지 않으며, 상기 제2 메모리 셀 내의 나노튜브 물품의 저항 상태는, 상기 제1 메모리 셀을 선택하는 상기 연산 회로에 의한 저항 상태에 의해 실질적으로 영향받지 않는 것인, 메모리 어레이.
  76. 제73항에 있어서, 상기 제1 메모리 셀 내의 나노튜브 물품의 저항 상태는, 상기 제2 메모리 셀의 나노튜브 패브릭 물품의 저항 상태를 검출하는 상기 연산 회로에 의해 실질적으로 영향받지 않으며, 상기 제2 메모리 셀 내의 나노튜브 물품의 저항 상태는, 상기 제1 메모리 셀의 나노튜브 패브릭 물품의 저항 상태를 검출하는 상기 연산 회로에 의한 저항 상태에 의해 실질적으로 영향받지 않는 것인, 메모리 어레이.
  77. 제73항에 있어서, 상기 제1 메모리 셀 내의 나노튜브 물품의 저항 상태는, 제2 메모리 셀의 대응하는 제1 및 제2 단자들 각각에 인가되는 전기적 자극을 조절하는 상기 연산 회로에 의해 실질적으로 영향받지 않으며, 상기 제2 메모리 셀 내의 나노튜브 물품의 저항 상태는, 제1 메모리 셀의 대응하는 제1 및 제2 단자들 각각에 인가되는 전기적 자극을 조절하는 상기 연산 회로에 의한 저항 상태에 의해 실질적으로 영향받지 않는 것인, 메모리 어레이.
  78. 제62항에 있어서, 절연 영역 및 복수의 도전성 상호접속부를 더 포함하는 메모리 어레이로서, 상기 절연 영역은 상기 메모리 연산 회로 위에 배치되고, 상기 복수의 메모리 셀은 상기 절연 영역 위에 배치되며, 상기 복수의 도전성 상호접속부는 상기 메모리 연산 회로를 상기 복수의 비트라인 및 상기 복수의 워드라인과 연동시키는 것인, 메모리 어레이.
  79. 제62항에 있어서, 상기 전기적 자극을 조절하는 것은, 상기 대응하는 제1 및 제2 단자들 각각에 인가되는 전압을 점증적으로 변경하는 것을 포함하는 것인, 메모리 어레이.
  80. 제79항에 있어서, 상기 전압을 점증적으로 변경하는 것은 전압 펄스를 인가 하는 것을 포함하는 것인, 메모리 어레이.
  81. 제80항에 있어서, 각각의 후속 전압 펄스의 진폭은 약 200mV만큼씩 점증적으로 증가되는 것인, 메모리 어레이.
  82. 제62항에 있어서, 상기 전기적 자극을 조절하는 것인, 상기 대응하는 제1 및 제2 단자들 중 적어도 하나에 공급되는 전류를 변경하는 것을 포함하는 것인, 메모리 어레이.
  83. 제62항에 있어서, 상기 나노튜브 패브릭 물품의 선택된 저항 상태를 실질적으로 보전하기 위해 상기 선택된 저항 상태를 상기 나노튜브 패브릭 물품에 제어가능하게 유도한 후에 상기 대응하는 비트라인 및 워드라인으로부터 전기적 자극을 실질적으로 제거하는 것을 더 포함하는, 메모리 어레이.
  84. 제62항에 있어서, 상기 나노튜브 패브릭 물품의 저항 상태를 검출하는 것은, 대응하는 비트라인 상의 전기적 자극의 시간에 따른 변동을 검출하는 것을 더 포함하는 것인, 메모리 어레이.
  85. 제62항에 있어서, 상기 나노튜브 패브릭 물품의 저항 상태를 검출하는 것은, 대응하는 비트라인을 통한 전류의 흐름을 검출하는 것을 더 포함하는 것인, 메모리 어레이.
  86. 제62항에 있어서, 각각의 2단자 비휘발성 나노튜브 스위칭 장치에서, 전류는 상기 제2 단자로부터 상기 제1 단자로 흐를 수 있으며, 상기 제1 단자로부터 상기 제2 단자로의 흐름은 실질적으로 방지되는 것인, 메모리 어레이.
  87. 제86항에 있어서, 상기 대응하는 제1 및 제2 단자들 각각에 전기적 자극을 인가함으로써 임계치 전압에 도달할 때, 제2 단자로부터 제1 단자로 전류가 흐를 수 있는 것인, 메모리 어레이.
  88. 제86항에 있어서, 각각의 메모리 셀의 나노튜브 패브릭 물품의 선택된 저항 상태는, 상기 메모리 셀의 제1 정보 상태에 대응하는 비교적 고 저항 상태와, 상기 메모리 셀의 제2 정보 상태에 대응하는 비교적 저 저항 상태 중 하나를 포함하는 것인, 메모리 어레이.
  89. 제88항에 있어서, 각각의 메모리 셀의 제3 정보 상태는, 제2 단자로부터 제1 단자로 전류가 흐를 수 있는 상태에 대응하고, 각각의 메모리 셀의 제4 정보 상태는, 제1 단자로부터 제2 단자로 전류가 실질적으로 흐를 수 없는 상태에 대응하는 것인, 메모리 어레이.
  90. 제62항에 있어서, 2단자 비휘발성 나노튜브 스위칭 장치는, 상기 제1 및 상기 제2 단자 사이의 전압 극성과는 독립적으로 동작가능한 것인, 메모리 어레이.
  91. 제62항에 있어서, 2단자 비휘발성 나노튜브 스위칭 장치는, 상기 제1 및 상기 제2 단자 사이의 전류 흐름의 방향과는 독립적으로 동작가능한 것인, 메모리 어레이.
  92. 제62항에 있어서, 상기 복수의 메모리 셀은 복수쌍의 스택화된 메모리 셀을 포함하고,
    각 쌍의 스택화된 메모리 셀들 내의 제1 메모리 셀은 제1 비트라인 위에 배치되어 이 비트라인과 전기적으로 통하고, 워드라인은 상기 제1 메모리 셀 위에 배치되어 이 메모리 셀과 전기적으로 통하며,
    각 쌍의 스택화된 메모리 셀 내의 제2 메모리 셀은 제2 워드라인 위에 배치되어 이 워드라인과 전기적으로 통하고, 제2 워드라인은 상기 절연체 물질 위에 배치되며, 제2 비트라인은 제2 메모리 셀 위에 배치되어 이 메모리 셀과 전기적으로 통하는 것인, 메모리 어레이.
  93. 제62항에 있어서, 상기 복수의 메모리 셀은 복수 쌍의 스택화된 메모리 셀을 포함하고,
    각 쌍의 스택화된 메모리 셀들 내의 제1 메모리 셀은 제1 비트라인 위에 배 치되어 이 비트라인과 전기적으로 통하고, 워드라인은 제1 메모리 셀 위에 배치되어 이 메모리 셀과 전기적으로 통하며,
    절연체 물질은 상기 제1 메모리 셀 위에 배치되고,
    각 쌍의 스택화된 메모리 셀들 내의 제2 메모리 셀은 제2 비트라인 위에 배치되어 이 비트라인과 전기적으로 통하고, 상기 제2 비트라인은 절연체 물질 위에 배치되고, 제2 워드라인은 상기 제2 메모리 셀 위에 배치되어 이 메모리 셀과 전기적으로 통하는 것인, 메모리 어레이.
  94. 나노튜브 스위치를 형성하는 방법으로서,
    제1 도전성 단자를 갖는 기판을 제공하는 단계;
    상기 제1 도전성 단자 위에 다층 나노튜브 패브릭을 피착하는 단계; 및
    상기 다층 나노튜브 패브릭 위에 제2 도전성 단자를 피착하는 단계로서, 상기 나노튜브 패브릭은 상기 제1 도전성 단자와 상기 제2 도전성 단자 사이의 직접적, 물리적, 전기적 컨택을 방지하도록 선택된 두께, 밀도, 및 조합을 갖는 것인, 상기 제2 도전성 단자를 피착하는 단계
    를 포함하는, 나노튜브 스위치 형성 방법.
  95. 제94항에 있어서, 각각이 실질적으로 동일한 측방향 크기를 갖도록 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭을 리소그래픽 패터닝하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  96. 제95항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭 각각은, 실질적으로 원형의 측방향 형상을 갖는 것인, 나노튜브 스위치 형성 방법.
  97. 제95항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭 각각은, 실질적으로 직사각형의 측방향 형상을 갖는 것인, 나노튜브 스위치 형성 방법.
  98. 제95항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭 각각은, 약 200 nm × 200 nm와 약 22 nm × 22 nm 사이의 측방향 크기를 갖는 것인, 나노튜브 스위치 형성 방법.
  99. 제95항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭 각각은, 약 22 nm 와 약 10 nm 사이의 측방향 크기를 갖는 것인, 나노튜브 스위치 형성 방법.
  100. 제95항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭 각각은, 10 nm보다 작은 측방향 크기를 갖는 것인, 나노튜브 스위치 형성 방법.
  101. 제94항에 있어서, 상기 다층 나노튜브 패브릭은 약 10 nm 와 약 200 nm 사이의 두께를 갖는 것인, 나노튜브 스위치 형성 방법.
  102. 제94항에 있어서, 상기 다층 나노튜브 패브릭은 약 10 nm 와 약 50 nm 사이의 두께를 갖는 것인, 나노튜브 스위치 형성 방법.
  103. 제94항에 있어서, 상기 기판은 상기 제1 도전성 단자 아래에 다이오드를 포함하고, 상기 다이오드는 제어 회로에 의해 어드레싱가능한 것인, 나노튜브 스위치 형성 방법.
  104. 제103항에 있어서, 각각이 실질적으로 동일한 측방향 크기를 갖도록 상기 제1 및 상기 제2 도전성 단자, 다층 나노튜브 패브릭, 및 다이오드를 리소그래픽 패터닝하는 단계를 더 포함하는 나노튜브 스위치 형성 방법.
  105. 제103항에 있어서, 상기 제2 도전성 단자 위에 제2 다이오드를 제공하는 단계, 상기 제2 다이오드 위에 제3 도전성 단자를 피착하는 단계, 상기 제3 도전성 단자 위에 제2 다층 나노튜브 패브릭을 피착하는 단계, 및 상기 제2 다층 나노튜브 패브릭 위에 제4 도전성 단자를 피착하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  106. 제105항에 있어서, 각각이 실질적으로 동일한 측방향 크기를 갖도록 상기 다층 나노튜브 패브릭, 상기 다이오드, 및 상기 도전성 단자를 리소그래픽 패터닝하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  107. 제103항에 있어서, 상기 다이오드는 N+ 폴리실리콘층, N 폴리실리콘층, 및 도전체층을 포함하는 것인, 나노튜브 스위치 형성 방법.
  108. 제103항에 있어서, 상기 다이오드는 N+ 폴리실리콘층, N 폴리실리콘층, 및 P 폴리실리콘층을 포함하는 것인, 나노튜브 스위치 형성 방법.
  109. 제94항에 있어서, 상기 제2 도전성 단자 위에 다이오를 제공하는 단계를 더 포함하고, 상기 다이오드는 제어 회로에 의해 어드레싱가능한 것인, 나노튜브 스위치 형성 방법.
  110. 제109항에 있어서, 700℃를 넘는 온도에서 상기 다이오드를 어닐링하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  111. 제109항에 있어서, 각각이 실질적으로 동일한 측방향 크기를 갖도록 상기 제1 및 상기 제2 도전성 단자, 상기 다층 나노튜브 패브릭, 및 상기 다이오드를 리소 그래픽 패터닝하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  112. 제94항에 있어서, 상기 기판은 반도체 전계 효과 트랜지스터를 포함하고, 상기 반도체 전계 효과 트랜지스터의 적어도 일부는 상기 제1 도전성 단자 아래에 있으며, 상기 반도체 전계 효과 트랜지스터는 제어 회로에 의해 어드레싱가능한 것인, 나노튜브 스위치 형성 방법.
  113. 제94항에 있어서, 상기 다층 나노튜브 패브릭을 피착하는 단계는, 용매 속에 확산된 나노튜브들을 상기 제1 도전성 단자 상에 흩뿌리는(spraying) 단계를 포함하는 것인, 나노튜브 스위치 형성 방법.
  114. 제94항에 있어서, 상기 다층 나노튜브 패브릭을 피착하는 단계는, 용매 속에 확산된 나노튜브들을 상기 제1 도전성 단자 상에 스핀 코팅(spin coating)하는 단계를 포함하는 것인, 나노튜브 스위치 형성 방법.
  115. 제94항에 있어서, 상기 다층 나노튜브 패브릭을 피착하는 단계는, 용매 속에 확산된 나노튜브들과 매트릭스 물질의 혼합물을 상기 제1 도전성 단자 상에 피착하는 단계를 포함하는 것인, 나노튜브 스위치 형성 방법.
  116. 제115항에 있어서, 상기 제2 도전성 단자를 피착한 후에 상기 매트릭스 물질 을 제거하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  117. 제115항에 있어서, 상기 매트릭스 물질은 폴리프로필렌 카보네이트를 포함하는 것인, 나노튜브 스위치 형성 방법.
  118. 제94항에 있어서, 상기 제1 및 상기 제2 도전성 단자들 각각은, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 도전성 물질을 포함하는 것인, 나노튜브 스위치 형성 방법.
  119. 제94항에 있어서, 다공성 유전체 물질을 상기 다층 나노튜브 패브릭 상에 피착하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  120. 제119항에 있어서, 상기 다공성 유전체 물질은 스핀온 글래스 및 스핀온 로우-k 유전체중 하나를 포함하는 것인, 나노튜브 스위치 형성 방법.
  121. 제94항에 있어서, 비다공성 유전체 물질을 상기 다층 나노튜브 패브릭 상에 피착하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  122. 제121항에 있어서, 상기 비다공성 유전체 물질은 하이-k 유전체를 포함하는 것인, 나노튜브 스위치 형성 방법.
  123. 제121항에 있어서, 상기 비다공성 유전체 물질은 하프늄 산화물을 포함하는 것인, 나노튜브 스위치 형성 방법.
  124. 제94항에 있어서, 상기 제2 도전성 단자와 전기적으로 통하는 워드라인을 제공하는 단계를 더 포함하는, 나노튜브 스위치 형성 방법.
  125. 나노튜브 다이오드를 형성하는 방법으로서,
    제1 도전성 단자를 갖는 기판을 제공하는 단계;
    상기 제1 도전성 단자 위에 다층 나노튜브 패브릭을 피착하는 단계;
    상기 다층 나노튜브 패브릭 위에 제2 도전성 단자를 피착하는 단계로서, 상기 나노튜브 패브릭은 상기 제1 및 상기 제2 도전성 단자 사이의 직접적, 물리적, 및 전기적 컨택을 방지하도록 선택된 두께, 밀도, 및 조합을 갖는 것인, 상기 제2 도전성 단자를 피착하는 단계;
    상기 제1 및 상기 제2 도전성 단자중 하나와 전기적으로 접촉하는 다이오드를 제공하는 단계
    를 포함하는 나노튜브 다이오드 형성 방법.
  126. 제125항에 있어서, 상기 다층 나노튜브 패브릭을 피착한 후에 상기 다이오드를 제공하는 단계를 더 포함하는, 나노튜브 다이오드 형성 방법.
  127. 제126항에 있어서, 700℃를 넘는 온도에서 상기 다이오드를 어닐링하는 단계를 더 포함하는, 나노튜브 다이오드 형성 방법.
  128. 제125항에 있어서, 상기 제2 도전성 단자 위에서 상기 제2 도전성 단자와 전기적으로 접촉하는 다이오드를 배치하는 단계를 더 포함하는, 나노튜브 다이오드 형성 방법.
  129. 제125항에 있어서, 상기 제1 도전성 단자 아래에서 상기 제1 도전성 단자와 전기적으로 접촉하는 다이오드를 배치하는 단계를 더 포함하는, 나노튜브 다이오드 형성 방법.
  130. 제125항에 있어서, 상기 제1 및 상기 제2 도전성 단자, 상기 다층 나노튜브 패브릭, 및 상기 다이오드를 리소그래픽 패터닝하는 단계를 더 포함하는, 나노튜브 다이오드 형성 방법.
  131. 제130항에 있어서, 상기 제1 및 상기 제2 도전성 물질, 상기 다층 나노튜브 패브릭, 및 상기 다이오드 각각은 실질적으로 원형의 측방향 형상을 갖는 것인, 나 노튜브 다이오드 형성 방법.
  132. 제130항에 있어서, 상기 제1 및 상기 제2 도전성 물질, 상기 다층 나노튜브 패브릭, 및 상기 다이오드 각각은 실질적으로 직사각형의 측방향 형상을 갖는 것인, 나노튜브 다이오드 형성 방법.
  133. 제130항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 다층 나노튜브 패브릭 각각은, 약 200 nm × 200 nm 와 약 22 nm ×22 nm 사이의 측방향 크기를 갖는 것인, 나노튜브 다이오드 형성 방법.
  134. 비휘발성 나노튜브 스위치에 있어서,
    제1 도전성 단자;
    다층 나노튜브 패브릭을 포함하는 나노튜브 블럭으로서, 상기 나노튜브 블럭의 적어도 일부는 상기 제1 도전성 단자의 적어도 일부 위에서 상기 제1 도전성 단자의 적어도 일부와 접촉하여 배치되는 것인, 상기 다층 나노튜브 패브릭;
    제2 도전성 단자로서, 상기 제2 도전성 단자의 적어도 일부는 상기 나노튜브 블럭의 적어도 일부 위에서 상기 나노튜브 블럭의 적어도 일부와 접촉하여 위치하고, 상기 나노튜브 블럭은 상기 제1 및 상기 제2 도전성 단자 사이의 직접적, 물리적, 전기적 접촉을 방지하도록 구성되고 배열되는 것인, 상기 제2 도전성 단자; 및
    상기 제1 및 상기 제2 도전성 단자와 전기적으로 통하며 이들 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고,
    상기 나노튜브 블럭은 상기 제어 회로에 의해 상기 제1 및 상기 제2 도전성 단자에 인가되는 대응하는 복수의 전기적 자극에 응답하여 복수의 전자적 상태들 사이에서 스위칭할 수 있고,
    상기 복수의 전자적 상태들 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 블럭은 상이한 저항의 전기적 경로를 상기 제1 및 상기 제2 도전성 단자 사이에 대응하는 제공하는 것인, 비휘발성 나노튜브 스위치.
  135. 제134항에 있어서, 실질적으로 전체의 제1 도전성 단자 위에 실질적으로 전체의 나노튜브 블럭이 위치하고, 실질적으로 전체의 나노튜브 블럭 위에 실질적으로 전체의 제2 도전성 단자가 위치하는 것인, 비휘발성 나노튜브 스위치.
  136. 제135항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 나노튜브 블럭 각각은 실질적으로 원형의 측방향 형상을 갖는 것인, 비휘발성 나노튜브 스위치.
  137. 제135항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 나노튜브 블럭 각각은 실질적으로 직사각형의 측방향 형상을 갖는 것인, 비휘발성 나노튜브 스위치.
  138. 제135항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 나노튜브 블럭 각각은 약 200 nm 와 약 22 nm 사이의 측방향 크기를 갖는 것인, 비휘발성 나노튜브 스위치.
  139. 제135항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 나노튜브 블럭 각각은 약 22 nm 와 약 10 nm 사이의 측방향 크기를 갖는 것인, 비휘발성 나노튜브 스위치.
  140. 제135항에 있어서, 상기 제1 및 상기 제2 도전성 단자와 상기 나노튜브 블럭 각각은 약 10 nm 보다 작은 측방향 크기를 갖는 것인, 비휘발성 나노튜브 스위치.
  141. 제134항에 있어서, 상기 나노튜브 블럭은 약 10 nm 와 약 200 nm 사이의 두께를 갖는 것인, 비휘발성 나노튜브 스위치.
  142. 제134항에 있어서, 상기 나노튜브 블럭은 약 10 nm 와 약 50 nm 사이의 두께를 갖는 것인, 비휘발성 나노튜브 스위치.
  143. 제134항에 있어서, 상기 제어 회로는 상기 제1 도전성 단자와 직접 물리적으로 접촉하는 다이오드를 포함하는 것인, 비휘발성 나노튜브 스위치.
  144. 제143항에 있어서, 상기 제1 도전성 단자는 상기 다이오드 위에 위치하는 것 인, 비휘발성 나노튜브 스위치.
  145. 제143항에 있어서, 상기 다이오드는 상기 제2 도전성 단자 위에 위치하는 것인, 비휘발성 나노튜브 스위치.
  146. 제143항에 있어서, 상기 다이오드, 상기 나노튜브 블럭, 및 상기 제1 및 상기 제2 도전성 단자는 실질적으로 동일한 측방향 크기를 갖는 것인, 비휘발성 나노튜브 스위치.
  147. 제143항에 있어서, 상기 다이오드는 N+ 폴리실리콘층, N 폴리실리콘층, 및 도전체층을 포함하는 것인, 비휘발성 나노튜브 스위치.
  148. 제143항에 있어서, 상기 다이오드는 N+ 폴리실리콘층, N 폴리실리콘층, 및 P 폴리실리콘을 포함하는 것인, 비휘발성 나노튜브 스위치.
  149. 제134항에 있어서, 상기 제어 회로는 상기 제1 도전성 단자와 접촉하는 반도체 전계 효과 트랜지스터를 포함하는 것인, 비휘발성 나노튜브 스위치.
  150. 제134항에 있어서, 상기 제1 및 상기 제2 도전성 단자들 각각은, Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 도전성 물질을 포함하는 것인, 비휘발성 나노튜브 스위치.
  151. 제134항에 있어서, 상기 나노튜브 블럭은 다공성 유전체 물질을 더 포함하는 것인, 비휘발성 나노튜브 스위치.
  152. 제151항에 있어서, 상기 다공성 유전체 물질은 스핀온 글래스 및 스핀온 로우-k 물질 중 하나를 포함하는 것인, 비휘발성 나노튜브 스위치.
  153. 제134항에 있어서, 상기 나노튜브 블럭은 비다공성 유전체 물질을 더 포함하는 것인, 비휘발성 나노튜브 스위치.
  154. 제153항에 있어서, 상기 비다공성 유전체 물질은 하프늄 산화물을 포함하는 것인, 비휘발성 나노튜브 스위치.
  155. 고밀도 메모리 어레이에 있어서,
    복수의 워드라인 및 복수의 비트라인;
    복수의 메모리 셀로서, 각각의 메모리 셀이, 제1 도전성 단자와, 다층 나노튜브 패브릭을 포함하는 상기 제1 도전성 단자 위의 나노튜브 블럭과; 상기 복수의 워드라인 중 한 워드라인과 전기적으로 통하는 상기 나노튜브 블럭 위의 제2 도전성 단자와; 상기 복수의 비트라인들 중 한 비트라인, 및 상기 제1 및 상기 제2 도전성 단자들 중 하나와 전기적으로 통하는 다이오드를 포함하는 것인, 상기 복수의 메모리 셀을 포함하고,
    상기 나노튜브 블럭은 상기 제1 및 상기 제2 도전성 단자 사이의 이격을 정의하는 두께를 가지며,
    각각의 메모리 셀의 논리 상태는 상기 메모리 셀에 접속된 워드라인 및 비트라인의 활성화에 의해서만 선택가능한 것인, 고밀도 메모리 어레이.
  156. 제155항에 있어서, 상기 다이오드는 상기 제1 도전성 단자 아래에 위치하는 것인, 고밀도 메모리 어레이.
  157. 제155항에 있어서, 상기 다이오드는 상기 제2 도전성 단자 위에 위치하는 것인, 고밀도 메모리 어레이.
  158. 제155항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 상기 나노튜브 블럭은 모두, 실질적으로 동일한 측방향 크기를 갖는 것인, 고밀도 메모리 어레이.
  159. 제155항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 상기 나노튜브 블럭 각각은, 실질적으로 원형의 측방향 형상을 갖는 것인, 고밀도 메모리 어레이.
  160. 제155항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 상기 나노튜브 블럭 각각은, 실질적으로 직사각형의 측방향 형상을 갖는 것인, 고밀도 메모리 어레이.
  161. 제155항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 상기 나노튜브 블럭은 각각은, 약 200nm와 약 22nm 사이의 측방향 크기를 갖는 것인, 고밀도 메모리 어레이
  162. 제161항에 있어서, 상기 메모리 셀은 약 200nm 내지 약 22nm만큼 서로 이격되어 있는 것인, 고밀도 메모리 어레이.
  163. 제155항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 상기 나노튜브 블럭 각각은, 약 22nm와 약 10nm 사이의 측방향 크기를 갖는 것인, 고밀도 메모리 어레이.
  164. 제163항에 있어서, 상기 어레이의 메모리 셀들은 약 220nm 내지 약 10nm만큼 서로 이격되어 있는 것인, 고밀도 메모리 어레이.
  165. 제155항에 있어서, 상기 어레이의 일부 메모리 셀들은 서로에 관해 측방향으로 이격되어 있고, 상기 어레이의 다른 메모리 셀들은 서로의 상부에 스택화되는 것인, 고밀도 메모리 어레이.
  166. 제165항에 있어서, 서로의 상부에 스택화된 상기 어레이의 일부 메모리 셀들은 비트라인을 공유하는 것인, 고밀도 메모리 어레이.
  167. 제166항에 있어서, 서로에 관해 상대적으로 측방향으로 이격되어 있는 상기 어레이의 일부 메모리 셀들은 워드라인을 공유하는 것인, 고밀도 메모리 어레이.
  168. 제155항에 있어서, 상기 복수의 워드라인들은 상기 복수의 비트라인들과 실질적으로 직교하는 것인, 고밀도 메모리 어레이.
  169. 제155항에 있어서, 상기 나노튜브 블럭의 두께는 약 10nm와 약 200 nm 사이인 것인, 고밀도 메모리 어레이.
  170. 제155항에 있어서, 상기 나노튜브 블럭의 두께는 약 10nm와 약 50nm 사이인 것인, 고밀도 메모리 어레이.
  171. 고밀도 메모리 어레이에 있어서,
    복수의 워드라인 및 복수의 비트라인;
    복수의 메모리 셀로서, 각각의 메모리 셀이, 제1 도전성 단자와, 다층 나노튜브 패브릭을 포함하는 상기 제1 도전성 단자 위의 나노튜브 블럭과; 상기 복수의 비트라인 중 한 비트라인과 전기적으로 통하는 상기 나노튜브 블럭 위의 제2 도전성 단자와; 상기 복수의 워드라인들 중 한 워드라인과 전기적으로 통하는 다이오드를 포함하는 것인, 상기 복수의 메모리 셀을 포함하고,
    상기 나노튜브 블럭은 상기 제1 및 상기 제2 도전성 단자 사이의 이격을 정의하는 두께를 가지며,
    각각의 메모리 셀의 논리 상태는 상기 메모리 셀에 접속된 워드라인 및 비트라인의 활성화에 의해서만 선택가능한 것인, 고밀도 메모리 어레이.
  172. 제171항에 있어서, 상기 다이오드는 상기 제1 도전성 단자 아래에 위치하는 것인, 고밀도 메모리 어레이.
  173. 제171항에 있어서, 상기 다이오드는 상기 제2 도전성 단자 위에 위치하는 것인, 고밀도 메모리 어레이.
  174. 제171항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 나노튜브 블럭은 모두, 실질적으로 동일한 측방향 크기를 갖는 것인, 고밀도 메모 리 어레이.
  175. 제171항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 나노튜브 블럭 각각은, 실질적으로 원형의 측방향 형상을 갖는 것인, 고밀도 메모리 어레이.
  176. 제171항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 나노튜브 블럭 각각은, 실질적으로 직사각형의 측방향 형상을 갖는 것인, 고밀도 메모리 어레이.
  177. 제171항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 나노튜브 블럭은 각각은, 약 200nm와 약 22nm 사이의 측방향 크기를 갖는 것인, 고밀도 메모리 어레이
  178. 제171항에 있어서, 상기 메모리 셀은 약 200nm 내지 약 22nm만큼 서로 이격되어 있는 것인, 고밀도 메모리 어레이.
  179. 제171항에 있어서, 상기 다이오드, 상기 제1 및 상기 제2 도전성 단자, 및 상기 나노튜브 블럭 각각은, 약 22nm와 약 10nm 사이의 측방향 크기를 갖는 것인, 고밀도 메모리 어레이.
  180. 제179항에 있어서, 상기 어레이의 메모리 셀들은 약 220nm 내지 약 10nm만큼 서로 이격되어 있는 것인, 고밀도 메모리 어레이.
  181. 제171항에 있어서, 상기 어레이의 일부 메모리 셀들은 서로에 관해 측방향으로 이격되어 있고, 상기 어레이의 다른 메모리 셀들은 서로의 상부에 스택화되는 것인, 고밀도 메모리 어레이.
  182. 제181항에 있어서, 서로의 상부에 스택화된 상기 어레이의 일부 메모리 셀들은 비트라인을 공유하는 것인, 고밀도 메모리 어레이.
  183. 제182항에 있어서, 서로에 관해 상대적으로 측방향으로 이격되어 있는 상기 어레이의 일부 메모리 셀들은 워드라인을 공유하는 것인, 고밀도 메모리 어레이.
  184. 제171항에 있어서, 상기 복수의 워드라인들은 상기 복수의 비트라인들과 실질적으로 직교하는 것인, 고밀도 메모리 어레이.
  185. 제171항에 있어서, 상기 나노튜브 블럭의 두께는 약 10nm와 약 200 nm 사이인 것인, 고밀도 메모리 어레이.
  186. 제171항에 있어서, 상기 나노튜브 블럭의 두께는 약 10nm와 약 50nm 사이인 것인, 고밀도 메모리 어레이.
  187. 고밀도 메모리 어레이에 있어서,
    복수의 워드라인 및 복수의 비트라인;
    복수의 메모리 셀쌍으로서, 각각의 메모리 셀쌍이,
    제1 도전성 단자와, 상기 제1 도전성 단자 위의 제1 나노튜브 소자와; 상기 나노튜브 소자 위의 제2 도전성 단자와; 상기 제1 및 상기 제2 도전성 단자들 중 하나와 전기적으로 통하고 상기 복수의 비트라인들 중 제1 비트라인과 전기적으로 통하는 제1 다이오드를 포함하는 제1 메모리 셀과,
    제3 도전성 단자와, 상기 제1 도전성 단자 위의 제2 나노튜브 소자와; 상기 나노튜브 소자 위의 제4 도전성 단자와; 상기 제3 및 제4 도전성 단자들 중 하나와 전기적으로 통하며 상기 복수의 비트라인들 중 제2 비트라인과 전기적으로 통하는 제2 다이오드를 포함하는 제2 메모리 셀
    을 포함하고,
    상기 제2 메모리 셀은 상기 제1 메모리 셀 위에 위치하고,
    상기 제1 및 상기 제2 메모리 셀은 상기 복수의 워드라인들 중 한 워드라인을 공유하며,
    상기 복수의 메모리 셀들 중 각각의 메모리 셀 쌍은, 상기 제1 및 상기 제2 비트라인들과 상기 공유된 워드라인에서의 전기적 자극에 응답하여 4개의 상이한 논리 상태에 대응하는 적어도 4개의 상이한 저항 상태들 사이에서 스위칭할 수 있는 것인, 고밀도 메모리 어레이.
  188. 고밀도 메모리 어레이에 있어서,
    복수의 워드라인 및 복수의 비트라인;
    복수의 메모리 셀쌍으로서, 각각의 메모리 셀쌍이,
    제1 도전성 단자와, 상기 제1 도전성 단자 위의 제1 나노튜브 소자와; 상기 나노튜브 소자 위의 제2 도전성 단자와; 상기 제1 및 상기 제2 도전성 단자들 중 하나와 전기적으로 통하고 상기 복수의 워드라인들 중 제1 워드라인과 전기적으로 통하는 제1 다이오드를 포함하는 제1 메모리 셀과,
    제3 도전성 단자와, 상기 제1 도전성 단자 위의 제2 나노튜브 소자와; 상기 나노튜브 소자 위의 제4 도전성 단자와; 상기 제3 및 제4 도전성 단자들 중 하나와 전기적으로 통하며 상기 복수의 워드라인들 중 제2 워드라인과 전기적으로 통하는 제2 다이오드를 포함하는 제2 메모리 셀
    을 포함하고,
    상기 제2 메모리 셀은 상기 제1 메모리 셀 위에 위치하고,
    상기 제1 및 상기 제2 메모리 셀은 상기 복수의 비트라인들 중 한 비트라인을 공유하며,
    상기 복수의 메모리 셀들 중 각각의 메모리 셀 쌍은, 상기 제1 및 상기 제2 워드라인들과 상기 공유된 비트라인에서의 전기적 자극에 응답하여 4개의 상이한 논리 상태에 대응하는 적어도 4개의 상이한 저항 상태들 사이에서 스위칭할 수 있는 것인, 고밀도 메모리 어레이.
  189. 나노튜브 다이오드에 있어서,
    반도체 물질로 형성된 캐소드; 및
    나노튜브들로 형성된 애노드를 포함하고,
    상기 캐소드와 상기 애노드는 고정되고 직접적이며 물리적으로 접촉하고,
    상기 캐소드와 상기 애노드는, 상기 캐소드와 상기 애노드에 인가되는 충분한 전기적 자극이 상기 캐소드와 상기 애노드 사이에 도전성 경로를 생성하도록 구성되고 배열되는 것인, 나노튜브 다이오드.
  190. 제189항에 있어서, 상기 애노드는 복수의 미정렬 나노튜브들을 갖는 비직조 나노튜브 패브릭을 포함하는 것인, 나노튜브 다이오드.
  191. 제190항에 있어서, 상기 비직조 나노튜브 패브릭은 약 0.5 내지 약 20 나노미터 사이의 두께를 갖는 나노튜브층을 포함하는 것인, 나노튜브 다이오드.
  192. 제190항에 있어서, 상기 비직조 나노튜브 패브릭은 한 블럭의 나노튜브를 포함하는 것인, 나노튜브 다이오드.
  193. 제189항에 있어서, 상기 나노튜브는 금속성 나노튜브 및 반도체성 나노튜브를 포함하는 것인, 나노튜브 다이오드.
  194. 제193항에 있어서, 상기 캐소드는 n타입 반도체 물질을 포함하는 것인, 나노튜브 다이오드.
  195. 제194항에 있어서, 상기 n타입 반도체 물질과 상기 금속성 나노튜브 사이에는 쇼트키 장벽이 형성되는 것인, 나노튜브 다이오드.
  196. 제194항에 있어서, 상기 n타입 반도체 물질과 상기 반도체성 나노튜브 사이에는 PN 접합이 형성되는 것인, 나노튜브 다이오드.
  197. 제196항에 있어서, 상기 n타입 반도체 물질과 상기 반도체성 나노튜브 사이에는 PN 접합이 형성되는 것인, 나노튜브 다이오드.
  198. 제197항에 있어서, 상기 쇼트키 장벽과 PN 접합은 상기 캐소드와 상기 애노드 사이에 전기적으로 평행한 통신 경로를 제공하는 것인, 나노튜브 다이오드.
  199. 제189항에 있어서, 추가로 비휘발성 메모리 셀과 전기적으로 통하며, 상기 나노튜브 다이오드는 상기 비휘발성 메모리 셀에 대한 전기적 자극을 제어할 수 있 는 것인, 나노튜브 다이오드.
  200. 제189항에 있어서, 추가로 비휘발성 나노튜브 스위치와 전기적으로 통하며, 상기 나노튜브 다이오드는 상기 비휘발성 나노튜브 스위치에 대한 전기적 자극을 제어할 수 있는 것인, 나노튜브 다이오드.
  201. 제189항에 있어서, 추가로 스위칭 소자들의 전기적 네트워크와 전기적으로 통하며, 상기 나노튜브 다이오드는 상기 스위칭 소자들의 전기적 네트워크에 대한 전기적 자극을 제어할 수 있는 것인, 나노튜브 다이오드.
  202. 제189항에 있어서, 추가로 스토리지 소자와 통하며, 상기 나노튜브 다이오드는 전기적 자극에 응답하여 상기 스토리지 소자를 선택할 수 있는 것인, 나노튜브 다이오드.
  203. 제202항에 있어서, 상기 스토리지 소자는 비휘발성인 것인, 나노튜브 다이오드.
  204. 제189항에 있어서, 추가로 집적 회로와 통하며, 상기 나노튜브 다이오드는 상기 집적 회로에 대한 정류기로서 동작가능한 것인, 나노튜브 다이오드.
  205. 나노튜브 다이오드에 있어서,
    도전성 단자;
    상기 도전성 단자 위에 배치되어 상기 도전성 단자와 전기적으로 통하며, 캐소드를 형성하는 반도체 소자; 및
    상기 반도체 소자 위에 배치되어 상기 반도체 소자와 고정된 전기적 통신을 하며 애노드를 형성하는 나노튜브 스위칭 소자를 포함하고,
    상기 나노튜브 스위칭 소자는 도전성 컨택을 포함하고, 나노튜브 패브릭 소자는 복수의 저항 상태가 가능하며,
    상기 캐소드와 상기 애노드는, 상기 도전성 컨택과 상기 도전성 단자에 인가되는 충분한 전기적 자극에 응답하여, 상기 비휘발성 나노튜브 다이오드가 상기 도전성 단자와 상기 도전성 컨택 사이에서 전기적으로 도전성의 경로를 형성할 수 있도록 구성되고 배열되는 것인, 나노튜브 다이오드.
  206. 제205항에 있어서, 상기 나노튜브 패브릭 소자는 나노튜브들의 패터닝된 영역을 포함하고, 상기 반도체 소자는 n타입 반도체 물질을 포함하는 것인, 나노튜브 다이오드.
  207. 제206항에 있어서, 상기 나노튜브들의 패터닝된 영역은 금속성 나노튜브들과 반도체성 나노튜브들을 포함하는 것인, 나노튜브 다이오드.
  208. 제207항에 있어서, 상기 나노튜브들의 패터닝된 영역을 포함하는 상기 금속성 나노튜브들과 상기 n타입 반도체 물질 사이에는 쇼트키 장벽이 형성되는 것인, 나노튜브 다이오드.
  209. 제208항에 있어서, 상기 나노튜브들의 패터닝된 영역을 포함하는 상기 반도체성 나노튜브들과 상기 n타입 반도체 물질 사이에는 PN 접합이 형성되는 것인, 나노튜브 다이오드.
  210. 제209항에 있어서, 상기 쇼트키 장벽과 상기 PN 접합은 상기 도전성 단자와 상기 나노튜브 패브릭 소자 사이에 전기적으로 병렬의 통신 경로를 제공하는 것인, 나노튜브 다이오드.
  211. 제205항에 있어서, 추가로 비휘발성 메모리 셀과 전기적으로 통하고, 상기 나노튜브 다이오드는 상기 비휘발성 메모리 셀에 대한 전기적 자극을 제어할 수있는 것인, 나노튜브 다이오드.
  212. 제205항에 있어서, 추가로 비휘발성 나노튜브 스위치와 전기적으로 통하며, 상기 나노튜브 다이오드는 상기 비휘발성 나노튜브 스위치에 대한 전기적 자극을 제어할 수 있는 것인, 나노튜브 다이오드.
  213. 제205항에 있어서, 추가로 스위칭 소자들의 전기적 네트워크와 전기적으로 통하고, 상기 나노튜브 다이오드는 상기 스위칭 소자들의 전기적 네트워크에 대한 전기적 자극을 제어할 수 있는 것인, 나노튜브 다이오드.
  214. 제205항에 있어서, 추가로 스토리지 소자와 통하며, 상기 나노튜브 다이오드는 전기적 자극에 응답하여 상기 스토리지 소자를 선택할 수 있는 것인, 나노튜브 다이오드.
  215. 제214항에 있어서, 상기 스토로지 소자는 비휘발성인 것인, 나노튜브 다이오드.
  216. 제205항에 있어서, 추가로 집적 회로와 통하고, 상기 나노튜브 다이오드는 상기 집적 회로에 대한 정류기로서 동작가능한 것인, 나노튜브 다이오드.
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