TWI419163B - 使用非揮發性奈米管的記憶體元件與交叉點開關及其陣列 - Google Patents

使用非揮發性奈米管的記憶體元件與交叉點開關及其陣列 Download PDF

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TWI419163B
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Description

使用非揮發性奈米管的記憶體元件與交叉點開關及其陣列 相關申請案參考
[0001] 本申請案主張下列申請案之美國專利法§119(e)下的利益，其整個內容以參考的方式併入本文：2007年3月16日提出申請之美國臨時專利申請案No.60/918,388，標題"使用非揮發性奈米管區塊的記憶體元件與交叉點開關及其陣列"；2006年10月27日提出申請之美國臨時專利申請案No.60/855,109，標題"非揮發性奈米管區塊"；2006年8月28日提出申請之美國臨時專利申請案No.60/840,586，標題"非揮發性奈米管二極體"；2006年8月8日提出申請之美國臨時專利申請案No.60/836,437，標題"非揮發性奈米管二極體"；2006年8月8日提出申請之美國臨時專利申請案No.60/836,343，標題"作為電子保險絲替換元件的可擴充非揮發性奈米管開關"；[0002] 本申請案為下列申請案之延續並主張美國專利法§120下的優先權，其整個內容以參考的方式併入本文：2005年11月15日提出申請之美國專利申請案No.11/280,786，標題"二端子奈米管裝置與系統及其製造方法"；2005年11月15日提出申請之美國專利申請案No.11/274,967，標題"使用可改編程式之電阻的奈米管的記憶體陣列"；及2005年11月15日提出申請之美國專利申請案No.11/280,599，標題"使用奈米管開關的非揮發性陰影閂"。
[0003] 本申請案有關下列同時提出申請的申請案，其整個內容以參考的方式併入：美國專利申請案No.(待宣布)，標題"具可擴充二端子奈米管開關之抗非揮發性記憶體"；美國專利申請案No.(待宣布)，標題"作為電子保險絲替換元件的具可擴充非揮發性奈米管開關之閂電路及作業電路"；美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；及美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"。
[0004] 本申請案一般有關奈米管元件之交換裝置及記憶體元件的範疇。
[0005] 數位邏輯電路係用於個人電腦、例如個人萬用記事本及計算機之手提電子裝置、電子娛樂裝置，及電器、電話交換系統、汽車、飛機及製造之其他項目的控制電路。數位邏輯電路包括可為相同晶片上獨立或結合(整合)的邏輯及記憶體功能。持續增加邏輯及記憶體的量是必須的。
[0006] 邏輯電路設計的重要特徵為短期上市、短期的無誤設計週期，而場環境中修改邏輯功能的能力更佳地符合應用需求。交叉點開關矩陣有助於符合該些需求。然而，需提高交叉點開關矩陣密度並需要改善整合的容易性。
[0007] 對於啟動較大記憶體功能之獨立或嵌入之愈來愈密集的記憶體存在著不斷增加的需求，範圍自數百千位元至超過十億位元的記憶體。該些較大的記憶體要求愈來愈高的密度，愈加大量的販售，每位元較低的成本，較高速的作業，並耗費較低的電力。挑戰半導體產業的該些需求，使用改進的處理特徵快速地縮小幾何形狀。增加的記憶體密度需要較小的單元(cell)，其包括較小的選擇電晶體及較小的儲存節點。經由使用較小的單元尺寸降低了每位元的電力消耗。
[0008] 雙極或FET交換元件所建構的積體電路典型地為揮發性。當電力施予該裝置時，它們僅維持其內部邏輯狀態。當電力移除時，除非一些非揮發性記憶體電路，否則內部狀態便流失，例如裝置內部或外部附加以維持邏輯狀態的EEPROM(電子抹除式可編程唯讀記憶體)。儘管使用非揮發性記憶體以維持邏輯狀態，附加的電路必須於電力流失之前將數位邏輯狀態轉移至記憶體，並於裝置恢復電力時恢復個別邏輯電路的狀態。避免揮發性數位電路中資訊流失的其餘解決方案，例如電池備份，亦增加數位設計的成本及複雜性。
[0009] 已提出使用奈米觀察儀器線路之裝置，例如單壁碳奈米管，以形成交叉開關接面，做為記憶體單元(參照WO 01/03208，以奈米觀察儀器線路為主的裝置、陣列及其製造方法；及Thomas Rueckes等人於2000年7月7日發表之Science,vol.289,pp.94－97的"用於分子計算之以碳奈米管為主的非揮發性隨機存取記憶體)。以下該些裝置稱為奈米管線路交叉開關記憶體(NTWCM)。在該些建議下，懸掛於其他線路上的個別單壁奈米管線路定義記憶體單元。電氣信號寫入一或二線路，以使其彼此實際吸引或排斥。每一物理狀態(即吸引或排斥線路)相應於一電氣狀態。排斥線路為一開啟電路接面。吸引線路為一形成整流接面的關閉狀態。當電力從接面移除時，線路便維持其物理(及因而電氣的)狀態，藉以形成非揮發性記憶體單元。
[0010] 美國專利No.6,919,592，標題"使用奈米管帶狀元件之機電記憶體陣列及其製造方法"於其他主題中揭露例如記憶體單元之機電電路，其中電路包括具有電氣傳導軌道之結構，並支援從基底之表面的延伸。可機電變形之奈米管帶狀元件或開關藉跨越電氣傳導軌道之支架而懸掛。每一帶狀元件包括一或多個奈米管。帶狀元件典型地由奈米管的層或纏結組織之選擇地移除材料而形成。
[0011] 例如，如美國專利No.6,919,592中所揭露，奈米組織可圖形化為帶狀元件，且該帶狀元件可做為製造非揮發性機電記憶體單元的零件。該帶狀元件係機電偏斜以回應控制軌道及/或該帶狀元件的電氣刺激。可製造該帶狀元件的偏斜、物理狀態，以代表相應資訊狀態。該偏斜、物理狀態具有非揮發性屬性，表示儘管記憶體單元的電力移除，該帶狀元件仍維持其物理(及因而資訊的)狀態。如美國專利No.6,911,682，標題"機電三軌接面裝置"中所揭露，三軌結構可用於機電記憶體單元，其中該軌道中的兩軌為控制帶狀元件之偏斜的電極。
[0012] 已建議用於數位資訊儲存之機電雙穩定裝置的使用(參照美國專利No.4,979,149，標題"包括微機械儲存元件的非揮發性記憶體裝置")。
[0013] 以碳奈米管(包括單層建構)及金屬電極為主之雙穩定、奈米機電開關的製造及作業，在具有與本申請案共同受讓人的較早專利申請案中已很詳細，例如下列結合的專利參考資料。
[0014] 本發明提供使用非揮發性奈米管元件之非揮發性記憶體元件與交叉點開關及其陣列。
[0015] 在一觀點下，覆蓋的奈米管開關包括：(a)包括未對齊之複數個奈米管的奈米管元件，該奈米管元件具有頂表面、底表面及複數個側表面；(b)與該奈米管元件接觸的第一及第二傳導端子，其中該第一傳導端子配置於且實質上覆蓋該奈米管元件的整個頂表面，且其中該第二傳導端子至少接觸該奈米管元件之底表面的一部分；及(c)控制電路與該第一及第二傳導端子電氣通訊並可提供電氣刺激，其中該奈米管元件可於回應相應於該控制電路提供予該第一及第二傳導端子之複數電氣刺激的複數電子狀態之間切換，且其中對複數電子狀態的每一不同電子狀態而言，該奈米管元件提供相應於該第一及第二傳導端子之間不同電阻的電氣途徑。
[0016] 一或多個實施例包括一或多個下列特徵。該第一傳導端子亦配置於且實質上覆蓋該奈米管元件的複數側表面中至少一側表面。該第一傳導端子亦配置於且實質上覆蓋該複數側表面。一絕緣體層與該奈米管元件的底表面接觸，該絕緣體層及該第二傳導端子實質上一同覆蓋該奈米管元件的整個底表面。一絕緣體層與該奈米管元件的至少一底表面及該奈米管元件的至少一側表面接觸。該絕緣體層包括SiO2 、SiN及Al2 O3 其中之一。一保護層覆蓋至少該第一傳導端子，該保護層實質上環繞密封該第一與第二傳導端子及該奈米管元件。該保護層包括SiO2 、SiN、Al2 O3 、聚醯亞胺、磷矽酸鹽玻璃氧化物、聚乙烯氟化物、聚丙烯碳酸鹽及聚丁烯碳酸鹽其中之一。該第二傳導端子實質上接觸該奈米管元件的整個底表面。該第一及第二傳導端子各包括獨立選自下列元素之群組的傳導材料，包含Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix 及TiSix 。
[0017] 在另一觀點下，覆蓋的奈米管開關包括：(a)包括未對齊之複數個奈米管的奈米管元件，該奈米管元件具有頂表面及底表面；(b)與該奈米管元件接觸的第一及第二傳導端子，彼此處於間隔關係；(c)與該奈米管元件之頂表面接觸的第一絕緣體層；(d)與該奈米管元件之底表面接觸的第二絕緣體層，其中該第一及第二傳導端子與該第一及第二絕緣體層實質上一同環繞該奈米管元件；及(e)控制電路與該第一及第二傳導端子電氣通訊並可提供電氣刺激，其中該奈米管元件可於回應相應於該控制電路提供予該第一及第二傳導端子之複數電氣刺激的複數電子狀態之間切換，且其中對複數電子狀態的每一不同電子狀態而言，該奈米管元件提供相應於該第一及第二傳導端子之間不同電阻的電氣途徑。
[0018] 一或多個實施例包括一或多個下列特徵。至少一部分該第一絕緣體層藉一間隙與該奈米管元件的頂表面區隔。至少一部分該第二絕緣體層藉一間隙與該奈米管元件的底表面區隔。該第一及第二傳導端子接觸該奈米管元件的底表面，且其中該第一絕緣體層與該奈米管元件的整個頂表面接觸。該第一及第二傳導端子接觸該奈米管元件的頂表面。該第一傳導端子接觸該奈米管元件的底表面，及該第二傳導端子接觸該奈米管元件的頂表面。該第一及第二絕緣體層各包括獨立選自下列元素之群組的絕緣材料，包含SiO2 、SiN及Al2 O3 。該第一及第二傳導端子各包括獨立選自下列元素之群組的傳導材料，包含Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix 及TiSix 。
[0019] 在另一觀點下，覆蓋的奈米管開關包括：(a)包括未對齊之複數個奈米管的奈米管元件，該奈米管元件具有頂表面及底表面；(b)與該奈米管元件接觸的第一及第二傳導端子，彼此處於間隔關係；(c)一第一絕緣體層，置於該奈米管元件的頂表面之上並與其處於間隔關係；(d)一第二絕緣體層，置於該奈米管元件的底表面之下並與其處於間隔關係，其中該第一及第二傳導端子與該第一及第二絕緣體層實質上一同環繞該奈米管元件；及(e)控制電路與該第一及第二傳導端子電氣通訊並可提供電氣刺激，其中該奈米管元件可於回應相應於該控制電路提供予該第一及第二傳導端子之複數電氣刺激的複數電子狀態之間切換，且其中對複數電子狀態的每一不同電子狀態而言，該奈米管元件提供相應於該第一及第二傳導端子之間不同電阻的電氣途徑。
[0020] 一或多個實施例包括一或多個下列特徵。該第一及第二絕緣體層各包括獨立選自下列元素之群組的絕緣材料，包含SiO2 、SiN及Al2 O3 。該第一及第二傳導端子各包括獨立選自下列元素之群組的傳導材料，包含Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix 及TiSix 。
[0068] 本發明的實施例提供使用非揮發性奈米管區塊之記憶體元件與交叉點開關及其陣列。該記憶體單元及交叉點開關包括二端子奈米管開關，其包括與二端子電氣通訊之例如奈米管區塊的奈米管元件。該開關可回應該二端子的電氣刺激而於第一及第二狀態之間重複觸變，並因而可儲存記憶體狀態或提供可再程式化電氣連接。對比於極薄(例如0.5－10 nm)奈米管膜，奈米管"區塊"的使用得以製造極高密度記憶體及交叉點開關陣列。
[0069] 一些實施例提供2－D單元結構及增強的3－D單元結構，其啟動包括二端子非揮發性奈米管儲存節點的密集非揮發性記憶體陣列。該節點包括稱為非揮發性奈米管開關(NV NT開關)的2－D奈米管開關及/或稱為非揮發性奈米管區塊開關(NV NT區塊開關)的3－D奈米管開關。該節點亦包括例如NMOS FET(NFET)之相應選擇電晶體，其可寫入多個週期的邏輯1及0狀態，讀取儲存的邏輯狀態及保持邏輯狀態而不需提供電力予記憶體節點。一些實施例為可擴充成大記憶體陣列結構，及/或與CMOS電路製造相容。當一些實施例將NMOS FET與碳奈米管結合時，應注意的是依據半導體裝置中二元性原理，除了所提供電壓之極性的相應變化外，PMOS FET可取代NMOS FET。亦應注意的是，二端子NV NT開關及NV NT區塊開關作業與流經該奈米管的電流方向無關，且與提供予該奈米管之各端點(端子)的電壓極性無關。應進一步注意的是，除了NMOS或PFET FET選擇電晶體外，亦可使用包括NFET及PFET裝置的CMOS選擇裝置。
[0070] 可使用3－D NV NT區塊開關做為記憶體單元中非揮發性奈米管儲存節點，及做為交叉點開關矩陣應用中非揮發性交叉點開關。如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中所詳細描述的，在一些實施例中，每一端的NV NT區塊開關可如FxF般小，其中F為最小技術節點尺寸。
[0071] 應注意的是以奈米管為主之非揮發性記憶體陣列亦可組建為PLA、FPGA及PLD組態中NAND及NOR陣列，且亦可使用交叉點開關矩陣中以奈米管為主之非揮發性交叉點開關組建線路路由。場可程式化邏輯可使用以奈米管為主之非揮發性記憶體陣列及交叉點開關矩陣的組合而多次再組建，以形成獨立及嵌入的邏輯功能。
2維(2－D)水平方位NV NT開關及3維(3－D)NV NT區塊開關
[0072] 二端子2－D非揮發性奈米管開關(NV NT開關)及二端子3－D非揮發性奈米管區塊開關(NV NT區塊開關)的範例於相應圖中描述，並於圖8D中總結，其將於下文進一步說明。為整合的容易性，NV NT開關或NV NT區塊開關可形成於記憶體陣列的頂表面或附近，或如下述，為高密度(小足跡)而可形成於選擇電晶體附近的單元中。
[0073] 為整合的容易性，記憶體單元可使用具形成(製造)於實質上預先配線之記憶體單元上的頂表面或附近之NV NT開關或NV NT區塊開關的非揮發性奈米管儲存節點，其中選擇電晶體(典型地NFET)連接陣列字元線(WL)及位元線(BL)。一柱栓連接NFET選擇電晶體的源極至NV NT開關或NV NT區塊開關的第一端子，同時第二端子連接至亦稱為次要字元線(WWL)的參考陣列線。
[0074] 因為幾乎半導體結構所需的所有成長、沈積及蝕刻步驟，已於奈米管沈積及圖形化之前完成，所以NV NT開關或NV NT區塊開關位於記憶體陣列的頂表面或附近，以利奈米管開關整合。由於記憶體陣列可援例於僅奈米管開關形成需完成製造的階段預先形成，所以在製造週期將終止時整合奈米管開關結構，啟動快速取樣準備。然而，在一些實施例中，記憶體單元區域可為實質上大於使用特定技術節點F之最小可製造尺寸(50至100%或以上)的區域，例如在實施例中，位元線(BL)係置於鄰近NFET選擇裝置的位置，而非置於選擇裝置之上，以啟動NFET選擇電晶體之源極與置於積體結構中位元線陣列之上的相應開關端子之間的柱栓連接。
[0075] NV NT開關或NV NT區塊開關位於記憶體陣列之頂表面或附近可呈非鈍態，並可密封地封入封包中、在典型狀況下測試及評估容許例如高溫及高輻射的嚴酷環境。非鈍態開關的範例於下述的圖2A、3及4A中描繪。
[0076] NV NT開關或NV NT區塊開關位於記憶體陣列之頂表面或附近可呈鈍態，及使用傳統封裝機構封裝。該鈍態封裝晶片可在典型狀況下測試及評估容許例如高溫及高輻射的嚴酷環境。鈍態開關的範例於下述的圖5A、6A－6D、7A－7B、8A－8C中描繪。
[0077] 鈍態NV NT開關或NV NT區塊開關亦可整合於NFET選擇電晶體附近、位元線之下，以達成密集記憶體單元。例如圖5A中所描繪之NV NT區塊開關具頂部及底部接點，可整合為例如密度6－8F2 的記憶體單元，其中F為最小技術節點。如下列更詳細描述的，記憶體單元尺寸(足跡)依據圖8D中總結的實施評估係於圖20B中描述。
2－D NV NT開關及3D NV NT區塊開關結構
[0078] 圖1A－1C描繪具有不同接點位置之薄的非揮發性奈米管元件(NV NT元件)及稱為非揮發性奈米管區塊(NV NT區塊)之較厚非揮發性奈米管元件的透視圖。如圖1A－1C中所描繪的，NV NT元件及接點的組合形成2維(2－D)NV NT開關，且NV NT區塊及接點的組合形成3維(3－D)NV NT區塊開關。如下述的，為製造優點及較密集記憶體單元及交叉點開關陣列，可使用3－D NV NT區塊開關而非NV NT開關做為記憶體陣列單元中非揮發性奈米管儲存節點(NV NT儲存節點)及交叉點開關。圖1A－1C中所描繪NV NT開關及NV NT區塊開關為可能之開關組態的代表性子集，一些實施例係於例如與此同時提出申請之美國專利申請案No.(待宣布)，標題"使用非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與製造方法"中描述。
[0079] 圖1A中透視圖所描繪之NV NT開關1000A顯示具極薄(例如約0.5 nm至10 nm以下)非揮發性奈米管元件1005及底部接點位置1010與1015的NV NT開關。如下述及美國專利申請案No.11/280,786中所述，接點位置說明端子(未顯示)接觸奈米管元件1005表面的位置。
[0080] 圖1B中透視圖所描繪之NV NT區塊開關1000B顯示具底部接點位置1030及包括頂部接點位置1025－2與側面接點位置1025－1之頂部/側面接點位置1025的NV NT區塊1020(例如典型地10 nm或大於任一特定尺寸)的NV NT區塊開關。底部接點位置1030及側面接點位置1025－1的邊緣係由重疊距離LOL 所區隔。如下述及與此同時提出申請之美國專利申請案No.(待宣布)，標題"使用非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與製造方法"中描述的，接點位置說明端子(未顯示)接觸NV NT區塊1020表面的位置。
[0081] 圖1C中透視圖所描繪之NV NT區塊開關1000C顯示具底部接點位置1040及頂部接點位置1045的NV NT區塊1035(例如典型地10 nm或大於任一特定尺寸)的NV NT區塊開關。如下述及與此同時提出申請之美國專利申請案No.(待宣布)，標題"使用非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與製造方法"中描述的，接點位置描繪端子(未顯示)接觸NV NT區塊1035表面的位置。相對於3－D NV NT區塊開關及2－D NV NT開關的其他實施例，3－D NV NT區塊開關1000C佔據極小的區域(具有極小足跡)。
[0082] 下列於圖2A中所描繪的NV NT開關1000A相應於NV NT開關2000，其中奈米管元件1005A相應於奈米管元件2035，接點位置1010相應於接點端子2010的位置，及接點位置1015相應於接點端子2015的位置。
[0083] 如美國專利申請案No.11/280,786中更詳細地描述，圖2A描繪包括絕緣體2030上圖形化奈米管元件2035的NV NT開關2000，其係位於合成絕緣體及佈線層2020的表面，其係由基底2025支撐。圖形化奈米管元件2035為平的表面上的奈米組織，並與端子(傳導元件)2010及2015部分重疊及接觸。接點端子2010及2015係於圖形化奈米管區塊2035形成之前，沈積及直接圖形化在位於基底2025之上的合成絕緣體及佈線層2020上。非揮發性奈米管開關通道長度LSW－CH 為接點端子2010與2015之間的分隔。基底2025可為例如陶製的或玻璃之絕緣體、半導體或有機堅硬或彈性基底。基底2025亦可為有機的，及可為彈性的或堅硬的。絕緣體2020及2030可為SiO2 、SiN、Al2 O3 ，或其他絕緣體材料。端子2010及2015可使用各類接觸及互連基本金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn，以及金屬合金，例如TiAu、TiCu、TiPd、PbIn及TiW，其他適當的導體，或傳導氮化物、氧化物或矽化物，例如RuN、RuO、TiN、TaN、CoSix 及TiSix 。
[0084] 如美國專利申請案No.11/280,786中更加詳細描述的，圖2B描繪保護前非揮發性奈米管開關2000'的SEM影像，並相應於圖2A之截面圖中非揮發性奈米管開關2000。非揮發性奈米管開關2000'包括奈米組織元件2035'，分別相應於接點端子2010及2015的接點端子2010'及2015'，及相應於絕緣體及佈線層2020的絕緣體2020'。如美國專利申請案No.11/280,786中更加詳細描述的，儘管可使用其他適當的通道長度，但例如開關2000'之代表性非揮發性奈米管開關已裝配具範圍250nm至22nm之通道長度LCHANNEL ，藉以縮小非揮發性奈米管開關尺寸及降低程式化電壓。
[0085] 如美國專利申請案No.11/280,786中更加詳細描述的，個別非揮發性奈米管開關的實驗室測試描繪例如圖2A之截面圖中所描繪開關2000的非揮發性奈米管開關，並相應於圖2B中所描繪NV NT開關2000'的SEM顯微照相，已如圖2C中圖2050所描繪的於ON與OFF電阻狀態之間循環逾5千萬次。傳導(ON)狀態電阻典型地處於10 k歐姆至50 k歐姆，同時不傳導(OFF)狀態電阻典型地超出1 G歐姆，傳導與不傳導(ON與OFF)開關狀態之間的電阻值有著大於五級大小的巨大分隔。如美國專利申請案No.11/280,786中所描述的，具有例如50 nm之較短通道長度的個別非揮發性奈米管開關的測試，已導致較低的寫入0及寫入1電壓位準，例如4－5伏而非8至10伏。
[0086] 圖3描繪NV NT開關3000，其係圖2A中所描繪之NV NT開關2000的修正，包括由接點端子3010與3015支撐並與其接觸的圖形化奈米管元件3045、與端子3010物理及電氣接觸的接點端子延伸3040，及絕緣體3035。絕緣體3042完成該平面化結構，但典型地未與圖形化奈米管元件3045接觸。NV NT開關3000具有概與NV NT開關2000相同的整體尺寸，除了絕緣體3030與3035及延伸的接點端子3040使用已知的較佳製造方法而附加至基本NV NT開關2000結構，以減少NV NT開關3000通道長度為圖3中所描繪的較短LSW－CH 。如美國專利申請案No.11/280,786中所描述的，所以較短LSW－CH 通道長度可減少NV NT開關3000作業電壓，由於LSW－CH 長度可處於例如5至50 nm長度範圍，同時接點端子3010及3015可間隔例如150至250 nm，如整個內容以參考的方式併入本文之先前技藝USP 4,256,514中所描述的，LSW－CH 長度係部分由使用已知的較佳側壁分離器方法而沈積於接點端子3010與3015之暴露的上部區的絕緣體3035的厚度決定。在絕緣體3030之頂表面3030'與接點端子3010及3015的共面頂表面之間，接點端子3010及3015之暴露的上部區可處於例如10至500 nm的範圍。絕緣體3030的頂表面3030'可藉較佳的產業方法將絕緣體3030選擇地指向性蝕刻成共面接點端子3010及3015之頂表面下所需深度而形成。絕緣體3030及接點端子3010、3030與基底3025上絕緣體及佈線層3020接觸。
[0087] 絕緣體3035使用已知較佳產業方法沈積為相應於所需開關通道長度LSW－CH 的厚度，例如5至50 nm，並接著使用較佳方法圖形化。
[0088] 接著，如整個內容以參考的方式併入本文之先前技藝USP 4,944,836中所描述的，使用較佳方法沈積一導體層，及使用例如化學機械拋光(CMP)之較佳方法予合成絕緣體及導體層。此時在該處理中，LSW－CH 定義如圖3所示，亦定義接點端子3015及與接點端子延伸3040接觸的接點端子3010。
[0089] 接著，絕緣體3042係使用沈積及平面化的較佳方法而形成。接著，如所併入專利申請案中所描述的，使用較佳方法圖形化奈米管元件3045。
[0090] 基底3025可為例如陶製的或玻璃之絕緣體、半導體或有機堅硬或彈性基底。基底3025亦可為有機的，及可為彈性的或堅硬的。絕緣體3020、3030、3035及3042可為SiO2 、SiN、Al2 O3 ，或其他絕緣體材料。接點端子3010、3015及接點端子延伸3040可使用各類接觸及互連基本金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn，以及金屬合金，例如TiAu、TiCu、TiPd、PbIn及TiW，其他適當的導體，或傳導氮化物、氧化物或矽化物，例如RuN、RuO、TiN、TaN、CoSix 及TiSix 。
[0091] 所描繪之NV NT開關2000及3000無覆蓋絕緣保護層。若NV NT開關形成於半導體晶片的頂層上，那麼晶片作業便不需絕緣。然而，晶片典型地置於密封封裝中，以確保免於機械觸摸及環境污染及濕氣。若NV NT開關經整合較接近半導體基底，或未密封，那麼如參照圖5A、6A－6D、7A、7B及8A－8C進一步所描述的，可使用絕緣層保護NV NT開關。
[0092] 如與此同時提出申請之美國臨時專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中更詳細描述的，圖4A描繪相應於圖1B中所描繪3－D NV NT區塊開關1000B的NV NT區塊開關4000。開關4000佔據概與NV NT開關2000及3000相同的區域。NV NT區塊開關4000的特徵亦為NV NT區塊重疊長度LOL ，其係由底部接點端子4015與NV NT區塊4035的邊緣之間的區隔決定。NV NT區塊開關4000包括由側表面接點4040A與頂表面接點4040B形成之側面/頂部接點4040及由接點端子4015形成之底表面接點4042的組合。底表面接點4042相應於圖1B之透視圖中所描繪之NV NT區塊開關1000B的底表面接點位置1030；側/頂表面接點4040相應於頂/側表面接點位置1025；頂表面接點4040B相應於頂表面接點位置1025－2；側表面接點4040A相應於側表面位置1025－1；及NV NT區塊4035相應於NV NT區塊1020。有效的重疊長度LOL 為底表面接點4042之邊緣與下述之側/頂表面接點4040之間的距離。接點端子4010藉導體4045連接側/頂表面接點4040。可使用較佳的製造方法同步沈積及圖形化導體4045及表面接點4040，藉以形成合成的導體/接點4045/4040互連機構。NV NT區塊側表面可使用合成的導體/接點4045/4040做為遮罩，藉指向性蝕刻該奈米管區塊組織的暴露部分之較佳方法而部分地定義。NV NT區塊4035側表面4043(及圖4A中未見到的另兩側)被暴露。蝕刻奈米管組織層的方法係於所併入之專利參考資料中描述。
[0093] 接點端子4010及4015係於圖形化奈米管區塊4035形成之前，沈積及直接圖形化在位於基底4025之上的合成絕緣體及佈線層2020上。基底4025可為例如陶製的或玻璃之絕緣體、半導體或有機堅硬或彈性基底。基底4025亦可為有機的，及可為彈性的或堅硬的。絕緣體2020及4030可為SiO2 、SiN、Al2 O3 ，或其他絕緣體材料。端子4010及4015可使用各類接觸及互連基本金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn，以及金屬合金，例如TiAu、TiCu、TiPd、PbIn及TiW，其他適當的導體，或傳導氮化物、氧化物或矽化物，例如RuN、RuO、TiN、TaN、CoSix 及TiSix 。
[0094] 相應於NV NT區塊開關4000之代表性非揮發性奈米管區塊開關的實驗室ON/OFF交換測試結果係相對於圖4B中所描繪圖4500加以描述，其中寫入0相應於抹除並產生高電阻OFF狀態，而寫入1相應於程式並產生低電阻ON狀態。測試狀況及結果係於所併入之專利參考資料中更詳細的描述。圖4500描繪提供一6伏的寫入0電壓脈衝、6伏的寫入1電壓脈衝及測量100個週期之每一ON/OFF週期的ON電阻，諸電氣測試的結果。ON電阻值4555典型地處於120 k歐姆至1 M歐姆範圍，及OFF電阻值4560典型地為100 M歐姆以上，最大值為1 G歐姆以上。在兩狀況下，超過1 G歐姆的ON電阻值4565表示無法切換至ON狀態。
[0095] 如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中進一步描述的，圖5A描繪二相同之3－D二極體操控記憶體陣列的記憶體單元，單元1及單元2。單元1(與單元2相同)包括具於底表面接點端子5020與NV NT區塊開關5005接觸之端子的指引二極體5010，及與陣列佈線導體5015接觸的另一二極體5010端子。NV NT區塊開關5005頂部接點5040與陣列佈線導體5050接觸。NV NT區塊開關5005包括與NV NT區塊5030接觸的頂部接點5040，及與NV NT區塊5030接觸的底部接點5020。NV NT區塊開關5005被嵌入介電質5060中。由於頂部與底部接點及NV NT區塊5030側表面可藉所併入之專利參考資料中進一步描述的較佳製造方法的自我對齊溝加以定義，並可用於形成FxF的最小NV NT儲存節點尺寸，所以NV NT區塊開關5005相當密集(佔據極小的足跡)。雖然NV NT區塊開關5005被描繪為與二極體5010選擇(指引)裝置整合，但如下列相對於例如圖18A－18C中進一步描述的，NV NT區塊開關5005可與NFET選擇裝置結合以形成極密集記憶體陣列。
[0096] 上述圖1C之透視圖中進一步描繪的NV NT區塊開關1000C描繪相應於圖5A中所描繪之NV NT區塊5030的NV NT區塊1035。底部接點位置1040相應於底部接點5020，及頂部接點位置1045相應於頂部接點5040。
[0097] NV NT區塊開關5010的橫向尺寸可與最小尺寸FxF般的小。NV NT區塊5030橫向尺寸可大於最小尺寸F；NV NT區塊5030側面尺寸不需相等。請注意，NV NT區塊開關5010的垂直(厚度)尺寸及文中所描述的其他NV NT區塊開關，通常亦不侷限於技術節點所提供的最小尺寸F。而是，垂直(厚度)尺寸係與奈米管組織的厚度相關，如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中更詳細描述的，其可選擇為例如足夠厚而禁止接點5020與5040之間的電氣接觸。接點及導體材料的範例包括基本金屬，例如Al、Au、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn，及金屬合金，例如TiAu、TiCu、TiPd、PbIn與TiW，其他適合的導體，或例如TiN之傳導氮化物，氧化物或矽化物，例如RuN、RuO、TiN、TaN、CoSix 及TiSix 。絕緣體可為SiO2 、SiN、Al2 O3 ，或其他絕緣體材料。
[0098] 相應於NV NT區塊開關5000之非揮發性奈米管區塊開關的實驗室ON/OFF交換測試結果係相對於圖5B中所描繪之圖5070而予描述，其中寫入0相應於抹除並產生高電阻OFF狀態，及寫入1相應於程式並產生低電阻ON狀態。測試狀況及結果係於所併入之專利參考資料中更詳細描述。圖5070描繪提供一6伏的寫入0電壓脈衝、6伏的寫入1電壓脈衝及測量100個週期之每一ON/OFF週期的ON電阻，諸電氣測試的結果。ON電阻值5075典型地處於120 k歐姆至1 M歐姆範圍，及OFF電阻值5080典型地為100 M歐姆以上，最大值為1 G歐姆以上。
應用2－D NV NT開關及3D NV NT區塊開關結構的絕緣體
[0099] NV NT開關及NV NT區塊開關的一些實施例可形成於晶片的頂表面上，並不使用絕緣體而封裝於密封的環境。當奈米管元件沈積及圖形化於共面接點端子及絕緣體的頂表面時，上述相對於例如圖2A及3而進一步描繪的非絕緣NV NT開關形成。絕緣NV NT開關及NV NT區塊開關的範例係於下文說明。
[0100] 對具封裝於非密封環境之NV NT開關的晶片而言，可附加一或多個絕緣體層予NV NT開關結構。而且，對例如較密集記憶體單元而言，NV NT開關可整合於例如NFET之單元選擇電晶體附近，其接近矽基底並在例如位元線陣列線路之下。因而，多個絕緣層可用於整合在一些記憶體陣列結構中的NV NT開關之上。絕緣體可與奈米管元件互動以改變NV NT開關的電氣屬性，例如切換所需的電壓臨界值及電流值。一些絕緣體可藉降低臨界電壓及電流而提升電氣特徵。NV NT開關絕緣體方法的範例係於下列相對於圖5A、6A－6D、7A、7B及8A－8C而進一步描繪。在一些狀況下，附加一或多個絕緣層可包含一或多個附加遮罩層。
[0101] 如圖1B與1C及圖4A與5A中所描繪的，NV NT區塊開關的一些實施例可裝配頂部接點至導體，使得絕緣體不與NV NT區塊結構的頂表面接觸。然而，絕緣體可與圖4A及5A中所描繪之NV NT區塊開關結構的一些側壁表面接觸。NV NT區塊開關係以廣泛的接點組態作業，例如圖4A－4B及5A－5B中所描繪的頂部與底部及頂部/側面與底部接點，以及其他接點組態，例如僅端點、端點及側面接點，及所併入之專利參考資料中進一步描繪的其他接點作業。
[0102] 如下列相對於圖8C而進一步描繪的，NV NT區塊開關的一些實施例可具有至六面中五面上僅導體(無絕緣體)的接點，僅餘下底部NV NT區塊區的一小部分藉形成覆蓋的或封閉(遮蓋)的NV NT區塊開關而與其下的絕緣體接觸。由於將奈米管電氣特徵的敏感性降低為常用於積體電路處理及結構中的各式絕緣體，該覆蓋的或封閉的NV NT區塊開關相較於NV NT開關及其他(未封閉)NV NT區塊開關可以各種組合層而更容易整合。換言之，覆蓋的或封閉的NV NT區塊開關可相容於用於積體電路製造中的廣泛絕緣體。然而，在一些實施例中，如圖5A中所描繪的，覆蓋的或封閉的NV NT區塊開關相較於具頂部及底部接點之NV NT區塊開關5000可較不密集(具有較大足跡)。
[0103] 圖6A描繪藉附加絕緣體6010至圖2A中所描繪之NV NT開關2000而形成的絕緣NV NT開關6000。圖形化奈米管元件2035可與其下絕緣體2030接觸，並覆蓋絕緣體6010。如以下及所併入之專利參考資料中進一步描述的，較佳的保護層可用做NV NT開關6000中絕緣體6010及2030。
[0104] 保護層可具有一些或所有下列屬性。第一，該保護層可形成有效的濕氣障礙，實質上避免奈米管暴露於水。第二，該保護膜可不干擾，且較佳地提升記憶體裝置的交換機構。第三，該保護膜可與相對於用於形成積體結構之較佳流程的其他絕緣體、導體及半導體相容。
[0105] 保護層可由CMOS產業中已知的任一適當材料形成，包括但不限於：SiO2 、SiN、Al2 O3 、聚醯亞胺，及其他絕緣材料，例如PSG(磷矽酸鹽玻璃)氧化物、LTO(平面化低溫氧化物)氧化物、噴濺氧化物或氮化物、易流動的積土氧化物、氧化物及氮化物的CVD(化學蒸汽沈積)、ALD(原子層沈積)氧化物。亦可使用PVDF(聚乙烯氟化物)絕緣材料。亦可使用該些絕緣體或其他適當絕緣體的組合。
[0106] 亦可使用沈積及圖形化溶解於例如業界可見的NMP或環己烷的一或多種有機溶劑之犧牲性聚合物聚丙烯碳酸鹽(PPC)的較佳方法而形成絕緣體6010及2030。在例如Empower Materials,Inc.公司的可見參考技術資料中可發現聚丙烯碳酸鹽之屬性的描述。亦可使用例如UnityTM 犧牲性聚合物及聚丁烯碳酸鹽犧牲性聚合物之其他犧牲性聚合物。有關UnityTM 聚合物的資訊可自供應商BFGoodrich、Cleveland、Ohio獲得。犧牲性聚合物的使用於所併入之專利參考資料中進一步描述。如所併入之專利參考資料中進一步描述的，該些材料亦可用於與其他材料結合，即具例如SiO2 之絕緣體的PPC或UnityTM 聚合物。
[0107] 圖6B描繪藉附加與圖形化奈米管元件2035接觸的絕緣體6025、與絕緣體6025接觸的絕緣體6030、接點端子2010與2015及部分絕緣體2030至圖2A中所描繪之NV NT開關2000而形成絕緣NV NT開關6020。絕緣體6025可藉施用上述之例如PPC及Unity的犧牲性聚合物的較佳方法而形成。絕緣體6030可藉施用例如SiO2 之絕緣體的較佳方法而形成。
[0108] 圖6C描繪相應於NV NT開關6020的絕緣NV NT開關6040。然而，當形成NV NT開關6040時，用於NV NT開關6020的絕緣體6025可使用經由絕緣層蒸鍍之例如上述之PPC或Unity的犧牲性聚合物而形成。圖6C描繪NV NT開關6040於犧牲性聚合物絕緣體6025經由絕緣層6050(例如SiO2 )之蒸鍍後，如所併入之專利參考資料中更詳細描述的，於圖形化奈米管元件2035之上形成間隙區6045。
[0109] 圖6D描繪絕緣NV NT開關6060，其相應於NV NT開關6040。然而，嵌入圖形化奈米管元件2035之下絕緣體6070中的犧牲性絕緣體(未顯示)已經由絕緣體6050而蒸鍍，以於圖形化奈米管元件2035之上製造間隙區6065，及於奈米管元件2035之下製造間隙區6065'。具有含間隙區之圖形化奈米管元件的NV NT開關之增強的性能特徵係於所併入之專利參考資料中進一步描述。
[0110] 圖7A描繪藉附加絕緣體7010至圖3中所描繪NV NT開關3000而形成具自我對齊通道長度LSW－CH 的絕緣NV NT開關7000。圖形化奈米管元件3045接觸其下的接點端子3010與3015、接點端子延伸3040及絕緣體3035。圖形化奈米管元件3045亦接觸其上的絕緣體7010。保護層於上述與下列及所併入之專利參考資料中進一步描述。
[0111] 圖7B描繪絕緣NV NT開關7050，其相應於NV NT開關7000。然而，犧牲性絕緣體已經由例如SiO2 之絕緣體7065而蒸鍍，以於位於LSW－CH 區之上的部分圖形化奈米管3045的上方及於該LSW－CH 區兩側延伸於圖形化奈米管元件3045的上方形成間隙7060。間隙區的範例係相對於圖6A－6D而於上述，及於所併入之專利參考資料中更詳細描述。
[0112] 圖8A描繪絕緣NV NT區塊開關8000，其類似於上述圖4A中進一步描繪的非絕緣NV NT區塊開關4000。記憶體單元中可使用絕緣NV NT區塊開關8000，而非圖6A－6D及7A與7B中所描繪的NV NT開關。圖8A中所描繪的NV NT區塊開關8000係藉於NV NT區塊開關4000的表面上沈積絕緣體8010而形成，使得絕緣體8010與導體4045接觸，包括接點4040區、例如NV NT區塊4035之側表面4043的暴露側表面及絕緣體4030。由於接點4040B係藉導體4045而覆蓋，所以絕緣體8010未與NV NT區塊4035的頂表面接觸，且由於接點4040A係藉導體4045而覆蓋，所以絕緣體8010亦未與NV NT區塊4035的側表面接觸。絕緣體8010材料可為類似於上述相對於圖6A而進一步描述的絕緣體6010材料。
[0113] 圖8B中所描繪的NV NT區塊開關8020係於形成絕緣體8030之前，藉包括上述相對於圖6A－6D及7A－7B進一步描述之類似於犧牲性區的犧牲性聚合物區而形成。該犧牲性聚合物區可保持上述圖6B進一步描述的絕緣體結構，或可經由例如絕緣體8030之絕緣體而蒸鍍以形成例如圖6C及6D中所描繪的間隙區。間隙區8040避免絕緣體8030與NV NT區塊4035之暴露側表面4043的接點。其他NV NT區塊4035側表面(圖8B中未見)可包括間隙區，其避免NV NT區塊4035與絕緣體8030之間的側表面接點。間隙區及較佳製造方法係於上述相對於圖6C、6D與7B及所併入之專利參考資料中進一步描述。
[0114] NV NT區塊開關已展示為以廣泛幾何及接點組態電氣操作(ON與OFF狀態間切換)，例如圖4A與5A中所描繪之頂部與底部及頂部/側面與底部接點，以及其他接點組態，例如僅端點、端點與側面接點及其他接點作業，例如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中所描述的。為求以暴露於不同材料及處理之幾乎任一層(或其他類型)的半導體處理流程之整合NV NT區塊開關型組態的彈性及容易性，可期盼以針對NV NT區塊區之側/頂/底表面(面)而提升導體接點及降低非導體(絕緣體)接點的方式來整合NV NT區塊開關。如下列相對於圖8C而進一步描繪的，覆蓋或封閉的(例如藉導體接點而封閉)NV NT區塊組態使得覆蓋或封閉的NV NT區塊開關之六個NV NT區塊表面(面)中五面上僅具導體(無絕緣體)的接點，僅餘下底部NV NT區塊表面的一小部分與其下的絕緣體接觸，並稱為重疊長度LOL 。
[0115] 圖8C描繪封閉(遮蓋)NV NT區塊開關8050的截面圖，其包括與絕緣體及佈線層8055接觸的底部接點端子8065，其依序與基底8060接觸。底部接點端子8065的頂表面與絕緣體8070為共面。底部接點端子8065於底部接點8067接觸NV NT區塊8075。NV NT區塊8075在底部接點8067的表面下於所有各側延伸重疊距離LOL ，並與絕緣體8070的頂表面接觸。LOL 可為例如5至100 nm。如上述相對於圖3進一步描述的，LOL 可如先前技藝USP 4,256,514中所描述的使用已知較佳側壁分離器方法，結合如先前技藝USP 4,944,836中所描述的例如化學機械拋光(CMP)技術之較佳方法，藉遮罩對齊或藉自我對齊技術而決定。
[0116] 導體於頂表面及所有側表面環繞NV NT區塊8075，藉以形成頂部/側面接點端子8080。頂部/側面接點端子8080的頂部部分8080A以NV NT區塊8075的頂表面形成頂部接點8083。較佳製造方法可於形成NV NT區塊8075的側壁表面時，使用頂部/側面接點端子8080的頂部部分8080A做為遮罩層。頂部/側面接點端子8080的側壁導體面8080B－1、8080B－2及其他側壁區於圖8C中未見，可藉沈積共形導體層之較佳方法而形成，且接著如先前技藝USP 4,256,514中所示指向性蝕刻，以形成側壁導體區8080B－1及8080B－2。較佳的指向性蝕刻方法移除絕緣體8070之表面上導體材料的剩餘部分。側壁導體區8080B－1及8080B－2形成至NV NT區塊8075之側表面的側壁接點8082－1及8082－2。
[0117] 較佳之方法沈積絕緣體8085。其次，較佳方法取道孔8087蝕刻至頂部/側面接點端子8080的頂部部分8080A。其次，較佳方法沈積填滿取道孔8087的導體層。接著，所併入之專利參考資料中所描述例如CMP的較佳方法使形成接觸頂部/側面接點端子8080之頂表面8080A的導體8090的表面平面化。
[0118] 在一些實施例中，封閉NV NT區塊開關8050的尺寸藉兩倍重疊長度LOL (2LOL )的量及兩倍側壁導體區8080B－1與8080B－2的厚度，可大於最小尺寸F。經由範例，若LOL 為5至50 nm且側壁導體區8080B－1與8080B－2為例如5至50 nm，那麼在一些實施例中，封閉NV NT區塊開關8050尺寸的最小尺寸為截面F＋20 nm至截面F＋200 nm。
[0119] 接點及導體材料的範例包括基本金屬，例如Al、Au、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn，以及金屬合金，例如TiAu、TiCu、TiPd、PbIn及TiW，其他適合導體或傳導氮化物，例如TiN，氧化物或矽化物，例如RuN、RuO、TiN、TaN、CoSix 及TiSix 。絕緣體可為SiO2 、SiN、Al2 O3 或其他絕緣體材料。
[0120] 如下列相對於例如圖19進一步描述的，封閉NV NT區塊開關8050可結合例如NFET之選擇電晶體以製造記憶體單元。
[0121] 圖8D總結上述相對於圖2A－8C進一步描述之2－D NV NT開關及3－D NV NT區塊開關的一些實施例，其可如下列進一步所描述的，用做記憶體陣列中非揮發性奈米管儲存節點。圖8D中編號1－13之非揮發性奈米管儲存節點相應於2－D及/或3－D開關結構，若有並包括簡短描述、開關編號與相應圖號及整合層限制。非絕緣開關的一些實施例可限制為僅頂部配置，同時絕緣開關的一些實施例可配置為任一整合層，因為由後續處理步驟，絕緣保護開關。
使用3－D非揮發性奈米管區塊開關做為儲存元件之記憶體單元及其陣列
[0122] NV NT開關及NV NT區塊開關的一些實施例可與NFET選擇電晶體整合以形成非揮發性記憶體單元及其陣列。為求整合的容易性，該奈米管開關可配置於包括連接字元線(WL)及位元線(BL)之NFET選擇裝置的已部分形成之單元的頂表面區或附近。
[0123] 如下列相對於圖9A、9B、10A、10B及11A－11C進一步描述的，設計、裝配及測試代表性16位元記憶體陣列。於CMOS晶片的頂層以一端子電氣連接相應NFET選擇電晶體的源極而裝配圖4A中所描繪的非絕緣NV NT區塊開關4000，以便如下述的，完成具CMOS緩衝器電路的非揮發性16位元記憶體陣列。
[0124] 下列相對於圖12A、12B、13A、13B、14A、14B及15進一步描述使用上述及圖8D中總結的NV NT開關及NV NT區塊開關的各式記憶體陣列單元。該些記憶體單元使用由置於記憶體單元表面或附近及預先佈線之字元及位元線層之上的NV NT開關及NV NT區塊開關形成的NV NT儲存節點。
[0125] 下列相對於圖16A、16B、17A、17B、18A、18B及19進一步描述使用上述及圖8D中總結的NV NT開關及NV NT區塊開關的各式記憶體陣列單元。該些記憶體單元使用由單元內與鄰近NFET選擇裝置整合之NV NT開關及NV NT區塊開關形成的NV NT儲存節點，具一端子連接NFET電晶體的源極並位於位元線層之下，以提升單元密度。
[0126] 圖20A描繪連接位元線BL與NFET電晶體汲極之間的NV NT區塊開關儲存節點。該整合架構係藉NV NT區塊開關的密度及NV NT區塊開關的電流雙向性質而得以完成。
[0127] 圖20B描繪以NV NT開關或NV NT區塊開關形成之各式NV NT儲存節點的單元區域(足跡)。單元區域係以尺寸FxF的最小平方之數字表示。對置於預先佈線單元區之上表面或附近的NV NT儲存節點而言，單元區域取決於自我對齊或非自我對齊柱栓是否用於使NFET選擇電晶體的源極與NV NT開關或NV NT區塊開關的一端子接觸。在一些實施例中，位於位元線之下，具頂部及底部接點(稱為節點#10)並於單元區內整合的NV NT區塊開關，具有6－8F2 範圍的估計單元區域。
使用NV NT區塊開關做為非揮發性奈米管儲存節點的16位元記憶體陣列
[0128] 如圖9A中所描繪的，非揮發性記憶體陣列簡圖9000包括16個非揮發性儲存單元C00、C10、.......、C33。記憶體陣列並不限於16單元，而是可具有例如數百萬或數十億單元。記憶體陣列簡圖9000中所描繪的每一記憶體單元，例如表示為單元C00，包括選擇電晶體T00，其可為所顯示的NFET，或可為PFET(未顯示)或可為包括NFET及PFET裝置的CMOS轉移裝置(未顯示)，或其他類型的交換裝置(未顯示)。每一單元，例如單元C00，亦包括非揮發性奈米管儲存節點NT00。非揮發性奈米管儲存節點NT00(NV NT儲存節點)可使用例如上述的及圖8D中總結的NV NT開關型及NV NT區塊開關型而形成。
[0129] 例如單元C00之非揮發性儲存單元係藉連接例如NFET T00之電晶體的源極SC00至例如圖9A中所描繪NV NT儲存節點NT00之NV NT儲存節點的第一端子而形成。NV NT儲存節點的範例表列於圖8D中。
[0130] 記憶體陣列簡圖9000的形成係藉連接字元線WL0、WL1、WL2及WL3至相應儲存單元中NFET選擇電晶體的相應閘極；連接次要字元線WWL0、WWL1、WWL2及WWL3至相應儲存單元中NV NT儲存節點的相應第二端子；及如圖9A及9B中所描繪的，連接位元線BL0、BL1、BL2及BL3至相應非揮發性儲存單元中相應NFET選擇電晶體的相應汲極擴散。例如，字元線WL0係藉接點GC00而連接至NFET T00的閘極；次要字元線WWL0係藉接點NC00而連接至非揮發性奈米管儲存節點NT00的第二端子；及位元線BL0係藉接點DC00而連接至T00的汲極。
[0131] 圖9B之平面圖中所描繪的記憶體陣列布局9002為使用250nm CMOS設計規則之相應於記憶體陣列簡圖9000的代表性16位元記憶體陣列的布局(設計)。強調選擇的設計工作站布局層次。
[0132] 圖9B中所描繪記憶體陣列布局9002的單元C00及C10係於相同的FET區9005中形成，並共用共同的汲極擴散。字元線WL0於接點9007接觸單元C00選擇NFET電晶體的閘極，其相應於圖9A中所描繪記憶體陣列簡圖9000中字元線WL0與NFET T00之閘極之間的接點GC00。汲極接點9010係由圖9B中所描繪鏡子影像單元C00及C10共用，並接觸依序經由接點9020接觸位元線BL0的導體段9015。圖9B中所描繪接點9010相應於圖9A中所描繪NFET T00的汲極接點DC00及NFET T01的DC10。至圖9A中所描繪非揮發性奈米管儲存節點NT00的第一接點藉接點SC00連接NFET T00的源極。圖4A中所描繪NV NT區塊開關4000(圖8D中NV NT儲存節點編號9)如下列相對於圖13B進一步描繪的，置於單元C00選擇NFET的源極之上，並具延伸以接觸單元C00 NFET源極擴散的NV NT區塊4035底部接點4015。至NV NT區塊4035之合成的上部/側面接點4040連接至圖4A中所描繪(部分)導體4045，並相應於圖9B中導體段9030。導體段9030亦藉接點9035連接至第二字元線WWL0，其相應於圖9A中接點NC00。所有C10 NFET選擇裝置及NV NT區塊開關係以相對於單元C00所描述的相應方式互連。如上述的，所有其他單元相應於單元C00或單元C00的鏡像。
[0133] 圖10A中所描繪SEM影像10000顯示恰於相應於圖4A中所描繪NV NT區塊開關4000之NV NT區塊開關的形成之前部分裝配記憶體單元的平面圖，其係形成於相應於記憶體陣列布局9200之其下的單元選擇電晶體及陣列佈線之上。使用較佳方法而沈積約40 nm厚的毯狀(透氣porous)奈米管組織層覆蓋表面絕緣體及佈線層10200，但由於SEM影像對比不足而不可見。然而，相應(透氣)圖形化奈米管區塊係藉下列圖10B中SEM影像而進一步描繪。毯狀奈米管組織層係使用噴塗塗佈而沈積。然而，毯狀奈米管組織層亦可藉旋轉塗層多個個別奈米管組織層而形成。圖10A中描繪的接點端子10100相應於圖4A中描繪的接點端子4010，且接點端子10150相應於接點端子4015。SEM影像10000中未見的毯狀奈米管組織層接觸接點端子10100與10150的頂部共面表面，並接觸絕緣體及佈線層10200的頂表面，其相應於圖4A中絕緣體及佈線層4030。毯狀奈米管組織層與重疊接點端子10150之表面上圖形化遮罩10250影像用於保護其下的毯狀奈米管組織層部分，免於稍後程序流程中的氧電漿蝕刻步驟。圖形化遮罩影像10250可使用Al2 O3 、Ge或任何其他的相容硬遮罩材料加以形成。
[0134] 其次，如所併入之專利參考資料中進一步描述的，較佳方法蝕刻例如氧電漿中毯狀奈米管組織層的暴露部分。其次，較佳方法移除圖形化遮罩10250影像。接著，較佳方法形成相應於圖9B中所描繪導體段9030及圖4A中所描繪導體4045之圖10A中所描繪SEM影像10300中所示導體段10400。導體段10400亦形成至相應於圖4A中所描繪接點4040之其下的NV NT區塊(未見)的頂部/側面接點。儘管可使用其他金屬，但在此範例中，導體段10400係由厚度2/100 nm的Ti/Pd形成。接著，較佳方法使用導體段10400做為遮罩層而蝕刻奈米管組織的剩餘暴露區，以形成相應於圖4A中所描繪NV NT區塊開關4000的NV NT區塊開關10450，並具分別相應於合成頂部/側面接點4040與導體4045的導體段10400，及相應於底部接點4042的底部接點10150。
[0135] 在處理中的此時，完成相應於16位元記憶體陣列布局9002之16位元記憶體陣列的製造，且圖10A的SEM影像10300顯示頂層的平面圖。相應於圖4A中NV NT區塊4035的NV NT區塊在SEM影像10300中未見。然而在下列圖10B中則進一步可見。絕緣體及佈線層10200'相應於絕緣體及佈線層10200，但不具毯狀奈米管組織層。
[0136] 圖10B中所描繪SEM影像10500描繪SEM傾斜截面圖影像。絕緣體及佈線層10600之表面上接點端子10550相應於SEM影像10300中接點端子10150，並形成至NV NT區塊10650的底部接點。頂部接點端子10700相應於形成至NV NT區塊10650之頂部接點的SEM影像10300中導體段10400的區。在此範例中NV NT區塊10650約為25 x 80 nm。
[0137] 圖9A概要描繪16位元記憶體陣列9000的測試及特性描述，係依據ON/OFF狀態交換及電阻狀態讀出，而於具圖9B中所描繪NV NT區塊開關儲存裝置的布局形式中，及於圖10A中所描繪16位元記憶體陣列結構之頂層上所形成NV NT區塊開關儲存區的SEM影像10300中實施。NV NT區塊開關之ON/OFF狀態交換結果係藉圖4B中波形4500而描繪，其係使用約6伏之單一脈衝而於ON與OFF狀態之間轉換。寫入0作業將NV NT區塊開關自ON切換為OFF或高電阻狀態，及寫入1作業將NV NT區塊開關自OFF切換為ON或低電阻狀態。如圖4B中所描繪的，ON電阻值典型地處於數百K歐姆範圍，及OFF電阻值典型地處於十億歐姆範圍。若多個脈衝用於寫入0及寫入1作業，切換電壓便可低於例如6伏。寫入0、寫入1與讀取電壓及電流波形可如與此同時提出申請之美國專利申請案No.11/280,786及美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中所描述。
[0138] 圖9A及圖9B之布局中概要描繪的16位元記憶體陣列9000裝配具有焊墊與字元線(WL)之間的CMOS緩衝器電路(未顯示)及焊墊與位元線(BL)之間的緩衝器電路。第二字元線(WWL)則直接連接至焊墊而無CMOS緩衝器電路。
[0139] 在作業中，處於例如5伏的極低電壓，並可藉具處於例如接地之參考電壓的次要字元線的字元及位元線實施寫入0、寫入1及讀取作業。對例如高於5伏的較高電壓而言，可使用具相應字元線所選擇之單元的次要字元線而施用寫入0及寫入1脈衝，藉以降低遍及單元選擇電晶體及CMOS緩衝器電路的電壓。改變應用電壓極性及電流方向的能力，係藉NV NT區塊開關(亦應用於NV NT開關)的雙向屬性而啟動，該開關與應用電壓極性及電流方向無關。做為部分的16位元記憶體陣列9000特性描述，相對於個別單元的寫入0及寫入1電壓係於廣泛範圍的電壓值間變化，因而寫入0及寫入1脈衝係使用次要字元線而施用。使用低電壓位元線的讀取作業(典型地例如低於4伏)係以啟動的字元線及接地的次要字元線實施。
[0140] 如上述的，圖11A中所描繪顯示讀出11000以NV NT區塊開關顯示代表性16位元記憶體陣列9000上寫入0、寫入1及讀取作業的結果。對寫入0作業而言，所有四位元沿選擇的字元線同步抹除。因而，位元線BL0、BL1、BL2及BL3均保持在0伏，且例如字元線WL0之選擇的字元線從0伏切換至例如5伏之較高電壓。接著，一或多個電壓脈衝施予相應次要字元線WWL0。WWL0脈衝振幅可自例如4至8伏變化。相應NV NT區塊開關NT00從ON至OFF切換，或保持在OFF狀態。寫入0作業以WL1與WWL1、WL2與WWL2及WL3與WWL3重複，直至所有位元均處於OFF狀態。圖11A中所描繪的位元型樣11100代表16位元記憶體陣列9000中每一16位元的寫入0(OFF狀態)，使得每一位元為OFF或高電阻狀態。
[0141] 對讀取作業而言，例如位元線BL0之位元線切換為例如低於3或4伏的電壓，且例如字元線WL0之選擇的字元線將例如T00之NFET選擇電晶體啟動為ON狀態，並經由例如NT00之相應NV NT區塊連接BL0至例如WWL0之接地的相應次要字元線。若相應NV NT區塊開關NT00處於OFF狀態，BL0便保持不變並檢測"0"或OFF狀態。然而，若相應NV NT區塊開關NT00處於"1"或ON狀態，那麼位元線BL0電壓便降低(下降)並檢測"1"狀態。在此範例中，讀取作業產生位元型樣11150，其中所有位元均處於"0"或OFF狀態，使得輸出位元型樣11150相應於輸入位元型樣11100。
[0142] 寫入1作業一次沿選擇的字元線執行一位元，例如WL0及例如相應次要字元線WWL0。藉位元線BL0保持在0伏，同時位元線BL1、BL2及BL3保持在例如4或5伏之較高電壓，而將邏輯"1"或低電阻狀態寫入單元C00。接著，一或多個電壓脈衝施予相_應次要字元線WWL0。WWL0脈衝振幅可自例如4至8伏變化，且單元C00從邏輯"0"高電阻狀態切換，並將非揮發性邏輯"1"或低電阻狀態儲存於NT00上。C01於此範例中將儲存0，因而如上述相對於寫入0作業進一步描述的，由於整個陣列係於寫入0作業之前抹除，所以無脈衝施用。
[0143] 如上述相對於寫入1作業描述所描述的，寫入1作業一次實施一位元，直至棋盤型樣11200寫入記憶體陣列9000。在此範例中，棋盤型樣11200施予預先抹除的16位元記憶體陣列9000。接著，如顯示讀出11000所描繪的，讀取作業產生相應的棋盤位元型樣11250，且記憶體陣列9000中16位元仍儲存為非揮發性邏輯"0"或"1"狀態。
[0144] 如上述的，做為施用電壓的功能，圖10A中所描繪的個別NV NT區塊開關10450分別在ON與OFF、低與高電阻狀態之間切換。在第一狀況下，如下列相對於圖11B進一步描述的，使用例如2 ns之快速升、降時間。在第二狀況下，如下列相對於圖11C進一步描述的，使用例如10 μs之緩慢升、降時間。在二狀況下，寫入0及寫入1交換均使用10個脈衝。而且，在二狀況下，寫入0使用20 μs的保持時間，寫入1使用1 ms的保持時間。通常，測試狀況類似於相對於圖4B與5B，及與此同時提出申請之美國專利申請案No.11/280,786、美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中所描述的ON/OFF交換。
[0145] 圖11B中所描繪的Schmoo圖11400顯示沿水平軸之1至7伏範圍的寫入0作業的通過及失敗區，及垂直方向之1至7伏範圍的寫入1作業。通過區11450顯示具4伏及以上之施用電壓的寫入0及寫入1作業產生類似於NV NT區塊開關10450之NV NT區塊開關的成功切換。通過區11450外部寫入0及寫入1電壓無效。
[0146] 圖11C中所描繪的Schmoo圖11500顯示沿水平軸之1至12伏範圍的寫入0作業的通過及失敗區，及垂直方向之1至12伏範圍的寫入1作業。通過區11550顯示具4伏及以上之施用電壓的寫入0及寫入1作業產生類似於NV NT區塊開關10450之NV NT區塊開關的成功切換。通過區11550外部寫入0及寫入1電壓無效。在一些實施例中，例外為如位置11600所指定之於寫入1作業的最少5伏切換的NV NT區塊開關。
使用NV NT開關或NVNT區塊開關做為具鄰近NV儲存節點位置之位元線的非揮發性奈米管儲存節點的記憶體陣列
[0147] 如圖9A中所描繪之記憶體陣列簡圖9000中所示，記憶體陣列可藉互連非揮發性記憶體單元而形成，該非揮發性記憶體單元包括例如NFET之選擇電晶體、例如NV NT開關或NV NT區塊開關之非揮發性奈米管儲存節點、及該單元內和該單元與例如字元線、位元線及次要字元線之陣列線之間的互連。圖8D總結各類型非揮發性奈米管儲存節點1－13，包括每一類型NV NT儲存節點、積體結構中整合層及相應圖編號的簡單描述。
[0148] 為求整合的容易性，例如NV NT開關或NV NT區塊開關之非揮發性奈米管儲存節點的一些實施例可定位於記憶體陣列結構的頂部或附近，並相對於積體結構之下部的記憶體陣列位元線而隨意偏移，以利直接垂直連接第一非揮發性奈米管儲存節點與相應NFET選擇電晶體的其下源極之間。即，該NFET選擇電晶體，柱栓連接源極及汲極擴散，且例如字元線、位元線及次要位元線的陣列線可於非揮發性奈米管儲存節點形成之前形成，其可於處理流程的末端或附近形成。置於積體結構的頂端或附近之非揮發性奈米管儲存節點在接點端子金屬及絕緣體選擇以及非絕緣體選擇的選擇中提供增強的彈性，此可提升非揮發性奈米管儲存節點的電氣性能。然而，在一些實施例中，單元區域可較大，例如較大50%至100%，及在一些組態中較大200%。
[0149] 具記憶體單元之頂部或附近之NV NT開關或NV NT區塊開關的記憶體單元係於下列以圖20B中所總結之單元區域而相對於圖12A－15進一步描述。
使用置於陣列佈線之上的NV NT開關的記憶體陣列
[0150] 圖12A描繪使用四記憶體單元之記憶體陣列12000的平面圖，該記憶體單元係使用做為位於記憶體陣列12000結構頂部或附近之非揮發性儲存裝置的NV NT開關。圖12B描繪沿段A1－A1'的相應記憶體陣列12000'截面圖。記憶體單元12050A及12050B為彼此的鏡子影像。記憶體單元12050A將用於描述記憶體陣列12000中典型單元的單元結構。雖然記憶體單元12050A顯示做為上述圖2A中所描繪非絕緣NV NT開關2000的NV NT儲存節點12150A，並表列於圖8D中做為NV NT儲存節點#1，但編號1－8及表列於圖8D中的任一絕緣或非絕緣NV NT儲存節點均可使用，以取代NV NT儲存節點12150A。
[0151] 單元選擇電晶體12100A包括形成於矽基底12300中的源極12200及汲極12250。裝配側壁分離器12400的閘極12350為部分陣列字元線12350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區12450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖12A及12B中所描繪單元選擇電晶體12100A之選擇裝置的閘極區。嵌入介電質12625的柱栓12500提供源極12200與柱栓12550之間的傳導路徑，其依序形成NV NT開關12150A的第一接點端子。NV NT開關12150A的第二接點端子12600為次要字元線12600的區段。NV NT元件12650接觸接點端子12550的頂部共面表面及次要字元線12600的區段，以及共面絕緣體12625的頂表面。NV NT開關12150B為NV NT開關12150A的鏡子影像。
[0152] 單元選擇電晶體12100A的汲極12250接觸柱栓12700，其依序於接點12800接觸導體段12750。導體段12750亦於接點12850接觸記憶體陣列位元線12900，藉以連接具位元線12900的汲極擴散12250。汲極12250係與鄰近單元(圖12A或12B中未見)共用。
[0153] 如上述，NV NT儲存節點12150A及12150B可為許多非絕緣NV NT開關之一。例如，可使用圖2中所描繪的NV NT開關2000及圖3中所描繪的NV NT開關3000，不需晶片置於密封封裝之應用的保護介電質層。
[0154] 另一方面，NV NT儲存節點12150A及12150B可為許多絕緣NV NT開關之一。可使用例如圖6A中所描繪的NV開關6000、圖6B中所描繪的6020、圖6C中所描繪的6040、圖6D中所描繪的6060、圖7A中所描繪的7000、及圖7B中所描繪的7050。亦可使用其他實施例。如上述各圖所描繪的，該些NV NT開關可為具單一絕緣體層的絕緣，絕緣體層的合成，及絕緣體層與間隙區的合成。如文中更詳細描述的，其他實施例以導體覆蓋NV NT開關。
[0155] 在一些實施例中，例如形成記憶體陣列12000之記憶體單元12050A及12050B的記憶體單元，估計為約20F2 的區域，其中F為最小技術節點尺寸。進一步假設當形成單元結構時係使用自我對齊垂直柱栓。該堆疊的接點及填注的取道孔(垂直柱栓)係於Ryan,J.G.等人所著Journal of Research and Development,Vol.39,No.4,July 1995,pp.371－381之"IBM之互連技術的發展"的先前技藝參考資料中描繪，整個內容以參考的方式併入本文。如下列更詳細描述的，若垂直柱栓未自我對齊，單元區域的尺寸(足跡)估計將成長超過兩倍，以大於圖20B中所描繪的40F2 。
使用具置於陣列佈線上之頂部/側面及底部接點之NV NT區塊開關的記憶體陣列
[0156] 圖13A描繪使用四記憶體單元之記憶體陣列13000的平面圖，該記憶體單元係使用做為位於記憶體陣列13000結構頂部或附近之非揮發性儲存裝置的NV NT開關。圖13B描繪沿段A2－A2'的相應記憶體陣列13000'截面圖。記憶體單元13050A及13050B為彼此的鏡子影像。記憶體單元13050A將用於描述記憶體陣列13000中典型單元的單元結構。雖然記憶體單元13050A顯示做為上述圖4A中所描繪非絕緣NV NT開關4000的NV NT儲存節點13150A，並表列於圖8D中做為NV NT儲存節點#9，但編號9、11或12及表列於圖8D中的任一絕緣或非絕緣NV NT儲存節點均可使用，以取代NV NT儲存節點13150A。用於描述記憶體陣列13000的NV NT區塊開關4000相應於圖10A中所描繪SEM影像10300中所示NV NT區塊開關10450。
[0157] 單元選擇電晶體13100A包括形成於矽基底13300中的源極13200及汲極13250。裝配側壁分離器13400的閘極13350為部分陣列字元線13350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區13450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖13A及13B中所描繪單元選擇電晶體13100A之選擇裝置的閘極區。嵌入介電質13625的柱栓13500提供源極13200與柱栓13550之間的傳導路徑，其依序形成至NV NT開關13150A之NV NT區塊13650的第一接點端子。NV NT區塊13650與做為底部接點端子的柱栓13500及部分絕緣體13625之表面重疊，亦如上述稱為重疊長度LOL 。至NV NT區塊13650的頂表面及一側表面的第二接點端子係由導體段13675形成，其亦接觸NV NT開關13150A的端子13600，為次要字元線13600的區段。NV NT開關13150B為NV NT開關13150A的鏡子影像。
[0158] 單元選擇電晶體13100A的汲極13250接觸柱栓13700，其依序於接點13800接觸導體段13750。導體段13750亦於接點13850接觸記憶體陣列位元線13900，藉以連接具位元線13900的汲極擴散13250。汲極13250係與鄰近單元(圖13中未見)共用。
[0159] 如上述，NV NT儲存節點13150A及13150B可為一非絕緣NV NT區塊開關。例如，可使用圖4A中所描繪的NV NT區塊開關4000，不需晶片置於密封封裝之應用的保護介電質層。圖9A中概要描繪的16位元記憶體陣列9000位於圖9B的布局9002中，且圖10A中SEM影像10300為組裝記憶體陣列13000的範例。
[0160] 另一方面，NV NT儲存節點13150A及13150B可為許多絕緣NV NT開關之一。可使用例如圖8A中所描繪的NV開關8000及圖8B中所描繪的8020。如上述各圖所描繪的，該些NV NT開關可為具單一絕緣體層的絕緣，絕緣體層的合成，及絕緣體層與間隙區的合成。
[0161] 在一些實施例中，例如形成記憶體陣列13000之記憶體單元13050A及13050B的記憶體單元，估計為約20F2 的區域，其中F為最小技術節點尺寸。進一步假設當形成單元結構時係使用自我對齊垂直柱栓。該堆疊的接點及填注的取道孔(垂直柱栓)係於所併入之參考資料中描繪。若垂直柱栓未自我對齊，單元區域的尺寸(足跡)估計將成長超過兩倍，以大於圖20B中所描繪的40F2 。
使用具置於陣列佈線上之頂部及底部接點之NV NT區塊開關的記憶體陣列
[0162] 圖14A描繪使用四記憶體單元之記憶體陣列14000的平面圖，該記憶體單元係使用做為位於記憶體陣列14000結構頂部或附近之非揮發性儲存裝置的NV NT開關。圖14B描繪沿段A3－A3'的相應記憶體陣列14000'截面圖。記憶體單元14050A及14050B為彼此的鏡子影像。記憶體單元14050A將用於描述NRAM記憶體陣列14000中典型單元的單元結構。記憶體單元14050A使用上述圖5A中所描繪的絕緣NV NT區塊開關5000，並表列於圖8D中做為NV NT儲存節點#10。
[0163] 單元選擇電晶體14100A包括形成於矽基底14300中的源極14200及汲極14250。裝配側壁分離器14400的閘極14350為部分陣列字元線14350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區14450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖14A及14B中所描繪單元選擇電晶體14100A之選擇裝置的閘極區。嵌入介電質14625的柱栓14500提供源極14200與柱栓14550之間的傳導路徑，其依序形成至NV NT開關14150A之NV NT區塊14600的第一底部接點端子。至NV NT區塊14600的第二頂部接點端子14650用做頂部接點端子，並當如所併入之專利參考資料中進一步描述的定義自我對齊NV NT區塊14650側表面時，可用做遮罩。頂部接點端子14650接觸次要字元線14675。NV NT區塊開關14150B為NV NT區塊開關14150A的鏡子影像。
[0164] 單元選擇電晶體14100A的汲極14250接觸柱栓14700，其依序於接點14800接觸導體段14750。導體段14750亦於接點14850接觸記憶體陣列位元線14900，藉以連接具位元線14900的汲極擴散14250。汲極14250係與鄰近單元(圖14A或14B中未見)共用。
[0165] 例如形成具NV NT區塊開關14150A及14150B做為NV NT儲存節點的記憶體陣列14000之記憶體單元14050A及14050B的記憶體單元，由於3維頂部及底部接點NV NT區塊開關幾何(結構)而形成密集單元。在一些實施例中，記憶體單元區域(足跡)估計為約12－15F2 的區域，其中F為最小技術節點尺寸。進一步假設當形成單元結構時係使用自我對齊垂直柱栓。該堆疊的接點及填注的取道孔(垂直柱栓)係於所併入之參考資料中描繪。如下列更詳細的描繪，若垂直柱栓未自我對齊，單元區域的尺寸(足跡)估計將成長超過兩倍，以大於圖20B中所描繪的30F2 。
使用具置於陣列佈線上之頂部/所有側面及底部接點之封閉NV NT區塊開關的記憶體陣列
[0166] 圖15描繪顯示使用封閉NV NT區塊開關做為位於記憶體陣列15000結構頂部或附近之非揮發性儲存裝置的兩記憶體單元之記憶體陣列15000的截面圖。記憶體單元15050A及15050B為彼此的鏡子影像。記憶體單元15050A將用於描述記憶體陣列15000中典型單元的單元結構。記憶體單元15050A取代用於記憶體單元14050A的絕緣NV NT區塊開關5000，並表列於圖8D中做為具上述圖8C中所描繪表列於圖8D中做為NV NT儲存節點#13之絕緣封閉NV NT區塊開關8050的NV NT儲存節點#10。
[0167] 與NV NT區塊表面接觸的絕緣體可留下未變的電氣特徵，可提升電氣特徵，或甚至可限制NV NT區塊開關的電氣作業。為利記憶體陣列中NV NT區塊開關整合，可藉使用封閉NV NT區塊開關而降低或排除絕緣體材料之選擇的敏感性，該封閉NV NT區塊開關包括避免具絕緣體之相應NV NT區塊的頂部及所有側表面接點的頂部/所有側面接點端子。記憶體單元15050A類似於圖14A及14B之平面圖(布局)及截面圖中分別描繪的單元14050A。因而，僅記憶體陣列15000的截面圖顯示於圖15中。封閉NV NT區塊開關15150A為NV NT區塊開關14150A的修改，如上述相對於圖8C中所示封閉NV NT區塊開關8050所描述的，其中與NV NT區塊15600之頂表面接觸的導體亦封閉(包覆)NV NT區塊15600以製造頂部/所有側面接點。該圍繞(包覆)導體可極薄，例如5至50 nm，用於形成封閉NV NT區塊側表面接點，並避免具絕緣體材料的側表面接點。
[0168] 單元選擇電晶體15100A包括形成於矽基底15300中的源極15200及汲極15250。裝配側壁分離器15400的閘極15350為部分陣列字元線15350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區15450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖15中所描繪單元選擇電晶體15100A之選擇裝置的閘極區。嵌入介電質15625的柱栓15500提供源極15200與柱栓15550之間的傳導路徑，其依序形成至封閉NV NT開關15150A之NV NT區塊15600的第一底部接點端子。接觸NV NT區塊15600之頂表面及所有側表面的頂部/所有側面接點端子15650形成第二接點，並如圖15之截面圖中所示，亦與次要字元線15675接觸。NV NT區塊開關15150B為NV NT區塊開關15150A的鏡子影像。
[0169] 單元選擇電晶體15100A的汲極15250接觸柱栓15700，其依序於接點15800接觸導體段15750。導體段15750亦接觸記憶體陣列位元線(圖15中未顯示)，但於相應於圖14A中接點14850的接點(未顯示)相應於記憶體陣列位元線14900，藉以連接具相應於圖14A中位元線14900之位元線(未顯示)的汲極擴散15250。汲極15250係與鄰近單元(圖15中未見)共用。
[0170] 例如形成具封閉NV NT區塊開關15150A及15150B做為NV NT儲存節點的記憶體陣列15000之記憶體單元15050A及15050B的記憶體單元，由於頂部/所有側面接點端子15650橫向厚度及底部接點端子15550之邊緣與頂部/所有側面接點端子15650之間區隔(如上述所稱的LOL )，而可形成密度低於單元14150A及14150B的單元，但可較例如單元13150A及13150B密集。在一些實施例中，記憶體單元區域(足跡)估計為約15－20 F2 的區域，其中F為最小技術節點尺寸。進一步假設當形成單元結構時係使用自我對齊垂直柱栓。該堆疊的接點及填注的取道孔(垂直柱栓)係於所併入之參考資料中進一步描繪。如下列更詳細的描繪，若垂直柱栓未自我對齊，在一些實施例中，單元區域的尺寸(足跡)估計將成長超過兩倍，以大於圖20B中所描繪的30－40 F2 。
使用NV NT開關或NV NT區塊開關做為具整合以提升單元/陣列密度(降低單元/陣列足跡)之NV儲存節點的非揮發性奈米管儲存節點的記憶體陣列
[0171] 在一些實施例中，記憶體陣列的形成係藉互連包括例如NFET之選擇電晶體的非揮發性記憶體單元、例如NV NT開關或NV NT區塊開關之非揮發性奈米管儲存節點、及單元內互連機構和單元與例如圖9A中所描繪的記憶體陣列簡圖9000中所示字元線、位元線及次要字元線之陣列線之間的互連機構。圖8D總結各式非揮發性奈米管儲存節點1－13，包括每一類NV NT儲存節點、積體結構內整合層及相應圖編號的簡短描述。
[0172] 為提升單元/陣列密度(降低單元/陣列足跡)，例如NV NT開關或NV NT區塊開關之非揮發性奈米管儲存節點可嵌入於選擇NFET電晶體的源極上方及積體結構中陣列位元線下方的記憶體單元中，使得陣列位元線可定位於選擇NFET電晶體之上，以便如下列相對於圖16A－20A所描繪及圖20B中總結的提升單元密度。
使用置於陣列位元線之下、選擇電晶體附近並與源極接觸之NV NT開關的記憶體陣列
[0173] 圖16A描繪顯示使用NV NT開關做為嵌入記憶體陣列16000結構以提升單元/陣列密度之非揮發性儲存裝置的四記憶體單元之記憶體陣列16000的平面圖。圖16B描繪沿段A4－A4'的相應記憶體陣列16000'截面圖。記憶體單元16050A及16050B為彼此的鏡子影像。代表性記憶體單元16050A將用於描述記憶體陣列16000中典型單元的單元結構。雖然記憶體單元16050A顯示做為上述圖6A中所描繪絕緣NV NT開關6000的NV NT儲存節點16150A，並表列於圖8D中做為NV NT儲存節點#3，但編號3－8及表列於圖8D中的任一絕緣NV NT儲存節點均可使用，以取代NV NT儲存節點16150A。其他實施例亦可使用。
[0174] 單元選擇電晶體16100A包括形成於矽基底16300中的源極16200及汲極16250。裝配側壁分離器16400的閘極16350為部分陣列字元線16350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區16450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖16A及16B中所描繪單元選擇電晶體16100A之選擇裝置的閘極區。嵌入介電質16625的柱栓16500提供源極16200與亦嵌入介電質16625之NV NT開關16150A的第一接點端子之間的傳導路徑，其中柱栓16500可做為NV NT開關16150A的第一接點端子。NV NT開關16150A的第二接點端子16600為部分的次要字元線16600。NV NT元件16650接觸接點端子16500的頂部共面表面。NV NT開關16150B為NV NT開關16150A的鏡子影像。
[0175] 單元選擇電晶體16100A的汲極16250接觸柱栓16700，其依序於接點16800接觸柱栓16900'。柱栓16900'接觸位元線16900，藉以互連位元線16900及汲極16250。柱栓16900'及位元線16900可於相同時間使用較佳製造方法而形成，例如USP 4,944,836中所描述的導體沈積及化學機械拋光(CMP)法。汲極16250係與鄰近單元(圖16A或16B中未見)共用。
[0176] 如上述，NV NT儲存節點16150A及16150B可為多個絕緣NV NT區塊開關之一。可使用例如圖6A中所描繪的NV開關6000、圖6B中所描繪的6020、圖6C中所描繪的6040、圖6D中所描繪的6060、圖7A中所描繪的7000及圖7B中所描繪的7050。如上述各圖所描繪的，該些NV NT開關可為具單一絕緣體層的絕緣，絕緣體層的合成，或絕緣體層與間隙區的合成。
[0177] 圖16A中所描繪之記憶體陣列16000的平面圖及圖16B中所描繪之相應截面圖16000'顯示經由位元線16900定義層組裝的積體結構。其餘絕緣(及導體)層可形成於包括最後晶片保護及晶片端子金屬層(未顯示)的位元線16900(未顯示)之上。
[0178] 在一些實施例中，例如形成記憶體陣列16000之記憶體單元16050A及16050B的記憶體單元，如下列圖20B中所描繪的，估計為約12－15F2 的區域，其中F為最小技術節點尺寸。
使用置於陣列位元線之下、選擇電晶體附近並與源極接觸之具頂部/側面及底部接點的NV NT開關的記憶體陣列
[0179] 圖17A描繪顯示使用具頂//側面及底部接點端子之NV NT開關做為嵌入記憶體陣列17000結構以提升單元/陣列密度之非揮發性儲存裝置的四記憶體單元之記憶體陣列17000的平面圖。圖17B描繪沿段A5－A5'的相應記憶體陣列17000'截面圖。記憶體單元17050A及17050B為彼此的鏡子影像。代表性記憶體單元17050A將用於描述記憶體陣列17000中典型單元的單元結構。雖然記憶體單元17050A顯示做為上述圖8A中所描繪具頂部/側面及底部接點端子之絕緣NV NT開關8000的NV NT儲存節點17150A，並表列於圖8D中做為NV NT儲存節點#11，但表列於圖8D中絕緣NV NT儲存節點12或其他絕緣體組態(未顯示)均可使用，以取代NV NT儲存節點17150A。
[0180] 單元選擇電晶體17100A包括形成於矽基底17300中的源極17200及汲極17250。裝配側壁分離器17400的閘極17350為部分陣列字元線17350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區17450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖17A及17B中所描繪單元選擇電晶體17100A之選擇裝置的閘極區。嵌入介電質17625的柱栓17500提供源極17200與亦嵌入介電質17625之NV NT開關17150A的第一接點端子之間的傳導路徑，其中柱栓17500可做為至NV NT開關17150A之NV NT區塊17650的第一接點端子。NV NT開關17150A的第二接點端子17675係藉導體段17675而形成，並形成至NV NT區塊17650的頂部/側面接點，及接觸次要字元線17600。NV NT開關17150B為NV NT開關17150A的鏡子影像。
[0181] 單元選擇電晶體17100A的汲極17250接觸柱栓17700，其依序於接點17800接觸柱栓17900'。柱栓17900'接觸位元線17900，藉以互連位元線17900及汲極17250。如上述相對於圖16A－16B及所併入專利參考資料中所描述的，柱栓17900'及位元線17900可於相同時間形成。汲極17250係與鄰近單元(圖17A或17B中未見)共用。
[0182] 如上述，NV NT儲存節點17150A及17150B可為多個絕緣NV NT區塊開關之一，例如圖8A中所描繪的NV開關8000及圖8B中所描繪的NV NT區塊開關8020。如上述各圖所描繪的，該些NV NT開關可為具單一絕緣體層的絕緣，絕緣體層的合成，或絕緣體層與間隙區的合成。
[0183] 圖17A中所描繪之記憶體陣列17000的平面圖及圖17B中所描繪之相應截面圖17000'顯示經由位元線17900定義層組裝的積體結構。其餘絕緣(及導體)層可形成於包括最後晶片保護及晶片端子金屬層(未顯示)的位元線17900(未顯示)之上。
[0184] 在一些實施例中，例如形成NRAM記憶體陣列17000之記憶體單元17050A及17050B的記憶體單元，如下列圖20B中所描繪的，估計為約12－15F2 的區域，其中F為最小技術節點尺寸。
使用置於陣列位元線之下、選擇電晶體附近並與源極接觸之具頂部及底部接點的NV NT開關的記憶體陣列
[0185] 圖18A描繪顯示使用具頂部及底部接點端子之NV NT開關做為嵌入記憶體陣列18000結構以提升單元/陣列密度之非揮發性儲存裝置的四記憶體單元之記憶體陣列18000的平面圖。圖18B描繪沿段A6－A6'的相應記憶體陣列18000'截面圖。記憶體單元18050A及18050B為彼此的鏡子影像。代表性記憶體單元18050A將用於描述記憶體陣列18000中典型單元的單元結構。記憶體單元18050A顯示做為上述圖5A中所描繪具頂部及底部接點端子之絕緣NV NT開關5000的NV NT儲存節點18150A，並表列於圖8D中做為NV NT儲存節點#10。
[0186] 單元選擇電晶體18100A包括形成於矽基底18300中的源極18200及汲極18250。裝配側壁分離器18400的閘極18350為部分陣列字元線18350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區18450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖18A及18B中所描繪單元選擇電晶體18100A之選擇裝置的閘極區。嵌入介電質18625的柱栓18500提供源極18200與亦嵌入介電質18625之NV NT開關18150A的第一接點端子之間的傳導路徑，其中柱栓18500可做為至NV NT開關18150A之NV NT區塊18600的底部接點端子。接觸NV NT區塊18600之頂表面的頂部接點端子18650形成第二接點，並亦與次要字元線18675接觸。NV NT區塊開關18150B為NV NT開關區塊18150A的鏡子影像。
[0187] 單元選擇電晶體18100A的汲極18250接觸柱栓18700，其依序於接點18800接觸柱栓18900'。柱栓18900'接觸位元線18900，藉以互連位元線18900及汲極18250。如上述相對於圖16A－16B、17A－17B及所併入專利參考資料中所描述的，柱栓18900'及位元線18900可於相同時間形成。汲極18250係與鄰近單元(圖18A或18B中未見)共用。
[0188] 如上述，NV NT儲存節點18150A及18150B使用上述圖5A中所描繪的NV NT區塊開關5000以提升單元/陣列密度(降低單元/陣列足跡)。雖然NV NT儲存節點18150A及18150B描繪以單一絕緣體層絕緣的NV NT區塊開關5000，但如上述各圖所描繪的，亦可使用絕緣體層的合成，及絕緣體層與間隙區的合成。
[0189] 圖18A中所描繪之記憶體陣列18000的平面圖及圖18B中所描繪之相應截面圖18000'顯示經由位元線18900定義層組裝的積體結構。其餘絕緣(及導體)層可形成於包括最後晶片保護及晶片端子金屬層(未顯示)的位元線18900(未顯示)之上。
[0190] 在一些實施例中，例如形成NRAM記憶體陣列18000之記憶體單元18050A及18050B的記憶體單元，如下列圖20B中所描繪的，估計為約6－8F2 的區域，其中F為最小技術節點尺寸。
使用置於陣列位元線之下、選擇電晶體附近並與源極接觸之具頂部/所有側面及底部接點的封閉(遮蓋)NV NT開關的記憶體陣列
[0191] 圖19描繪顯示使用封閉(遮蓋)NV NT區塊開關做為位於記憶體陣列19000結構之選擇電晶體附近之非揮發性儲存裝置的兩單元之記憶體陣列19000的截面圖。記憶體單元19050A及19050B為彼此的鏡子影像。記憶體單元19050A將用於描述記憶體陣列19000中典型單元的單元結構。記憶體單元19050A取代用於單元18050A的絕緣NV NT區塊開關5000，並表列於圖8D中做為具上述圖8C中所描繪表列於圖8D中做為NV NT儲存節點#13之絕緣封閉NV NT區塊開關8050的NV NT儲存節點#10。
[0192] 如上述，與NV NT區塊表面接觸的絕緣體可留下未變的電氣特徵，可提升電氣特徵，或甚至可限制NV NT區塊開關的電氣作業。為利記憶體陣列中NV NT區塊開關整合，可藉使用封閉NV NT區塊開關而降低或排除絕緣體材料之選擇的敏感性，該封閉NV NT區塊開關包括避免具絕緣體之相應NV NT區塊的頂部及所有側表面接點的頂部/所有側面接點端子。記憶體單元19050A類似於圖18A及18B之平面圖(布局)及截面圖中分別描繪的單元18050A。因而，僅記憶體陣列19000的截面圖顯示於圖19中。封閉NV NT區塊開關19150A為NV NT區塊開關18150A的修改，如上述相對於圖8C中所示封閉NV NT區塊開關8050所描述的，其中與NV NT區塊19600之頂表面接觸的導體亦封閉(包覆)NV NT區塊19600以製造頂部/所有側面接點。該圍繞(包覆)導體可極薄，例如5至50 nm，用於形成封閉NV NT區塊側表面接點，並實質上避免具絕緣體材料的側表面接點。
[0193] 單元選擇電晶體19100A包括形成於矽基底19300中的源極19200及汲極19250。裝配側壁分離器19400的閘極19350為部分陣列字元線19350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區19450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖19中所描繪單元選擇電晶體19100A之選擇裝置的閘極區。嵌入介電質19625的柱栓19500提供源極19200與亦嵌入介電質19625之NV NT區塊開關19150A的第一接點端子之間的傳導路徑，其中柱栓19500可用做至NV NT區塊開關19150A之NV NT區塊19600的底部接點。接觸NV NT區塊19600之頂表面及所有側表面的頂部/所有側面接點端子19650形成第二接點，並亦與次要字元線19675接觸。NV NT區塊開關19150B為NV NT區塊開關19150A的鏡子影像。
[0194] 單元選擇電晶體19100A的汲極19250接觸柱栓19700，其依序於接點19800接觸柱栓19900'。柱栓19900'接觸位元線19900，藉以互連位元線19900及汲極19250。如上述相對於圖16A－16B、17A－17B、18A－18B及所併入之專利參考資料中所描述的，柱栓19900'及位元線19900可於相同時間形成。汲極19250係與鄰近單元(圖19中未見)共用。
[0195] 例如形成具封閉NV NT區塊開關19150A及19150B做為NV NT儲存節點的記憶體陣列19000之記憶體單元19050A及19050B的記憶體單元，在一些實施例中，由於頂部/所有側面接點端子19650橫向厚度及底部接點端子19550之邊緣與頂部/所有側面接點端子19650之間區隔(如上述所稱的LOL )，而可形成密度低於單元18150A及18150B的單元，但可較例如單元16150A及16150B密集。在一些實施例中，如下列圖20B中所描繪的，記憶體單元區域(足跡)估計為約12－15 F2 的區域，其中F為最小技術節點尺寸。
使用置於陣列位元線之下、選擇電晶體附近之具頂部及底部接點的NV NT區塊開關的記憶體陣列，其具至該該頂部接點的位元線接點及至該開關之該底部接點的汲極接點
[0196] 圖20A描繪使用如圖5A中所描繪之NV NT區塊開關5000於位元線接點與相應汲極擴散間替代配置的記憶體陣列20000的截面圖。相應次要字元線連接選擇NFET裝置的相應源極。在一些實施例中，記憶體陣列20000的記憶體陣列密度(足跡)約等於上述相對於圖18A－18B所描述之記憶體陣列18000的記憶體陣列密度(足跡)。
[0197] 圖20A描繪顯示使用具頂部及底部接點端子之NV NT區塊開關做為嵌入記憶體陣列20000結構之非揮發性儲存裝置以提升單元/陣列密度之記憶體單元的記憶體陣列20000的截面圖。記憶體單元20050A及20050B為彼此的鏡子影像。代表性記憶體單元20050A將用於描述記憶體陣列20000中典型單元的單元結構。記憶體單元20050A顯示NV NT儲存節點20150A做為上述圖5A中所描繪具頂部及底部接點端子的絕緣NV NT區塊開關5000，並表列於圖8D中做為NV NT儲存節點#10。
[0198] 單元選擇電晶體20100A包括形成於矽基底20300中的源極20200及汲極20250。裝配側壁分離器20400的閘極20350為部分陣列字元線20350，其形成閘極區及陣列互連，並使用熟知的FET裝置作業方法控制通道區20450的ON及OFF狀態。另一方面，分離的字元線導體(未顯示)可用於互連例如圖20A中所描繪單元選擇電晶體20100A之選擇裝置的閘極區。嵌入介電質20625的柱栓20500提供汲極20250與亦嵌入介電質20625之NV NT開關20150A的第一接點端子之間的傳導路徑，其中柱栓20500可做為至NV NT區塊開關20150A之NV NT區塊20600的底部接點端子。與NV NT區塊20600之頂表面接觸的頂部接點端子20650形成第二接點，並亦與柱栓20900'接觸。柱栓20900'接觸位元線20900，藉以互連位元線20900及NV NT區塊開關20150A的頂部接點端子20650。如上述相對於圖16A－16B、17A－17B、18A－18B與19及所併入專利參考資料中所描述的，柱栓20900'及位元線20900可於相同時間形成。NV NT開關20150B為NV NT開關20150A的鏡子影像。
[0199] 單元選擇電晶體20100A的源極20200接觸柱栓20700，其依序於接點20800接觸次要字元線20675。源極20200係與鄰近單元(圖20A中未見)共用。
[0200] 如上述，NV NT儲存節點20150A及20150B使用上述圖5A中所描繪的NV NT區塊開關5000，以提升單元/陣列密度(降低單元/陣列足跡)。雖然NV NT儲存節點20150A及20150B描繪具單一絕緣體層的NV NT區塊開關5000，但如上述各圖所描繪的，亦可使用絕緣體層的合成，及絕緣體層與間隙區的合成。
[0201] 圖20A中所描繪之記憶體陣列20000的截面圖顯示經由位元線20900定義層組裝的積體結構。其餘絕緣(及導體)層可形成於包括最後晶片保護及晶片端子金屬層(未顯示)的位元線20900(未顯示)之上。
[0202] 在一些實施例中，例如形成記憶體陣列20000之記憶體單元20050A及20050B的記憶體單元，估計為約6－8F2 的區域，其中F為最小技術節點尺寸。
[0203] 請注意，雖然圖5A中所描繪NV NT區塊開關5000用做NV NT區塊開關20150A及20150B，若需要降低與絕緣體20625接觸，便可使用圖8C中所描繪封閉NV NT區塊開關8050加以取代。在此狀況下，為了如相對於圖19中所描繪記憶體陣列19000的相同理由，可增加陣列區域(足跡)的尺寸。
用做非揮發性奈米管儲存節點之NV NT開關、NV NT區塊開關及封閉NV NT區塊開關的各式實施例之相關記憶體陣列密度(足跡)的總結
[0204] 圖20B依據NV NT儲存節點配置類型，總結上述記憶體陣列的一些代表性實施例的單元尺寸。圖20B亦包括相應圖8D NV NT儲存節點編號，以利參考用做各式記憶體陣列中NV儲存節點的NV NT開關、NV NT區塊開關或封閉NV NT區塊開關的類型。
[0205] 置於已連接NFET選擇電晶體之字元線(WL)及位元線(BL)上陣列的頂表面或附近的NV NT儲存節點產生較不密集的實施。然而，置於預先佈線之記憶體陣列的表面或附近的NV NT儲存節點提供整合的容易性(整合彈性)，包括用於置入密封封裝的非絕緣晶片以及使用廣泛之絕緣體組合及間隙區的NV NT儲存節點絕緣。該配置產生與CMOS電路及NFET選擇電晶體整合之NV NT開關及NV NT區塊開關的短的發展時間。如圖20B中所示，單元區域(足跡)實質上可大於完全積體結構，然而例如上述相對於圖9A－9B、10A－10B、及11A－11C所描述之16位元記憶體陣列9000的工作記憶體陣列，產生更快的記憶體陣列製造及加速的學習。請注意，單元密度(足跡)亦取決於當NV NT儲存節點連接至選擇電晶體源極擴散時，是否使用自我對齊或非自我對齊柱栓。
[0206] 置於位元線下完全整合的NV NT儲存節點產生提升的單元密度(極小足跡)。圖20B顯示有關最小尺寸F的各式相關單元區域。極密集記憶體單元的一些實施例具有6－8 F2 範圍的估計單元區域，其可藉完全整合具圖20B中所示頂部及底部接點的NV NT區塊開關而達成。對F＝45 nm技術節點而言，單元區域估計處於0.012－0.016 um2 範圍，對F＝22 nm技術節點而言，單元區域估計處於0.003－0.004 um2 範圍，及對F＝10 nm技術節點而言，單元區域估計處於0.0006－0.0008 um2 範圍。NV NT區塊開關為可縮放的，並已製作22至45 nm範圍的尺寸。縮放F＝10 nm或甚至更小的技術節點，目前無已知的基本障礙。
極密集交叉點開關
[0207] 非揮發性交叉點開關矩陣可在製造完成後用於改變晶片中互連。NV NT區塊開關可用於形成極密集非揮發性交叉點開關，以用於例如FPGA之可組建的邏輯。下列相對於圖20A－23C描述使用NV NT區塊開關的密集非揮發性交叉點開關。
具NV NT區塊開關自我對齊陣列佈線的第一型密集交叉點開關結構
[0208] 依據"圖像訊框"布局及使用水平方向薄奈米管元件的非揮發性奈米管二端子交叉點開關係於圖21中描繪，相應於美國專利申請案No.11/280,786中所描述二端子交叉點開關。雖然圖21中所描繪的"圖像訊框"實施例極密集(即，許多可裝配於小區域中；具有小足跡)，甚至可製成較密集可擴充非揮發性奈米管二端子開關。如上述及與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中所詳細描述的，以垂直方向(3－D)二端子非揮發性奈米管區塊(NV NT區塊)開關取代水平方向(2－D)薄奈米管元件，可產生仍較密集開關，其在許多應用中為有用的，例如電氣可程式化佈線、非揮發性記憶體、包括陣列邏輯、FPGA及例如其他應用之邏輯。
[0209] 圖21描繪圖像訊框二端子非揮發性奈米管開關21000截面圖，包括其下的基底(未顯示)及取道孔21110中傳導元件21105上的支撐絕緣體21100。非揮發性奈米管開關21000可於ON及OFF狀態之間多次切換。奈米管元件21125與形成二奈米管開關21000端子之一的傳導元件21050接觸。選擇傳導元件21107可用於提升奈米管元件21125與傳導元件21105之間的接觸。傳導元件21155接觸區21135中奈米管元件21125的周圍，藉以形成第二的二端子奈米管開關21000端子。傳導元件21155藉絕緣體21120而與選擇傳導元件21107及部分奈米管元件21125區隔。在一些實施例中，二端子奈米管開關21000尺寸沿水平的X方向約為3F，及沿垂直的Y方向(未顯示)約為3F，其中F為特定技術節點之最小平版印刷定義的尺寸。鄰近開關之間最小區隔為F，使得二端子奈米管開關21000可沿X及Y方向以4F的週期性置放(未顯示)。在一些實施例中，個別二端子奈米管開關21000佔據9F2 的區域，及當置放於與其他開關區隔最小距離F的陣列組態中時，則佔據16F2 。
[0210] 圖22A描繪2×2交叉點開關陣列組態之四個垂直方向(3－D)二端子非揮發性奈米管區塊開關(22100－1、22100－2、22100－3及22100－4)的非揮發性奈米管區塊開關矩陣22000的平面圖。如圖22B及22C中所示，代表性截面圖XI－XI'及Y1－Y1'經由圖22A中所描繪的部分NV NT區塊開關22100－1，進一步描繪垂直方向(3－D)結構之NV NT區塊開關的元件。相應於二端子非揮發性奈米管區塊開關22100－1、22100－2、22100－3及22100－4之第一類二端子NV NT區塊開關的細節及製造方法，係於上述及所併入之專利參考資料中描述。NV NT區塊可使用例如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"之所併入之專利參考資料中所描述的層上多重旋轉或藉噴塗技術而沈積。
[0211] 圖22A中所描繪的線路22050－1互連二端子NV NT區塊開關22100－1及22100－2，其形成與每一該些具有尺寸FxF並間隔距離F的二端子NV NT區塊開關接觸的底部(較低層)。線路22050－2互連二端子NV NT區塊開關22100－3及22100－4，其形成與每一該些具有尺寸FxF並間隔距離F的二端子NV NT區塊開關接觸的底部(較低層)。
[0212] 雖然F代表獲得最大開關陣列密度的最小特徵尺寸，但可視需要使用大於F的尺寸，及可使用非方形截面圖，例如矩形及圓形，以便獲得較低ON電阻值或其他所需特徵。例如，可裝配大開關以獲得50至100歐姆範圍之ON電阻值，而符合傳輸線的特性阻抗(Zo)。而且，可形成例如大於2×2的陣列，例如100×100或更大。
[0213] 圖22A中所描繪的線路22600－1，藉接觸頂部(較高層)接點與每一具有尺寸FxF並間隔距離F的二端子NV NT區塊開關，而互連二端子NV NT區塊開關22100－1及22100－3。線路22600－2藉接觸頂部(較高層)接點與每一具有尺寸FxF並間隔距離F的二端子NV NT區塊開關，而互連二端子NV NT區塊開關22100－2及22100－4。線路22600－1及22600－2於填注NV NT區塊開關間之區的絕緣體22500的表面上圖形化。雖然F代表獲得最大開關陣列密度的最小特徵尺寸，但可使用大於F的尺寸。
[0214] 圖22B描繪經由及沿X方向之線路22600－1的截面圖X1－X1'。Z方向代表二端子NV NT區塊開關22100－1的垂直方位，且亦代表ON狀態之電流(垂直地)流動的方向。二端子NV NT區塊開關22100－1包括線路22050－1之一段的底部(較低層)接點22050－1'，與線路22600－1接觸的頂部(較高層)接點22400－1，及與底部(較低層)接點22050－1'及頂部(較高層)接點22400－1接觸的NV NT區塊22200－1。如上述及例如與此同時提出申請之美國專利申請案No.11/280,786和美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"之所併入專利參考資料中所描述的，NV NT區塊22200－1可於ON及OFF狀態間多次切換。
[0215] 圖22C描繪經由及沿Y方向之線路22050－1的截面圖Y1－Y1'。Z方向代表二端子NV NT區塊開關22100－1的垂直方位，且亦代表ON狀態之電流(垂直地)流動的方向。二端子NV NT區塊開關22100－1包括線路22050－1之一段的底部(較低層)接點22050－1'，與線路22600－1接觸的頂部(較高層)接點22400－1，及與底部(較低層)接點22050－1'及頂部(較高層)接點22400－1接觸的NV NT區塊22200－1。如上述及所併入專利參考資料中所描述的，NV NT區塊22200－1可於ON及OFF狀態間多次切換。NV NT區塊開關及陣列互連的製造方法，係於例如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"之所併入專利參考資料中描述。
[0216] 二端子NV NT區塊開關22100－1、22100－2、22100－3及22100－4之尺寸於水平方向概為F，且於垂直的Y方向概為F，其中F為特定技術節點之最小微影定義的尺寸。鄰近開關之間最小區隔為F，使得二端子NV NT區塊開關22100－1、22100－2、22100－3及22100－4可如圖22A中所描繪的，沿X及Y方向以2F的週期性置放。個別二端子奈米管開關22100－1、22100－2、22100－3及22100－4佔據1F2 的區域，及當置放於與其他開關區隔最小距離F的陣列組態中時，則佔據4F2 。因此，個別二端子奈米管開關22100－1、22100－2、22100－3及22100－4較圖21中所描繪之二端子開關21000密集9倍。在具沿X及Y方向區隔F之個別開關的陣列組態中，以二端子奈米管開關22100－1、22100－2、22100－3及22100－4為主且具2F之週期性的非揮發性奈米管開關的陣列，佔據4F2 的區域，較在一些實施例中需要16F2 區域之以二端子開關21000為主的非揮發性奈米管開關的陣列密集4倍。F可於大尺寸範圍上縮放。F可為250 nm及更大；F可少於100 nm，例如45 nm及22 nm；或少於10 nm。如所併入之專利參考資料中所描述的，裝配具由底部(較低層)接點至頂部(較低層)接點35 nm間隔所定義之垂直(Z)方向的NV NT區塊通道長度LSW－CH 的NV NT開關。LSW－CH 的範圍可從<10 nm至大於250 nm。
[0217] 尺寸F係由技術節點決定，例如45 nm。若奈米管組織密度(每單位區域的奈米管數量)足夠高而獲得所需NV NT區塊開關ON電阻值，NV NT區塊開關尺寸可為例如F＝45 nm。然而，當使用最小F x F開關尺寸時，若NV NT區塊開關電阻值過高，便可使用大於F的尺寸，以增加NV NT區塊開關中奈米管的數量，並藉以達到較低NV NT區塊開關ON電阻值。假設CMOS驅動器正驅動CMOS電路電容性輸入，那麼至下一邏輯階段的輸入位準將軌對軌(於晶片上電壓供應與參考(接地)電壓間)搖擺，不論NV NT區塊開關及FET通道的合成串連ON電阻值。然而，網路RC時間常數由於串連電阻及互連電容值的加總可要求限制NV NT區塊開關的ON電阻值而延遲。例如，若佈線路徑要求短的延遲時間，那麼在本範例中，NV NT區塊開關的ON電阻便可不大於1k至10k歐姆之NMOS及PMOS之ON電阻的十分之一，藉以限制NV NT區塊開關的ON電阻至100歐姆至1k歐姆範圍的電阻。然而，若未要求短的延遲時間，那麼在本範例中，NV NT區塊開關的ON電阻可等於(或甚至大於)NMOS及PMOS之ON電阻，在此處於1k歐姆至10k歐姆的範圍。如上述及與此同時提出申請之美國專利申請案No.11/280,786和美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"中所描述的，NV NT區塊開關OFF電阻典型地為1 G歐姆及以上，具一些低至100 M歐姆的裝置。
[0218] 非揮發性開關矩陣22000中NVNT區塊開關22100－1、22100－2、22100－3及22100－4處於所組裝的ON狀態。作業中，該些NV NT區塊開關典型地切換為OFF狀態。接著，該應用判斷非揮發性開關矩陣22000中哪一NV NT區塊開關切換為ON狀態，以形成互連佈線。
[0219] 作業中，所組裝的ON之NV NT區塊開關可藉啟動所有列而同步全部從ON切換至OFF，或可一次切換一列，或可同時切換一NV NT區塊開關。在此範例中，開關一次一列地從ON切換至OFF。NV NT區塊開關22100－1及22100－3藉寫入0(亦稱為抹除)作業而從ON切換至OFF。首先，垂直線路22050－1及22050－2被設定並保持在例如0伏(接地)之參考電壓。其次，水平線路22100－2被設定為0並保持在0伏，且水平線路22100－1從例如0伏(接地)之參考電壓躍至例如範圍4至8伏的寫入0電壓。如上述及所併入之專利參考資料中所描述的，跳躍速率可處於1 to 10 ns範圍，或更慢而在1 uA至100uA範圍之每一開關的寫入0電流下，處於例如數百奈秒或微秒範圍。雖然本範例中係描述NV NT區塊開關的2x2陣列，但可使用較大的NxM開關矩陣，其中N及M包括數百、數千或甚至更多的NV NT區塊開關。
[0220] 作業中，水平與垂直線路之間任一非揮發性電氣程式化及再程式化連接的組合，可使用寫入1(亦稱為程式化)作業而藉電氣啟動(從OFF狀態轉至ON狀態)任一NV NT區塊開關的組合而體現，其中NVNT區塊開關22100－1、22100－2、22100－3及22100－4的ON狀態決定垂直線路22050－1及22050－2與水平線路22600－1及2260－2之間電氣佈線連接(路由)。在此範例中，寫入1作業典型地以4至8伏範圍的電壓寫入。如美國專利申請案No.11/280,786及美國臨時專利申請案No.60/855,109中所描述的，跳躍速率可處於10 ns以下的範圍，或更慢而在1uA至100uA範圍之每一開關的寫入1電流下，處於例如數百奈秒或微秒範圍。
[0221] 經由範例，NV NT區塊開關22100－1可為連接線路22600－1與22050－1的ON狀態，且NV NT區塊開關22100－4亦可為連接線路22600－2與22050－2的ON狀態。NV NT區塊開關22100－2及22100－3可處於例如OFF狀態。多重線路可同樣地連接。下列描繪的圖22D顯示可使用非揮發性奈米管區塊開關矩陣22000形成的各式互連。
[0222] 圖22D描繪四個NV NT區塊開關之一處於ON狀態，且其餘三開關處於OFF狀態的非揮發性電氣程式化佈線(路由)連接。亦顯示成對(四個之二)NV NT區塊開關處於ON狀態，且其餘二開關處於OFF狀態的非揮發性電氣程式化佈線(路由)連接。如圖22D中所描繪的，選擇的(ON)NV NT區塊開關對可用於形成每一垂直及水平線路對的單一接點，或一垂直線路與二水平線路之間、或一水平線路與二垂直線路之間的多重連接。可使用三個NV NT區塊開關處於ON狀態及其餘一開關處於OFF狀態(未顯示)的組合，或所有四個NV NT區塊開關處於ON狀態(未顯示)，而形成其他NV電氣程式化佈線(路由)連接。雖然本範例中係描述NV NT區塊開關的2x2陣列，但可使用較大的NxM開關矩陣，其中N及M包括數百、數千或甚至更多的NV NT區塊開關。非揮發性電氣程式化佈線(路由)連接可再程式化數千或更多次，以改變佈線(路由)組態。
[0223] 作業中，在NV NT區塊開關寫入而處於ON或OFF狀態後，電氣信號將經由處於ON狀態之NV NT區塊開關而於佈線(路由)層間流動。電壓位準保持在寫入0及寫入1作業臨界值之下。在本範例中，電子信號保持在約4伏之下。
具NV NT區塊開關設定/對齊陣列佈線的第二型密集交叉點開關結構
[0224] 非揮發性奈米管區塊開關矩陣22000係於上述圖22A之平面圖中描繪，且非揮發性奈米管區塊開關22100－1為NV NT區塊開關22100－1、22100－2、22100－3及22100－4的代表，其係於圖22B及22C之截面圖中描繪，並顯示第一型NV NT區塊開關，其中頂點(較高層)接點22400－1形成，且較高層接點亦即遮罩層定義非揮發性奈米管區塊開關22100－1之NV NT區塊22200－1蝕刻的X及Y尺寸。
[0225] 在另一實施例中，以合成的頂點(較高層)接點及陣列線路排除及替代第二類NV NT區塊開關中頂點(較高層)接點。例如，如下列圖23中所描繪的，排除圖22A－22C中所描繪的頂點(較高層)接點22400－1，並以陣列線路23600－1之區(部分)的頂點(較高層)接點取代。
[0226] 圖23A描繪2×2交叉點開關陣列組態之四個垂直方向(3－D)二端子非揮發性奈米管區塊開關(23100－1、23100－2、23100－3及23100－4)的非揮發性奈米管區塊開關矩陣23000的平面圖。代表性截面圖X2－X2'及Y2－Y2'經由圖23A中所描繪的部分NV NT區塊開關23100－1進一步描繪圖23B及23C中所示垂直方向(3－D)結構之NV NT區塊開關的元件。第二型二端子NV NT區塊開關及製造方法的細節，相應於二端子非揮發性奈米管開關23100－1、23100－2、23100－3及23100－4，係以所併入之專利參考資料中所描述的NV NT區塊開關製造為主。然而，取代使用頂點(較高層)接點做為對裝置NV NT區塊表面的蝕刻遮罩，而使用頂點(較高層)接點之形狀並以已知產業圖形化技術為主的犧牲性(一次性使用)蝕刻遮罩(未顯示)，以定義NV NT區塊區的X及Y尺寸，例如圖23A－23C中所描繪的NV NT區塊23200－1。接著使用所併入之專利參考資料中較佳的蝕刻製造方法定義NV NT區塊23200－1尺寸，以形成圖23A－23C中所描繪的NV NT區塊23200－1。如例如與此同時提出申請之美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"之所併入之專利參考資料中所描述的技術，NV NT區塊可使用多重層上旋轉或藉噴塗而沈積。
[0227] 圖23A中所描繪的線路23050－1以每一該些具尺寸FxF並區隔距離F的二端子NV NT區塊開關，互連形成底部(較低層)接點的二端子NV NT區塊開關23100－1及23100－2。線路23050－2以每一該些具尺寸FxF並區隔距離F的二端子NV NT區塊開關，互連形成底部(較低層)接點的二端子NV NT區塊開關23100－3及23100－4。雖然F代表獲得最大開關陣列密度的最小特徵尺寸，但可視需要使用大於F的尺寸，及可使用非方形截面圖，如上述例如矩形及圓形。而且，可形成例如大於2×2的陣列，例如100×100或更大。
[0228] 圖23A中所描繪的線路23600－1互連二端子NV NT區塊開關23100－1及23100－3，同時亦以每一具尺寸FxF並區隔距離F的二端子NV NT區塊開關形成例如頂部(較高層)接點23600－1'的頂部(較高層)接點。線路23600－2互連二端子NV NT區塊開關23100－2及23100－4，並以每一具尺寸FxF並區隔距離F的二端子NV NT區塊開關形成例如頂部(較高層)接點23600－1'的頂部(較高層)接點。線路23600－1及23600－2於填注二端子NV NT區塊開關間之區的絕緣體23500的表面上圖形化。雖然F代表獲得最大開關陣列密度的最小特徵尺寸，但可視需要使用大於F的尺寸，及可使用非方形截面圖，如上述例如矩形及圓形。而且，可形成例如大於2×2的陣列，例如100×100或更大。
[0229] 圖23B描繪經由及沿X方向之線路23600－1的截面圖X2－X2'。Z方向代表二端子NV NT區塊開關23100－1的垂直方位，且亦代表ON狀態之電流(垂直地)流動的方向。請注意，電流可向上或向下方向流動。二端子NV NT區塊開關23100－1包括由線路23050－1所形成之區的底部(較低層)接點23050－1'，由線路23600－1所形成之區(部分)的頂部(較高層)接點23600－1'，及與底部(較低層)接點23050－1'及頂部(較高層)接點23600－1'接觸的NV NT區塊23200－1。如例如與此同時提出申請之美國專利申請案No.11/280,786和美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"之所併入專利參考資料中所描述的，NV NT區塊23200－1可於ON及OFF狀態間多次切換。
[0230] 圖23C描繪經由及沿Y方向之線路23050－1的截面圖Y2－Y2'。Z方向代表二端子NV NT區塊開關23100－1的垂直方位，且亦代表ON狀態之電流(垂直地)流動的方向。請注意，電流可向上或向下方向流動。二端子NV NT區塊開關23100－1包括為線路23050－1之區(段)的底部(較低層)接點23050－1'，由線路23600－1之區(段)所形成的頂部(較高層)接點23600－1'，及與底部(較低層)接點23050－1'及頂部(較高層)接點23600－1'接觸的NV NT區塊23200－1。如上述及例如與此同時提出申請之美國專利申請案No.11/280,786和美國專利申請案No.(待宣布)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"之所併入專利參考資料中所描述的，NV NT區塊23200－1可於ON及OFF狀態間多次切換。
[0231] 二端子NV NT區塊開關23100－1、23100－2、23100－3及23100－4之尺寸於水平方向概為F，且於垂直的Y方向概為F，其中F為特定技術節點之最小平版印刷定義的尺寸。鄰近開關之間最小區隔為F，使得二端子NV NT區塊開關23100－1、23100－2、23100－3及23100－4可如圖23A中所描繪的，沿X及Y方向以2F的週期性置放。個別二端子NV NT區塊開關23100－1、23100－2、23100－3及23100－4佔據1F2 的區域，及當置放於與其他開關區隔最小距離F的陣列組態中時，則佔據4F2 。
[0232] 作業中，NV NT區塊開關23100－1、23100－2、23100－3及23100－4的電氣交換特徵概與上述相對於開關22100－1、22100－2、22100－3及22100－4相同。
[0233] 作業中，圖22D及上述相應NV NT區塊開關的電氣ON及OFF狀態描繪各式ON及OFF狀態之組合中NV NT區塊開關陣列22000之NV NT區塊開關22100－1、22100－2、22100－3及22100－4組合的各式非揮發性電氣程式化佈線(路由)。NV NT區塊開關陣列23000中NV NT區塊開關23100－1、23100－2、23100－3及23100－4的組合相應於上述圖22D中所描述的，除了NV NT區塊開關23100－1、23100－2、23100－3及23100－4分別相應於NV NT區塊開關22100－1、22100－2、22100－3及22100－4；V線路23050－1及23050－2分別相應於V線路22050－1及22050－2；及H線路23600－1及23600－2分別相應於H線路22600－1及22600－2之外。
所併入之專利參考資料
[0234] 本申請案關於下列申請案，其整個內容以參考的方式併入本文，並稱為"所併入之專利參考資料"：[0235] 2002年4月23日提出申請之美國專利申請案No.10/128,118，現為美國專利No.6,706,402，標題"奈米管膜及物件"；[0236] 2004年2月11日提出申請之美國專利申請案No.10/776,572，現為美國專利No.6,924,538，標題"具垂直配置之奈米組織物件及其製造方法"；[0237] 2004年6月9日提出申請之美國專利申請案No.10/864,186，現為美國專利No.7,115,901，標題"非揮發性機電場效裝置與其電路及其形成方法"；[0238] 2004年8月13日提出申請之美國專利申請案No.10/917,794，現為美國專利No.7,115,960，標題"以奈米管為主之交換元件"；[0239] 2004年8月13日提出申請之美國專利申請案No.10/918,085，現為美國專利No.6,990,009，標題"具多重控制之以奈米管為主的交換元件"；[0240] 2001年7月25日提出申請之美國專利申請案No.09/915,093，現為美國專利No.6,919,592，標題"使用奈米管帶狀元件之機電記憶體陣列及其製造方法"；[0241] 2001年7月25日提出申請之美國專利申請案No.09/915,173，現為美國專利No.6,643,165，標題"以奈米管技術組建之具單元選擇電路的機電記憶體"；[0242] 2001年7月25日提出申請之美國專利申請案No.09/915,095，現為美國專利No.6,574,130，標題"具奈米管機電記憶體的混合電路"；[0243] 2001年12月28日提出申請之美國專利申請案No.10/033,323，現為美國專利No.6,911,682，標題"機電三軌接面裝置"；[0244] 2001年12月28日提出申請之美國專利申請案No.10/033,032，現為美國專利No.6,784,028，標題"機電三軌接面裝置的製造方法"；[0245] 2002年4月23日提出申請之美國專利申請案No.10/128,118，現為美國專利No.6,706,402，標題"奈米管膜及物件"；[0246] 2002年4月23日提出申請之美國專利申請案No.10/128,117，現為美國專利No.6,835,591，標題"奈米管膜及物件的方法"；[0247] 2003年1月13日提出申請之美國專利申請案No.10/341,005，標題"碳奈米管膜、層、組織、帶狀元件、元件及物件的製造方法"；[0248] 2003年1月13日提出申請之美國專利申請案No.10/341,055，標題"使用薄金屬層以製造碳奈米管膜、層、組織、帶狀元件、元件及物件的方法"；[0249] 2003年1月13日提出申請之美國專利申請案No.10/341,054，標題"使用預先形成之奈米管以製造碳奈米管膜、層、組織、帶狀元件、元件及物件的方法"；[0250] 2003年1月13日提出申請之美國專利申請案No.10/341,130，標題"碳奈米管膜、層、組織、帶狀元件、元件及物件"；[0251] 2004年2月11日提出申請之美國專利申請案No.10/776,059，現為美國專利刊物No.2004/0181630，標題"具水平配置之奈米組織物件的裝置及其製造方法"；[0252] 2004年9月8日提出申請之美國專利申請案No.10/936,119，現為美國專利刊物No.2005/0128788，標題"圖形化奈米觀察儀器物件及其製造方法"；[0253] 2006年10月27日提出申請之美國臨時專利申請案No.60/855,109，標題"非揮發性奈米管區塊"；[0254] 2006年8月28日提出申請之美國臨時專利申請案No.60/840,586，標題"非揮發性奈米管二極體"；[0255] 2006年8月8日提出申請之美國臨時專利申請案No.60/836,437，標題"非揮發性奈米管二極體"；[0256] 2006年8月8日提出申請之美國臨時專利申請案No.60/836,343，標題"做為電子保險絲替代元件之可擴充非揮發性奈米管開關"；[0257] 2005年11月15日提出申請之美國專利申請案No.11/280,786，標題"二端子奈米管裝置與系統及其製造方法"；[0258] 2005年11月15日提出申請之美國專利申請案No.11/274,967，標題"使用具可再程式化電阻之奈米管物件的記憶體陣列"；[0259] 2005年11月15日提出申請之美國專利申請案No.11/280,599，標題"使用奈米管開關的非揮發性陰影閂"；[0260] 1990年7月31日提出申請之美國專利4,944,836，標題"用於在基底產生共面金屬/絕緣體膜的化學機械拋光"；及[0261] 1981年3月17日提出申請之美國專利4,256,514，標題"於本體上形成窄尺寸區的方法"。
[0262] 在不偏離本發明之精神與基本特徵下，本發明可以其他特定形式體現。因而本實施例可視為描繪相關且不予限制。
1000A．．．NV NT開關
1000B．．．NV NT區塊開關
1000C．．．NV NT區塊開關
1005．．．非揮發性奈米管元件
1005A．．．奈米管元件
1010．．．底部接點位置
1015．．．底部接點位置
1020．．．NV NT區塊
1025．．．頂部/側面接點位置
1025－1．．．側面接點位置
1025－2．．．頂部接點位置
1030．．．底部接點位置
1035．．．NV NT區塊
1040．．．底部接點位置
1045．．．頂部接點位置
2000．．．NV NT開關
2000'．．．非揮發性奈米管開關
2010．．．接點端子
2010'．．．接點端子
2015．．．接點端子
2015'．．．接點端子
2020．．．絕緣體及佈線層
2020'．．．絕緣體
2025．．．基底
2030．．．絕緣體
2035．．．奈米管元件
2035'．．．奈米組織元件
2050．．．圖
3000．．．NV NT開關
3045．．．圖形化奈米管元件
3010．．．接點端子
3015．．．接點端子
3020．．．絕緣體及佈線層
3025．．．基底
3030．．．絕緣體
3030'．．．頂表面
3035．．．絕緣體
3040．．．接點端子延伸
3042．．．絕緣體
3045．．．圖形化奈米管元件
4000．．．NV NT區塊開關
4010．．．接點端子
4015．．．底部接點端子
4025．．．基底
4030．．．絕緣體
4035．．．NV NT區塊
4040．．．側面/頂部接點
4040A．．．側表面接點
4040B．．．頂表面接點
4042．．．底表面接點
4043．．．側表面
4045．．．導體
4500．．．圖
4500．．．波形
4555．．．ON電阻值
4560．．．OFF電阻值
4565．．．ON電阻值
5000．．．NV NT區塊開關
5005．．．NV NT區塊開關
5010．．．指引二極體
5015．．．陣列佈線導體
5020．．．底表面接點端子
5040．．．頂部接點
5030．．．NV NT區塊
5050．．．陣列佈線導體
5060．．．介電質
5070．．．圖
5075．．．ON電阻值
5080．．．OFF電阻值
6000．．．絕緣NV NT開關
6010．．．絕緣體
6020．．．絕緣NV NT開關
6025．．．絕緣體
6030．．．絕緣體
6040．．．絕緣NV NT開關
6045．．．間隙區
6050．．．絕緣層
6060．．．絕緣NV NT開關
6065．．．間隙區
6065'．．．間隙區
6070．．．絕緣體
7000．．．絕緣NV NT開關
7010．．．絕緣體
7050．．．絕緣NV NT開關
7060．．．間隙
7065．．．絕緣體
8000．．．絕緣NV NT區塊開關
8010．．．絕緣體
8020．．．NV NT區塊開關
8030．．．絕緣體
8040．．．間隙區
8050．．．封閉(遮蓋)NV NT區塊開關
8055．．．絕緣體及佈線層
8060．．．基底
8065．．．底部接點端子
8067．．．底部接點
8070．．．絕緣體
8075．．．NV NT區塊
8080．．．頂部/側面接點端子
8080A．．．頂部部分
8080B－1．．．側壁導體區
8080B－2．．．側壁導體區
8082－1．．．側壁接點
8082－2．．．側壁接點
8083．．．頂部接點
8087．．．取道孔
8090．．．導體
9000．．．非揮發性記憶體陣列
9002．．．記憶體陣列布局
9005．．．FET區
9007．．．接點
9010．．．汲極接點
9015．．．導體段
9020．．．接點
9030．．．導體段
9035．．．接點
10000．．．SEM影像
10100．．．接點端子
10150．．．接點端子
10200．．．絕緣體及佈線層
10200'．．．絕緣體及佈線層
10250．．．圖形化遮罩
10300．．．SEM影像
10400．．．導體段
10450．．．NV NT區塊開關
10500．．．SEM影像
10550．．．接點端子
10600．．．絕緣體及佈線層
10650．．．NV NT區塊
10700．．．頂部接點端子
11000．．．顯示讀出
11100．．．位元型樣
11150．．．位元型樣
11200．．．棋盤型樣
11400．．．Schmoo圖
11450．．．通過區
11500．．．Schmoo圖
11550．．．通過區
11600．．．位置
12000．．．記憶體陣列
12000'．．．記憶體陣列
12050A．．．記憶體單元
12050B．．．記憶體單元
12100A．．．單元選擇電晶體
12150A．．．NV NT儲存節點
12150B．．．NV NT開關
12200．．．源極
12250．．．汲極
12300．．．矽基底
12350．．．閘極
12400．．．側壁分離器
12350．．．陣列字元線
12450．．．通道區
12500．．．柱栓
12550．．．柱栓
12550．．．接點端子
12600．．．第二接點端子
12600．．．次要字元線
12625．．．介電質
12625．．．共面絕緣體
12650．．．NV NT元件
12700．．．柱栓
12750．．．導體段
12800．．．接點
12850．．．接點
12900．．．記憶體陣列位元線
13000．．．記憶體陣列
13000'．．．記憶體陣列截面圖
13050A．．．記憶體單元
13050B．．．記憶體單元
13150A．．．NV NT儲存節點
13200．．．源極
13250．．．汲極
13300．．．矽基底
13350．．．閘極
13350．．．陣列字元線
13400．．．側壁分離器
13450．．．通道區
13500．．．柱栓
13550．．．柱栓
13600．．．端子
13600．．．次要字元線
13625．．．介電質
13625．．．絕緣體
13650．．．NV NT區塊
13675．．．導體段
13700．．．柱栓
13750．．．導體段
13800．．．接點
13850．．．接點
13900．．．記憶體陣列位元線
13900．．．位元線
14000．．．記憶體陣列
14000'．．．記憶體陣列截面圖
14050A．．．記憶體單元
14050B．．．記憶體單元
14100A．．．單元選擇電晶體
14200．．．源極
14250．．．汲極
14300．．．矽基底
14350．．．閘極
14350．．．陣列字元線
14400．．．側壁分離器
14450．．．通道區
14500．．．柱栓
14550．．．柱栓
14600．．．NV NT區塊
14625．．．介電質
14650．．．第二頂部接點端子
14675．．．次要字元線
14700．．．柱栓
14750．．．導體段
14800．．．接點
14850．．．接點
14900．．．記憶體陣列位元線
15000．．．記憶體陣列
15050A．．．記憶體單元
15050B．．．記憶體單元
15100A．．．單元選擇電晶體
15150A．．．NV NT區塊開關
15150B．．．NV NT區塊開關
15200．．．源極
15250．．．汲極
15300．．．矽基底
15350．．．閘極
15350．．．陣列字元線
15400．．．側壁分離器
15450．．．通道區
15500．．．柱栓
15600．．．NV NT區塊
15625．．．介電質
15650．．．頂部/所有側面接點端子
15675．．．次要字元線
15700．．．柱栓
15750．．．導體段
15800．．．接點
16000．．．記憶體陣列
16000'．．．記憶體陣列
16050A．．．記憶體單元
16050B．．．記憶體單元
16100A．．．單元選擇電晶體
16150A．．．NV NT儲存節點
16200．．．源極
16250．．．汲極
16300．．．矽基底
16350．．．閘極
16350．．．陣列字元線
16400．．．側壁分離器
16450．．．通道區
16500．．．柱栓
16600．．．第二接點端子
16600．．．次要字元線
16625．．．介電質
16650．．．NV NT元件
16700．．．柱栓
16800．．．接點
16900．．．位元線
16900'．．．柱栓
17000．．．記憶體陣列
17000'．．．記憶體陣列
17050A．．．記憶體單元
17050B．．．記憶體單元
17100A．．．單元選擇電晶體
17150A．．．NV NT儲存節點
17200．．．源極
17250．．．汲極
17300．．．矽基底
17350．．．閘極
17350．．．陣列字元線
17400．．．側壁分離器
17450．．．通道區
17500．．．柱栓
17600．．．次要字元線
17625．．．介電質
17650．．．NV NT區塊
17675．．．第二接點端子
17675．．．導體段
17700．．．柱栓
17800．．．接點
17900．．．位元線
17900'．．．柱栓
18000．．．記憶體陣列
18000'．．．記憶體陣列
18050A．．．記憶體單元
18050B．．．記憶體單元
18100A．．．單元選擇電晶體
18150A．．．NV NT儲存節點
18200．．．源極
18250．．．汲極
18300．．．矽基底
18350．．．閘極
18400．．．側壁分離器
18450．．．通道區
18500．．．柱栓
18600．．．NV NT區塊
18625．．．介電質
18650．．．頂部接點端子
18675．．．次要字元線
18700．．．柱栓
18800．．．接點
18900．．．位元線
18900'．．．柱栓
19000．．．記憶體陣列
19050A．．．記憶體單元
19050B．．．記憶體單元
19100A．．．單元選擇電晶體
19200．．．源極
19250．．．汲極
19300．．．矽基底
19350．．．閘極
19350．．．陣列字元線
19400．．．側壁分離器
19450．．．通道區
19500．．．柱栓
19500．．．底部接點端子
19600．．．NV NT區塊
19625．．．介電質
19650．．．頂部/所有側面接點端子
19675．．．次要字元線
19700．．．柱栓
19800．．．接點
19900．．．位元線
19900'．．．柱栓
20000．．．記憶體陣列
20050A．．．記憶體單元
20050B．．．記憶體單元
20100A．．．單元選擇電晶體
20150A．．．NV NT儲存節點
20150A．．．NV NT區塊開關
20150B．．．NV NT區塊開關
20200．．．源極
20250．．．汲極
20300．．．矽基底
20350．．．閘極
20350．．．陣列字元線
20400．．．側壁分離器
20450．．．通道區
20500．．．柱栓
20600．．．NV NT區塊
20625．．．介電質
20625．．．絕緣體
20650．．．頂部接點端子
20675．．．次要字元線
20700．．．柱栓
20800．．．接點
20900．．．位元線
20900'．．．柱栓
21000．．．非揮發性奈米管開關
21050．．．傳導元件
21100．．．支撐絕緣體
21105．．．傳導元件
21107．．．選擇傳導元件
21110．．．取道孔
21120．．．絕緣體
21125．．．奈米管元件
21135．．．區
21155．．．傳導元件
22000．．．非揮發性奈米管區塊開關矩陣
22050－1．．．線路
22050－1'．．．接點
22050－2．．．線路
22100－1．．．二端子非揮發性奈米管區塊開關
22100－2．．．二端子非揮發性奈米管區塊開關
22100－3．．．二端子非揮發性奈米管區塊開關
22100－4．．．二端子非揮發性奈米管區塊開關
22200－1．．．NV NT區塊
22400－1．．．接點
22500．．．絕緣體
22600－1．．．線路
22600－2．．．線路
23000．．．非揮發性奈米管區塊開關矩陣
23050－1．．．線路
23050－1'．．．接點
23050－2．．．線路
23100－1．．．二端子非揮發性奈米管開關
23100－2．．．二端子非揮發性奈米管開關
23100－3．．．二端子非揮發性奈米管開關
23100－4．．．二端子非揮發性奈米管開關
23200－1．．．NV NT區塊
23600－1．．．線路
23600－1'．．．接點
23600－2．．．線路
圖1A－1C為於每一端具底部接點位置之二端子非揮發性奈米管開關(NV NT開關)，及具合成頂部/側面與底部接點位置且另一具頂部與底部接點位置之二端子非揮發性奈米管區塊開關(NV NT區塊開關)的實施例的透視圖。
圖2A描繪處於實質上水平方位，具各位於圖形化奈米管通道元件相反端之二底部接點端子之NV NT開關的實施例。
圖2B描繪類似於圖2A中所描繪之非揮發性奈米管開關實施例的代表性非揮發性奈米管開關的SEM視圖。
圖2C描繪類似於圖2B之代表性非揮發性奈米管開關的循環資料的結果。
圖3描繪處於實質上水平方位，具各位於圖形化奈米管通道元件相反端之二底部接點端子之NV NT開關的實施例，其中開關通道長度少於接點端子之間的間隔。
圖4A描繪混合垂直及水平方位之二端子NV NT區塊開關的實施例，其具有至非揮發性奈米管區塊(NV NT區塊)的底部接點端子，及至實質上水平延伸至第二底部接點端子之NV NT區塊的合成頂部及側面接點端子。
圖4B描繪類似於圖4B之代表性非揮發性奈米管區塊開關的循環資料的結果。
圖5A描繪具有垂直方位的一對二端子NV NT區塊開關的實施例，其具有至非揮發性奈米管區塊(NV NT區塊)的底部接點端子及頂部接點端子。
圖5B描繪類似於圖5A之代表性非揮發性奈米管區塊開關的循環資料的結果。
圖6A描繪附加一保護層之圖2A的NV NT開關實施例。
圖6B描繪附加二保護層之圖2A的NV NT開關實施例。
圖6C描繪附加一保護層及於圖形化奈米管元件之上附加一間隙區之圖2A的NV NT開關實施例。
圖6D描繪附加一保護層及於圖形化奈米管元件之上及之下附加間隙區之圖2A的NV NT開關實施例。
圖7A描繪附加一保護層之圖3的NV NT開關實施例。
圖7B描繪附加一保護層及於圖形化奈米管元件之通道長度部分之上附加一間隙區之圖3的NV NT開關實施例。
圖8A描繪附加一保護層之圖4A的NV NT區塊開關實施例。
圖8B描繪附加一保護層及於非揮發性奈米管區塊區之鄰近側面附加一間隙區之圖4A的NV NT區塊開關實施例。
圖8C描繪具有垂直方位的一對二端子NV NT區塊開關的實施例，其具有至非揮發性奈米管區塊(NV NT區塊)的底部接點端子及頂部接點端子，其中該頂部接點端子被延伸以接觸非揮發性奈米管區塊的各側。
圖8D為圖2A－8C中所描述NV NT開關及NV NT區塊開關之實施例的總結，其可做為記憶體陣列單元中非揮發性奈米管儲存節點。
圖9A描繪記憶體元件簡圖的實施例，其可使用非揮發性奈米管開關或非揮發性奈米管區塊開關，做為用於記憶體元件單元的非揮發性奈米管儲存節點。
圖9B描繪16位元記憶體陣列之實施例的布局，其包括NMOS FET選擇電晶體及CMOS緩衝器與控制電路。
圖10A顯示相應於圖9B之布局的代表性裝配16位元記憶體陣列區的頂部SEM影像，並顯示使用非揮發性奈米管區塊開關而形成的非揮發性奈米管儲存節點。
圖10B顯示圖10A中所示的一代表性非揮發性奈米管區塊開關的傾角SEM影像。
圖11A顯示圖9A－10B中所描繪代表性16位元記憶體陣列上所實施寫入0及寫入1記憶體作業的測試結果。
圖11B顯示圖9A－10B中所描繪代表性16位元記憶體陣列中個別位元(單元)位置之寫入0及寫入1作業電壓的schmoo圖。
圖11C顯示圖9A－10B中所描繪代表性16位元記憶體陣列中個別位元(單元)位置之寫入0及寫入1作業電壓的另一schmoo圖。
圖12A描繪具做為非揮發性奈米管儲存節點並形成於單元區之頂表面上的四記憶體陣列單元之實施例的俯視圖。
圖12B描繪圖12A中所描繪記憶體陣列單元實施例的截面圖。
圖13A描繪做為非揮發性奈米管儲存節點並形成於單元區之頂表面上具頂部/側面及底部接點端子型非揮發性奈米管區塊開關之四記憶體陣列單元的實施例的俯視圖。
圖13B描繪圖13A中所描繪記憶體陣列單元實施例的截面圖。
圖14A描繪做為非揮發性奈米管儲存節點並形成於單元區之頂表面上具頂部及底部接點端子型非揮發性奈米管區塊開關之四記憶體陣列單元的實施例的俯視圖。
圖14B描繪圖14A中所描繪記憶體陣列單元實施例的截面圖。
圖15描繪做為非揮發性奈米管儲存節點並形成於單元區之頂表面上具頂部及底部接點端子型封閉非揮發性奈米管區塊開關之記憶體陣列單元的實施例的截面圖。
圖16A描繪做為非揮發性奈米管儲存節點並併入鄰近相應選擇電晶體及位元線下之單元區之四記憶體陣列單元的實施例的俯視圖。
圖16B描繪圖16A中所描繪記憶體陣列單元實施例的截面圖。
圖17A描繪做為非揮發性奈米管儲存節點並併入鄰近相應選擇電晶體及位元線下之單元區之具頂部/側面及底部接點端子型非揮發性奈米管區塊開關之四記憶體陣列單元的實施例的俯視圖。
圖17B描繪圖17A中所描繪記憶體陣列單元實施例的截面圖。
圖18A描繪做為非揮發性奈米管儲存節點並併入鄰近相應選擇電晶體及位元線下之單元區之具頂部及底部接點端子型非揮發性奈米管區塊開關之四記憶體陣列單元的實施例的俯視圖。
圖18B描繪圖18A中所描繪記憶體陣列單元實施例的截面圖。
圖19描繪做為非揮發性奈米管儲存節點並併入鄰近相應選擇電晶體及位元線下之單元區之具頂部及底部接點端子型封閉非揮發性奈米管區塊開關之記憶體陣列單元的實施例的截面圖。
圖20A描繪做為非揮發性奈米管儲存節點並併入鄰近相應選擇電晶體及位於位元線接點與相應選擇電晶體之汲極間之單元區之具頂部及底部接點端子型非揮發性奈米管區塊開關之記憶體陣列單元的實施例的截面圖。
圖20B顯示依據一些實施例之做為所選擇非揮發性奈米管儲存節點及整合機構之類型之功能的估計單元區域的比較。
圖21描繪使用實質上水平方位並具第一中央區接點端子及環繞該第一接點之第二"圖像訊框"接點端子的非揮發性奈米管開關所形成交叉點開關之實施例的截面圖。
圖22A－22C描繪使用第一型頂部及底部接點端子非揮發性奈米管區塊開關所形成交叉點開關之實施例的平面圖及二相應截面圖。
圖22D顯示圖22A－22C中所描繪相應於非揮發性奈米管區塊開關之各式ON及OFF組合的非揮發性電氣程式化線路路由連接的實施例。
圖23A－23C描繪使用第二型頂部及底部接點端子非揮發性奈米管區塊開關所形成交叉點開關之實施例的平面圖及二相應截面圖。
1000A．．．NV NT開關
1000B．．．NV NT區塊開關
1000C．．．NV NT區塊開關
1005．．．非揮發性奈米管元件
1005A．．．奈米管元件
1010．．．底部接點位置
1015．．．底部接點位置
1020．．．NV NT區塊
1025．．．頂部/側面接點位置
1025－1．．．側面接點位置
1025－2．．．頂部接點位置
1030．．．底部接點位置
1035．．．NV NT區塊
1040．．．底部接點位置
1045．．．頂部接點位置

Claims (21)

  1. 一種覆蓋的奈米管開關，包含：(a)一奈米管元件，包括未對齊之複數個奈米管，該奈米管元件具有一頂表面、一底表面及複數個側表面；(b)第一及第二傳導端子，與該奈米管元件接觸，其中該第一傳導端子配置於且實質上覆蓋該奈米管元件的整個頂表面，且其中該第二傳導端子至少接觸該奈米管元件之底表面的一部分；及(c)控制電路，其與該第一及第二傳導端子電氣通訊並可提供電氣刺激，其中回應該控制電路提供予該第一及第二傳導端子之相應複數電氣刺激，該奈米管元件可於複數電子狀態之間切換，及其中對複數電子狀態的每一不同電子狀態而言，該奈米管元件提供該第一及第二傳導端子之間相應的不同電阻的電氣途徑。
  2. 如申請專利範圍第1項之覆蓋的奈米管開關，其中該第一傳導端子亦配置於且實質上覆蓋該複數側表面中至少一側表面。
  3. 如申請專利範圍第1項之覆蓋的奈米管開關，其中該第一傳導端子亦配置於且實質上覆蓋該複數側表面。
  4. 如申請專利範圍第3項之覆蓋的奈米管開關，進一步包含與該奈米管元件之底表面接觸的一絕緣體層，該絕緣體層及該第二傳導端子實質上一同覆蓋該奈米管元件的整個底表面。
  5. 如申請專利範圍第1項之覆蓋的奈米管開關，進一步包含一絕緣體層，其與該奈米管元件的至少一底表面及該奈米管元件的至少一側表面接觸。
  6. 如申請專利範圍第5項之覆蓋的奈米管開關，其中該絕緣體層包括SiO2 、SiN及Al2 O3 其中之一。
  7. 如申請專利範圍第1項之覆蓋的奈米管開關，進一步包含覆蓋至少該第一傳導端子的一保護層，該保護層實質上環繞密封該第一與第二傳導端子及該奈米管元件。
  8. 如申請專利範圍第7項之覆蓋的奈米管開關，其中該保護層包括SiO2 、SiN、Al2 O3 、聚醯亞胺、磷矽酸鹽玻璃氧化物、聚乙烯氟化物、聚丙烯碳酸鹽及聚丁烯碳酸鹽其中之一。
  9. 如申請專利範圍第1項之覆蓋的奈米管開關，其中該第二傳導端子實質上接觸該奈米管元件的整個底表面。
  10. 如申請專利範圍第1項之覆蓋的奈米管開關，其中該第一及第二傳導端子各包括獨立選自下列元素之群組的傳導材料，包含Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix 及TiSix 。
  11. 一種覆蓋的奈米管開關，包含：(a)一奈米管元件，包含未對齊之複數個奈米管，該奈米管元件具有一頂表面及一底表面；(b)第一及第二傳導端子，與該奈米管元件接觸，彼此處於間隔關係；(c)一第一絕緣體層，與該奈米管元件之頂表面接觸；(d)一第二絕緣體層，與該奈米管元件之底表面接觸，其中該第一及第二傳導端子與該第一及第二絕緣體層實質上一同環繞該奈米管元件；及(e)控制電路，與該第一及第二傳導端子電氣通訊並可提供電氣刺激，其中回應該控制電路提供予該第一及第二傳導端子之相應的複數電氣刺激，該奈米管元件可於複數電子狀態之間切換，及其中對複數電子狀態的每一不同電子狀態而言，該奈米管元件提供該第一及第二傳導端子之間相應的不同電阻的電氣途徑。
  12. 如申請專利範圍第11項之覆蓋的奈米管開關，其中至少一部分該第一絕緣體層藉一間隙與該奈米管元件的頂表面區隔。
  13. 如申請專利範圍第12項之覆蓋的奈米管開關，進一步其中至少一部分該第二絕緣體層藉一間隙與該奈米管元件的底表面區隔。
  14. 如申請專利範圍第11項之覆蓋的奈米管開關，其中該第一及第二傳導端子接觸該奈米管元件的底表面，且其中該第一絕緣體層與該奈米管元件的整個頂表面接觸。
  15. 如申請專利範圍第11項之覆蓋的奈米管開關，其中該第一及第二傳導端子接觸該奈米管元件的頂表面。
  16. 如申請專利範圍第11項之覆蓋的奈米管開關，其中該第一傳導端子接觸該奈米管元件的底表面，及該第二傳導端子接觸該奈米管元件的頂表面。
  17. 如申請專利範圍第11項之覆蓋的奈米管開關，其中該第一及第二絕緣體層各包括獨立選自下列元素之群組的絕緣材料，包含SiO2 、SiN及Al2 O3 。
  18. 如申請專利範圍第11項之覆蓋的奈米管開關，其中該第一及第二傳導端子各包括獨立選自下列元素之群組的傳導材料，包含Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix 及TiSix 。
  19. 一種覆蓋的奈米管開關，包含：(a)一奈米管元件，包括未對齊之複數個奈米管，該奈米管元件具有一頂表面及一底表面；(b)第一及第二傳導端子，與該奈米管元件接觸，彼此處於間隔關係；(c)一第一絕緣體層，置於該奈米管元件的頂表面之上並與其處於間隔關係；(d)一第二絕緣體層，置於該奈米管元件的底表面之下並與其處於間隔關係，其中該第一及第二傳導端子與該第一及第二絕緣體層實質上一同環繞該奈米管元件；及(e)控制電路，與該第一及第二傳導端子電氣通訊並可提供電氣刺激，其中回應該控制電路提供予該第一及第二傳導端子之相應的複數電氣刺激，該奈米管元件可於複數電子狀態之間切換，及其中對複數電子狀態的每一不同電子狀態而言，該奈米管元件提供該第一及第二傳導端子之間相應的不同電阻的電氣途徑。
  20. 如申請專利範圍第19項之覆蓋的奈米管開關，其中該第一及第二絕緣體層各包括獨立選自下列元素之群組的絕緣材料，包含SiO2 、SiN及Al2 O3 。
  21. 如申請專利範圍第19項之覆蓋的奈米管開關，其中該第一及第二傳導端子各包括獨立選自下列元素之群組的傳導材料，包含Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix 及TiSix 。
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