TWI435446B - 含有奈米管橋的雙極奈米管裝置及其製法 - Google Patents

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Description

含有奈米管橋的雙極奈米管裝置及其製法 【相關申請案交叉參考】
本申請案依35 U.S.C.119(e)主張下列申請案之優先權，下列申請案之完整內容以引用的方式併入本文中：2007年6月22日申請之發明名稱為〝Two－Terminal Nanotube Devices Including a Nanotube Bridge〞的美國臨時專利申請案第60/936819號。
本申請案與下列申請案有關，下列申請案之內容以引用的方式併入本文中：2005年11月15日申請之發明名稱為Two－Terminal Nanotube Devices and Systems and Methods of Making Same 的美國專利申請案第11/280,786號；2002年4月23日申請之發明名稱為Nanotube Films and Articles 的美國專利申請案第10/128,188號，今為美國專利第6,706,402號；及2002年4月23日申請之發明名稱為Methods of Nanotube Films and Articles 的美國專利申請案第10/128,117號，今為美國專利第6,835,591號。
本發明大體上係關於開關裝置的領域，更特定言之係關於包含一奈米管元件可被用來製造非揮發性和其他電子電路的裝置。
數位邏輯電路被用在個人電腦，可攜式電子裝置譬如個 人記事本和計算機，電子娛樂裝置，及用於家電、電話交換系統、汽車、飛機、及其他製品的控制電路中。早期的數位邏輯係用由個別二極電晶體組成的不連續開關元件建構。因為二極積體電路的發明，大量個別開關元件可被結合在單一矽基板上以產生完整的數位邏輯電路譬如反相器、NAND閘、NOR閘、正反器、加法器等。但是，二極數位積體電路的密度受限於其高功率消耗量及封裝技術讓電路在運作之時發散其所產生之熱的能力。採用場效電晶體(〝FET〞)開關元件之金氧半導體(〝MOS〞)積體電路的可用性讓數位邏輯的功率消耗量大幅降低且促成用在當今技術中之高密度複雜數位電路的構造。MOS數位電路的密度和運作速率依然受限於讓裝置在運作之時發散其所產生之熱的需求。
由二極或MOS裝置建構的數位邏輯積體電路在高熱或極端環境的條件下無法正確作用。當今的數位積體電路通常被設計成在100℃以下的溫度運作且有少數係在超過200℃的溫度運作。在習知積體電路中，個別開關元件在〝關(off)〞狀態的漏電流隨著溫度提高而快速增加。當漏電流增加，裝置之操作溫度提高，電路所消費的功率增加，且鑑別關狀態與開狀態的困難度降低電路可靠度。習知數位邏輯電路在遭遇極端環境時也會在內部短路，因為其可能在半導體材料內部產生電流。有可能利用特殊裝置和絕緣技術製造積體電路使得其在暴露於極端環境時依然可運作，但此等裝置的高成本限制其可用性和實用性。此外， 此等數位電路呈現異於其正常對應物(counterparts)的定時差，需要額外的設計驗證以對一既有設計增添保護效果。
由二極或FET開關元件建構的積體電路是揮發性的。其僅在有電力施加於該裝置時保有其內部邏輯狀態。當電力被去除時，除非有某些類型的非揮發性記憶電路譬如EEPROM(電可抹除可程式化唯讀記憶體)被加到該裝置之內或外以保有邏輯狀態，否則該裝置會喪失其內部狀態。即便使用非揮發性記憶體來保有邏輯狀態，亦需要額外的電路以在失去電力之前將數位邏輯狀態轉移給記憶體及在恢復供電給該裝置時回復個別邏輯電路之狀態。避免揮發性數位電路遺失資訊的替代解決方案譬如後援電池也會對數位設計增添成本和複雜度。
電子裝置中之邏輯電路的重要特性在於低成本、高密度、低功率、及高速。習知邏輯解決方案侷限於矽基板，但建構在其他基板上的邏輯電路會允許邏輯裝置在單一步驟內直接整合到許多製品中，更進一步降低成本。
頃已提出利用奈米級線路譬如單壁奈米碳管形成縱橫接面的裝置以當作記憶胞元。(參見WO 01/03208之Nanoscopic Wire－Based Devices,Arrays,and Methods of Their Manufacture；及Thomas Rueckes等人所著〝Carbon Nanotube－Based Nonvolatile Random Access Memory for Molecular Computing,〞Science,vol.289,pp.94－97,2000年7月7日。)以下將此等裝置稱為奈米管線路縱橫記憶體(NTWCMs)。在此等提案下，懸浮於其他線路上方的 個別單壁奈米管線路界定記憶胞元。電信號被寫入到一或兩線路導致此二線路相對於彼此物理地吸引或排斥。每一物理狀態(亦即吸引或排斥的線路)對應於一電狀態。排斥的線路是一開路接面。吸引的線路是一形成一接面的閉路狀態。當電力自接面去除時，線路保持其物理(暨電)狀態藉以形成一非揮發性記憶胞元。
發明名稱為〝Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same〞的美國專利第6,919,592號尤其揭示機電電路譬如記憶胞元，其中電路包含一具有導電軌條及從一基板之一表面伸出之支撐件的結構。可以機電方式變形或切換的奈米管帶被橫越導電軌條的支撐件懸吊著。每一帶包括一或多個奈米管。此等帶通常係藉由從奈米管之一層或氈合織物選擇性地移除物質的方式形成。
舉例來說，如美國專利第6,919,592號所揭示，奈米織物可經圖案化變成帶狀物，且可利用此等帶當作組件以創造出非揮發性機電記憶胞元。該帶可回應控制軌條及/或該帶之電刺激而機電地偏轉。帶之已偏轉物理狀態可被製作成代表一對應資訊狀態。已偏轉的物理狀態具有非揮發性特質，也就是說即便送到記憶胞元的電力被去除，該帶仍保有其電(暨資訊)狀態。如同發明名稱為〝Electromechanical Three－Trace Junction Devices〞的美國專利第6,911,682號所揭示，可將三軌條架構用在機電記憶胞元，其中該等軌條之二者是用以控制帶之偏轉的電極。
過去亦已提出將機電雙穩態裝置用於數位資訊儲存器(參見發明名稱為〝Non－volatile Memory Device Including a Micro－Mechanical Storage Element〞的美國專利第4,979,149號)。
以奈米碳管(包括其建構的單層)和金屬電極為基礎之雙穩態奈米級機電開關的創造和操作已在具有一與本申請案相同之受讓人的早期專利申請案中詳述：美國專利第6,784,028號，6,835,591號，6,574,130號，6,643,165號，6,706,402號，6,919,592號，6,911,682號，及6,924,538號；美國專利公開案第2005/0062035號，2005/0035367號，2005/0036365號，2005/0128788號，2004/0181630號，及2004/0175856號；及美國專利申請案第10/341005號，10/341055號，10/341054號，10/341130號，10/864186號，11/835583號，11/835651號，及11/835613號；上述各案之完整內容以引用的方式併入本文中(以下簡稱〝引用的參考專利案〞)。
本發明提出雙極奈米管開關元件的結構及其製造方法，更特定言之係關於包含奈米碳管的開關元件，其中奈米碳經形成為橫跨兩電極之間或一電極與一互連線之間的一空隙。
本發明亦提出以具有奈米管橋之雙極奈米管開關為基礎的記憶體結構陣列和記憶胞元陣列。
在本發明之一實施例下，提出一種雙極開關裝置。該裝 置包含一從一基板往上延伸的第一傳導端子及一從該基板往上延伸的第二傳導端子，該第二傳導端子與該第一端子成間隔關係，故此間隔關係在該基板中界定一空洞。該裝置更包含一具有至少一奈米管的奈米管物件，該物件被配置為永久地接觸該第一和第二端子之至少一部分且局部懸浮於該空洞上方。該裝置更包含一與該第一和第二端子之至少一者電連通的刺激電路。該刺激電路產生並施加選定波形給該第一和第二端子之至少一者以引發該裝置該第一和第二端子間之電阻在一相對低電阻值與一相對高電阻值之間的變化，使得該第一和第二端子間之相對高電阻值對應於該裝置之一第一狀態，且使得該第一和第二端子間之相對低電阻值對應於該裝置之一第二狀態。
在本發明之一觀點中，該空洞在一第一側上由該第一傳導端子限界且在一第二側上由該第二傳導端子限界。
在本發明之另一觀點中，該空洞在一第一側上由該第一和第二傳導端子之一者限界且在一第二側上由基板材料之一側壁限界。
在本發明之另一觀點中，該空洞在一第一側上由基板材料之一第一側壁限界且在一第二側上由基板材料之一第二側壁限界，該基板材料第一側壁在該第一傳導端子上方形成一薄絕緣層且該基板材料第二側壁形成該第二傳導端子之一薄絕緣層。
在本發明之另一觀點中，該第一和第二傳導端子包含下列物之至少一者：Al，Cu，W，Co，Ti，Ta，TiW，CoSix ， WSi2 ，TiSix ，TaN，TiN，TiAlN，Au，Ag，Ru，RuO。
在本發明之另一觀點中，一介電材料被設置在該奈米管物件上方，大致密封該空洞。
在本發明之另一觀點中，該介電材料包含下列物之至少一者：Si3 N4 ，SiO2 ，原矽酸四乙酯，矽酸磷玻璃，Al2 O3 ，HfO2 ，ZrO2 ，SiCN，SiON。
在本發明之另一觀點中，該奈米管物件包含奈米管織物之一圖案化區域。
在本發明之另一觀點中，當該裝置係處於該相對低電阻值狀態時，該奈米管織物在該第一和第二傳導端子之間提供複數個導電通路。
在本發明之另一觀點中，該奈米管織物包含一多層式織物。
在本發明之另一觀點中，該奈米管織物包含大致單層的未對準奈米管。
在本發明之另一觀點中，該奈米管物件包含一懸浮於該空洞上方的活動區，且該第一和第二端子間之相對高和相對低電阻值對應於該活動區之相對高和相對低電阻值。
在本發明之另一觀點中，該刺激電路更包含一用於讀取該裝置之第一和第二狀態而不實質改變該第一和第二端子間之相對高和相對低電阻值的電路。
在本發明之另一觀點中，該裝置之第一和第二狀態是非揮發性的。
在本發明之另一觀點中，該奈米管物件完全重疊於該第 一和第二端子之至少一者之一上表面。
在本發明之另一觀點中，至少一奈米管被大致封裝在一金屬材料內，該至少一奈米管具有一在該裝置之該第一和第二狀態之一者中實質變形的橫截面維度。
在本發明之另一實施例下，一種奈米管開關裝置包含一從一基板往上延伸的傳導端子，該傳導端子界定一空洞之一第一邊界且基板材料之一鉛直壁界定一空洞之一第二邊界。該裝置更包含一設置在該空洞內的互連線，提供一來往於外界電路的電連通通路，及一具有未對準奈米管網路的奈米管物件，該物件經配置以永久地接觸該傳導端子和該互連線每一者之至少一部分，且懸浮於該空洞上方。該裝置更包含一與傳導端子電連通的刺激電路。該刺激電路產生並施加波形給該傳導端子以引發該奈米管物件之電阻在相對高和低電阻值之間的變化，使得該相對高電阻值對應於該裝置之一第一狀態，且使得該相對低電阻值對應於該裝置之一第二狀態。
在本發明之另一觀點中，該傳導端子和該互連線當中至少一者包含下列材料之至少一者：Al，Cu，W，Co，Ti，Ta，TiW，CoSix ，WSi2 ，TiSix ，TaN，TiN，TiAlN，Au，Ag，Ru，RuO。
在本發明之另一觀點中，一介電材料被設置在該奈米管物件上方，大致密封該基板中之空洞。
在本發明之另一觀點中，該未對準奈米管網路在該傳導端子與該互連線之間提供一或多個導電通路，該等導電通 路回應該等波形而形成和消除。
在本發明之另一觀點中，在該傳導端子與該互連線之間提供導電通路的該未對準奈米管網路包含該奈米管物件之一活動區。
在本發明之另一觀點中，該互連線上的電刺激不實質改變該奈米管物件之相對高和相對低電阻值。
在本發明之另一實施例下，提出一種製造奈米管開關裝置的方法。該方法包含將至少一電極埋入一基板內且形成奈米管織物之一圖案化區域，該奈米管織物圖案化區域經配置以永久地接觸該電極之至少一部分。其更包含移除鄰近於該至少一電極之該基板一選定部分以在該基板中界定一局部由該電極限界的空洞，致使該奈米管織物圖案化區域形成該基板中之該空洞的另一邊界且提供一與該至少一電極電連通的刺激電路。該刺激電路產生並施加一或多種波形給該至少一電極以引發該奈米管織物圖案化區域之電阻在一相對高電阻值和一相對低電阻值之間的變化，使得該相對高電阻值對應於該裝置之一第一狀態，且使得該相對低電阻值對應於該裝置之一第二狀態。
在本發明之另一觀點中，可提供一疊加於該奈米管織物上的基板材料，且界定一空洞的步驟包含在形成該奈米管織物圖案化區域之後移除覆蓋該奈米管織物圖案化區域的基板材料。
在本發明之另一觀點中，將至少一電極埋入該基板內的步驟包含使該奈米管織物圖案化區域懸浮於該空洞上方。
在本發明之另一觀點中，可將一介電層設置在該奈米管圖案化織物上方，致使該介電層大致密封該基板中之該空洞。
在本發明之另一觀點中，該奈米管織物大致為多孔的。
在本發明之另一觀點中，將至少一電極埋入一基板內的步驟包含使該基板之一上表面及該至少一電極平坦化。
在本發明之另一觀點中，移除該基板之一指定部分的步驟包含一經選擇大致保存該至少一電極的蝕刻步驟。
在本發明之另一觀點中，形成該奈米管織物圖案化區域的步驟包含一旋塗步驟和一噴塗步驟當中一者。
在本發明之另一觀點中，該旋塗步驟和噴塗步驟每一者包含塗布長度實質大於該空洞之一橫向尺寸的奈米管。
在本發明之另一觀點中，形成奈米管織物之一圖案化區域的步驟包含用一犧牲材料填充該空洞，在該犧牲材料和該至少一電極上方形成一奈米管織物，圖案化且蝕刻該奈米管織物以形成該圖案化區域，及移除該犧牲材料以使該奈米管織物圖案化區域懸浮於該空洞上方。
在本發明之另一觀點中，該至少一電極包含一第一和一第二電極。
在本發明之另一觀點中，可將一互連線設置在該空洞內，提供一來往於外界電路的電連通通路。
本發明人已發現藉由創造出一具備懸浮於一空洞區域上方之一奈米管開關元件的雙極奈米管開關，可實現可再 程式化記憶胞元的有效切換。此種結構的某些優點已被確認。本發明人已發現與相關申請案所述製造方法不同的替代製造方法可有成本和表現益處，特別是在良率(yield)方面。
本申請案係針對具備一或多個奈米管織物懸浮區域之雙極奈米管開關裝置的各種結構和製造方法。本發明人已發現雙極奈米管開關裝置、特別是具備奈米管織物懸浮區域之裝置的表現和製造優點係衍生自眾多來源。特定言之，在某些實施例中，期望擁有的雙極奈米管開關結構是其中該結構之奈米碳管部分在一形成於傳導接點之間的空隙上方產生一電橋。在某些應用中，當不需要產生一經定位與設置在傳導接點間之一下層基板及/或一上層材料直接接觸的奈米碳管開關元件時，製程被簡化。不希望被理論限制，本發明人相信奈米碳管電路之製造之一挑戰可能是讓至少一些奈米碳管可以機電方式移動之空間的產生。因此，在某些應用中，最好在基板中傳導接點間之一空隙上方形成一電橋，亦即一〝奈米橋〞。依據至少一種現行操作理論，本發明人相信在一空洞上方形成一電橋而非在所有平面中將奈米管固定於周遭材料可促進奈米管之移動。當今，本發明人正在考慮眾多操作理論且因此奈米橋的顯著有用性可能可以促成一或多種不同的開關機構。
本申請案與發明名稱為Two－Terminal Nanotube Devices and Systems and Methods of Making Same 的美國專利申請案第11/280,786號有密切關係。第11/280,786號申請案揭 示雙極奈米管開關裝置。美國專利申請案第11/280,786號揭示可用以製造非揮發性及其他記憶電路的開關元件。該申請案亦提出製造雙極奈米管開關、以此等開關為基礎之記憶胞元陣列、以此等開關為基礎之熔斷/反熔斷裝置、及以此等開關為基礎之可再程式化配線的結構和方法。揭示於第11/280,786號申請案之裝置的實施例包含具備奈米碳管的記憶電路元件，該等奈米碳管經沈積在傳導接點(譬如電極)上方及其間，致使該等奈米碳管能夠形成和消除該等接點間之一電通路。在更其他實施例中，奈米碳管被定位為與一設置在該等傳導接點間之一下層基板及/或上層材料直接接觸。本申請案提出與美國專利申請案第11/280,786號所揭示者類似的奈米管開關，然其特殊之處在於奈米橋。
雙極奈米礎管開關
NRAM電路元件、更特定言之為雙極非揮發性奈米碳管(CNT)記憶裝置可用多種方式製造。在當今結構中，CNTs被提供為與一或多個傳導接點聯繫。這些接點提供用以設定(程式)及讀取電路元件狀態的信號。切換行為可由許多參數控制，包含材料、切換環境及電刺激特性等。特定言之，本發明人發現CNTs與相鄰基板之間的分離(或缺乏分離)顯著造成切換行為。
多種製造CNT NRAM電路元件的方法在美國專利申請案第11/280,786號中有更詳細說明，該申請案之完整內容以引用的方式併入本文中。美國專利申請案第11/280,786 號揭示之製造方法將一聚合物形成於CNT織物頂上。藉由使用聚合物蓋住CNT織物，切換行為可被調整。依據一種操作理論，切換行為部分地取決於形成在CNT織物中之空腔且因這些空腔而被促進。不希望被理論限制，本發明人相信在CNT電路元件的製造中，一有關參數可能是是否有奈米級空間讓CNT電路元件可在其內實體移動。本發明人保留藉以讓電路元件在狀態間切換為可行的其他機構及相關條件(譬如熱流之修改)。如同上述引用的申請案，本發明提出雙極奈米管開關及使用此等開關的各種裝置。
找出相容於CNT材料且易於整合到IC製造流程內的適當聚合物確是挑戰。因此，依據前述之一操作理論，期望創造一區域讓CNTs可在其內切換而無須使用專屬聚合物或其他複雜處理。當前整合架構可使用直接放到CNT層上與之接觸的聚合物譬如聚醯亞胺。本發明人相信CNT記憶元件之初次切換可能經由在初次〝抹除〞階段期間產生之相關局域發熱作用而形成奈米空腔。此等奈米空腔可提供一區域讓CNT條在其內移動至彼此接觸和分開，從而形成和消除導電通道。依據一種理論，切換事件包含局域發熱作用，故碳與聚合物層之間的反應可能對奈米空腔內之奈米碳管條造成氧化或其他有害作用。因此，本發明人提議使用一不需要聚合物的結構性〝空洞〞區域，此可消弭可能在切換事件期間由聚合物與CNTs間之交互作用引發的任何不想要作用。雖然以上說明敘述一種當今操作理論，本發明人確知其他理論亦屬可能且可行的。
雙極〝奈米橋〞開關
本發明提出製造此種可讓CNTs可在其內切換之區域的方法。〝空洞〞區域係形成於上方放有CNT材料之基板中。此結構提供一開放區域，CNTs可在此處於一ON狀態和一OFF狀態之間移動，從而創造出一〝奈米橋〞開關。整體而言，一奈米管元件或物件重疊於二個端子(譬如傳導元件)每一者之至少一部分。一連接於該等端子之一者或二者的刺激電路回應於開關之狀態改變而施加適當電刺激給奈米管元件。舉例來說，兩端子間之一電通路的電阻值描述開關之狀態。一相對高電阻值通路對應於開關之一〝開路〞或OFF狀態，且一相對低電阻值通路對應於開關之一〝閉路〞或ON狀態。此二狀態是非揮發性的。刺激電路可非破壞性讀出(NDRO)開關之狀態，且可以重複地改變開關之狀態(譬如電阻值)。本發明包含奈米橋開關之許多實施例，其中採用不同方法形成空洞及能夠切換狀態的上層CNT。
不希望被理論限制，本發明人相信使開關在上述兩種狀態之間改變的能力係與開關之熱特性和電特性之間的關係有關。可藉以發生切換之一些機構的更詳細說明見於發明名稱為Two－Terminal Nanotube Devices and Systems and Methods of Making Same 的美國專利申請案第11/280,786號。
開關可利用易於整合到既有半導體製造方法中的方法製造。以下詳細說明允許在奈米管物件或元件與下層空洞 之間製造出指定幾何形狀之奈米管橋的幾種方法。
由於開關在兩種非揮發狀態之間可受控制地切換，且因為開關之製造可整合到既有半導體製造方法中，開關可被施行在非揮發性隨機存取記憶體(NRAM)陣列、可再程式化熔斷/反熔斷裝置及可再程式化配線應用中。
在以下說明中敘述奈米橋開關的製造方法。在一些實施例中，一介電基板具備一或多個經定位在介電介質內的傳導接點(譬如電極)。然後，在此等實施例中，利用此技藝中廣為人知的技術在電介質上提供一渠溝遮罩圖案且形成渠溝。然後，提供一奈米碳管層蓋住該等傳導接點(譬如電極)但不填入渠溝，從而在一渠溝上方形成一電橋。在某些實施例中，在CNT層已被圖案化之後，沈積一鈍化電介質蓋住前述結構。各實施例包含結構元件之不同尺寸、不同取向、及針對製造步驟之不同遮罩的施用。
製造方法
圖1例示奈米橋開關之第一實施例之製造的第一步驟。圖1A是形成於電介質103內之電極101、102的俯視圖。圖1B是圖1A所示圖案及形成於電介質103內之電極101、102的剖面圖。在一些實施例中，利用習知手段在電介質內形成下部電極。舉一非侷限性實例來說，可用反應離子蝕刻(RIE)程序將接點蝕入電介質內深達下層電路或互連部。然後用金屬填滿接點開口隨後予以平坦化。電極可由Al、Cu、W、Al(<1% Cu)、Co、Ti、Ta、TiW、CoSix 、WSi2 、TiSix 、TaN、TiN、TiAlN、或其他適合的金 屬。亦可採用其他方法製造下部電極，譬如沈積一金屬或金屬堆疊，然後用RIE程序蝕刻該金屬或金屬堆疊，創造出金屬互連線。然後用電介質(非侷限性來說譬如二氧化矽)填滿互連線之間的區域。二氧化矽可被以一使金屬互連部完全埋入電介質內之方式沈積。然後可選擇性地對該金屬或金屬堆疊執行平坦化程序，亦即一旦抵達該金屬或金屬堆疊之頂部就停止平坦化程序。
提供接點的方法依循廣為人知的技術且見於共同讓渡給本申請案之受讓人的前文引用專利公開案和已授證專利，或者是當前用在今日電子產業實施中的技術。
圖2例示奈米橋開關之製造之一後續階段，其中產生一渠溝遮罩204。圖2A是有一渠溝遮罩204圖案提供於電介質上方時的結構俯視圖。圖2B是渠溝205形成於電介質103中時的結構剖面圖。在此例中，渠溝遮罩是開放的且下層電介質在沒有上層光阻劑的區域中經移除。較佳採用各向異性的蝕刻以形成大致鉛直的壁，不過對鉛直方向稍有角度亦可接受。電介質之蝕刻應當對於插頭內之金屬有選擇性，使得蝕刻期間僅有極少量金屬被移除。至少5：1的選擇度是可接受的，且至少20：1為較佳。舉例來說，若底部電極係由Al構成，其在氯化學物內形成非揮發性化合物，則可使用氟氣化學物使介電層被蝕刻。但是，Al金屬互連部/通道未被蝕刻。可依系統中採用之材料而定開發其他金屬/電介質蝕刻計畫。
應理解渠溝遮罩圖案相對於先前形成之通道的定位是 有變通彈性的。圖2所示定位係作為範例說明且不應解釋為設限。在此階段亦可使用一犧牲材料以促使額外材料沈積到懸浮的CNT織物層頂上，詳見下文。
犧牲材料亦可被沈積到渠溝結構內以防側壁被奈米管保角塗布。範例犧牲材料為可在最後幾個處理階段中輕易地被移除而不會影響到電介質基板、CNTs、金屬電極等的任何材料。舉例來說，在基板是二氧化矽且電極為W的情況中，可選擇性地在渠溝內沈積鋁並予平坦化，亦即二氧化矽或W皆不被移除或含有任何明顯的凹狀研磨(dishing)量。在最終結構完成之後，可用一濕蝕刻程序移除Al，譬如使用氫氧化四甲銨(TMAH)之矽的室溫各向異性蝕刻。
在製程中使用犧牲材料在此技藝中廣為人知且特定言之在美國專利申請案第6,835,591號中有詳細說明，該申請案之內容以引用的方式併入本文中。
犧牲層可由Al2 O3 、金屬氧化物類、鹽類、金屬類及其他材料構成。中間結構可利用多種材料形成藉以形成包含SOG、SiO2 及其他材料的支撐件。如果選擇了奈米管協議的低溫旋塗，則適合當作犧牲層之材料的選擇會大幅擴展。視特定應用而定，適合的材料包含諸如PMMA或其他聚合物的材料，諸如鎢、鉻、鋁、鉍及其他過渡和主群金屬的金屬。此外，其他半導體譬如鍺及絕緣體譬如鹽類、氧化物類和硫族化合物類亦可能適用。
材料選擇程序被限制在與前述製程相容的材料。熟習此 技藝者會理解到在選取一特定電極材料之後，犧牲層和支撐材料自然而然會基於半導體製程中可用之典型處理步驟而變得有限。同樣的，如果選取一特定犧牲層，則電極和支撐材料的選擇適度地受限。此外，在選取一特定支撐材料之後，接下來電極和犧牲層材料的選擇同樣受限。
圖3例示製程之一後續階段，其中一奈米碳管層306被塗布且犧牲材料被移除。圖3A是結構物的俯視圖，其中奈米碳管層306覆蓋於電極上但不填滿渠溝，從而在電極之間形成一電橋。圖3B是結構物的剖面圖，其中奈米碳管層306在電極之間形成一電橋。
CNT層經塗布致使CNTs蓋住金屬填充塞(接點)但不填滿渠溝，從而在接點之間形成一〝電橋〞。CNT材料可用數種方法塗布以提供此效果。舉例來說，塗布程序可為一〝旋塗〞法，藉此CNTs係懸浮於溶液中且利用一般用以塗布光阻劑之習知旋塗軌道塗布於晶圓。此種塗布方法允許形成CNT材料係跨越而非填入渠溝的電橋。溶液中之CNTs的長度經謹慎控制且傾向遠大於其要跨越之渠溝寬度。由於CNTs之剛性使其傾向於保持平直，大多數CNTs會偏好於蓋住渠溝且不會保角地填入渠溝內。儘管溶液內之少數CNTs可能掉入渠溝內，這並不會造成電氣問題，預料中亦不會抵銷渠溝空洞之優點。在一些實施例中，金屬電極之間的空間也會窄到足以使奈米管不會保角地沈積到渠溝。舉例來說，渠溝高度與電極間隔之5：1長寬比可為合乎所需。
另一選擇，CNTs可為利用已針對塗布方法最佳化之工具被〝噴塗〞到晶圓上。與旋塗法相似，使用適當裝置尺寸會確保CNTs充分地跨越電極間之間距。為確保CNTs即使不是大多數也有至少一些在間隙上搭橋，重點在於CNTs要具有實質上長於其欲跨越之渠溝之寬度的長度。可控制地生長選定尺寸之CNTs的方法在此技藝中廣為人知且在美國專利申請案第10/341,055號中有更詳細說明，該申請案之完整內容以引用的方式併入本文中。
圖4例示當奈米碳管層之開關區於其三邊被圈入先前形成之渠溝205之邊界(此邊界係由渠溝遮罩204決定)以內且跨越電極時的結構物。CNTs 407經利用習知光微影法圖案化且經利用在此技藝中為已知且在美國專利第6,835,591號中大幅說明的方法蝕刻，該專利之完整內容以引用的方式併入本文中。
有許多技術可用於使CNT層圖案化且不侷限於本說明書所述。在某些實施例下，CNTs之非織造織物層係透過催化劑之使用且透過生長環境之控制而生長於結構物上。一些實施例可單獨提供一氈合奈米管層並將其直接塗布於結構物上。雖說此方案之下的結構物較佳包含一犧牲層以提供一平坦表面接收獨立生長的織物，犧牲層可能並非必要。一旦在結構物表面上提供氈合奈米管層，將此層圖案化並蝕刻以定義一位在一指定區域內的奈米管織物圖案。然後如前所述移除(例如利用酸移除)犧牲層形成期望圖案。由於奈米管之氈合層形成一不是連續薄膜的非織造織 物，蝕刻劑或其他化學物可在個別奈米管〝纖維〞之間擴散且更容易抵達下層組份譬如犧牲層。
CNT圖案可被全然圈入想要發生切換之區域中先前形成之渠溝的邊界以內，特定言之在二個先前形成的電極之間。儘管對於某些應用來說將CNT圖案圈入開關區中先前形成之渠溝的邊界以內是較佳，這並非必要。圖中示出圖案化CNT電路元件之長度(L)和寬度(W)。CNT圖案之寬度係由傳導接點在第一方向中之跨距決定，該長度係指第二方向中的開關區間距。在一些實施例中，該開關區間距是傳導接點間距。
圖4亦例示CNT遮罩相對於電極的範圍且渠溝遮罩204並非關鍵，前提是蝕刻後的CNT圖案407必須與傳導接點發生接觸。在包含CD、不對準及蝕刻偏差的所有程序變異之後，CNTs最終應該與電極有充分接觸面積以提供一供相關電路和應用使用的夠低接點電阻值。就目前來說，本發明人相信CNT圖案407延伸超過渠溝205末端到開關區以外對於開關性能不會有顯著影響。
圖5例示CNT已圖案化407的結構物，其被一主要鈍化層1或電介質508密封。亦可有一第二鈍化層509沈積，其可用於密封主要鈍化層1。鈍化層1的電介質可為各式各樣的材料，譬如SiN、Si3 N4 、SiO2 、TEOS、PSG、Al2 O3 、HfO2 、ZrO2 、SiCN、SiON，或為以上之任何組合，包含各種聚合物。其他電介質亦在設想之中且可視需要用於層508或509。此電介質在CNT電路元件上提供一確實密封。 在一些實施例中，使用多層式織物或低孔隙度織物以便避免在鈍化層沈積期間填入渠溝內。在一些實施例中，電介質大致主要沈積在晶圓表面上之水平特徵部上。物理氣相沈積(PVD)是提供此種沈積特性的此類型方法。因此，一些沈積鈍化層1的方法包含使用PVD和PECVD，此時熟習此技藝者會適宜地設計沈積條件。電介質之沈積確保CNT元件之上表面大致經覆蓋並鈍化，而跨越空洞/渠溝的下表面保持暴露。應當要沈積夠大的電介質厚度以實質封閉空洞不暴露於後續處理步驟。這會大致防止CNT電路元件之底部暴露，且保護其不受後續處理作業影響。
在一些實施例中，使用厚的多層式CNT織物。多層式CNT織物或許比較容易懸浮，因為多層式織物內限制懸盪奈米管數量之凡得瓦交互作用的組合效應而不使用犧牲材料。此外，其使用可促進不會損及活動開關區之一鈍化層的沈積，因為任何損害可被控制在織物之上部區域內。在某些應用中，多層式織物係比較非多孔的，使得〝空洞填充〞現象減至最少。厚多層式CNT織物在開關裝置中的使用詳見美國專利申請案第60/855,109號，該申請案之內容以引用的方式併入本文中。
在本發明之某些實施例中，單層式奈米管織物、特別是具有極小孔隙度的織物可能是較佳。在開關裝置及其他奈米管電路元件中使用單層式奈米管織物的技術在此技藝中為已知且詳見已併入本文中的參考專利。
在鈍化電介質509沈積之後，可繼續進行習知處理。舉 例來說，可沈積並平坦化線層間電介質之後端(BEOL ILD)電介質，可形成金屬線和通道，諸如此類。另一選擇，可採用線金屬間電介質之後端(BEOL IMD)材料。
圖6－10示出依據某些實施例之電極、渠溝及CNT圖案的許多範例組態。
在下列各種組態中，奈米橋開關在傳導接點之間具有一可處於兩種狀態之一者的通路。一種狀態的特徵是一在傳導接點之間具有相對較高電阻值的通路。電流大體上來說很難在此〝開路〞或OFF狀態中的傳導元件之間流動。另一種狀態的特徵是一在傳導接點之間具有相對較低電阻值的通路。電流大體上來說易於在此〝閉路〞或ON狀態中的傳導接點之間流動。
在一些實施例中，奈米橋開關係以低電阻值或〝閉路〞狀態製造。此狀態的電阻值取決於奈米管元件之特性及傳導接點之特性。奈米管元件及奈米織物的固有電阻值可如美國專利申請案第11/280,786號所述控制。奈米橋開關在〝閉路〞狀態中於傳導接點之間的總電阻值包含串聯之每一重疊區域的接觸電阻值加上奈米管之固有串聯電阻值，除以接點之間的奈米管通路數量(其可為單根奈米管及/或奈米管網路)。
圖6例示當渠溝完全佔據傳導接點間之區域且奈米碳管層完全跨越該渠溝區域並全然重疊於兩傳導接點之邊緣時的結構物。圖中所示渠溝完全覆蓋傳導接點之間的跨距且與CNT遮罩有充分重疊以確保CNT電橋之全寬超過通道 間之渠溝區域。也就是說，CNT遮罩407長於渠溝遮罩204之長度(電極邊緣之間的間距)，但窄於渠溝遮罩204之寬度。在此圖中，CNT圖案在長度方向中全然重疊於兩傳導接點之邊緣，從而在CNT層與電極之間提供一較低電阻的通路。如同圖5所示，介電層蓋在CNT層上。
圖7例示當渠溝未完全佔據電極間之區域且奈米碳管層完全跨越該渠溝區域時的結構物。圖7所示結構物以渠溝遮罩204之一邊緣從傳導接點下方露出，從而在接點之間提供一CNT 407未蓋住一明溝的小區域。
在圖7的佈局中，未蓋住渠溝的CNT區域依然會將信號傳送到開關區(渠溝空洞上方的CNTs)。因此，依然可執行切換。此種渠溝和接點之排列的結果為渠溝區比替代實施例的情況窄。較窄的渠溝區在一些應用中可提供優點。有可能期望將電極定位為相互較為靠近，例如藉由偏移之使用達成，但電極間距之變異會受到解析該空間之微影技術的能力限制。特定言之，就不可能將接點之一者安置為靠近另一者的佈局來說，此排列仍會提供一窄渠溝而不要求有一窄接點間距。亦有可能提供一小於習知微影術可能提供之尺寸的CNT開關長度〝L〞，因為〝L〞如圖7所示被定義為渠溝遮罩與接點的重疊部分。
圖8例示當渠溝未完全佔據傳導接點間之區域且奈米碳管層407完全跨越該渠溝區域、在長度維度中重疊於接點邊緣、且在寬度維度中從接點邊緣下方露出時的結構物。圖8例示圖6和7之另一變異，其中渠溝遮罩204之 任一邊緣皆不自動準直於接點(亦即不與接點重疊)。這在將開關元件相對於電極放置方面提供變通彈性。儘管上述變異會因為電極之間的分隔較長而在傳導通路中造成較大電阻，在某些應用中可能可以許可有一較大電阻通路或甚至以此為較佳(例如用於可重設保險絲)。熟習此技藝者從圖6－8應可觀察到渠溝區相對於電極的位置對於達成切換來說並非關鍵。替代實施例亦屬可行。
圖9例示當渠溝經安置致使奈米碳管層係由一介於電極之間處於渠溝上方的區段及一介於電極之間但不在渠溝上方的區段組成時的結構物。圖9示出渠溝、CNT及接點之另一種排列，其中接點之間的CNT圖案橫越整個跨距在渠溝區和非渠溝區上方延伸。此種排列在期望有一極窄CNT開關寬度(圖中的〝W〞)的情況係有利。
圖10例示一採用替代傳導接點幾何形狀的實施例。一長形或〝有槽〞接點1011與一習知接點101在同一個結構物內配對。如前所述，在各應用中該等傳導接點是電極。具備一長形或〝有槽〞電極的實施例可能適合用在許多CNT電路元件被配置成一陣列且每一開關之一電極被繫到電路中一共用節點的高密度應用當中。儘管圖中僅示出一個元件，很明顯的可依相似取向配置多個元件以提供一高密度記憶陣列。其他排列亦在設想之中，包含具備來自上方或下方之單一通道的排列，或者是具備在一第一側上僅接到上方或下方之相應CNT帶或二個長形電極之單一連接部的排列。
在前述實施例中，會形成二個下部電極。CNT電路元件被製造在此二電極之間。在此特殊排列中，開關所需矽面積係部分地由最小電極間距決定。此間距可能大於CNT電路元件所需之量。為提供一較小開關，建議採用下述實施例。
具有單一電極的結構物
〝單電極實施例〞可利用一可藉以形成次微影最小尺寸以提供小於標準微影術通常可能提供之CNT開關長度的方法形成。一種範例方法利用一自準直程序以在離第一〝單一〞電極一非常可控制的間距處提供第二電極。此製程是前述雙極實施例的替代方案，但同樣製造出雙極裝置。
以下實施例包含在一電介質基板中形成單一傳導接點(譬如電極)的方法。其在期望有較小開關的應用中可能是較佳。製造步驟如下所述。
圖11例示形成於電介質103中的單一電極101。其與圖1所示結構類似，但在圖12中有一互連渠溝1205形成。儘管圖中顯示渠溝侷限在電極附近，熟習此技藝者應理解到此渠溝圖案1204可延伸為一接到晶粒上其他區域的互連部。渠溝之蝕刻會採用習知電介質蝕刻技術且較佳具有鉛直或近似鉛直的輪廓。在一些實施例中，渠溝之深度可依據期望互連電阻率設定。儘管渠溝之電阻隨著渠溝深度加大而降低，內有本發明開關之電路的需求會規定電阻要求。區域性來說，渠溝電阻值遠小於開關電阻值，故電阻要求將是由裝置應用之設計、佈局和表現需求設定。
在一互連渠溝形成之後，沈積一保角電介質。圖13例示一保角電介質1313已沈積之後的結構物。電極側壁上之電介質厚度會決定CNT電路元件長度尺寸〝L〞。在一些實施例中，保角率(鉛直表面上之厚度對上水平表面上之厚度的比值)介於約0.25與約1之間為可行，例如約1的保角率為較佳。但在一些應用中，預期有約0.75的保角率且可使用沒有負面影響。較大的保角率大體上會縮短從水平表面移除薄膜的蝕刻時間(暨不均勻性)。到保角電介質1313沈積之後，互連渠溝區變得較小。圖13之俯視圖部分中的虛線示出沈積在先前形成之互連渠溝1204內的電介質之側緣1305。
圖14例示當一金屬沈積物1414填滿互連渠溝時的結構物。可採用各種金屬沈積物填滿互連渠溝。金屬沈積物區1414由側緣1305限界。業界常用之一適用冶金術是CVD TiN沈積然後鎢沈積。其他可用材料為鋁、銅、金、銀、鉭、TaN、Ru、RuO、及以上之組合以及其他可被知曉或將被知曉的冶金術。
圖15例示進行金屬和渠溝電介質之平坦化之後的成果結構物。平坦化程序(譬如CMP)經設計用以從電極101和互連渠溝1515外側之水平表面去除所有金屬。此外，平坦化程序必須移除電介質使得電極往外暴露。在此平坦化程序完成後，電極101和經金屬填充的互連渠溝1515二者外露使得後續CNT塗布可對這些特徵部建立電連接。
圖16例示凹入遮罩1616，透過此遮罩可選擇性地移除 分隔傳導接點和經金屬填充的互連渠溝之渠溝電介質。這會提供空洞1617，CNT〝電橋〞可形成於此空洞上方。此凹穴的蝕刻方法和要求與圖2所述相同。在此例中，渠溝遮罩1204為開放的且下層電介質在沒有上層光阻劑的區域中被移除。最好採用各向異性蝕刻以形成大致鉛直的壁，不過對鉛直方向稍有角度亦可接受。電介質之蝕刻必須對塞內之金屬有選擇性，使得此金屬在蝕刻過程中僅有極少量被移除。至少5：1的選擇度是可接受的，且至少20：1為較佳。應注意到渠溝遮罩圖案相對於先前形成之通道的定位是有變通彈性的。
圖17例示當渠溝電介質經選擇性移除後奈米碳管層407被塗布到結構物上。圖17顯示利用應用於前述圖4中之相同技術形成CNT圖案。CNTs利用習知光微影方法圖案化且利用此技藝中廣為人知並在美國專利第6,835,591號中大幅說明的方法蝕刻。
圖18例示當CNT電路元件之鈍化完成後的結構物之實施例，此時採用與圖5所述相同的要求。提供鈍化電介質508和509。在此例中，CNT電路元件之〝L〞係由電極與互連渠溝之邊緣的橫向間距界定，更特定言之係如稍早所述由沿電極側壁之渠溝電介質之厚度決定。CNT電路元件之〝W〞係由如圖所示之微影術界定，但熟習此技藝者會理解到圖6－10所示變異任一者亦可視希望的電路應用而定施用於此實施例以提供好處。
圖19例示當採用一替代處理技術且奈米碳管層407係 在一渠溝形成之前塗布時的結構物。此替代方案依循圖15所示處理。在此實施例中，CNTs係在任何空洞或凹穴形成之前被塗布和圖案化。然後可例如利用渠溝電介質之等向蝕刻完成一總體凹穴，該等向蝕刻係對CNT或電極材料有選擇性(不予移除)。一些實施例會包含在一無摻雜氧化物電介質內提供矽酸硼磷玻璃(BPSG)或矽酸硼玻璃(BSG)當作渠溝電介質，提供10：1的BSG：USG(無摻雜矽酸鹽玻璃)蝕刻比。蝕刻凹穴將藉由限制蝕刻時間來控制，使得僅有提供期望凹穴(例如300A)。
圖20例示當採用一替代處理技術且在奈米碳管層已經塗布之後選擇性移除電介質以形成一渠溝2019時的結構物。
圖21例示鈍化電介質509已經沈積之後的最終結構物。
具有上部空洞的結構
另一實施例之特徵在於一上部空洞而非一下部空洞結構，如圖22A－E所例示。圖22A示出一結構，其中二個金屬電極2201和2202(通道或線)被圖案化到一下層電介質基板2203內。然後奈米碳管織物2207沈積到基板上，然後是一犧牲硬遮罩材料2205的沈積。犧牲硬遮罩材料可為能被輕易地乾式蝕刻和濕式蝕刻的任何材料，其一例為Al、TiN、Ti或TiW。濕蝕刻程序必須是選擇性地僅移除犧牲材料且不傷到CNTs或周遭基板。然後利用標準光微影和RIE程序圖案化該犧牲硬遮罩材料和CNT織物。應理解到奈米管/硬遮罩圖案延伸超過金屬電極。舉例來說，如果金 屬電極是以0.25 μm間隔的0.25 μm塞，然後奈米管/硬遮罩圖案會延伸超過金屬塞之邊界>0.25 μm。這是用來防止奈米管開關之活動區在下文說明的後續處理過程中受損。
在圖案化奈米管織物和硬遮罩之後，在晶圓頂上沈積一防護介電層2218，圖22B。此層當作奈米管裝置之鈍化層。
然後在介電材料內提供向下通到硬遮罩材料的通道2219和2219’，如圖22C所示。不要求對於犧牲材料的選擇度，因為犧牲材料會在稍後的處理過程中被移除，且此區域中之CNT織物的潛在傷害將不會影響到活動開關區之特質。
然後如圖22D所示可用等向濕式蝕刻或乾式蝕刻移除犧牲材料。等向乾式蝕刻之一實例為用於矽之蝕刻的XeF2 ，其中XeF2 蝕刻不會傷到CNTs。此程序在奈米管織物上方產生一空腔/空洞2220，切換作用可在此發生。
在犧牲材料移除後，可用一適當介電材料2221譬如二氧化矽或氮化矽回填在圖22C中形成之通道口2219和2219’，圖22E。期望有一高沈積指向性；但只要反應物質不會與奈米管開關之活動區起交互作用就不要求此事。針對此步驟，可採用諸如PECVD或PVD的技術。一旦蝕刻通道被介電材料填滿，在奈米管開關區上方產生一真空或鈍氣密封空腔。然後亦可進行更進一步的處理。
儘管圖中未示，另一選擇亦可藉由結合上部空腔方案與下部奈米橋方案而創造出一用於產生上部和下部空腔的程序。
具有雙重CNT織物接點的結構
圖23A－C詳示本發明之另一實施例，其具有一運用二個金屬沈積步驟完全封裝奈米橋結構或任何奈米管奈米電子裝置的奈米管結構。圖23A示出已經一金屬2301塗布的一基板2303上之一沈積CNT 2307的理想示意圖。在此示意圖中，CNT具有一完美圓周。但有一些研究已經證明圖23A所示理想情況並不會向CNTs提供最好接觸。舉例來說，Hertel T.等人(〝Deformation of carbon nanotubes by surface van der Waals forces〞,PRB,58(20),13870－13873,1998)證明CNTs會因為作用於奈米碳管與基板之間的凡得瓦力而變形。在上述文獻中，Hertel宣稱與Nantero之CNT織物一樣的重疊CNTs也會導致表面之圓形結構更進一步變形。此等變形導致奈米管結構2307’沿CNT與基板之界面〝攤平〞，如圖23B所示。此〝攤平〞具有加大奈米管之接觸電阻但因為奈米管結構之變形亦使奈米管之電阻加大的雙重效果。Appenzeller J.等人(〝Optimized contact configuration for the study of transport phenomena in ropes of single－wall carbon nanotubes〞,APL,78(21),3313－3315,2001)宣稱將CNTs夾在二個金屬2301’與2302之間會減小金屬與奈米管之間的接觸電阻並且減小因奈米管結構變形造成的奈米管電阻。據此，圖23C示出一用於製造一可用於奈米電子裝置之低電阻奈米管織物的範例金屬化程序。
圖24示出一具備金屬－CNT織物－金屬接點之奈米橋雙 極NRAM裝置的示意圖。為製造此裝置，首先建構下部金屬電極2401和2402。然後使CNT織物2407沈積並圖案化，然後沈積上部金屬電極2401’和2402’。類似於前述上部空洞結構，上部接點金屬亦可為一用於CNT織物之圖案化的硬遮罩。然後執行一光微影作業以圖案化上部金屬接點和下部渠溝結構。金屬圖案和渠溝可由一濕蝕刻程序界定。但在某些案例中，可能以採用乾式蝕刻圖案化上部金屬接點和渠溝區為較佳。在製成上部金屬接點和奈米管區域之後，如前所述沈積鈍化層2418和2421。在更其他實施例中，可能以採用此技藝中眾所周知的其他製造方法為較佳。
替代實施例
〝CNT電路元件〞一辭應被理解為意指記憶元件、OTP(一次可程式)元件、或邏輯開關之任何組合。這會更進一步包含記憶元件、熔斷元件、顯示元件、觸控墊元件、及包含可切換CNTs的任何其他元件。
在一些實施例中可能以單壁奈米碳管為較佳，且在其他實施例中可能以多壁(譬如雙壁)奈米碳管或是單壁奈米管與多壁奈米管之混合物為較佳。又，奈米管可搭配奈米導線使用。此處所述奈米導線係指單條奈米導線、非織造奈米導線之聚集體、奈米簇、與奈米管纏結構成奈米織物的奈米導線、奈米導線之氈、諸如此類。
用於互連奈米管裝置端子的互連線路可為具備適當絕緣層譬如SiO2、聚醯亞胺等之習知線路譬如AlCu、W或Cu線路。互連部亦可為用於線路的單壁或多壁奈米管。
相關申請案
本申請案係與下列參考案有關，這些參考案均已讓渡給本申請案之受讓人且其完整內容均以引用的方式併入本文中：2001年7月25日申請之Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same(美國專利申請案第09/915,093號，今為美國專利第6,919,592號)；2001年7月25日申請之Electromechanical Memory Having Cell Selection Circuitry Constructed With NT Technology(美國專利申請案第09/915,173號，今為美國專利第6,643,165號)；2001年7月25日申請之Hybrid Circuit Having NT Electromechanical Memory(美國專利申請案第09/915,095號，今為美國專利第6,574,130號)；2001年12月28日申請之Electromechanical Three－Trace Junction Devices(美國專利申請案第10/033,323號，今為美國專利第6,911,682號)；2001年12月28日申請之Methods of Making Electromechanical Three－Trace Junction Devices(美國專利申請案第10/033,032號，今為美國專利第6,784,028號)；2002年4月23日申請之Nanotube Films and Articles(美國專利申請案第10/128,118號，今為美國專利第 6,706,402號)；2002年4月23日申請之Methods of Nanotube Films and Articles(美國專利申請案第10/128,117號，今為美國專利第6,835,591號)；2003年1月13日申請之Methods of Making Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,005號)；2003年1月13日申請之Methods of Using Thin Metal Layers to Make Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,055號)；2003年1月13日申請之Methods of Using Pre－formed Nanotubes to Make Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,054號)；2003年1月13日申請之Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,130號)；2004年6月9日申請之Non－volatile Electromechanical Field Effect Devices and Circuits using Same and Methods of Forming Same(美國專利申請案第10/864,186號)；2004年2月11日申請之Devices Having Horizontally－Disposed Nanofabric Articles and Methods of Making the Same(美國專利申請案第10/776,059號，美國專利公開案第2004/0181630號)；2004年2月11日申請之Devices Having Vertically－Disposed Nanofabric Articles and Methods of Making the Same(美國專利申請案第10/776,572號，美國專利公開案第2004/0175856號)；2004年9月8日申請之Patterned Nanoscopic Articles and Methods of Making the Same(美國專利申請案第10/936,119號，美國專利公開案第2005/0128788號)；及2007年8月8日申請之Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same(美國專利申請案第11/835651號)。
本發明可用其他特定樣式實施而不脫離本發明之精神或本質特性。因此本說明書之實施例應被視為範例說明而非設限。
101‧‧‧電極
102‧‧‧電極
103‧‧‧電介質
204‧‧‧渠溝遮罩
205‧‧‧渠溝
306‧‧‧奈米碳管層
407‧‧‧CNT圖案
508‧‧‧主要鈍化層
509‧‧‧第二鈍化層
1011‧‧‧長形或〝有槽〞接點
1204‧‧‧渠溝圖案
1205‧‧‧互連渠溝
1305‧‧‧側緣
1313‧‧‧保角電介質
1414‧‧‧金屬沈積物
1515‧‧‧經金屬填充的互連渠溝
1616‧‧‧凹入遮罩
1617‧‧‧空洞
2019‧‧‧渠溝
2201‧‧‧金屬電極
2202‧‧‧金屬電極
2203‧‧‧電介質基板
2205‧‧‧犧牲硬遮罩材料
2207‧‧‧奈米碳管織物
2218‧‧‧防護介電層
2219、2219’‧‧‧通道口
2220‧‧‧空洞
2221‧‧‧介電材料
2301、2301’‧‧‧金屬
2302‧‧‧金屬
2303‧‧‧基板
2307‧‧‧沈積的CNT
2307’‧‧‧奈米管結構
2401‧‧‧下部金屬電極
2401’‧‧‧上部金屬電極
2402‧‧‧下部金屬電極
2402’‧‧‧上部金屬電極
2407‧‧‧CNT織物
2418‧‧‧鈍化層
2421‧‧‧鈍化層
圖1A是依據一些實施例形成於一電介質內之電極之一俯視圖。
圖1B是依據一些實施例的圖1A結構物之一剖面圖，該結構物具有形成於電介質內之電極。
圖2A是依據一些實施例的結構物之一俯視圖，此時一渠溝遮罩圖案提供於電介質上方。
圖2B是依據一些實施例的結構物之一剖面圖，此時渠溝形成於電介質內。
圖3A是依據一些實施例的結構物之一俯視圖，該結構物具備一覆蓋於金屬填充塞上但未填入渠溝內的奈米碳管層，藉此形成電極間之一電橋。
圖3B是依據一些實施例的結構物之一剖面圖，該結構物具備在電極間形成一電橋之一奈米碳管層。
圖4A－B例示依據一些實施例之一結構物，此時一奈米碳管層被完全圈入先前形成之渠溝的邊界以內且橫跨電極。
圖5A－B例示依據一些實施例之一結構物，此時一奈米碳管層已被圖案化且已沈積一鈍化電介質。
圖6A－B例示依據一些實施例之一結構物，此時一渠溝完全佔據電極間之區域且一奈米碳管層完全跨越該渠溝區域並全然重疊於兩電極之邊緣。
圖7A－B例示依據一些實施例之一結構物，此時一渠溝完全佔據電極間之區域且一奈米碳管層完全跨越該渠溝區域，在一方向中重疊於該等電極之邊緣，且在另一方向中露出該等電極之邊緣。
圖9A－B例示依據一些實施例之一結構物，此時一渠溝經安置致使該奈米碳管層包含一介於該等電極之間處於渠溝上方的區段，及一不在電極之間渠溝上方的區段。
圖10A－B例示依據一些實施例具備一長形電極的結構物。
圖11A－B例示依據一些實施例形成於一電介質內的單一電極。
圖12A是依據一些實施例的結構物之一俯視圖，此時一渠溝遮罩形成於單一電極上方。
圖12B是依據一些實施例的結構之一剖面圖，此時已形成一互連渠溝。
圖13A－B例示依據一些實施例之一結構物，此時已沈積一保角電介質。
圖14A－B例示依據一些實施例之一結構物，此時金屬沈積物填滿互連渠溝。
圖15A－B例示依據一些實施例在進行金屬和渠溝電介質平坦化之後得到的結構物。
圖16A－B例示依據一些實施例之一凹入遮罩，分隔該電極與該金屬填充互連渠溝的渠溝電介質係透過該凹入遮罩選擇性移除。
圖17A－B例示依據一些實施例在一渠溝電介質經選擇性移除之後塗布於一結構物上方之一奈米碳管層。
圖18A－B例示依據一些實施例之一結構物，此時一鈍化電介質沈積於一奈米碳管層上方且橫跨一電極及一互連渠溝之一邊邊緣。
圖19A－B例示依據一些實施例之一結構物，此時採用一替代處理技術且一奈米碳管層係在一渠溝形成之前塗布。
圖20A－B例示依據一些實施例之一結構物，此時採用一替代處理技術且在一奈米碳管層已經塗布之後選擇性移除 一電介質以形成一渠溝。
圖21A－B例示依據一些實施例在一鈍化電介質已經沈積之後的最終結構物。
圖22A－E例示依據一些實施例建構具有一上部空洞結構之結構物的階段。
圖23A－C例示依據一些實施例之一結構物，其中採用二個金屬沈積步驟以完全封裝一奈米橋結構。
圖24A－B例示依據一些實施例具備金屬－CNT織物－金屬接點之奈米橋雙極NRAM裝置的俯視圖和剖面圖。
101‧‧‧電極
102‧‧‧電極
103‧‧‧電介質

Claims (41)

  1. 一種雙極開關裝置，其包括：一從一基板往上延伸的第一傳導端子；一從該基板往上延伸的第二傳導端子，該第二傳導端子與該第一端子成間隔關係，其中該間隔關係在該基板中界定一空洞；一具有至少一奈米管的奈米管物件，該物件被配置為永久地接觸該第一和第二端子之至少一部分且局部懸浮於該空洞上方；及一與該第一和第二端子之至少一者電連通的刺激電路，該刺激電路產生並施加選定波形給該第一和第二端子之至少一者以引發該裝置該第一和第二端子間之電阻在一相對低電阻值與一相對高電阻值之間的變化，其中該第一和第二端子間之該相對高電阻值對應於該裝置之一第一狀態，且其中該第一和第二端子間之該相對低電阻值對應於該裝置之一第二狀態。
  2. 如申請專利範圍第1項之裝置，其中該空洞在一第一側上由該第一傳導端子限界且在一第二側上由該第二傳導端子限界。
  3. 如申請專利範圍第1項之裝置，其中該空洞在一第一側上由該第一和第二傳導端子之一者限界且在一第二 側上由基板材料之一側壁限界。
  4. 如申請專利範圍第1項之裝置，其中該空洞在一第一側上由基板材料之一第一側壁限界且在一第二側上由基板材料之一第二側壁限界，該基板材料第一側壁在該第一傳導端子上方形成一薄絕緣層且該基板材料第二側壁形成該第二傳導端子之一薄絕緣層。
  5. 如申請專利範圍第1項之裝置，其中該第一和第二傳導端子包括下列物之至少一者：Al，Cu，W，Co，Ti，Ta，Tiw，CoSix ，WSi2 ，TiSix ，TaN，TiN，TiAlN，Au，Ag，Ru，及RuO。
  6. 如申請專利範圍第1項之裝置，其更包括一設置在該奈米管物件上方且大致密封該空洞的介電材料。
  7. 如申請專利範圍第6項之裝置，其中該介電材料包括下列物之至少一者：Si3 N4 ，SiO2 ，原矽酸四乙酯，矽酸磷玻璃，Al2 O3 ，HfO2 ，ZrO2 ，SiCN，及SiON。
  8. 如申請專利範圍第1項之裝置，其中該奈米管物件包括奈米管織物之一圖案化區域。
  9. 如申請專利範圍第8項之裝置，其中當該裝置處於該相對低電阻值狀態時，該奈米管織物在該第一和第二傳導端子之間提供複數個導電通路。
  10. 如申請專利範圍第8項之裝置，其中該奈米管織物包括一多層式織物。
  11. 如申請專利範圍第8項之裝置，其中該奈米管織物包括大致單層的未對準奈米管。
  12. 如申請專利範圍第1項之裝置，其中該奈米管物件包括一懸浮於該空洞上方的活動區，且其中該第一和第二端子間之相對高和相對低電阻值對應於該活動區之相對高和相對低電阻值。
  13. 如申請專利範圍第1項之裝置，其中該刺激電路更包括一用於讀取該裝置之第一和第二狀態而不實質改變該第一和第二端子間之相對高和相對低電阻值的電路。
  14. 如申請專利範圍第1項之裝置，其中該裝置之第一和第二狀態是非揮發性的。
  15. 如申請專利範圍第1項之裝置，其中該奈米管物件完全重疊於該第一和第二端子之至少一者之一上表面。
  16. 如申請專利範圍第1項之裝置，其中該至少一奈米管被大致封裝在一金屬材料內，該至少一奈米管具有一在該裝置之該第一和第二狀態之一者中實質變形的橫截面尺寸。
  17. 一種奈米管開關裝置，其包括：一從一基板往上延伸的傳導端子，該傳導端子界定一空洞之一第一邊界且基板材料之一鉛直壁界定一空洞之一第二邊界；一設置在該空洞內的互連線，提供一來往於外界電路的電連通通路；一具有一未對準奈米管網路的奈米管物件，該物件經配置以永久地接觸該傳導端子和該互連線每一者之 至少一部分，且懸浮於該空洞上方；及一與傳導端子電連通的刺激電路，該刺激電路產生並施加波形給該傳導端子以引發該奈米管物件之電阻在一相對低電阻值和一相對高電阻值之間的變化，其中該相對高電阻值對應於該裝置之一第一狀態，且其中該相對低電阻值對應於該裝置之一第二狀態。
  18. 如申請專利範圍第17項之裝置，其中該傳導端子和該互連線當中至少一者包括下列材料之至少一者：Al，Cu，W，Co，Ti，Ta，Tiw，CoSix ，WSi2 ，TiSix ，TaN，TiN，TiAlN，Au，Ag，Ru，及RuO。
  19. 如申請專利範圍第17項之裝置，其更包括一被設置在該奈米管物件上方且大致密封該基板中之空洞的介電材料。
  20. 如申請專利範圍第19項之裝置，其中該介電材料包括下列物之至少一者：Si3 N4 ，SiO2 ，原矽酸四乙酯，矽酸磷玻璃，Al2 O3 ，HfO2 ，ZrO2 ，SiCN，及SiON。
  21. 如申請專利範圍第17項之裝置，其中該奈米管物件包括一多層式奈米管織物。
  22. 如申請專利範圍第17項之裝置，其中該奈米管物件包括大致單層的未對準奈米管。
  23. 如申請專利範圍第17項之裝置，其中該未對準奈米管網路在該傳導端子與該互連線之間提供一或多個導電 通路，該等導電通路回應該等波形而形成和消除。
  24. 如申請專利範圍第26項之裝置，其中在該傳導端子與該互連線之間提供導電通路的該未對準奈米管網路包括該奈米管物件之一活動區。
  25. 如申請專利範圍第1項之裝置，其中該互連線上的電刺激不實質改變該奈米管物件之相對高和相對低電阻值。
  26. 如申請專利範圍第1項之裝置，其中該裝置之第一和第二狀態是非揮發性的。
  27. 一種製造奈米管開關裝置的方法，其包括：將至少一電極埋入一基板內；形成奈米管織物之一圖案化區域，該奈米管織物圖案化區域經配置以永久地接觸該電極之至少一部分；移除鄰近於該至少一電極之該基板一選定部分以在該基板中界定一局部由該電極限界的空洞，致使該奈米管織物圖案化區域形成該基板中之該空洞的另一邊界；且提供一與該至少一電極電連通的刺激電路，該刺激電路產生並施加一或多種波形給該至少一電極以引發該奈米管織物圖案化區域之電阻在一相對低電阻值和一相對高電阻值之間的變化，其中該相對高電阻值對應於該裝置之一第一狀態，且其中該相對低電阻值對應於該裝置之一第二狀態。
  28. 如申請專利範圍第27項之方法，其更包括提供疊加於該奈米管織物上的基板材料，且其中界定一空洞的步驟包括在形成該奈米管織物圖案化區域之後移除覆蓋該奈米管織物圖案化區域的基板材料。
  29. 如申請專利範圍第28項之方法，其中將至少一電極埋入該基板內的步驟包括大致密封該基板中之空洞。
  30. 如申請專利範圍第27項之方法，其中形成該奈米管織物圖案化區域的步驟包括使該奈米管織物圖案化區域懸浮於該空洞上方。
  31. 如申請專利範圍第27項之方法，其更包括將一介電層設置在該奈米管圖案化織物上方，其中該介電層大致密封該基板中之該空洞。
  32. 如申請專利範圍第31項之方法，其中該奈米管織物大致為多孔的。
  33. 如申請專利範圍第27項之方法，其中該奈米管織物包括一多層式織物。
  34. 如申請專利範圍第27項之方法，其中該奈米管織物包括大致單層的未對準奈米管。
  35. 如申請專利範圍第27項之方法，其中將至少一電極埋入一基板內的步驟包括使該基板之一上表面及該至少一電極平坦化。
  36. 如申請專利範圍第27項之方法，其中移除該基板之一指定部分的步驟包括一經選擇大致保存該至少一電極的蝕刻步驟。
  37. 如申請專利範圍第27項之方法，其中形成該奈米管織物圖案化區域的步驟包括一旋塗步驟和一噴塗步驟當中一者。
  38. 如申請專利範圍第37項之方法，其中該旋塗步驟和噴塗步驟每一者包括塗布長度實質大於該空洞之一橫向尺寸的奈米管。
  39. 如申請專利範圍第27項之方法，其中形成奈米管織物之一圖案化區域的步驟包括：用一犧牲材料填充該空洞；在該犧牲材料和該至少一電極上方形成一奈米管織物；圖案化且蝕刻該奈米管織物以形成該圖案化區域；及移除該犧牲材料以使該奈米管織物圖案化區域懸浮於該空洞上方。
  40. 如申請專利範圍第27項之方法，其中該至少一電極包括一第一電極和一第二電極。
  41. 如申請專利範圍第27項之方法，其更包括形成一設置在該空洞內的互連線，提供一來往於外界電路的電連通通路。
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