CN111244065A - 集成电路电容器阵列结构、半导体存储器及制备方法 - Google Patents

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Abstract

本发明提供一种集成电路电容器阵列结构、半导体存储器及制备方法，集成电路电容器阵列结构包括：衬底；下电极层，突出的位于衬底上，由下电极层内形成有电容孔；电容介质层，共形地覆盖下电极层的表面；上电极层，共形地覆盖电容介质层的表面；电容极板，区块状位于衬底上并形成于上电极层上，电容极板包括由下至上依次叠置的金属填充层及共形地覆盖金属填充层的导电覆盖层，导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供接合至少一第一互连结构于顶表面层上。本发明提供的集成电路电容器阵列结构可以有效避免电容器漏电；同时，在形成电容极板时可仅沉积金属填充层/导电覆盖层作为电容极板即可保证低电阻。

Description

集成电路电容器阵列结构、半导体存储器及制备方法
技术领域
本发明属于半导体器件及制造领域，特别是涉及一种集成电路电容器阵列结构、半导体存储器结构及其制造方法。
背景技术
在现有的电容器中，由于上电极层材料及沉积工艺的限制，在电容孔内填充上电极材料时使容易在上电极结构在电容孔内形成有空洞，使得电容器的电阻值存在差异，从而可能导致漏电。
为了改善上述问题，现有的一种改善方法为在电容结构顶部形成电容极板(PLATE)，所述电容极板会对电容内部进行一定程度的填充，以起到减少电阻不均匀的问题。然而，现有的电容极板存在厚度较厚及工艺步骤复杂等问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电容器结构阵列、半导体存储器结构及其制备方法，以解决现有技术中的电容器存在的电阻值存在差异，从而可能导致漏电问题，以及形成电容极板存在的电容极板厚度较厚及工艺步骤复杂的问题。
为实现上述目的及其他相关目的，本发明提供一种集成电路电容器阵列结构，所述集成电路电容器阵列结构包括：
衬底；
下电极层，突出的位于所述衬底上，由所述下电极层内形成有电容孔；
电容介质层，共形地覆盖所述下电极层的表面；
上电极层，共形地覆盖所述电容介质层的表面；
电容极板，区块状位于所述衬底上并形成于所述上电极层上，所述电容极板包括由下至上依次叠置的金属填充层及共形地覆盖所述金属填充层的导电覆盖层，所述导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供接合至少一第一互连结构于所述顶表面层上。
作为本发明的一种优选方案，还包括上电极填充体，位于所述上电极层和所述电容极板之间并且无孔隙填满所述电容孔，所述电容极板自所述上电极填充体的顶面延伸至所述衬底位于所述上电极填充体覆盖区域外的周边表面。
作为本发明的一种优选方案，所述上电极填充体直接贴附于所述上电极层的表面还形成于相邻的所述下电极层之间，所述上电极填充体具有顶面及侧面，所述金属填充层直接贴附于所述上电极填充体的所述顶面和所述侧面。
作为本发明的一种优选方案，所述金属填充层填充于所述电容孔，以电连接至所述上电极层并使所述电容孔内为无孔隙填满形态。
作为本发明的一种优选方案，所述金属填充层直接贴附于所述上电极层的表面，且所述金属填充层还形成于所述下电极层之间。
作为本发明的一种优选方案，所述上电极层无孔隙填满所述电容孔，并电连接至所述电容极板。
作为本发明的一种优选方案，还包括底层支撑层、中间支撑层及顶层支撑层，皆形成于所述衬底上并连接、支撑所述下电极层；所述底层支撑层位于所述下电极层的底部外围，所述中间支撑层位于所述下电极层的中间部位，所述顶层支撑层位于所述下电极层的开口处外围。
作为本发明的一种优选方案，还包括：
介质层，形成于所述衬底上，并覆盖于所述电容极板的上表面、侧面及所述衬底上的周边表面；
所述第一互连结构，位于所述介质层内且在所述电容极板上，并与所述电容极板的所述导电覆盖层相连接；及
第二互连结构，位于所述介质层内且位于所述电容极板的覆盖区域外，所述第二互连结构较长于所述第一互连结构。
作为本发明的一种优选方案，所述衬底上形成有若干个电容接触节点及连接焊垫，所述电容接触节点与所述下电极层的底部相连接，所述连接焊垫与所述第二互连结构的底部相连接。
作为本发明的一种优选方案，所述上电极层包括原子层沉积形成的氮化钛层，所述金属填充层包括钨层，所述导电覆盖层包括氮化钨层。
本发明还提供一种半导体存储器，所述半导体存储器包括如上述任一方案中所述的集成电路电容器阵列结构。
本发明还提供一种集成电路电容器阵列结构，所述集成电路电容器阵列结构的制备方法包括如下步骤：
1)提供一衬底；
2)于所述衬底上形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层上形成图形化掩膜层，所述图形化掩膜层内具有多个开孔，用于定义出电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述衬底上；
7)于所述下电极层的内表面及外表面形成电容介质层，所述电容介质层共形地覆盖所述下电极层；
8)于所述电容介质层的表面形成上电极层，所述上电极层共形地覆盖所述电容介质层的表面；及
9)于所述上电极层上形成电容极板，所述电容极板区块状位于所述衬底上并形成于所述上电极层上，所述电容极板包括由下至上依次叠置的金属填充层及共形地覆盖所述金属填充层的导电覆盖层，所述导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供结合至少一第一互连结构于所述顶表面层上。
作为本发明的一种优选方案，步骤8)与步骤9)之间还包括如下步骤：于所述上电极层的表面形成上电极填充体，所述上电极填充体无孔隙填满所述电容孔，所述电容极板自所述上电极填充体的顶面延伸至所述衬底位于所述上电极填充体覆盖区域外的周边表面。
作为本发明的一种优选方案，所述上电极填充体直接贴附于所述上电极层的表面还形成于相邻的所述下电极层之间，所述上电极填充体具有顶面及侧面，步骤9)中形成的所述金属填充层直接贴附于所述上电极填充体的所述顶面和所述侧面。
作为本发明的一种优选方案，步骤9)中形成的所述金属填充层填充于所述电容孔，以电连接至所述上电极层并使所述电容孔内为无孔隙填满形态。
作为本发明的一种优选方案，所述金属填充层直接贴附于所述上电极层的表面，且所述金属填充层还形成于所述下电极层之间。
作为本发明的一种优选方案，步骤8)中形成的所述上电极层无孔隙填满所述电容孔，并电连接至所述电容极板。
作为本发明的一种优选方案，步骤1)中，所述衬底内形成有若干个电容接触节点；步骤4)中，形成的所述电容孔暴露出所述电容接触节点；步骤2)中形成的所述支撑层包括顶层支撑层、中间支撑层及底层支撑层，所述顶层支撑层、所述中间支撑层及所述底层支撑层皆形成于所述衬底上，且均位于所述牺牲层内，上下具有间距。
作为本发明的一种优选方案，步骤9)包括如下步骤：
9-1)将步骤8)所得结构置于一工艺腔室内，采用溅射工艺于所述上电极填充体的顶面形成所述金属填充层；及
9-2)向所述工艺腔室内通入氮气，并对所述金属填充层进行加热以于所述金属填充层的表面形成所述导电覆盖层。
作为本发明的一种优选方案，步骤9-2)中，向所述工艺腔室内通入所述氮气的流量为10标准毫升/分钟～20标准毫升/分钟。
作为本发明的一种优选方案，步骤1)提供的所述衬底内还形成有连接焊垫，所述连接焊垫位于所述电容极板的覆盖区域外，步骤9)之后还包括如下步骤：
10)于步骤9)所得结构的表面形成介质层，所述介质层覆盖所述电容极板的上表面、侧面及所述衬底的表面；
11)于所述介质层内形成第一连接通孔及第二连接通孔，其中，所述第一连接通孔位于所述电容极板上且暴露出部分所述电容极板的导电覆盖层，所述第二连接通孔暴露出部分所述连接焊垫，所述第二连接通孔较长于所述第一第一连接通孔；及
12)于所述第一连接通孔内形成第一互连结构，并于所述第二连接通孔内形成第二互连结构，所述第一互连结构与所述电容极板相接触，所述第二互连结构与所述连接焊垫相接触。
作为本发明的一种优选方案，步骤8)中，采用原子层沉积工艺于所述电容介质层的表面沉积氮化钛层作为所述上电极层，并且所述金属填充层包括钨层，所述导电覆盖层包括氮化钨层。
本发明还提供一种半导体存储器的制备方法，所述半导体存储器的制备方法包括采用如上述任一方案所述的集成电路电容器阵列结构的制备方法制备集成电路电容器阵列结构的步骤。
如上所述，本发明的集成电路电容器阵列结构、半导体存储器及制备方法，具有以下有益效果：
本发明提供的集成电路电容器阵列结构可以有效避免电容器漏电；同时，在形成电容极板时无需沉积锗化硅，而仅沉积金属填充层/导电覆盖层作为电容极板即可保证低电阻；
本发明提供的集成电路电容器阵列结构中采用金属填充层及导电覆盖层作为电容极板，金属填充层可以作为在其上方形成连接通孔的刻蚀阻挡层，可以在刻蚀形成连接通孔的过程中有效避免过刻蚀穿孔或刻蚀不到位而导致的连接通孔未打开等问题的发生；同时，钨相较于锗化硅具有更低的电阻率，在保证获得所需的电气性能的情况下厚度可以更小，从而可以降低连接通孔的高度，有利于后续工艺的进行。
附图说明
图1显示为本发明实施例一中提供的集成电路电容器阵列结构的截面结构示意图。
图2显示为本发明实施例二中提供的集成电路电容器阵列结构的制备工艺流程图。
图3显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤1)所得结构的截面结构示意图。
图4显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤2)所得结构的截面结构示意图。
图5显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤3)所得结构的截面结构示意图。
图6显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤4)所得结构的截面结构示意图。
图7显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤5)所得结构的截面结构示意图。
图8显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤6)所得结构的截面结构示意图。
图9显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤7)所得结构的截面结构示意图。
图10至图11显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤8)所得结构的截面结构示意图。
图12显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤9)所得结构的截面结构示意图图。
图13显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤10)所得结构的截面结构示意图图。
图14显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤11)所得结构的截面结构示意图图。
图15显示为本发明实施例二中提供的集成电路电容器阵列结构制备方法的步骤12)所得结构的截面结构示意图图。
图16显示为本发明实施例三中提供的集成电路电容器阵列结构的截面结构示意图。
图17至图18显示为本发明实施例四中提供的集成电路电容器阵列结构制备方法的步骤8)所得结构的截面结构示意图。
图19显示为本发明实施例五中提供的集成电路电容器阵列结构的截面结构示意图。
图20显示为本发明实施例六中提供的集成电路电容器阵列结构制备方法的步骤8)所得结构的截面结构示意图。
图21显示为本发明实施例六中提供的集成电路电容器阵列结构制备方法的步骤9)所得结构的截面结构示意图。
元件标号说明
10 衬底
111 下电极层
12 电容介质层
112 上电极层
13 上电极填充体
131 顶面
132 侧面
14 电容极板
141 金属填充层
142 氮化钛层
15 底层支撑层
16 中间支撑层
17 顶层支撑层
171 第一开口
18 介质层
181 第一连接通孔
182 第二连接通孔
19 第一互连结构
20 第二互连结构
21 电容接触节点
211 扩散阻挡层
22 连接焊垫
23 牺牲层
24 图形化掩膜层
241 开孔
25 电容孔
S1～S9 步骤1)～步骤9)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图1所示，本发明提供一种集成电路电容器阵列结构，所述集成电路电容器阵列结构包括：衬底10；下电极层111，所述下电极层111突出的位于所述衬底10上，由所述下电极层111内形成有电容孔；电容介质层12，所述电容介质层12共形地覆盖所述下电极层111的表面；上电极层112，所述上电极层112位于所述衬底10上并共形地覆盖所述电容介质层12的表面；及电容极板14，所述电容极板14区块状位于所述衬底10上并形成于所述上电极层112上，所述电容极板14包括由下至上依次叠置的金属填充层141及共形地覆盖所述金属填充层上的导电覆盖层142，所述导电覆盖层142构成为上电极结构的顶表面层及侧表面层，以供结合至少一第一互连结构19于所述顶表面层上。
作为最佳示例，适用于电容孔的孔径更加缩小化的设计，所述上电极层112无孔隙填满所述电容孔，并电连接至所述电容极板14。本发明提供的集成电路电容器阵列结构中的所述上电极层112具体可以是以无孔填充在所述电容孔内填充氮化钛形成，从而可以有效避免电容器漏电；同时，以无孔填充形成所述上电极层112，在形成所述电容极板14时无需沉积锗化硅等半导体孔隙填充材料，而仅沉积所述金属填充层141及所述导电覆盖层142作为所述电容极板14即可保证低电阻；本发明提供的集成电路电容器阵列结构中采用所述金属填充层141及所述导电覆盖层142作为所述电容极板14，所述金属填充层141可以作为在其上方形成连接通孔的刻蚀阻挡层，可以在刻蚀形成所述连接通孔的过程中有效避免过刻蚀穿孔或刻蚀不到位而导致的连接通孔未打开等问题的发生；同时，钨相较于锗化硅具有更低的电阻率，在保证获得所需的电气性能的情况下厚度可以更小，从而可以降低连接通孔的高度，有利于后续工艺的进行。
作为示例，所述衬底10的底材可以是例如硅的半导体材料，表面可以形成有内存数组晶体管结构及介电层，所述内存数组结构可以包含若干个位于内存数组结构中的电容接触节点21及若干个连接焊垫22，所述电容接触节点21可以包括钨焊盘，所述连接焊盘22也可以包括钨焊盘。所述内存数组结构还可以包括晶体管字线(Word line)及位线(Bitline)，所述电容接触节点21的底部电性连接所述内存数组结构内的晶体管源极，所述电容接触节点21的顶部与所述下电极层111的底部相连接。所述电容接触节点21的底部或/及侧面的表面可以形成扩散阻挡层(211)；具体地，所述扩散阻挡层具有U形截面的形状。
作为示例，所述电容接触节点21可以但不仅限于呈六方阵列排布，所述电容接触节点21与所述集成电路电容器阵列结构中的电容排布可以相对应。
作为示例，所述电容接触节点21之间、所述连接焊垫22之间及所述电容接触节点21与所述连接焊点22之间可以通过隔离结构相隔离，所述隔离结构的材料可以包括氮化硅、氧化硅及氧化铝中的至少一种。
作为示例，所述下电极层111可以包括金属氮化物及金属硅化物中的一种或两种所形成的导电性化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。本实施例中，所述下电极层111可包括原子层沉积(ALD)形成的氮化钛层。所述下电极层111的形状可以细长管状而突出于所述衬底10。多个管状的所述下电极层111的排列可呈六方阵列排布。
作为示例，所述电容介质层12可以为高K介质层，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。所述电容介质层12具体是共形地覆盖管状所述下电极层111外露于所述衬底10的内表面及外表面。
作为示例，所述上电极层112可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。优选地，本实施例中，所述上电极层112包括原子层沉积(ALD)形成的氮化钛层。所述上电极层112具体是沿着所述下电极层111的外轮廓直接贴附于所述电容介质层12的表面。
作为示例，所述金属填充层141可以包括钨层，所述导电覆盖层142可以包括氮化钨层。
作为示例，所述金属填充层141可以直接电连接所述上电极层112。
作为示例，所述电容极板14自所述上电极层112的顶面延伸至所述衬底10的表面，以包覆电容阵列。
作为示例，所述集成电路电容器阵列结构还包括底层支撑层15、中间支撑层16及顶层支撑层17，皆形成于所述衬底10上并连接、支撑所述下电极层111；所述底层支撑层15位于所述下电极层111的底部外围，所述中间支撑层16位于所述下电极层111的中间部位，所述顶层支撑层17位于所述下电极层111的开口处外围，且垂直于所述下电极层111的U形侧壁延伸方向。
作为示例，所述底层支撑层15、所述中间支撑层16及所述顶层支撑层17平行间隔排布。
作为示例，所述底层支撑层15、所述中间支撑层16及所述顶层支撑层17均可以包括但不仅限于氮化硅层。
作为示例，所述电容器阵列结构进一步还可以包括：介质层18、第一互连结构19及第二互连结构20；所述介质层18形成于所述衬底10上，并覆盖于所述电容极板14的上表面、侧面及所述衬底10上的周边表面；所述第一互连结构19位于所述介质层18内且在所述电容极板14上，并与所述电容极板14的所述导电覆盖层142相连接，以将所述电容极板14电学引出，具体的，所述第一互连结构19可以与所述电容极板14的上表面相连接；所述第二互连结构20位于所述介质层18内，且位于所述电容极板14的覆盖区域外，所述第二互连结构20较长于所述第一互连结构19，所述第二互连结构20的底部与所述连接焊垫22相连接，以将所述连接焊垫22电学引出。
作为示例，所述介质层18可以包括但不仅限于氧化硅层或氮化硅层。所述第一互连结构19及所述第二互连结构20的材料可以包括但不仅限于钨(W)、铜(Cu)、镍(Ni)、金(Au)或银(Ag)等等。所述第一互连结构19及所述第二互连结构20的形态可以是栓塞。
实施例二
请结合图2，本发明还提供一种集成电路电容器阵列结构的制备方法，所述集成电路电容器阵列结构的制备方法包括如下步骤：
1)提供一衬底；
2)于所述衬底上形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层上形成图形化掩膜层，所述图形化掩膜层内具有多个开孔，用于定义出电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述衬底上；
7)于所述下电极层的内表面及外表面形成电容介质层，所述电容介质层共形地覆盖所述下电极层；
8)于所述电容介质层的表面形成上电极层，所述上电极层覆盖所述电容介质层的表面；及
9)于所述上电极层上形成电容极板，所述电容极板区块状位于所述衬底上并形成于所述上电极层上，所述电容极板包括由下至上依次叠置的金属填充层及共形地覆盖所述钨层的导电覆盖层，所述导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供结合至少一第一互连结构于所述顶表面层上。
在步骤1)中，请参阅图2中的S1步骤及图3，提供一衬底10。
作为示例，所述衬底10内可以形成有内存数组结构，所述内存数组结构可以包含若干个位于内存数组结构中的电容接触节点21及若干个连接焊垫22，所述连接焊盘22可以包括钨焊盘。所述内存数组结构还可以包括晶体管字线(Word line)及位线(Bitline)，所述电容接触节点21的底部电性连接所述内存数组结构内的晶体管源极，所述电容接触节点21的顶部与所述下电极层111的底部相连接。
作为示例，所述电容接触节点21可以但不仅限于呈六方阵列排布，所述电容接触节点21与所述集成电路电容器阵列结构中的电容排布可以相对应。
作为示例，所述电容接触节点21之间、所述连接焊垫22之间及所述电容接触节点21与所述连接焊点22之间可以通过隔离结构相隔离，所述隔离结构的材料可以包括氮化硅、氧化硅及氧化铝中的至少一种。
在步骤2)中，请参阅图2中的S2步骤及图4，于所述衬底10上形成交替叠置的牺牲层23及支撑层15、16、17。
作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成所述牺牲层23及支撑层15、16、17。
作为示例，所述牺牲层23与所述支撑层的材料不同，利用在同一刻蚀制程中所述牺牲层23的刻蚀速率与所述支撑层的刻蚀速率不同，具体表现为在后续的同一湿式刻蚀制程中，所述牺牲层23的刻蚀速率远远大于所述支撑层的刻蚀速率，使得当所述牺牲层23被完全去除时，所述支撑层15、16、17能够几乎被完全保留(如图8所示)。
优选地，本实施例中，所述牺牲层23可以为多晶硅层或是硼磷硅玻璃(BoroPhospho Silicate Glass，BPSG)，所述支撑层可以为氮化硅层。
作为示例，所述支撑层包括顶层支撑层17、所述中间支撑层16及底层支撑层15，所述顶层支撑层17、所述中间支撑层16及所述底层支撑层15皆形成于所述衬底10上，且互相支撑层之间可以所述牺牲层23隔开，使所述支撑层上下相隔有间距。
在步骤3)中，请参阅图2中的S3步骤及图5，于所述交替叠置的牺牲层23及支撑层15、16、17上形成图形化掩膜层24，所述图形化掩膜层24内具有多个开孔241，用于定义出电容孔25的位置及形状。
作为示例，首先，在所述交替叠置的牺牲层23及支撑层的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(譬如，氮化硅硬掩膜层等等)；然后，采用光刻工艺将所述掩膜层图形化，以得到具有所述开孔241的所述图形化掩膜层24。
作为示例，所述开口241可以沿所述图形化掩膜层24的表面呈六方阵列排布，可对准所述所述电容接触节点21。
需要说明的是，所述图形化掩膜层24内的所述开口241还定义出电容阵列外围的区域的形状及位置。
在步骤4)中，请参阅图2中的S4步骤及图6，依据所述图形化掩膜层24刻蚀所述支撑层及所述牺牲层23，以在所述支撑层及所述牺牲层23内形成电容孔25。
作为示例，步骤4)的具体方法为：依据所述图形化掩膜层24可采用干法刻蚀工艺或等离子强化干法刻蚀工艺刻蚀所述支撑层及所述牺牲层23，以在所述支撑层及所述牺牲层23内形成上下贯通的所述电容孔25，所述电容孔25暴露出所述电容接触节点21，如图6所示。
需要说明的是，当所述图形化掩膜层24内的所述开口241还定义出电容阵列外围的区域的形状及位置时，该步骤中还去除位于所述电容阵列外围的所述支撑层及所述牺牲层23。
需要进一步说明的是，步骤4)后，位于电容阵列外围区域的所述底层支撑层15可以如图8所示保留，也可以在步骤4)中被去除。
在步骤5)中，请参阅图2中的S5步骤及图7，于所述电容孔25内形成下电极层111，所述支撑层15、16、17连接所述下电极层111。
作为示例，首先，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述电容孔25的侧壁及底部，以及所述牺牲层23上沉积下电极材料层，所述下电极材料层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)；然后，再采用刻蚀工艺去除位于所述牺牲层23上的所述下电极材料层，保留的位于所述电容孔25的侧壁及底部的所述下电极材料层即形成为所述下电极层111。
在步骤6)中，请参阅图2中的S6步骤及图8，可采用湿法刻蚀工艺或其组合去除所述牺牲层23，其中，所述支撑层15、16、17保留在所述衬底10上。
作为示例，步骤6)具体可包括如下步骤：
6-1)先于所述顶层支撑层17内形成第一开口171，所述第一开口171暴露出所述牺牲层23位于所述顶层支撑层17与所述中间支撑层16之间的第一部分；
6-2)通过所述第一开口171，采用湿法刻蚀工艺去除所述牺牲层23位于所述顶层支撑层17与所述中间支撑层16之间的所述第一部分；
6-3)对于所述第一开口171，于所述中间支撑层16内形成第二开口，所述第二开口暴露出所述牺牲层23位于所述中间支撑层16与所述衬底10之间的第二部分；
6-4)通过所述第二开口，采用湿法刻蚀工艺去除所述牺牲层23位于所述中间支撑层26与所述衬底10之间的所述第二部分。
作为示例，步骤6-2)与步骤6-3)之间还包括于所述顶层支撑层17的上表面沉积支撑层材料的步骤，以将所述顶层支撑层17增厚。这是由于在步骤6-2)的过程中，所述顶层支撑层17会被去除一部分，为了防止后续腐蚀过程中所述顶层支撑层17被刻穿，以及确保所述顶层支撑层17具有足够的支撑强度，需要在步骤6-2)与步骤6-3)之间增设于所述顶层支撑层17的上表面沉积支撑层材料的步骤。
作为示例，步骤6-1)中，一个所述第一开口171可以仅与一个所述电容孔25局部交叠，或者/以及一个所述第一开口171同时与多个所述电容孔25局部交叠；步骤6-2)中，一个所述第二开口可以仅与一个所述电容孔25局部交叠，或者/以及一个所述第二开口同时与多个所述电容孔25局部交叠。
在步骤7)中，请参阅图2中的S7步骤及图9所示，于所述下电极层111的内表面及外表面形成电容介质层12，所述电容介质层12共形地覆盖所述下电极层111。
作为示例，所述电容介质层12的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在步骤8)中，请参阅图2中的S8步骤及图10至图11，于所述电容介质层12的表面形成上电极层112，所述上电极层112覆盖所述电容介质层12的表面。
作为示例，所述上电极层112可以无孔隙填满所述电容孔25，并用于电连接至所述电容极板14。
作为示例，可以采用原子层沉积工艺(ALD)于所述电容介质层12的表面沉积氮化钛层作为所述上电极层112。
作为示例，在所述上电极层112形成之初，所述上电极层112还可以覆盖于电容阵列之外的区域，及还覆盖于所述连接焊垫22所在的区域(如图10所示)；此时，还需执行去除位于电容阵列之外区域的所述上电极层112的步骤，去除后所得结构如图11所示。
在步骤9)中，请参阅图2中的S9步骤及图12，于所述上电极层112上形成电容极板14，所述电容极板14区块状位于所述衬底10上并形成于所述上电极层112上，所述电容极板14包括由下至上依次叠置的金属填充层141及共形地覆盖所述金属填充层141的导电覆盖层142，所述导电覆盖层142构成为上电极结构的顶表面层及侧表面层，以供结合至少一第一互连结构于所述顶表面层上。
作为示例，步骤9)包括如下步骤：
9-1)将步骤8)所得结构置于一工艺腔室内，采用溅射工艺于所述上电极层112的表面形成所述金属填充层141；及
9-2)向所述工艺腔室内通入氮气，并对所述金属填充层141进行加热以于所述金属填充层141的表面形成所述导电覆盖层142。
作为示例，步骤9-2)中，向所述工艺腔室内通入所述氮气的流量可以为10标准毫升/分钟～20标准毫升/分钟。
作为示例，所述电容极板14自所述上电极层112的顶面延伸至所述衬底10的表面，以包覆电容阵列。
作为示例，所述金属填充层141电连接所述上电极层112在所述下电极层111内的部分以及在所述下电极层111之间的部分。
作为示例，所述金属填充层141可以包括钨层，所述导电覆盖层142可以包括氮化钛层。
本发明提供的集成电路电容器阵列结构中采用所述金属填充层141及所述导电覆盖层142作为所述电容极板14，所述金属填充层141可以作为在其上方形成连接通孔的刻蚀阻挡层，可以在刻蚀形成所述连接通孔的过程中有效避免过刻蚀穿孔或刻蚀不到位而导致的连接通孔未打开等问题的发生；同时，钨相较于锗化硅具有更低的电阻率，在保证获得所需的电气性能的情况下厚度可以更小，从而可以降低连接通孔的高度，有利于后续工艺的进行。
作为示例，请参阅图13至图15，步骤9)之后还包括如下步骤：
10)于步骤9)所得结构的表面形成介质层18，所述介质层18覆盖所述电容极板14的上表面、侧面及所述衬底10的表面；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述电容极板14的上表面及侧面以及阵列区域外围的所述衬底10的表面形成所述介质层18，如图13所示；所述介质层18可以包括但不仅限于氧化硅层或氮化硅层；
11)于所述介质层18内形成第一连接通孔181及第二连接通孔182，其中，所述第一连接通孔181位于所述电容极板14上，且暴露出部分所述电容极板14的所述导电覆盖层142，所述第二连接通孔182暴露出部分所述连接焊垫22，所述第二连接通孔182较长于所述第一连接通孔181，如图14所示；具体的，可以采用光刻及干式刻蚀工艺形成所述第一连接通孔181及所述第二连接通孔182；及
12)于所述第一连接通孔181内形成第一互连结构19，并于所述第二连接通孔182内形成第二互连结构20，所述第一互连结构19与所述电容极板14相接触，所述第二互连结构20与所述连接焊垫22相接触，如图15所示；具体的，可以采用电镀、沉积等工艺在所述第一连接通孔181及所述第二连接通孔182内沉积钨(W)、铜(Cu)、镍(Ni)、金(Au)或银(Ag)等等以形成所述第一互连结构19及所述第二互连结构20。
实施例三
请参阅图16并对照参考图1，本发明还提供一种集成电路电容器阵列结构，本实施例中所述的集成电路电容器阵列结构与实施一中所述的集成电路电容器阵列结构大致相同，二者的区别在于：实施例一中的所述上电极层112无孔隙填满所述电容孔；本实施中的所述上电极层112未填满所述电容孔，相较于实施例一，本实施例中所述的集成电路电容器阵列结构还包括上电极填充体13，所述上电极填充体13位于所述上电极层112和所述电容极板114之间并且无孔隙填满所述电容孔，所述电容极板14自所述上电极填充体13的顶面延伸至所述衬底10位于所述上电极填充体13覆盖区域外的周边表面，适用于所述电容孔的孔径较大的设计。
作为示例，所述上电极填充体13直接贴附于所述上电极层112的表面还形成于相邻的所述下电极层111之间，所述上电极填充体13 3具有顶面131及侧面132，所述金属填充层141直接贴附于所述上电极填充体13的所述顶面131和所述侧面132。
作为示例，所述上电极填充体13可以包括但不仅限于多晶硅层或锗化硅(SiGe)层。所述上电极填充体13的上表面相较于所述电容介质层12的顶部高出10nm～100nm。
本实施例中所述的集成电路电容器阵列结构的其他结构与实施例一中所述的集成电路电容器阵列结构中对应的结构相同，具体请参阅实施例一，此处不再累述。
实施例四
请参阅图17至图18，本发明还提供一种集成电路电容器阵列结构的制备方法，本实施中所述的集成电路电容器阵列结构的制备方法与实施例二中对应图2至图15所述的集成电路电容器阵列结构的制备方法大致相同，二者的区别在于：实施例二中步骤8)中形成的所述上电极层112无孔隙填满所述电容孔25；而本实施中步骤8)中形成的所述上电极层112未填满所述电容孔25，且步骤8)与步骤9)之间还包括如下步骤：于所述上电极层112的表面形成上电极填充体13，所述上电极填充体13无孔隙填满所述电容孔25，所述电容极板14自所述上电极填充体13的顶面延伸至所述衬底10位于所述上电极填充体13覆盖区域外的周边表面。
作为示例，所述上电极填充体13直接贴附于所述上电极层112的表面还形成于相邻所述下电极层111之间，所述上电极填充体13具有顶面131和层面132；步骤9)中形成的所述金属填充层141直接贴附于所述上电极填充体13的所述顶面131和所述侧面132。
作为示例，所述上电极填充体13可以包括但不仅限于氮化钛填充体。所述上电极填充体13的上表面相较于所述电容介质层12的顶部高出10nm～100nm。
本实施中所述的集成电路电容器阵列结构的制备方法的其他步骤与实施例二中所述的集成电路电容器阵列结构的制备方法中对应的步骤相同，具体请参阅实施例二，此处不再累述。
实施例五
请参阅图19并对照参考图1，本发明还提供一种集成电路电容器阵列结构，本实施例中所述的集成电路电容器阵列结构与实施一中所述的集成电路电容器阵列结构大致相同，二者的区别在于：实施例一中的所述上电极层112无孔隙填满所述电容孔；本实施中的所述上电极层112未填满所述电容孔，本实施例中的所述金属填充层141填充于所述电容孔内，以电连接至所述上电极层112并使所述电容孔内为无孔隙填满形态，适用于所述电容孔的孔径尺寸中度的设计。
作为示例，所述金属填充层141直接贴附于所述上电极层112的表面，且所述金属填充层141还形成于所述下电极层111之间。
本实施例中所述的集成电路电容器阵列结构的其他结构与实施例一中所述的集成电路电容器阵列结构中对应的结构相同，具体请参阅实施例一，此处不再累述。
实施例六
请结合图2至图15参阅图20至图21，本发明还提供一种集成电路电容器阵列结构的制备方法，本实施中所述的集成电路电容器阵列结构的制备方法与实施例二中所述的集成电路电容器阵列结构的制备方法大致相同，二者的区别在于：实施例二中步骤8)中形成的所述上电极层112无孔隙填满所述电容孔25；而本实施中步骤8)中形成的所述上电极层112未填满所述电容孔25，步骤9)中形成的所述金属填充层141填充于所述电容孔25内，以电连接所述上电极层112，并使所述电容孔25内为无孔隙填满形态，即所述金属填充层141无孔隙填满所述电容孔25。
作为示例，所述金属填充层141直接贴附于所述上电极层112的表面，且所述金属填充层141还形成于所述下电极层111之间。
本实施中所述的集成电路电容器阵列结构的制备方法的其他步骤与实施例二中所述的集成电路电容器阵列结构的制备方法中对应的步骤相同，具体请参阅实施例二，此处不再累述。
实施例七
请继续参阅图1、图16及19，本实施例还提供一种半导体存储器，所述半导体存储器包括采用如实施例一、实施例三或实施例五中任一所述的集成电路电容器阵列结构。所述集成电路电容器阵列结构的具体结构请参阅实施例一、实施例三及实施例五，此处不再累述。
作为示例，其中，所述半导体存储器结构还包括晶体管结构，每个存储单元通常包括电容器和晶体管；所述晶体管的栅极与字线相连、所述晶体管的漏极与位线相连、所述晶体管的源极与电容器相连；所述字线上的电压信号能够控制所述晶体管的打开或关闭，进而通过所述位线读取存储在电容器中的数据信息，或者通过所述位线将数据信息写入到电容器中进行存储。
实施例八
请继续参阅图2至图15、图17至图18及图20至图21，本实施例还提供一种半导体存储器的制备方法，所述半导体存储器的制备方法包括采用如实施例二、实施例四及实施例六中任一所述的集成电路电容器阵列结构的制备方法制备集成电路电容器阵列结构的步骤，所述集成电路电容器阵列结构的制备方法请参阅实施例二、实施例四及实施例六，此处不再累述。
综上所述，本发明提供一种集成电路电容器阵列结构、半导体存储器及制备方法，所述集成电路电容器阵列结构包括：衬底；下电极层，突出的位于所述衬底上，由所述下电极层内形成有电容孔；电容介质层，共形地覆盖所述下电极层的表面；上电极层，共形地覆盖所述电容介质层的表面；电容极板，区块状位于所述衬底上并形成于所述上电极层上，所述电容极板包括由下至上依次叠置的金属填充层及共形地覆盖所述金属填充层的导电覆盖层，所述导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供接合至少一第一互连结构于所述顶表面层上。本发明提供的集成电路电容器阵列结构可以有效避免电容器漏电；同时，在形成电容极板时无需沉积锗化硅，而仅沉积金属填充层/导电覆盖层作为电容极板即可保证低电阻；本发明提供的集成电路电容器阵列结构中采用金属填充层及导电覆盖层作为电容极板，金属填充层可以作为在其上方形成连接通孔的刻蚀阻挡层，可以在刻蚀形成连接通孔的过程中有效避免过刻蚀穿孔或刻蚀不到位而导致的连接通孔未打开等问题的发生；同时，钨相较于锗化硅具有更低的电阻率，在保证获得所需的电气性能的情况下厚度可以更小，从而可以降低连接通孔的高度，有利于后续工艺的进行。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (23)

1.一种集成电路电容器阵列结构，其特征在于，包括：
衬底；
下电极层，突出的位于所述衬底上，由所述下电极层内形成有电容孔；
电容介质层，共形地覆盖所述下电极层的表面；
上电极层，共形地覆盖所述电容介质层的表面；
电容极板，区块状位于所述衬底上并形成于所述上电极层上，所述电容极板包括由下至上依次叠置的金属填充层及共形地覆盖所述金属填充层的导电覆盖层，所述导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供接合至少一第一互连结构于所述顶表面层上。
2.根据权利要求1所述的集成电路电容器阵列结构，其特征在于，还包括上电极填充体，位于所述上电极层和所述电容极板之间并且无孔隙填满所述电容孔，所述电容极板自所述上电极填充体的顶面延伸至所述衬底位于所述上电极填充体覆盖区域外的周边表面。
3.根据权利要求2所述的集成电路电容器阵列结构，其特征在于，所述上电极填充体直接贴附于所述上电极层的表面还形成于相邻的所述下电极层之间，所述上电极填充体具有顶面及侧面，所述金属填充层直接贴附于所述上电极填充体的所述顶面和所述侧面。
4.根据权利要求1所述的集成电路电容器阵列结构，其特征在于，所述金属填充层填充于所述电容孔，以电连接至所述上电极层并使所述电容孔内为无孔隙填满形态。
5.根据权利要求4所述的集成电路电容器阵列结构，其特征在于，所述金属填充层直接贴附于所述上电极层的表面，且所述金属填充层还形成于所述下电极层之间。
6.根据权利要求1所述的集成电路电容器阵列结构，其特征在于，所述上电极层无孔隙填满所述电容孔，并电连接至所述电容极板。
7.根据权利要求1所述的集成电路电容器阵列结构，其特征在于，还包括底层支撑层、中间支撑层及顶层支撑层，皆形成于所述衬底上并连接、支撑所述下电极层；所述底层支撑层位于所述下电极层的底部外围，所述中间支撑层位于所述下电极层的中间部位，所述顶层支撑层位于所述下电极层的开口处外围。
8.根据权利要求1所述的集成电路电容器阵列结构，其特征在于，还包括：
介质层，形成于所述衬底上，并覆盖于所述电容极板的上表面、侧面及所述衬底上的周边表面；
所述第一互连结构，位于所述介质层内且在所述电容极板上，并与所述电容极板的所述导电覆盖层相连接；及
第二互连结构，位于所述介质层内且位于所述电容极板的覆盖区域外，所述第二互连结构较长于所述第一互连结构。
9.根据权利要求8所述的集成电路电容器阵列结构，其特征在于，所述衬底上形成有若干个电容接触节点及连接焊垫，所述电容接触节点与所述下电极层的底部相连接，所述连接焊垫与所述第二互连结构的底部相连接。
10.根据权利要求1至9中任一项所述的集成电路电容器阵列结构，其特征在于，所述上电极层包括原子层沉积形成的氮化钛层，所述金属填充层包括钨层，所述导电覆盖层包括氮化钨层。
11.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1所述的集成电路电容器阵列结构。
12.一种集成电路电容器阵列结构的制备方法，其特征在于，所述制备方法包括如下步骤：
1)提供一衬底；
2)于所述衬底上形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层上形成图形化掩膜层，所述图形化掩膜层内具有多个开孔，用于定义出电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述衬底上；
7)于所述下电极层的内表面及外表面形成电容介质层，所述电容介质层共形地覆盖所述下电极层；
8)于所述电容介质层的表面形成上电极层，所述上电极层共形地覆盖所述电容介质层的表面；及
9)于所述上电极层上形成电容极板，所述电容极板区块状位于所述衬底上并形成于所述上电极层上，所述电容极板包括由下至上依次叠置的金属填充层及共形地覆盖所述金属填充层的导电覆盖层，所述导电覆盖层构成为上电极结构的顶表面层及侧表面层，以供结合至少一第一互连结构于所述顶表面层上。
13.根据权利要求12所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤8)与步骤9)之间还包括如下步骤：于所述上电极层的表面形成上电极填充体，所述上电极填充体无孔隙填满所述电容孔，所述电容极板自所述上电极填充体的顶面延伸至所述衬底位于所述上电极填充体覆盖区域外的周边表面。
14.根据权利要求13所述的集成电路电容器阵列结构的制备方法，其特征在于，所述上电极填充体直接贴附于所述上电极层的表面还形成于相邻的所述下电极层之间，所述上电极填充体具有顶面及侧面，步骤9)中形成的所述金属填充层直接贴附于所述上电极填充体的所述顶面和所述侧面。
15.根据权利要求12所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤9)中形成的所述金属填充层填充于所述电容孔，以电连接至所述上电极层并使所述电容孔内为无孔隙填满形态。
16.根据权利要求15所述的集成电路电容器阵列结构的制备方法，其特征在于，所述金属填充层直接贴附于所述上电极层的表面，且所述金属填充层还形成于所述下电极层之间。
17.根据权利要求12所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤8)中形成的所述上电极层无孔隙填满所述电容孔，并电连接至所述电容极板。
18.根据权利要求12所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤1)中，所述衬底内形成有若干个电容接触节点；步骤4)中，形成的所述电容孔暴露出所述电容接触节点；步骤2)中形成的所述支撑层包括顶层支撑层、中间支撑层及底层支撑层，所述顶层支撑层、所述中间支撑层及所述底层支撑层皆形成于所述衬底上，且均位于所述牺牲层内，上下具有间距。
19.根据权利要求12所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤9)包括如下步骤：
9-1)将步骤8)所得结构置于一工艺腔室内，采用溅射工艺于所述上电极填充体的顶面形成所述金属填充层；及
9-2)向所述工艺腔室内通入氮气，并对所述金属填充层进行加热以于所述金属填充层的表面形成所述导电覆盖层。
20.根据权利要求19所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤9-2)中，向所述工艺腔室内通入所述氮气的流量为10标准毫升/分钟～20标准毫升/分钟。
21.根据权利要求12所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤1)提供的所述衬底内还形成有连接焊垫，所述连接焊垫位于所述电容极板的覆盖区域外，步骤9)之后还包括如下步骤：
10)于步骤9)所得结构的表面形成介质层，所述介质层覆盖所述电容极板的上表面、侧面及所述衬底的表面；
11)于所述介质层内形成第一连接通孔及第二连接通孔，其中，所述第一连接通孔位于所述电容极板上且暴露出部分所述电容极板的导电覆盖层，所述第二连接通孔暴露出部分所述连接焊垫，所述第二连接通孔较长于所述第一第一连接通孔；及
12)于所述第一连接通孔内形成第一互连结构，并于所述第二连接通孔内形成第二互连结构，所述第一互连结构与所述电容极板相接触，所述第二互连结构与所述连接焊垫相接触。
22.根据权利要求12至21中任一项所述的集成电路电容器阵列结构的制备方法，其特征在于，步骤8)中，采用原子层沉积工艺于所述电容介质层的表面沉积氮化钛层作为所述上电极层，并且所述金属填充层包括钨层，所述导电覆盖层包括氮化钨层。
23.一种半导体存储器的制备方法，其特征在于，所述半导体存储器的制备方法包括采用如权利要求12所述的集成电路电容器阵列结构的制备方法制备集成电路电容器阵列结构的步骤。
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