CN114078781B - 半导体存储器的制备方法及半导体存储器 - Google Patents

半导体存储器的制备方法及半导体存储器 Download PDF

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Abstract

本公开是关于一种半导体存储器的制备方法及半导体存储器，涉及半导体技术领域。该方法包括：提供半导体衬底，所述半导体衬底内形成有阵列排布的晶体管；在所述半导体衬底上形成薄膜堆叠结构；形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极；在暴露的所述晶体管的源极的表面外延生长存储节点接触层；在所述存储节点接触层的表面上形成电容的下电极。通过本公开实施例提供的方案，通过让通孔贯穿薄膜堆叠结构，直接暴露出晶体管的源极，只需要存储单元与有源区1次光罩对准，可以节省大量的制备工艺。

Description

半导体存储器的制备方法及半导体存储器
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体存储器的制备方法及半导体存储器。
背景技术
半导体存储器例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)中的存储单元(Storage Cell，以下简写为Cell)使用存储电容(Storage Capacitor，以下简称为电容)来存储比特(Bit)信息。从原理层面上看，一个最简单的，存储一个Bit信息的DRAM Storage Cell包括以下4个部分：Storage Capacitor，它通过存储在其中的电荷的多和少，或者说电容两端电压差的高和低，来表示逻辑上的1和0；Transistor，即晶体管，它的导通和截止，决定了允许或禁止对Storage Capacitor所存储的信息的读取和改写；Wordline，即字线，它决定了Transistor的导通或者截止；Bitline(位线，以下简称为BL)，它是外界访问Storage Capacitor的唯一通道，当Transistor导通后，外界可以通过Bitline对Storage Capacitor进行读取或者写入操作。
相关技术中，DRAM制备工艺流程需要制备BL、存储节点(Node)、存储节点pad(垫)、Cell等制程，尤其在先进工艺制程中，需要多次光罩刻蚀制备BL、存储节点、存储节点垫，然后制备Cell film stack(薄膜堆叠)，再经过光罩刻蚀制备Cell，使Cell底端与存储节点垫对准连接。这样Cell底端与存储节点垫、存储节点垫与存储节点、存储节点与有源区都需要对准，过程复杂且难以控制。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术的不足，提供一种半导体存储器的制备方法及半导体存储器。
本公开实施例提供一种半导体存储器的制备方法，所述方法包括：提供半导体衬底，所述半导体衬底内形成有阵列排布的晶体管；在所述半导体衬底上形成薄膜堆叠结构；形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极；在暴露的所述晶体管的源极的表面外延生长存储节点接触层；在所述存储节点接触层的表面上形成电容的下电极。
在本公开的一种示例性实施例中，所述薄膜堆叠结构包括牺牲层和支撑层；其中，在所述存储节点接触层的表面上形成电容的下电极之后，所述方法还包括：去除所述牺牲层；在所述支撑层之间和所述下电极之上沉积介电层；在所述介电层之上形成所述电容的上电极。
在本公开的一种示例性实施例中，所述存储节点接触层的上表面与所述薄膜堆叠结构的下表面水平对齐。
在本公开的一种示例性实施例中，在所述半导体衬底上形成薄膜堆叠结构之前，所述方法还包括：在所述半导体衬底上形成位线接触层；在所述位线接触层上形成位线；在所述位线的表面上形成位线隔离层；在所述位线隔离层上形成绝缘介质层。
在本公开的一种示例性实施例中，所述存储节点接触层的上表面高于所述位线，且低于所述薄膜堆叠结构的下表面；或者，所述存储节点接触层的上表面低于所述位线。
在本公开的一种示例性实施例中，在所述存储节点接触层的表面上形成电容的下电极，包括：在所述存储节点接触层的上表面沉积金属层；在所述金属层的表面形成所述电容的下电极。
在本公开的一种示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，包括：刻蚀所述位线隔离层，使所述存储节点接触层与所述位线之间形成空隙；在所述存储节点接触层的表面上形成所述电容的下电极，并使所述下电极封闭所述空隙形成空气间隔。
在本公开的一种示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，包括：刻蚀所述位线隔离层，使所述存储节点接触层与所述位线之间形成空隙；在所述存储节点接触层的上表面沉积金属层，并使所述金属层封闭所述空隙形成空气间隔；在所述金属层的表面形成所述电容的下电极。
在本公开的一种示例性实施例中，形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极，包括：在所述薄膜堆叠结构的表面沉积硬掩膜层；光罩刻蚀所述硬掩膜层形成所述通孔，暴露出所述晶体管的源极；去除所述硬掩膜层。
在本公开的一种示例性实施例中，在暴露的所述晶体管的源极的表面外延生长存储节点接触层，包括：在暴露的所述晶体管的源极的表面硅选择性外延生长形成硅外延存储节点接触层；对所述硅外延存储节点接触层原位掺杂，形成所述存储节点接触层。
在本公开的一种示例性实施例中，在暴露的所述晶体管的源极的表面外延生长存储节点接触层，包括：在暴露的所述晶体管的源极的表面硅选择性外延生长形成硅外延存储节点接触层；对所述硅外延存储节点接触层进行离子注入，形成所述存储节点接触层。
本公开实施例提供一种半导体存储器，所述半导体存储器包括：半导体衬底，所述半导体衬底内形成有阵列排布的晶体管；薄膜堆叠结构，其位于所述半导体衬底之上；存储节点接触层，其位于所述薄膜堆叠结构之内且与所述晶体管的源极接触；电容的下电极，其位于所述存储节点接触层的表面之上。
在本公开的一种示例性实施例中，所述薄膜堆叠结构包括支撑层，所述半导体存储器还包括：位于所述支撑层之间和所述下电极之上的介电层；位于所述介电层之上的所述电容的上电极。
在本公开的一种示例性实施例中，所述存储节点接触层的上表面与所述薄膜堆叠结构的下表面水平对齐。
在本公开的一种示例性实施例中，在所述半导体衬底和所述薄膜堆叠结构之间还包括位线接触层、位线、位线隔离层和绝缘介质层。
在本公开的一种示例性实施例中，所述存储节点接触层的上表面高于所述位线，且低于所述薄膜堆叠结构的下表面；或者，所述存储节点接触层的上表面低于所述位线。
在本公开的一种示例性实施例中，在所述存储节点接触层与所述下电极之间还包括金属层。
在本公开的一种示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，所述存储节点接触层与所述位线之间存在所述下电极封闭的空气间隔。
在本公开的一种示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层与所述下电极之间还包括金属层；所述存储节点接触层与所述位线之间存在所述金属层封闭的空气间隔。
本公开一些实施例提供的半导体存储器的制备方法，通过形成贯穿薄膜堆叠结构的通孔，以暴露出半导体衬底内的晶体管的源极，并在暴露的所述晶体管的源极的表面外延生长存储节点接触层，然后在所述存储节点接触层的表面上形成电容的下电极，只需要Cell与有源区1次光罩对准，可以节省大量的制备工艺，可以降低半导体存储器的制作成本，提高制作效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程图；
图2-9示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图；
图10-12示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图；
图13-15示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图；
图16-18示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图；
图19-21示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图；
图22-24示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图；
图25-27示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”仅作为标记使用，不是对其对象的数量限制。
图1示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程图。如图1所示，本公开实施例提供的方法可以包括以下步骤。
在步骤S110中，提供半导体衬底，所述半导体衬底内形成有阵列排布的晶体管。
本公开实施例，提供一半导体衬底，可以用于为后续工艺提供操作平台。半导体衬底可以采用任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆。半导体衬底例如可以是绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等中的任意一种或者多种的组合。
本公开实施例中，半导体衬底内形成有阵列排布的晶体管，例如MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)，但本公开并不限定于此。其中，有源区(Active Area，AA区)是用来建立晶体管主体的位置所在，在其上形成晶体管的源极、漏极和栅极，两个AA区之间例如可以以STI来做隔离，但本公开并不限定AA区之间所采用的隔离技术，在下面的实施例中均以STI为例进行举例说明。
在亚微米技术中，浅沟槽隔离(shallow trench isolation，STI)结构已取代了其它半导体存储器隔离方法，例如需要更多宝贵面积的硅局部氧化隔离(Local Oxidationof Silicon，LOCOS)技术。
在浅沟槽隔离工艺中，在半导体有源区之间的半导体衬底中形成浅沟槽，并使MOSFET彼此电隔离。浅沟槽填充有绝缘材料，例如氧化硅，以提供电绝缘。
在步骤S120中，在所述半导体衬底上形成薄膜堆叠结构。
在示例性实施例中，在所述半导体衬底上形成薄膜堆叠结构之前，所述方法还可以包括：在所述半导体衬底上形成位线接触层；在所述位线接触层上形成位线；在所述位线的表面上形成位线隔离层；在所述位线隔离层上形成绝缘介质层。
在步骤S130中，形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极。
在示例性实施例中，所述薄膜堆叠结构可以包括牺牲层和支撑层。例如，可以包括多层牺牲层和多层支撑层，一层牺牲层上堆叠一层支撑层，在该一层支撑层上再堆叠另一层牺牲层，在该另一层牺牲层上再堆叠另一层支撑层，…以此类推，本公开对牺牲层和支撑层的层数、各层的厚度、各层所采用的材料等不做限定，可以根据实际需求选择。
在示例性实施例中，所述牺牲层的材料可以包括氧化物(oxide)、正硅酸乙酯(Tetraethyl orthosilicate，TEOS)、旋涂有机碳、不定型碳、光刻胶以及含硅高分子材料等中的至少一种。
在示例性实施例中，形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极，可以包括：在所述薄膜堆叠结构的表面沉积硬掩膜层(hard mask)；光罩刻蚀所述硬掩膜层形成所述通孔，暴露出所述晶体管的源极；去除所述硬掩膜层。
在步骤S140中，在暴露的所述晶体管的源极的表面外延生长存储节点接触层。
在示例性实施例中，所述存储节点接触层的上表面可以与所述薄膜堆叠结构的下表面水平对齐。
在示例性实施例中，所述存储节点接触层的上表面可以高于所述位线，且低于所述薄膜堆叠结构的下表面。
本公开实施例中，通过设置存储节点接触层的高度略高于位线，且比用于形成电容的薄膜堆叠结构的最底层略低(例如可以位于薄膜堆叠结构的下表面下方的几nm至几十nm的位置处，本公开对此不做限定)，这样后续形成的电容的下电极可以直接与存储节点接触层相连与电容的薄膜堆叠结构的下方，增大了电容的长度，可以提高电容的存储容量。
在示例性实施例中，所述存储节点接触层的上表面可以低于所述位线。
本公开实施例中，通过设置存储节点接触层的高度略低于位线，即存储节点接触层的上表面低于位线的上表面，这样电容的下电极更加可以直接与存储节点接触层相连与电容的薄膜堆叠结构的下方，进一步增大了电容的长度，进一步提高了电容的存储容量。
本公开实施例中，采用外延生长技术来生成存储节点接触层，例如可以采用硅或者锗硅等外延工艺。在下面的举例说明中，均以硅选择性外延生长(Selective EpitaxialGrowth，SEG)技术为例进行举例说明，但本公开并不限定于此。
在示例性实施例中，在暴露的所述晶体管的源极的表面外延生长存储节点接触层，可以包括：在暴露的所述晶体管的源极的表面硅选择性外延生长形成硅外延存储节点接触层；对所述硅外延存储节点接触层原位掺杂，形成所述存储节点接触层。
本公开实施例中，掺杂可以减小存储节点接触层的电阻，可以采用P型掺杂或者N型掺杂。若本公开实施例中待制备的半导体存储器采用NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)，可以选择采用N型掺杂，可以防止掺杂形成PN结。
在示例性实施例中，在暴露的所述晶体管的源极的表面外延生长存储节点接触层，可以包括：在暴露的所述晶体管的源极的表面硅选择性外延生长形成硅外延存储节点接触层；对所述硅外延存储节点接触层进行离子注入，形成所述存储节点接触层。
例如，可以注入磷离子，但本公开并不限定于此。
本公开实施例中，在形成Cell与存储节点接触层的通孔后，使用SEG工艺制备存储节点接触层，SEG可以形成单晶硅，提高接触层的导电性能，也可以进一步在SEG工艺中原位掺杂，或者在SEG后进行离子注入，从而可以进一步提高存储节点接触层的导电性能。
在步骤S150中，在所述存储节点接触层的表面上形成电容的下电极。
在示例性实施例中，当所述存储节点接触层的上表面高于所述位线，且低于所述薄膜堆叠结构的下表面；或者，所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，可以包括：在所述存储节点接触层的上表面沉积金属层；在所述金属层的表面形成所述电容的下电极。
本公开实施例中，通过进一步在存储节点接触层的上表面沉积一层金属层，可以进一步提高存储节点接触层的导电性，同时还可以提高与电容的下电极的连接能力，减少接触界面的应力。
例如，所述金属层可以采用氮化钛(TiN)、钼(Mo)、钌(Ru)、钨(W)等中的至少一种或者多种材料制成，本公开对金属层的制成材料不做限定。
在示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，可以包括：刻蚀所述位线隔离层，使所述存储节点接触层与所述位线之间形成空隙；在所述存储节点接触层的表面上形成所述电容的下电极，并使所述下电极封闭所述空隙形成空气间隔。
例如，可以采用湿法刻蚀工艺刻蚀位线隔离层，但本公开对所采用的刻蚀方式不做限定。
本公开实施例中，通过刻蚀位线隔离层，使存储节点接触层与位线之间形成空气间隔(air gap)，可以进一步提高隔离效果，减小寄生电容。
在示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，可以包括：刻蚀所述位线隔离层，使所述存储节点接触层与所述位线之间形成空隙；在所述存储节点接触层的上表面沉积金属层，并使所述金属层封闭所述空隙形成空气间隔；在所述金属层的表面形成所述电容的下电极。
本公开实施例中，一方面，通过刻蚀位线隔离层，使存储节点接触层与位线之间形成空气间隔(air gap)，可以进一步提高隔离效果，减小寄生电容；另一方面，通过进一步在存储节点接触层的上表面沉积一层金属层，可以进一步提高存储节点接触层的导电性，同时还可以提高与电容的下电极的连接能力，减少接触界面的应力。
在示例性实施例中，在所述存储节点接触层的表面上形成电容的下电极之后，所述方法还可以包括：去除所述牺牲层；在所述支撑层之间和所述下电极之上沉积介电层；在所述介电层之上形成所述电容的上电极。
本公开实施例提供的方法可以利用SEG技术在通孔中直接形成存储节点接触层，可以应用于半导体存储器的制备，所述半导体存储器例如可以为DRAM、SDRAM(synchronousdynamic random-access memory，同步动态随机存取存储器)、DDR(Double Data RateSDRAM，双倍速率同步动态随机存取存储器)等中的任意一种，本公开对半导体存储器的类型不做限定。
本公开实施方式提供的半导体存储器的制备方法，通过形成贯穿薄膜堆叠结构的通孔，以暴露出半导体衬底内的晶体管的源极，并在暴露的所述晶体管的源极的表面外延生长存储节点接触层，然后在所述存储节点接触层的表面上形成电容的下电极，只需要Cell与有源区1次光罩对准，可以节省大量的制备工艺，可以降低半导体存储器的制作成本，提高制作效率。
下面结合图2-27对上述实施例提供的半导体存储器的制备方法进行举例说明。
图2-9示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。图2实施例中，假设通过浅沟槽隔离技术(STI)对半导体衬底1进行隔离。在半导体衬底1上形成浅沟槽隔离沟槽，然后，在所述浅沟槽隔离沟槽中填充介质层，形成浅沟槽隔离结构2。由所述浅沟槽隔离结构2在半导体衬底1上隔离形成多个有源区，多个有源区可以呈阵列式排布。STI能实现高密度的隔离，适合于深亚微米器件和DRAM等高密度存储器。
如图2所示，首先提供BL结构(位线结构)，BL结构可以包括半导体衬底1、浅沟槽隔离结构2、半导体衬底1内阵列排布的晶体管的栅极3和源极4、位线接触层5、位线6以及位线隔离层7。
如图3所示，可以使用例如SOD(Spin On Dielectric，旋转涂覆)或CVD(ChemicalVapour Deposition，化学气相沉积)工艺等填充绝缘介质材料，使位线结构之间填满绝缘介质材料，并采用例如CMP(Chemical Mechanical Polishing，化学机械抛光制程)磨平形成绝缘介质层8。
其中，CVD在通过气相产生的反应产物沉积后形成绝缘介质层8，SOD则是在涂覆液状物质后，对其进行烧结，最后形成绝缘介质层8。
如图4所示，在绝缘介质层8的上表面沉积电容的薄膜堆叠结构。图4实施例中假设采用氮化物(nitride)和氧化物(oxide)交替堆叠形成薄膜堆叠结构，并假设氮化物用于制作支撑层，氧化物用于制作牺牲层。
如图4所示，假设一共有三层支撑层，分别标记为91、92和93，并假设一共有两层牺牲层，分别标记为101和102。但这里仅用于举例说明，实际上并不限定于此。
如图5所示，在最上面一层支撑层93的上表面沉积硬掩膜层(hard mask)11，光罩刻蚀形成通孔12，使通孔12贯穿薄膜堆叠结构，暴露出半导体衬底1中的晶体管的源极4。
如图6所示，去除硬掩膜层11。
如图7所示，在通孔12中采用SEG形成存储节点接触层13，可以形成单晶硅，还可以进一步掺杂或者离子注入以提高存储节点接触层13的导电性。
其中，在图7实施例中，存储节点接触层13的上表面与电容的薄膜堆叠结构的下表面即这里的最底层支撑层91的下表面水平对齐。
如图8所示，在薄膜堆叠结构暴露在外的表面上以及存储节点接触层13的上表面上沉积电容的下电极14。
去除薄膜堆叠结构中的牺牲层，例如这里的牺牲层101和牺牲层102。如图9所示，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。其中，介电层15可以采用高k介电层。高k介电层可以包括多层。
本公开实施例中，对电容结构不做限定，例如，如图9所示，可以为柱状电容。再例如，或者也可以为多面电容。本公开对电容的制备工艺也不做限定。
如图9所示，沉积高K介电层、上电极板，上电极形成电容结构。
图2-9实施例提供的半导体存储器的制备方法，在制备BL结构后，直接填充绝缘介质层，研磨磨平，沉积Cell的薄膜堆叠(film stack)结构，光罩刻蚀Cell film stack，形成电容孔，电容孔贯穿film stack及下部分的绝缘介质层与半导体衬底相连形成通孔，只需要Cell与有源区1次光罩对准，可以节省大量的制备工艺。
图10-12示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。
在图10之前的工艺步骤，可以参照上述图2-6的描述。
如图10所示，在通孔12中采用SEG形成存储节点接触层13。还可以进一步掺杂或者离子注入以提高存储节点接触层13的导电性。
其中，在图10实施例中，存储节点接触层13的上表面略高于位线6，比电容的薄膜堆叠结构的最底层低，即存储节点接触层13的上表面低于薄膜堆叠结构最底层的支撑层91的下表面。
如图11所示，在薄膜堆叠结构暴露在外的表面上以及存储节点接触层13的上表面上沉积电容的下电极14。
去除薄膜堆叠结构中的牺牲层，例如这里的牺牲层101和牺牲层102。如图12所示，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。
本公开实施例中，对电容结构不做限定，例如，如图12所示，可以为柱状电容。再例如，或者也可以为多面电容。
图10-12实施例提供的半导体存储器的制备方法，SEG外延生长的存储节点接触层的上表面的高度略高于位线，比电容的薄膜堆叠结构的最底层低，这样下电极直接与存储节点接触层相连与电容的薄膜堆叠结构下方，增大了电容的长度，提高了电容的存储容量。
图13-15示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。
图13之前的工艺步骤可以参照图2-6和图10的描述，即形成的存储节点接触层13的上表面略高于位线6，比电容的薄膜堆叠结构的最底层低。
如图13所示，在存储节点接触层13的上表面沉积一层金属层17。金属层17的上表面与薄膜堆叠结构的下表面齐平，即金属层17的上表面与薄膜堆叠结构最底层的支撑层91的下表面齐平。
如图14所示，在薄膜堆叠结构暴露在外的表面上以及金属层17的上表面上沉积电容的下电极14。
去除薄膜堆叠结构中的牺牲层，例如这里的牺牲层101和牺牲层102。如图15所示，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。
本公开实施例中，对电容结构不做限定，例如，如图15所示，可以为柱状电容。再例如，或者也可以为多面电容。
图13-15实施例提供的半导体存储器的制备方法，一方面，SEG外延生长的存储节点接触层的上表面的高度略高于位线，比电容的薄膜堆叠结构的最底层低，这样下电极直接与存储节点接触层相连与电容的薄膜堆叠结构下方，增大了电容的长度，提高了电容的存储容量。另一方面，通过在存储节点接触层的上表面沉积一层金属层，可以提高存储节点接触层的导电性，同时可以提高与下电极的连接能力，减少接触界面的应力。
图16-18示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。图16之前的工艺步骤可以参照图2-6的描述。
如图16所示，在通孔22中通过SEG工艺生长存储节点接触层13。图16实施例中，存储节点接触层13的上表面略低于位线6的上表面。
如图17所示，在存储节点接触层13的上表面沉积电容的下电极14。
去除薄膜堆叠结构中的牺牲层，例如这里的牺牲层101和牺牲层102。如图18所示，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。
本公开实施例中，对电容结构不做限定，例如，如图18所示，可以为柱状电容。再例如，或者也可以为多面电容。
图16-18实施例提供的半导体存储器的制备方法，SEG外延生长的存储节点接触层的上表面的高度略低于位线，这样下电极直接与存储节点接触层相连与电容的薄膜堆叠结构下方，进一步增大了电容的长度，进一步提高了电容的存储容量。
图19-21示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。在图19之前的工艺步骤可以参照2-6和图16的描述，即存储节点接触层13的上表面略低于位线6的上表面。
如图19所示，在存储节点接触层13的上表面沉积一层金属层17。金属层17的上表面与薄膜堆叠结构的下表面齐平，即金属层17的上表面与薄膜堆叠结构最底层的支撑层91的下表面齐平。
如图20所示，在薄膜堆叠结构暴露在外的表面上以及金属层17的上表面上沉积电容的下电极14。
去除薄膜堆叠结构中的牺牲层，例如这里的牺牲层101和牺牲层102。如图21所示，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。
本公开实施例中，对电容结构不做限定，例如，如图21所示，可以为柱状电容。再例如，或者也可以为多面电容。
图19-21实施例提供的半导体存储器的制备方法，一方面，SEG外延生长的存储节点接触层的上表面的高度略低于位线，这样下电极直接与存储节点接触层相连与电容的薄膜堆叠结构下方，进一步增大了电容的长度，进一步提高了电容的存储容量。另一方面，通过在存储节点接触层的上表面沉积一层金属层，可以提高存储节点接触层的导电性，同时可以提高与下电极的连接能力，减少接触界面的应力。
图22-24示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。在图22之前的工艺步骤可以参照2-6和图16的描述，即存储节点接触层13的上表面略低于位线6的上表面。
如图22所示，使用刻蚀溶液在存储节点接触层13的上表面进行刻蚀，由于刻蚀选择比，位线6与存储节点接触层13之间的至少部分位线隔离层7被刻蚀掉，在存储节点接触层13与位线7之间形成空隙18。
如图23所示，在薄膜堆叠结构暴露在外的表面上以及存储节点接触层13的上表面上快速沉积电容的下电极14，下电极14与存储节点接触层13在存储节点接触层13的上表面连接，下电极14封闭存储节点接触层13周围的空隙18，形成封闭的空气间隔(air gap)19。
如图24所示，去除薄膜堆叠结构中的牺牲层之后，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。
本公开实施例中，对电容结构不做限定，例如，如图24所示，可以为柱状电容。再例如，或者也可以为多面电容。
图22-24实施例提供的半导体存储器的制备方法，一方面，SEG外延生长的存储节点接触层的上表面的高度略低于位线，这样下电极直接与存储节点接触层相连与电容的薄膜堆叠结构下方，进一步增大了电容的长度，进一步提高了电容的存储容量。另一方面，通过湿法刻蚀位线隔离层，使存储节点接触层与位线之间形成空气间隔，能够提高隔离效果，减小寄生电容。
图25-27示意性示出了根据本公开的一实施例的半导体存储器的制备方法的流程示意图。图25之前的工艺流程可以参照2-6、图16和图22-23的描述，即存储节点接触层13的上表面略低于位线6的上表面，下电极14封闭存储节点接触层13周围的空隙18，形成封闭的空气间隔(air gap)19。
如图25所示，在存储节点接触层13的上表面沉积一层金属层17。金属层17的上表面与薄膜堆叠结构的下表面齐平。金属层17封闭存储节点接触层13周围的空隙18，形成封闭的空气间隔(air gap)19。
如图26所示，在薄膜堆叠结构暴露在外的表面上以及金属层17的上表面上沉积电容的下电极14。
如图27所示，去除薄膜堆叠结构中的牺牲层之后，沉积介电层15和电容的上电极16，下电极14、介电层15和上电极16形成电容结构。
本公开实施例中，对电容结构不做限定，例如，如图27所示，可以为柱状电容。再例如，或者也可以为多面电容。
图25-27实施例提供的半导体存储器的制备方法，一方面，SEG外延生长的存储节点接触层的上表面的高度略低于位线，这样下电极直接与存储节点接触层相连与电容的薄膜堆叠结构下方，进一步增大了电容的长度，进一步提高了电容的存储容量。另一方面，通过在存储节点接触层的上表面沉积一层金属层，可以提高存储节点接触层的导电性，同时可以提高与下电极的连接能力，减少接触界面的应力。同时，通过湿法刻蚀位线隔离层，使存储节点接触层与位线之间形成空气间隔，能够提高隔离效果，减小寄生电容。
进一步的，本公开实施例还提供了一种半导体存储器，半导体存储器可以包括：半导体衬底，所述半导体衬底内形成有阵列排布的晶体管；薄膜堆叠结构，其位于所述半导体衬底之上；存储节点接触层，其位于所述薄膜堆叠结构之内且与所述晶体管的源极接触；电容的下电极，其位于所述存储节点接触层的表面之上。
在示例性实施例中，所述薄膜堆叠结构可以包括支撑层，所述半导体存储器还可以包括：位于所述支撑层之间和所述下电极之上的介电层；位于所述介电层之上的所述电容的上电极。
在示例性实施例中，所述存储节点接触层的上表面与所述薄膜堆叠结构的下表面可以水平对齐。例如可以参照图9。
在示例性实施例中，在所述半导体衬底和所述薄膜堆叠结构之间还可以包括位线接触层、位线、位线隔离层和绝缘介质层。
在示例性实施例中，所述存储节点接触层的上表面可以高于所述位线，且低于所述薄膜堆叠结构的下表面。例如可以参照图12。
在示例性实施例中，所述存储节点接触层的上表面可以低于所述位线。例如可以参照图18。
在示例性实施例中，在所述存储节点接触层的上表面可以高于所述位线，且低于所述薄膜堆叠结构的下表面时，在所述存储节点接触层与所述下电极之间还可以包括金属层。例如可以参照图15。
在示例性实施例中，在所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层与所述下电极之间还可以包括金属层。例如可以参照图21。
在示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，所述存储节点接触层与所述位线之间可以存在所述下电极封闭的空气间隔。例如可以参照图24。
在示例性实施例中，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层与所述下电极之间还可以包括金属层；所述存储节点接触层与所述位线之间存在所述金属层封闭的空气间隔。例如可以参照图27。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (19)

1.一种半导体存储器的制备方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有阵列排布的晶体管；
在所述半导体衬底上形成薄膜堆叠结构，所述薄膜堆叠结构包括支撑层；
形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极；
在暴露的所述晶体管的源极的表面外延生长存储节点接触层；
在所述存储节点接触层的表面上形成电容的下电极。
2.根据权利要求1所述的半导体存储器的制备方法，其特征在于，所述薄膜堆叠结构还包括牺牲层；其中，在所述存储节点接触层的表面上形成电容的下电极之后，所述方法还包括：
去除所述牺牲层；
在所述支撑层之间和所述下电极之上沉积介电层；
在所述介电层之上形成所述电容的上电极。
3.根据权利要求1所述的半导体存储器的制备方法，其特征在于，所述存储节点接触层的上表面与所述薄膜堆叠结构的下表面水平对齐。
4.根据权利要求1所述的半导体存储器的制备方法，其特征在于，在所述半导体衬底上形成薄膜堆叠结构之前，所述方法还包括：
在所述半导体衬底上形成位线接触层；
在所述位线接触层上形成位线；
在所述位线的表面上形成位线隔离层；
在所述位线隔离层上形成绝缘介质层。
5.根据权利要求4所述的半导体存储器的制备方法，其特征在于，所述存储节点接触层的上表面高于所述位线，且低于所述薄膜堆叠结构的下表面；或者，所述存储节点接触层的上表面低于所述位线。
6.根据权利要求5所述的半导体存储器的制备方法，其特征在于，在所述存储节点接触层的表面上形成电容的下电极，包括：
在所述存储节点接触层的上表面沉积金属层；
在所述金属层的表面形成所述电容的下电极。
7.根据权利要求5所述的半导体存储器的制备方法，其特征在于，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，包括：
刻蚀所述位线隔离层，使所述存储节点接触层与所述位线之间形成空隙；
在所述存储节点接触层的表面上形成所述电容的下电极，并使所述下电极封闭所述空隙形成空气间隔。
8.根据权利要求5所述的半导体存储器的制备方法，其特征在于，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层的表面上形成电容的下电极，包括：
刻蚀所述位线隔离层，使所述存储节点接触层与所述位线之间形成空隙；
在所述存储节点接触层的上表面沉积金属层，并使所述金属层封闭所述空隙形成空气间隔；
在所述金属层的表面形成所述电容的下电极。
9.根据权利要求1所述的半导体存储器的制备方法，其特征在于，形成贯穿所述薄膜堆叠结构的通孔，暴露出所述晶体管的源极，包括：
在所述薄膜堆叠结构的表面沉积硬掩膜层；
光罩刻蚀所述硬掩膜层形成所述通孔，暴露出所述晶体管的源极；
去除所述硬掩膜层。
10.根据权利要求1-9任一项所述的半导体存储器的制备方法，其特征在于，在暴露的所述晶体管的源极的表面外延生长存储节点接触层，包括：
在暴露的所述晶体管的源极的表面硅选择性外延生长形成硅外延存储节点接触层；
对所述硅外延存储节点接触层原位掺杂，形成所述存储节点接触层。
11.根据权利要求1-9任一项所述的半导体存储器的制备方法，其特征在于，在暴露的所述晶体管的源极的表面外延生长存储节点接触层，包括：
在暴露的所述晶体管的源极的表面硅选择性外延生长形成硅外延存储节点接触层；
对所述硅外延存储节点接触层进行离子注入，形成所述存储节点接触层。
12.一种采用根据权利要求1至11任一项所述的半导体存储器的制备方法制备的半导体存储器，其特征在于，包括：
半导体衬底，所述半导体衬底内形成有阵列排布的晶体管；
薄膜堆叠结构，其位于所述半导体衬底之上，所述薄膜堆叠结构包括支撑层；
存储节点接触层，其位于所述薄膜堆叠结构之内且与所述晶体管的源极接触；
电容的下电极，其位于所述存储节点接触层的表面之上。
13.根据权利要求12所述的半导体存储器，其特征在于，所述半导体存储器还包括：
位于所述支撑层之间和所述下电极之上的介电层；
位于所述介电层之上的所述电容的上电极。
14.根据权利要求12所述的半导体存储器，其特征在于，所述存储节点接触层的上表面与所述薄膜堆叠结构的下表面水平对齐。
15.根据权利要求12所述的半导体存储器，其特征在于，在所述半导体衬底和所述薄膜堆叠结构之间还包括位线接触层、位线、位线隔离层和绝缘介质层。
16.根据权利要求15所述的半导体存储器，其特征在于，所述存储节点接触层的上表面高于所述位线，且低于所述薄膜堆叠结构的下表面；或者，所述存储节点接触层的上表面低于所述位线。
17.根据权利要求16所述的半导体存储器，其特征在于，在所述存储节点接触层与所述下电极之间还包括金属层。
18.根据权利要求16所述的半导体存储器，其特征在于，当所述存储节点接触层的上表面低于所述位线时，所述存储节点接触层与所述位线之间存在所述下电极封闭的空气间隔。
19.根据权利要求16所述的半导体存储器，其特征在于，当所述存储节点接触层的上表面低于所述位线时，在所述存储节点接触层与所述下电极之间还包括金属层；所述存储节点接触层与所述位线之间存在所述金属层封闭的空气间隔。
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