CN112713146A - 半导体存储器及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 230000000295 complement effect Effects 0.000 claims abstract description 14
- 230000004308 accommodation Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
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- H—ELECTRICITY
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Abstract
本发明提供了一种半导体存储器及其制作方法。该半导体存储器包括位于衬底上的电容器阵列和支撑层，各电容器中的下电极通过支撑层与至少一个相邻的下电极连接，支撑层与至少一个相邻的下电极之间不设置支撑层，将电容器阵列划分为核心阵列区和虚拟阵列区，虚拟阵列区环绕核心阵列区；在核心阵列区中除了设置下电极以外的区域分为第一支撑层区和与第一支撑层区互补的第一区域；在虚拟阵列区中除了设置下电极以外的区域分为第二支撑层区和与第二支撑层区互补的第二区域；在平行于衬底的方向上，第一区域的最大截面面积为A1，第二区域的最大截面面积为A2，核心阵列区的截面面积为B1，虚拟阵列区的截面面积为B2，A1/B1＜A2/B2。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体存储器及其制作方法。
背景技术
具有电容器的半导体存储器是集成电路中的必要元件之一，在电路中具有电压调整、滤波等功能。
电容器通常分为水平电容器和垂直电容器，垂直电容器是在基体中形成深槽，通过深槽的侧壁提供电容器的极板面积，从而减少电容器在集成电路中的占用面积，同时获得较大的电容。
在垂直电容器的制作工艺中，需要先将部分连接相邻下电极的顶部支撑层去除，才能够使牺牲层露出，从而在去除牺牲层之后，进一步形成覆盖下电极的介电层，并形成覆盖所述介电层的上电极。然而，在形成上述深槽的同时，下电极的外周通常被深刻蚀形成台阶结构，从而使下电极位于台阶之上，下电极的外周位于台阶之下上述台阶结构的存在，会导致在将牺牲层去除后，衬底中的应力分布不均，从而影响后续介电层和上电极的沉积工艺，进而影响半导体存储器的器件性能。
发明内容
本发明的主要目的在于提供一种半导体存储器及其制作方法，以解决现有技术中衬底中应力分布不均而导致器件性能降低的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种半导体存储器，包括衬底以及位于衬底上的电容器阵列和支撑层，电容器阵列中的电容器包括下电极、介电层和上电极，各下电极通过支撑层与至少一个相邻的下电极连接，支撑层与至少一个相邻的下电极之间不设置支撑层，将电容器阵列划分为核心阵列区和虚拟阵列区，虚拟阵列区环绕核心阵列区设置；在核心阵列区中除了设置下电极以外的区域分为设置有支撑层的第一支撑层区和与第一支撑层区互补的第一区域；在虚拟阵列区中除了设置下电极以外的区域分为设置有支撑层的第二支撑层区和与第二支撑层区互补的第二区域；在平行于衬底的方向上，第一区域的最大截面面积为A1，第二区域的最大截面面积为A2，核心阵列区的截面面积为B1，虚拟阵列区的截面面积为B2，A1/B1＜A2/B2。
进一步地，位于虚拟阵列区中最外侧的下电极为第一下电极，相邻第一下电极之间通过支撑层连接。
进一步地，电容器阵列具有沿第一方向间隔设置的多排下电极，相邻两排的下电极交错设置，各下电极通过支撑层与同一排中和/或不同排中相邻的至少一个下电极连接。
进一步地，同一排中的下电极等间距设置，且相邻排中的下电极在第一方向上等间距设置。
进一步地，在平行于衬底的方向上，第一区域具有多个相互独立的第一子区域，第二区域具有多个相互独立的第二子区域，各第一子区域和各第二子区域的截面形状独立地选自矩形、椭圆形和三角形中的任一种。
进一步地，在平行于衬底的方向上，各第二子区域的截面面积大于各第一子区域的截面面积。
进一步地，位于核心阵列区相对两侧的第二子区域的截面面积之和相等。
进一步地，位于核心阵列区相对两侧的第二子区域对称设置。
进一步地，第二子区域的截面形状为矩形，核心阵列区具有邻接的第一侧和第二侧，在第二子区域的长度方向上，位于第一侧的至少一个第二子区域的延伸区域与位于第二侧的至少一个第二子区域相交。
根据本发明的另一方面，提供了一种上述的半导体存储器的制作方法，该制作方法包括以下步骤：在衬底上形成间隔设置的多个下电极；使各下电极通过支撑层与至少一个相邻的下电极连接；在衬底上形成介电层和上电极，以使介电层位于上电极与各下电极之间。
进一步地，制作方法包括以下步骤：在衬底上形成堆叠体，堆叠体包括交替层叠的牺牲层和支撑层；在堆叠体中形成贯穿至衬底的多个容纳孔；在容纳孔中形成下电极，并去除部分相邻下电极之间的支撑层，以使各下电极通过剩余的支撑层与至少一个相邻的下电极连接；去除牺牲层，并形成覆盖下电极和支撑层裸露表面的介电层；形成覆盖介电层的上电极，上电极中的部分填充于相邻下电极之间。
应用本发明的技术方案，提供了一种半导体存储器，由于该半导体存储器中将电容器阵列划分为核心阵列区和虚拟阵列区，虚拟阵列区环绕核心阵列区设置，在核心阵列区中除了设置下电极以外的区域分为第一支撑层区和与第一支撑层区互补的第一区域，在虚拟阵列区中除了设置下电极以外的区域分为第二支撑层区和与第二支撑层区互补的第二区域，且在平行于衬底的方向上，第一区域的最大截面面积为A1，第二区域的最大截面面积为A2，核心阵列区的截面面积为B1，虚拟阵列区的截面面积为B2，A1/B1＜A2/B2，从而通过使虚拟阵列区中未设置支撑层的区域大于核心阵列区中未设置支撑层的区域，进而在牺牲层去除后能够缓解由于外周台阶结构造成的应力分布不均，有利于后续介电层和上电极的沉积工艺，保证了器件的性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本申请的一个实施例中所提供的一种半导体存储器中的部分核心阵列区以及部分第二区域的俯视结构示意图；
图2示出了本申请的另一个实施例中所提供的一种半导体存储器中的部分核心阵列区以及部分第二区域的俯视结构示意图；
图3示出了本申请的另一个实施例中所提供的一种半导体存储器中的部分核心阵列区以及部分第二区域的俯视结构示意图。
其中，上述附图包括以下附图标记：
10、下电极；100、核心阵列区；110、第一区域；111、第一子区域；120、第二区域；121、第二子区域；200、虚拟阵列区。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，在形成上述深槽的同时，下电极的外周通常被深刻蚀形成台阶结构，从而使下电极位于台阶之上，下电极的外周位于台阶之下上述台阶结构的存在，会导致在将牺牲层去除后，衬底中的应力分布不均，从而影响后续介电层和上电极的沉积工艺，进而影响半导体存储器的器件性能。
本发明的发明人针对上述问题进行研究，提出了一种半导体存储器，包括衬底以及位于衬底上的电容器阵列和支撑层，电容器阵列中的电容器包括下电极10、介电层和上电极，各下电极10通过支撑层与至少一个相邻的下电极10连接，支撑层与至少一个相邻的下电极10之间不设置支撑层，如图1至图3所示，将电容器阵列划分为核心阵列区100和虚拟阵列区200，虚拟阵列区200环绕核心阵列区100设置；在核心阵列区100中除了设置下电极10以外的区域分为设置有支撑层的第一支撑层区和与第一支撑层区互补的第一区域110；在虚拟阵列区200中除了设置下电极10以外的区域分为设置有支撑层的第二支撑层区和与第二支撑层区互补的第二区域120；在平行于衬底的方向上，第一区域110的最大截面面积为A1，第二区域120的最大截面面积为A2，核心阵列区100的截面面积为B1，虚拟阵列区200的截面面积为B2，A1/B1＜A2/B2。
本发明的上述半导体存储器中通过使虚拟阵列区中未设置支撑层的区域大于核心阵列区中未设置支撑层的区域，进而在牺牲层去除后能够缓解由于外周台阶结构造成的应力分布不均，有利于后续介电层和上电极的沉积工艺，保证了器件的性能。
在本发明的上述半导体存储器中，第一支撑层区为设置于核心阵列区100中的支撑层组成的区域，与第一支撑层区互补的第一区域110中未设置有支撑层，第二支撑层区为设置于虚拟阵列区200中的支撑层组成的区域，与第二支撑层区互补的第二区域120未设置有支撑层。
在本发明的上述半导体存储器中，优选地，位于虚拟阵列区200中最外侧的下电极10为第一下电极，相邻第一下电极之间通过支撑层连接。通过使虚拟阵列区200中位于最外侧的相邻下电极10之间均通过支撑层连接，能够使器件的结构更为稳定。
在本发明的上述半导体存储器中，为了实现各下电极10通过支撑层与至少一个相邻的下电极10连接，在一种优选的实施方式中，电容器阵列具有沿第一方向间隔设置的多排下电极10，相邻两排的下电极10交错设置，各下电极10通过支撑层与同一排中和/或不同排中相邻的至少一个下电极10连接，如图1至图3所示。
为了使半导体存储器的制作工艺更为简单，更为优选地，同一排中的下电极10等间距设置，且相邻排中的下电极10在第一方向上等间距设置。
在本发明的上述半导体存储器中，第一子区域111和各第二子区域121的水平截面可以独立地选自不同形状，在一些优选的实施方式中，在平行于衬底的方向上，第一区域110具有多个相互独立的第一子区域111，第二区域120具有多个相互独立的第二子区域121，各第一子区域111和各第二子区域121的截面形状独立地选自棒状、椭圆形和三角形中的任一种，如图1至图3所示，上述棒状的截面形状可以为矩形。
第一区域的最大截面面积为A1，第二区域的最大截面面积为A2，核心阵列区的截面面积为B1，虚拟阵列区的截面面积为B2，为了保证A1/B1＜A2/B2，更为优选地，在平行于衬底的方向上，各第二子区域121的截面面积大于各第一子区域111的截面面积。
在本发明的一个实施例中，在平行于衬底的方向上，上述第一区域110中各第一子区域111的截面形状为椭圆形，上述第二区域120中各第二子区域121的截面形状为矩形，且各第二子区域121的截面面积大于各第一子区域111的截面面积，如图1所示。
在本发明的另一个实施例中，在平行于衬底的方向上，上述第一区域110中各第一子区域111的截面形状为矩形，上述第二区域120中各第二子区域121的截面形状也为矩形，且各第二子区域121的截面面积大于各第一子区域111的截面面积，如图2所示。
在本发明的另一个实施例中，在平行于衬底的方向上，上述第一区域110中各第一子区域111的截面形状为三角形，上述第二区域120中各第二子区域121的截面形状为矩形，且各第二子区域121的截面面积大于各第一子区域111的截面面积，如图3所示。
为了进一步保证牺牲层去除后衬底中应力分布的均匀性，更为优选地，位于核心阵列区100相对两侧的第二子区域121的截面面积之和相等；进一步优选地，位于核心阵列区100相对两侧的第二子区域121对称设置。
在本发明的上述半导体存储器中，优选地，第二子区域121的截面形状为棒状，核心阵列区100具有邻接的第一侧和第二侧，在第二子区域121的长度方向上，位于第一侧的至少一个第二子区域121的延伸区域与位于第二侧的至少一个第二子区域121相交，如图1至图3所示。
根据本发明的另一方面，还提供了一种上述半导体存储器的制作方法，该制作方法包括以下步骤：在衬底上形成间隔设置的多个下电极10；使各下电极10通过支撑层与至少一个相邻的下电极10连接；在衬底上形成介电层和上电极，以使介电层位于上电极与各下电极之间。
在一种优选的实施方式中，上述制作方法包括以下步骤：在衬底上形成堆叠体，堆叠体包括交替层叠的牺牲层和支撑层；在堆叠体中形成贯穿至衬底的多个容纳孔；在容纳孔中形成下电极10，并去除位于至少一组相邻下电极10之间的支撑层，以使各下电极10通过剩余的支撑层与至少一个相邻的下电极10连接；去除牺牲层，并形成覆盖下电极10和支撑层裸露表面的介电层；形成覆盖介电层的上电极，上电极中的部分填充于相邻下电极10之间。
由于在去除位于至少一组相邻下电极10之间的支撑层的步骤中，在核心阵列区100中除了设置下电极10以外的区域分为第一支撑层区和与第一支撑层区互补的第一区域110；在虚拟阵列区200中除了设置下电极10以外的区域分为第二支撑层区和与第二支撑层区互补的第二区域120；在平行于衬底的方向上，第一区域110的最大截面面积为A1，第二区域120的最大截面面积为A2，核心阵列区100的截面面积为B1，虚拟阵列区200的截面面积为B2，A1/B1＜A2/B2，从而能够使虚拟阵列区中未设置支撑层的区域大于核心阵列区中未设置支撑层的区域，进而在牺牲层去除后能够缓解由于外周台阶结构造成的应力分布不均，有利于后续介电层和上电极的沉积工艺，保证了器件的性能。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
本发明的上述半导体存储器中通过使虚拟阵列区中未设置支撑层的区域大于核心阵列区中未设置支撑层的区域，进而在牺牲层去除后能够缓解由于外周台阶结构造成的应力分布不均，有利于后续介电层和上电极的沉积工艺，保证了器件的性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种半导体存储器，包括衬底以及位于所述衬底上的电容器阵列和支撑层，所述电容器阵列中的电容器包括下电极(10)、介电层和上电极，各所述下电极(10)通过所述支撑层与至少一个相邻的所述下电极(10)连接，所述支撑层与至少一个相邻的所述下电极(10)之间不设置所述支撑层，其特征在于，
将所述电容器阵列划分为核心阵列区(100)和虚拟阵列区(200)，所述虚拟阵列区(200)环绕所述核心阵列区(100)设置；
在所述核心阵列区(100)中除了设置所述下电极(10)以外的区域分为设置有所述支撑层的第一支撑层区和与所述第一支撑层区互补的第一区域(110)；
在所述虚拟阵列区(200)中除了设置所述下电极(10)以外的区域分为设置有所述支撑层的第二支撑层区和与所述第二支撑层区互补的第二区域(120)；
在平行于所述衬底的方向上，所述第一区域(110)的最大截面面积为A1，所述第二区域(120)的最大截面面积为A2，所述核心阵列区(100)的截面面积为B1，所述虚拟阵列区(200)的截面面积为B2，A1/B1＜A2/B2。
2.根据权利要求1所述的半导体存储器，其特征在于，位于所述虚拟阵列区(200)中最外侧的所述下电极(10)为第一下电极，相邻所述第一下电极之间通过所述支撑层连接。
3.根据权利要求1所述的半导体存储器，其特征在于，所述电容器阵列具有沿第一方向间隔设置的多排下电极(10)，相邻两排的所述下电极(10)交错设置，各所述下电极(10)通过所述支撑层与同一排中和/或不同排中相邻的至少一个所述下电极(10)连接。
4.根据权利要求3所述的半导体存储器，其特征在于，同一排中的所述下电极(10)等间距设置，且相邻排中的所述下电极(10)在第一方向上等间距设置。
5.根据权利要求1至4中任一项所述的半导体存储器，其特征在于，在平行于所述衬底的方向上，所述第一区域(110)具有多个相互独立的第一子区域(111)，所述第二区域(120)具有多个相互独立的第二子区域(121)，各所述第一子区域(111)和各所述第二子区域(121)的截面形状独立地选自棒状、椭圆形和三角形中的任一种。
6.根据权利要求5所述的半导体存储器，其特征在于，在平行于所述衬底的方向上，各所述第二子区域(121)的截面面积大于各所述第一子区域(111)的截面面积。
7.根据权利要求5所述的半导体存储器，其特征在于，位于所述核心阵列区(100)相对两侧的所述第二子区域(121)的截面面积之和相等。
8.根据权利要求7所述的半导体存储器，其特征在于，位于所述核心阵列区(100)相对两侧的所述第二子区域(121)对称设置。
9.根据权利要求5中任一项所述的半导体存储器，其特征在于，所述第二子区域(121)的截面形状为棒状，所述核心阵列区(100)具有邻接的第一侧和第二侧，在所述第二子区域(121)的长度方向上，位于所述第一侧的至少一个所述第二子区域(121)的延伸区域与位于所述第二侧的至少一个所述第二子区域(121)相交。
10.一种权利要求1至9中任一项所述的半导体存储器的制作方法，其特征在于，所述制作方法包括以下步骤：
在衬底上形成间隔设置的多个下电极(10)；
使各所述下电极(10)通过支撑层与至少一个相邻的所述下电极(10)连接；
在所述衬底上形成介电层和上电极，以使所述介电层位于所述上电极与各所述下电极之间。
11.根据权利要求10所述的制作方法，其特征在于，所述制作方法包括以下步骤：
在所述衬底上形成堆叠体，所述堆叠体包括交替层叠的牺牲层和所述支撑层；
在所述堆叠体中形成贯穿至所述衬底的多个容纳孔；
在所述容纳孔中形成下电极(10)，并去除部分相邻所述下电极(10)之间的所述支撑层，以使各所述下电极(10)通过剩余的所述支撑层与至少一个相邻的所述下电极(10)连接；
去除所述牺牲层，并形成覆盖所述下电极(10)和所述支撑层裸露表面的所述介电层；
形成覆盖所述介电层的所述上电极，所述上电极中的部分填充于相邻所述下电极(10)之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011569033.XA CN112713146B (zh) | 2020-12-25 | 2020-12-25 | 半导体存储器及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011569033.XA CN112713146B (zh) | 2020-12-25 | 2020-12-25 | 半导体存储器及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112713146A true CN112713146A (zh) | 2021-04-27 |
| CN112713146B CN112713146B (zh) | 2023-12-08 |
Family
ID=75546929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011569033.XA Active CN112713146B (zh) | 2020-12-25 | 2020-12-25 | 半导体存储器及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112713146B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050202615A1 (en) * | 2004-03-10 | 2005-09-15 | Nanosys, Inc. | Nano-enabled memory devices and anisotropic charge carrying arrays |
| US8885383B1 (en) * | 2013-09-26 | 2014-11-11 | Winbond Electronics Corp. | Flash memory and layout method thereof |
| CN107731794A (zh) * | 2017-09-29 | 2018-02-23 | 睿力集成电路有限公司 | 电容器阵列及其形成方法、半导体器件 |
| CN108110025A (zh) * | 2017-12-07 | 2018-06-01 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
| CN111244065A (zh) * | 2018-11-28 | 2020-06-05 | 长鑫存储技术有限公司 | 集成电路电容器阵列结构、半导体存储器及制备方法 |
| CN213845273U (zh) * | 2020-12-25 | 2021-07-30 | 福建省晋华集成电路有限公司 | 半导体存储器 |
-
2020
- 2020-12-25 CN CN202011569033.XA patent/CN112713146B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050202615A1 (en) * | 2004-03-10 | 2005-09-15 | Nanosys, Inc. | Nano-enabled memory devices and anisotropic charge carrying arrays |
| US8885383B1 (en) * | 2013-09-26 | 2014-11-11 | Winbond Electronics Corp. | Flash memory and layout method thereof |
| CN107731794A (zh) * | 2017-09-29 | 2018-02-23 | 睿力集成电路有限公司 | 电容器阵列及其形成方法、半导体器件 |
| CN108110025A (zh) * | 2017-12-07 | 2018-06-01 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
| CN111244065A (zh) * | 2018-11-28 | 2020-06-05 | 长鑫存储技术有限公司 | 集成电路电容器阵列结构、半导体存储器及制备方法 |
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|---|---|
| CN112713146B (zh) | 2023-12-08 |
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