CN213845274U

CN213845274U - 半导体存储器

Info

Publication number: CN213845274U
Application number: CN202023198353.7U
Authority: CN
Inventors: 童宇诚; 蔡佩庭; 吕佐文; 陈敏腾; 陈琮文
Original assignee: Fujian Jinhua Integrated Circuit Co Ltd
Current assignee: Fujian Jinhua Integrated Circuit Co Ltd
Priority date: 2020-12-25
Filing date: 2020-12-25
Publication date: 2021-07-30
Anticipated expiration: 2030-12-25

Abstract

本实用新型提供了一种半导体存储器。该半导体存储器包括衬底以及位于衬底上的多个电容器和支撑层，各电容器通过支撑层与至少一个相邻的电容器连接，支撑层包括第一支撑层，各电容器包括下电极、第一高K介质层和上电极，第一高K介质层位于下电极与上电极之间，第一支撑层与第一高K介质层直接接触，且第一支撑层具有与第一高K介质层接触的第一端面，第一高K介质层完全覆盖第一端面。由于上述第一高K介质层形成下电极前，从而在将支撑层打开后可以直接形成上电极，从而通过将第一高K介质层移到开口之外，与现有技术相比扩大了上述开口的尺寸，进而降低了在开口中沉积和刻蚀的工艺难度，有利于电容器电容的进一步增大。

Description

半导体存储器

技术领域

本实用新型涉及半导体技术领域，具体而言，涉及一种半导体存储器。

背景技术

具有电容器的半导体存储器是集成电路中的必要元件之一，在电路中具有电压调整、滤波等功能。

电容器通常分为水平电容器和垂直电容器，垂直电容器是在基体中形成具有填充下电极材料的多个深槽，通过深槽的侧壁提供电容器的极板面积，从而减少电容器在集成电路中的占用面积，同时获得较大的电容。

目前，现有技术中垂直电容器的制作工艺通常包括：在深槽中填充下电极材料，形成多个相互独立的下电极，相邻下电极之间通过支撑层连接，打断相邻下电极之间的部分支撑层，以在相邻下电极之间形成开口，然后在下电极表面顺序覆盖介电层和上电极，得到与下电极一一对应的多个电容器，各电容器通过支撑层与至少一个相邻的电容器连接。

然而，随着器件尺寸的不断减小，通过打断支撑层以形成的开口尺寸也跟着逐渐减小，这就大幅度增大了开口的深宽比，由于后续需要向上述开口中填充介电层和上电极，这就导致工艺难度较大，基于此半导体存储器中电容器的电容难以进一步增大。

实用新型内容

本实用新型的主要目的在于提供一种半导体存储器，以解决现有技术中半导体存储器中电容器的电容难以进一步增大的问题。

为了实现上述目的，根据本实用新型的一个方面，提供了一种半导体存储器，包括衬底以及位于衬底上的多个电容器和支撑层，各电容器通过支撑层与至少一个相邻的电容器连接，支撑层包括第一支撑层，各电容器包括下电极、第一高K介质层和上电极，第一高K介质层位于下电极与上电极之间，第一支撑层与第一高K介质层直接接触，且第一支撑层具有与第一高K介质层接触的第一端面，第一高K介质层完全覆盖第一端面。

进一步地，不同电容器中的下电极间隔设置于衬底上，第一高K介质层覆盖下电极的侧壁，位于相邻下电极的侧壁上的第一高K介质层之间具有第二容纳槽，下电极远离衬底的一侧具有第一表面，第一支撑层连接位于相邻下电极的侧壁上的第一高K介质层。

进一步地，第一高K介质层远离下电极的一侧具有第二表面，各电容器还包括：第二高K介质层，覆盖于第一表面和至少部分第二表面，第二容纳槽中除第二高K介质层之外的区域构成第三容纳槽，上电极覆盖第二高K介质层，上电极中的部分填充于第三容纳槽中。

进一步地，第一支撑层在远离衬底的方向上具有相对的第三表面和第四表面，第二高K介质层完全覆盖于第三表面和第四表面。

进一步地，下电极分别与第一高K介质层和第二高K介质层直接接触。

进一步地，支撑层还包括第二支撑层，第二支撑层位于第一支撑层远离衬底的一侧，且第二支撑层分别与第一高K介质层和下电极直接接触。

进一步地，下电极远离衬底的一侧具有第一表面，第一高K介质层远离下电极的一侧具有第二表面，各电容器还包括第二高K介质层，第二高K介质层覆盖于第一表面和至少部分第二表面，第二支撑层在远离衬底的方向上具有相对的第五表面和第六表面，第二高K介质层完全覆盖于第五表面和第六表面。

进一步地，第五表面与衬底之间的最小垂直距离为L₁，第一高K介质层远离衬底的一侧端面与衬底之间的最小垂直距离为L₂，L₁＞L₂。

进一步地，下电极与第二支撑层之间通过第一高K介质层被部分隔离，下电极中未被隔离的部分与第二支撑层中未被隔离的部分直接接触。

进一步地，下电极与第一支撑层被第一高K介质层完全隔绝。

应用本实用新型的技术方案，提供了一种半导体存储器，该半导体存储器包括多个电容器和支撑层，其特征在于，各电容器通过支撑层与至少一个相邻的电容器连接，支撑层包括第一支撑层，各电容器包括下电极、第一高K介质层和上电极，第一高K介质层位于下电极与上电极之间，由于第一支撑层与第一高K介质层直接接触，且第一支撑层具有与第一高K介质层接触的第一端面，第一高K介质层完全覆盖第一端面，从而能够使上述第一高K介质层形成下电极前，从而在通过打断至少一组相邻下电极之间的支撑层以形成开口后，可以直接形成上电极，从而通过将第一高K介质层移到开口之外，与现有技术相比扩大了上述开口的尺寸，进而降低了在开口中沉积和刻蚀的工艺难度，有利于电容器电容的进一步增大。

附图说明

构成本实用新型的一部分的说明书附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1示出了在本申请实施方式所提供的一种半导体存储器的局部剖面结构示意图；

图2示出了在本申请实施方式所提供的半导体存储器的制作方法中，在在衬底上形成堆叠体后的基体剖面结构示意图，其中，堆叠体包括第一支撑层以及位于第一支撑层两侧的牺牲层；

图3示出了在图2所示的堆叠体中形成贯穿至衬底的第一容纳槽后的基体剖面结构示意图；

图4示出了在图3所示的第一容纳槽的侧壁上覆盖第一高K介质层后的基体剖面结构示意图；

图5示出了在图4所示的第一容纳槽中形成下电极后的基体剖面结构示意图；

图6示出了去除图5所示的牺牲层后的基体剖面结构示意图；

图7示出了形成覆盖图6所示的第一表面和第二表面的第二高K介质层后的基体剖面结构示意图；

图8示出了在图7所示的衬底上形成上电极后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

10、衬底；20、接触垫；310、第一牺牲层；320、第二牺牲层；40、第一支撑层；401、第一端面；402、第三表面；403、第四表面；410、第一支撑预备层；50、第二支撑层；501、第五表面；502、第六表面；510、第二支撑预备层；610、第一容纳槽；620、第二容纳槽；630、第三容纳槽；70、第一高K介质层；701、第二表面；80、下电极；801、第一表面；90、第二高K介质层；100、上电极；110、绝缘层。

具体实施方式

需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本实用新型。

为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。

需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，随着器件尺寸的不断减小，通过打断支撑层以形成的开口尺寸也跟着逐渐减小，这就大幅度增大了开口的深宽比，由于后续需要向上述开口中填充介电层和上电极，这就导致工艺难度较大，基于此半导体存储器中电容器的电容难以进一步增大。

本实用新型针对上述问题进行研究，提出了一种半导体存储器，如图1所示，包括衬底10以及位于衬底10上的多个电容器和支撑层，各电容器通过支撑层与至少一个相邻的电容器连接，支撑层包括第一支撑层40，各电容器包括下电极80、第一高K介质层70和上电极100，第一高K介质层70位于下电极80与上电极100之间，第一支撑层40与第一高K介质层70直接接触，且第一支撑层40具有与第一高K介质层70接触的第一端面401，第一高K介质层70完全覆盖第一端面401。

由于本实用新型的上述半导体存储器中的第一支撑层与第一高K介质层直接接触，且第一支撑层具有与第一高K介质层接触的第一端面401，第一高K介质层完全覆盖第一端面401，从而能够使上述第一高K介质层形成下电极前，从而在通过打断至少一组相邻下电极之间的支撑层以形成开口后，可以直接形成上电极，从而通过将第一高K介质层移到开口之外，与现有技术相比扩大了上述开口的尺寸，进而降低了在开口中沉积和刻蚀的工艺难度，有利于电容器电容的进一步增大。

在本实用新型的上述半导体存储器中，示例性的，不同电容器中的下电极80间隔设置于衬底10上，并与衬底10中的接触垫20一一对应地连接，第一高K介质层70覆盖下电极80的侧壁，位于相邻下电极80的侧壁上的第一高K介质层70之间具有第二容纳槽620，下电极80远离衬底10的一侧具有第一表面801，第一支撑层40连接位于相邻下电极80的侧壁上的第一高K介质层70，如图1所示。下电极80与第一支撑层40可以被第一高K介质层70完全隔绝。第二容纳槽620底部具有绝缘层110，用于将第二容纳槽620中填充的材料与衬底10隔绝。

第一高K介质层70远离下电极80的一侧具有第二表面701，在一种优选的实施方式中，各电容器还包括第二高K介质层90，第二高K介质层90覆盖于第一表面801和至少部分第二表面701，第二容纳槽620中除第二高K介质层90之外的区域构成第三容纳槽630，上电极100覆盖第二高K介质层90，上电极100中的部分填充于第三容纳槽630中，如图1所示。

在上述优选的实施方式中，第一支撑层40在远离衬底10的方向上具有相对的第三表面402和第四表面403，更为优选地，第二高K介质层90完全覆盖于第三表面402和第四表面403，如图1所示。

在上述优选的实施方式中，下电极80可以分别与上述第一高K介质层70和上述第二高K介质层90直接接触，其中，第一高K介质层70和第二高K介质层90的材料不同。

在上述优选的实施方式中，支撑层还可以包括第二支撑层50，第二支撑层50位于第一支撑层40远离衬底10的一侧，且第二支撑层50分别与第一高K介质层70和下电极80直接接触，如图1所示。下电极80与第二支撑层50可以被第一高K介质层70部分隔离，下电极80中未被隔离的部分与第二支撑层50中未被隔离的部分接触。

上述第二支撑层50在远离衬底10的方向上具有相对的第五表面501和第六表面502，优选地，第二高K介质层90完全覆盖于第五表面501和第六表面502，如图1所示。

根据本实用新型的另一方面，还提供了一种上述的半导体存储器的制作方法，如图2至图8所示，该制作方法包括以下步骤：在衬底10上形成堆叠体，堆叠体包括第一支撑层40以及位于第一支撑层40两侧的牺牲层，第一支撑层40和牺牲层沿远离衬底10的方向层叠设置；在堆叠体中形成贯穿至衬底10的多个第一容纳槽610；在第一容纳槽610的侧壁上覆盖第一高K介质层70，以使第一支撑层40与第一高K介质层70直接接触，第一支撑层40具有与第一高K介质层70接触的第一端面401，第一高K介质层70完全覆盖第一端面401；在各第一容纳槽610中形成下电极80，第一高K介质层70位于下电极80与第一支撑层40之间；去除位于至少一组相邻下电极80之间的支撑层，各下电极80通过支撑层与至少一个相邻的下电极80连接；去除牺牲层，并在衬底10上形成上电极100，至少部分上电极100位于牺牲层被去除的区域中，且第一高K介质层70位于下电极80与上电极100之间。

在本实用新型上述的半导体存储器的制作方法中，由于在形成第一容纳槽后先在第一容纳槽的侧壁上覆盖第一高K介质层，然后再在第一容纳槽中形成下电极，从而在通过打断至少一组相邻下电极之间的支撑层以形成开口后，可以直接形成上电极，从而通过将第一高K介质层移到开口之外，与现有技术相比扩大了上述开口的尺寸，进而降低了在开口中沉积和刻蚀的工艺难度，有利于电容器电容的进一步增大。

下面将结合附图更详细地描述根据本实用新型提供的半导体存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，在衬底10上形成堆叠体，堆叠体包括第一支撑层40以及位于第一支撑层40两侧的牺牲层，第一支撑层40和牺牲层沿远离衬底10的方向层叠设置，如图2所示。

在形成上述堆叠体的步骤之前，还可以形成覆盖衬底10的绝缘层110，以将堆叠体与衬底10隔绝。

上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

示例性的，上述第一支撑层40的材料可以为氮化硅层，上述牺牲层的材料可以为硼磷氧化层。

在上述形成堆叠体的步骤中，本领域技术人员可以根据现有技术中常规的沉积工艺形成上述第一支撑层40和上述牺牲层，例如常压化学气相沉积(APCVD)或低压化学气相沉积(LPCVD)等。

在形成上述堆叠体的步骤之后，在堆叠体中形成贯穿至衬底10的多个第一容纳槽610，如图3所示。

当前述步骤中在衬底10表面形成由绝缘层110时，上述第一容纳槽610顺序贯穿堆叠体和绝缘层110至衬底10。

在一种优选的实施方式中，在上述形成堆叠体的步骤中，在衬底10上顺序形成第一牺牲层310、第一支撑预备层410和第二牺牲层320，在形成第一容纳槽610的步骤中，形成顺序贯穿第二牺牲层320、第一支撑预备层410和第一牺牲层310的第一容纳槽610，以将第一支撑预备层410形成第一支撑层40。

本实用新型制作得到的半导体存储器还可以包括第二支撑层50，第二支撑层50位于第一支撑层40远离衬底10的一侧，且第二支撑层50分别与第一高K介质层70和下电极80直接接触。优选地，上述第二支撑层50的上表面高于第一高K介质层70的上表面。

为了形成上述第二支撑层50，在一种优选的实施方式中，在形成第二牺牲层320的步骤之后，制作方法还包括以下步骤：形成覆盖第二牺牲层320的第二支撑预备层510，在形成第一容纳槽610的步骤中，第一容纳槽610由第二支撑预备层510贯穿至衬底10，以将第二支撑预备层510形成第二支撑层50，如图3所示。

形成上述第一容纳槽610的步骤可以包括：首先，在堆叠体表面覆盖掩膜层和光刻胶层，对光刻胶层进行曝光与显影，形成图案化的光刻胶层，以暴露出的掩膜层中的部分与预定形成第一容纳槽610的区域对应，以图案化的光刻胶层为掩膜，对暴露出的掩膜层进行刻蚀，以在掩膜层内形成多个凹槽；然后，通过对准凹槽对堆叠体进行刻蚀，形成多个第一容纳槽610。在第一容纳槽610中形成下电极80的步骤之前，还需要将上述掩膜层去除。

上述掩膜层优选为多晶硅层，对上述掩膜层和上述堆叠体中各层的刻蚀工艺可以为等离子体干法刻蚀，本领域技术人员可以根据现有技术对上述刻蚀工艺的工艺条件进行合理选取，在此不再赘述。

在形成上述第一容纳槽610的步骤之后，在第一容纳槽610的侧壁上覆盖第一高K介质层70，以使第一支撑层40与第一高K介质层70直接接触，第一支撑层40具有与第一高K介质层70接触的第一端面401，第一高K介质层70完全覆盖第一端面401，如图4所示。

示例性的，上述第一高K介质层70的材质材料可以为氧化钛层(TiOx)或氧化锆层(ZrOx)。

在上述形成第一高K介质层70的步骤中，本领域技术人员可以根据现有技术中常规的沉积工艺形成上述第一高K介质层70，例如常压化学气相沉积(APCVD)或低压化学气相沉积(LPCVD)等。

在第一容纳槽610的侧壁上覆盖第一高K介质层70的步骤之后，在各第一容纳槽610中形成下电极80，第一高K介质层70位于下电极80与第一支撑层40之间。各下电极80间隔设置于衬底10上，并与衬底10中的接触垫20一一对应地连接，如图5所示。

示例性的，上述下电极80的材料可以为氮化钛层(TiN)。在各第一容纳槽610中形成下电极80的工艺可以为现有技术中常规的沉积工艺，例如常压化学气相沉积(APCVD)或低压化学气相沉积(LPCVD)等。

在各第一容纳槽610中形成下电极80的步骤之后，去除位于至少一组相邻下电极80之间的第一支撑层40，剩余的第一支撑层40使各下电极80与至少一个相邻的下电极80连接，并去除牺牲层，如图6所示。

需要注意的是，由于第一支撑层40与第一高K介质层70直接接触，第一支撑层40具有与第一高K介质层70接触的第一端面401，第一高K介质层70完全覆盖上述第一端面401，因此下电极80通过支撑层与下电极80的连接为间接连接，即通过支撑层与下电极80侧壁上的第一高K介质层70连接。

在去除牺牲层之后，位于相邻下电极80的侧壁上的第一高K介质层70之间形成有第二容纳槽620，当前述步骤中在衬底10表面形成由绝缘层110时，上述第二容纳槽620的底部为裸露的绝缘层110，如图6所示。

当前述步骤中形成有位于第一支撑层40远离衬底10一侧的第二支撑层50时，在去除位于至少一组相邻下电极80之间的第一支撑层40的步骤中，将位于被去除的第一支撑层40一侧的上述第二支撑层50去除，如图6所示。

去除上述第一支撑层40、上述第二支撑层50以及上述牺牲层的工艺可以为现有技术中常规的刻蚀工艺，本领域技术人员可以根据支撑层的材料种类以及牺牲层的材料种类对刻蚀工艺的工艺条件进行合理选取。

在上述去除部分支撑层以及去除牺牲层的步骤之后，在衬底10上形成上电极100，至少部分上电极100位于牺牲层被去除的区域中，且第一高K介质层70位于下电极80与上电极100之间，如图8所示。

上述第一高K介质层70远离下电极80的一侧具有第二表面，且上述下电极80远离衬底10的一侧具有第一表面，在一种优选的实施方式中，在去除牺牲层的步骤之后，位于相邻下电极80的侧壁上的第一高K介质层70之间形成有第二容纳槽620，如图6所示，本实用新型的上述制作方法包括以下步骤：形成覆盖第一表面和第二表面的第二高K介质层90，第二容纳槽620中除第一高K介质层70和第一高K介质层70之外的区域构成第三容纳槽630，如图7所示；形成覆盖第二高K介质层90的上电极100，上电极100中的部分填充于第三容纳槽630中，如图8所示。

上述第二高K介质层90与第一高K介质层70的的材料可以相同也可以不同，示例性的，上述第二高K介质层90的材质材料可以为氧化钛层(TiOx)或氧化锆层(ZrOx)。

示例性的，上述上电极100的材料可以为氮化钛层(TiN)，在各第三容纳槽630中形成上电极100的工艺可以为现有技术中常规的沉积工艺，例如常压化学气相沉积(APCVD)或低压化学气相沉积(LPCVD)等。

从以上的描述中，可以看出，本实用新型上述的实施例实现了如下技术效果：

由于本实用新型的上述半导体存储器中的第一支撑层与第一高K介质层直接接触，且第一支撑层具有与第一高K介质层接触的第一端面，第一高K介质层完全覆盖第一端面，从而能够使上述第一高K介质层形成下电极前，从而在通过打断至少一组相邻下电极之间的支撑层以形成开口后，可以直接形成上电极，从而通过将第一高K介质层移到开口之外，与现有技术相比扩大了上述开口的尺寸，进而降低了在开口中沉积和刻蚀的工艺难度，有利于电容器电容的进一步增大。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种半导体存储器，包括衬底(10)以及位于所述衬底(10)上的多个电容器和支撑层，其特征在于，各所述电容器通过所述支撑层与至少一个相邻的所述电容器连接，所述支撑层包括第一支撑层(40)，各所述电容器包括下电极(80)、第一高K介质层(70)和上电极(100)，所述第一高K介质层(70)位于所述下电极(80)与所述上电极(100)之间，所述第一支撑层(40)与所述第一高K介质层(70)直接接触，且所述第一支撑层(40)具有与所述第一高K介质层(70)接触的第一端面(401)，所述第一高K介质层(70)完全覆盖所述第一端面(401)。

2.根据权利要求1所述的半导体存储器，其特征在于，不同所述电容器中的所述下电极(80)间隔设置于所述衬底(10)上，所述第一高K介质层(70)覆盖所述下电极(80)的侧壁，位于相邻所述下电极(80)的侧壁上的所述第一高K介质层(70)之间具有第二容纳槽(620)，所述下电极(80)远离所述衬底(10)的一侧具有第一表面(801)，所述第一支撑层(40)连接位于相邻所述下电极(80)的侧壁上的所述第一高K介质层(70)。

3.根据权利要求2所述的半导体存储器，其特征在于，所述第一高K介质层(70)远离所述下电极(80)的一侧具有第二表面(701)，各所述电容器还包括：

第二高K介质层(90)，覆盖于所述第一表面(801)和至少部分所述第二表面(701)，所述第二容纳槽(620)中除所述第二高K介质层(90)之外的区域构成第三容纳槽(630)，所述上电极(100)覆盖所述第二高K介质层(90)，所述上电极(100)中的部分填充于所述第三容纳槽(630)中。

4.根据权利要求3所述的半导体存储器，其特征在于，所述第一支撑层(40)在远离所述衬底(10)的方向上具有相对的第三表面(402)和第四表面(403)，所述第二高K介质层(90)完全覆盖于所述第三表面(402)和所述第四表面(403)。

5.根据权利要求3所述的半导体存储器，其特征在于，所述下电极(80)分别与所述第一高K介质层(70)和所述第二高K介质层(90)直接接触。

6.根据权利要求1所述的半导体存储器，其特征在于，所述支撑层还包括第二支撑层(50)，所述第二支撑层(50)位于所述第一支撑层(40)远离所述衬底(10)的一侧，且所述第二支撑层(50)分别与所述第一高K介质层(70)和所述下电极(80)直接接触。

7.根据权利要求6所述的半导体存储器，其特征在于，所述下电极(80)远离所述衬底(10)的一侧具有第一表面(801)，所述第一高K介质层(70)远离所述下电极(80)的一侧具有第二表面(701)，各所述电容器还包括第二高K介质层(90)，所述第二高K介质层(90)覆盖于所述第一表面(801)和至少部分所述第二表面(701)，

所述第二支撑层(50)在远离所述衬底(10)的方向上具有相对的第五表面(501)和第六表面(502)，所述第二高K介质层(90)完全覆盖于所述第五表面(501)和所述第六表面(502)。

8.根据权利要求7所述的半导体存储器，其特征在于，第五表面(501)与所述衬底(10)之间的最小垂直距离为L₁，所述第一高K介质层(70)远离所述衬底(10)的一侧端面与所述衬底(10)之间的最小垂直距离为L₂，L₁＞L₂。

9.根据权利要求6所述的半导体存储器，其特征在于，所述下电极(80)与所述第二支撑层(50)之间通过所述第一高K介质层(70)被部分隔离，所述下电极(80)中未被隔离的部分与所述第二支撑层(50)中未被隔离的部分直接接触。

10.根据权利要求1至9中任一项所述的半导体存储器，其特征在于，所述下电极(80)与所述第一支撑层(40)被所述第一高K介质层(70)完全隔绝。