KR960015938A - 다공성 실리콘 트렌치 및 캐패시터 구조 - Google Patents

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윌리엄 티. 엘리스
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Abstract

본 발명은 캐패시터 구조의 제1플레이트로서 다공정 실리콘을 사용하여 캐패시터의 가용 표면적을 확장시키고 그러므로써 정진용량을 증대시키는 캐패시터 구조를 제공한다. 본 발명은 또한 다공성 실리콘으로 둘러싸인 측벽을 가지는 트렌치 구조를 제공한다. 이러한 트렌치는 본 발명에 따른 캐패시터를 형성하기 위하여 사용될 수 있다. 본 발명에 따른 캐패시터 및 트렌치 구조를 제작하기 위한 방법이 또한 제공되었다. 다공정 실리콘은 전해적 양극 에칭에 의하여 만들어진다.

Description

다공정 실리콘 트렌치 및 캐패시터 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 하나의 실시예에 따른 캐패시터를 형성하기 위하여 사용될 실리콘 기판을 도시하는 도면,
제5도는 그 내부에 다공성 실리콘 영역이 형성된 제4도의 실리콘 기판을 도시하는 도면,
제6도는 다공성 실리콘 영역을 덮는 유전층 및 유전층을 덮는 실리콘 층을 포함하는 제5도의 구조를 도시하는 도면.

Claims (75)

  1. 주 표면 및 상기 주 표면으로부터 반도체 기판 내로 연장되는 다공성 실리콘(porous silicon)영역을 가지는 실리콘 반도체기판; 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역을 덮는 다중층 유전재료를 포함하는 유전재료 층; 및 상기 유전재료 층의 표면과 동일한 형상으로 상기 유전재료 층을 덮는 실리콘 층을 포함하여, 상기 다공성 실리콘 영역이 캐패시터 구조의 제1플레이트를 형성하고, 상기 동일 형상의 실리콘 층이 상기 캐패시터 구조의 제2플레이트를 형성하고, 상기 제1 및 제2를레이트가 상기 유전재료층에 의하여 분리되는 것을 특징으로 하는 반도체 캐패시터 구조.
  2. 제1항에 있어서, 상기 실리콘 반도체 기판이 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 구조.
  3. 제1항에 있어서, 상기 실리콘 반도체 기판이 p & 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 구조.
  4. 제1항에 있어서, 상기 실리콘 반도체 기판이 p & 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 구조.
  5. 제1항에 있어서, 상기 다중층 유전재료가 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물의 재료 군으로부터 선택되는 것을 특징으로 하는 반도체 캐패시터 구조.
  6. 제1항에 있어서, 상기 다공성 실리콘 영역이 전해적으로 양극처리된(elecrtolytically anodized)다공성 실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 구조.
  7. 제1항에 있어서, 상기 동일 형상의 실리콘 층이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 구조.
  8. 실리콘 반도체 기판; 상기 반도체 기판내에 형성되어 ;측벽 및 바닥 표면을 가지는 트렌치; 및 상기 트렌치의 상기 측벽 및 상기 바닥 표면을 둘러싸는 다공성 실리콘 영역을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  9. 제8항에 있어서, 상기 실리콘 반도체 기판이; 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  10. 제8항에 있어서, 상기 실리콘 반도체 기판이 p & 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  11. 제8항에 있어서, 상기 실리콘 반도체 기판이 p & 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  12. 제8항에 있어서, 상기 실리콘 반도체 기판이 상층부 및 하층부를 가지고, 상기 트렌치가 상기 상층부를 거쳐 상기 하층부 내로 상기 반도체 기판에 형성되는 것을 특징으로 하는 반도체 트렌치 구조.
  13. 제12항에 있어서, 상기 상층부가 p & 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  14. 제12항에 있어서, 상기 상충부가 n & 도프된 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  15. 제12항에 있어서, 상기 하층부가 p & 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  16. 제12항에 있어서, 상기 다공성 실리콘 영역이 상기 실리콘 반도체 기판의 상기 하층부 내의 상기 트렌치의 측벽을 둘러싸는 것을 특징으로 하는 반도체 트렌치 구조.
  17. 제8항에 있어서, 상기 다공성 실리콘 영역이 전해적으로 양극처리된 다공성 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  18. 제8항에 있어서, 상기 다공성 실리콘 영역이 표면과 동일한 형상으로 상기 다공성 실리콘 영역을 덮는 유전재료 층;및 상기 유진재료 용의 표면과 동일한 형상으로 상기 유전재료 층을 덮는 실리콘 상기 다공성 실리콘 층이 캐패시터 구조의 제1플레이드를 형성하고 상기 동일 형상의 실리콘구조의 제2플레이트를 형성하며, 상기 유전재료 층에 의하여 상기 제1플레이트가 상기 제2플레이트로부터 분리되는 것을 특징으로 하는 반도체 트렌치 구조.
  19. 제18항에 있어서, 상기 유전재료가 다중층 유전재료를 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  20. 제18항에 있어서, 상기 유전재료가 전화물, 산화불, 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물의 재료 군으로부터 선택되는 것을 특징으로 하는 반도체 트렌치 구조.
  21. 제18항에 있어서, 상기 동일 형상의 실리콘 층이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  22. 실리콘 반도체 기판; 상기 반도체 기판 내에 형성되어 측벽 및 바닥 표면을 가지는 제1트렌치; 상기 제1트렌치의 상기 측벽 및 상기 바닥 표면을 둘러싸는 제1다공성 실리콘 영역;상기 제1트렌치에 인접하여 형성되어 측벽 및 바닥 표면을 가지는 제2트렌치; 상기 제2트렌치의 상기 측벽 및 상기 바닥 표면을 둘러싸는 제2다공성 실리콘 영역; 및 상기 제1다공성 실리콘 영역을 상기 제2다공성 실리콘 영역으로부터 분리시키는 상기 실리콘 반도체 기판의 영역을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  23. 제22항에 있어서, 상기 실리콘 반도체기판이 단결징 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  24. 제22항에 있어서, 상기 실리콘 반도체 기판이 P & 실리콘을 포함하는 것을 특징으로 하는 구조.
  25. 제22항에 있어서, 상기 실리콘 반도체 기판이 P & 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  26. 26. 제22항에 있어서, 상기 실리콘 반도체 기판이 상층부 및 하층부를 가지고, 상기 제1트렌치가 각각 상기 상층부를 통과하여 상기 하층부 내로 상기 반도체 기판에 형성되는 것을 특징으로 하는 반도체 트렌치 구조.
  27. 제26항에 있어서, 상기 상층부가 p- 실리콘을 포함하는 젓을 특징으로 하는 반도체 트렌치 구조.
  28. 제26항에 있어서, 상기 상층부가 n & 도프원 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  29. 제26항에 있어서, 상기 하층부가 P & 실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  30. 제26항에 있어서, 상기 제1다공성 실리콘 영역이 상기 실리콘 반도체 기판의 상기 하층부 내의 상기 제1트렌치의 측벽을 둘러싸는 것을 특징으로 하는 반도체 트렌치 구조.
  31. 제26항에 있어서, 상기 제2다공성 실리콘 영역이 상기 실리콘 반도체 기판의 상기 하층부 내의 상기 제2트렌치의 측벽을 둘러싸는 것을 특징으로 하는 반도체 트렌치 구조.
  32. 제22항에 있어서, 상기 제1다공성 실리콘 영역이 전해적으로 양극처리된 다공성 실리콘을 특징으로 하는 반도체 트렌치 구조.
  33. 제22항에 있어서, 상기 제2다공성 실리콘 영역이 전해적으로 양극처리된 다공성 실리콘을 특징으로 하는 반도체 트렌치 구조.
  34. 제22항에 있어서, 상기 제1다공성 실리콘 영역의 표면과 동일한 형상으로 상기 제1다공성 실리콘 영역을 덮는 제1유전재료 층; 상기 동일 형상의 제1유전재료 층의 표면과 동일한 형상으로 상기 제 2다공성 실리콘 영역을 덮는 제1실리콘 층; 상기 제2다공성 실리콘 영역의 표면과 동일한 형상으로 상기 제2다공성 실리콘 영역을 덮는 제2 유전재료층; 상기 동일 형상의 제2유전재료 층의 표면과 동일한 형상으로 상기 제2유전재료 층을 덮는 제2실리콘 층을 포함하여, 상기 제2다공성 실리콘 영역이 상기 제1캐패시터 구조의 제1플레이트를 형성하고 상기 동일 형상의 제1 실리콘 영역이 실리콘 영역이 상기 제1캐패시터 구조의 제2풀레이트를 형성하고, 상기 동일 형상의 제1유전재료 층에 의하여 상기 제1플레이트가 상기 제2플레이트로부터 분리되고, 상기 제2다공성 실리콘 영역이 상기 제2캐패시터 구조의 제1플레이트를 형성하고 상기 동일 형상의 제2실리콘 영역이 상기 제2캐패시터구조의 제2플레이트를 형성하고, 상기 동일 형상의 제2유전재료 층에 의하여 상기 제1플레이트가 상기 제2플레이트로부터 분리되는 것을 특징으로 하는 반도체 트렌치 구조.
  35. 제34항에 있어서, 상기 동일 형상의 제1유전재료 층 및 상기 동일 형상의 제2유전재료 층이 각각 다중층 유전재료를 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  36. 제34항에 있어서, 상기 동일 형상의 제1유전재료 층 및 상기 동일 형상의 제2유전재료 층이 각각 질화물, 산화물, 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물의 재료 군으로부터 선택되는 것을 특징으로 하는 반도체 트렌치 구조.
  37. 제34항에 있어서, 상기 동일 형상의 제1실리콘 층 및 상기 동일 형상의 제2실리콘 층이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 트렌치 구조.
  38. 반도체 기판; 바닥벽 및 상부 측벽과 하부 측벽을 포함하는 측벽을 가지도르록 상기 반도체 기판 내에 형성된 트렌치; 상기 트렌치의 상기 하부 측벽과 상기 바닥벽을 둘러싸는 다공성 실리콘 영역; 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역 표면을 덮는 유전층;상기 절연층 보다는 두껍고 상기 트렌치의 폭의 절반보다는 얇은 전기적 절연 재료로 상기 트렌치의 상층부 내에 형성되어 상기 측벽의 최소한 일부로부터 상기 트렌치의 중앙을 향하여 연장되어 상기 트렌치에 접하는 능동 반도체 영역이 기생 장치를 형성하는 것을 방지하는, 상기 트렌치의 측벽에 의하여 제한되는 고립층; 및 상기 유전층 상에 상기 유전층 표면과 동일한 형상으로 덮이고 상기 트렌치의 잔여 부분 내에 피착된 도전성 재료로 형성된 도전성 전극을 포함하는 젓을 특징으로 하는 반도체 트렌치 캐패시터 구조.
  39. 실리콘 층을 형성하는 단계; 다공성 실리콘을 형성하기 위하여 상기 실리콘 층을 양극 에칭하는 단계; 상기 다공성 실리콘의 표면과 동일한 형상으로 상기 다공성 실리콘을 덮는 다중층 유전재료를 포함하는 유전재료 층을 형성하는 단계; 및 상기 유전재료 층의 표면과 동일한 형상으로 상기 유전재료 층을 덮는 실리콘 층을 형성하는 단계를 포함하여, 상기 다공성 실리콘이 캐페시터 구조의 제1플레이트를 형성하고 상기 동일 형상의 실리콘 층이 상기 캐패시터 구조의 제2플레이트를 형성하고, 상기 제1플레이트가 상기 유전재료에 의하여 상기 제2플레이트로부터 분리되는 것을 특징으로 하는 반도체 캐패시더 구조 형성 방법.
  40. 제39항에 있어서, 상기 실리콘 층이 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  41. 제39항에 있어서, 상기 실리콘 층이 p & 실리콘을 포함하는 것을 특징으로 하는 반도체 캐페시터 형성방법.
  42. 제39항에 있어서, 상기 실리콘 층이 p & 단결정 실리콘을 포함하는 젓을 특징으로 하는 반도체 캐패시터 형성 방법.
  43. 제39항에 있어서, 상기 다중층 유전재료가 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물의 재료 군으로부터 선택되는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  44. 제39항에 있어서, 상기 동일 형상의 실리콘 층이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  45. 제39항에 있어서, 상기 동일 형상의 유전재료 층을 형성하는 단계가 상기 동일 형상의 유전재료 층의 피착 공정을 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  46. 제45항에 있어서, 상기 피착 공정을 화학 증착 공정을 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  47. 제39항에 있어서, 상기 동일 형상의 실리콘 층을 형성하는 단계가 상기 동일 형상의 실리콘 층의 피착공정을 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  48. 제47항에 있어서, 상기 피착 공정이 화학 증착 공정을 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  49. 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 트렌치를 둘러싸는 실리콘 기판을 양극 에칭하여 다공성 실리콘을 형성하는 단계; 상기 다공성 실리콘의 표면과 동일한 형상으로 상기 다공성 실리콘을 덮는 유전재료 층을 형성하는 단계; 및 상기 유전재료 층의 표면과 동일한 형상으로 상기 유전재료 층을 덮는 실리콘 층을 형성하는 단계를 포함하여, 상기 다공성 실리콘이 캐페시터 구조의 제1플레이트를 형성하고 상기 동일 현상의 실리콘 층이 상기 캐패시터 구조의 제2플레이트를 형성하며, 상기 제1플레이트가 상기 유전재료 층에 의하여 상기 제2플레이트로부더 분리되는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  50. 제49항에 있어서, 상기 트렌치 형성 단계가 상기 실리콘 기판 내에 상기 트렌치를 에칭하는 공정을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  51. 제50항에 있어서, 상기 에칭 공정이 반응성 이온 에칭 공정을 포함하는 것을 특징으로 하는 트렌치 캐페시터 구조 형성 방법.
  52. 제49항에 있어서, 상기 실리콘 기판이 단결정 실리콘을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  53. 제49항에 있어서, 상기 실리콘 기판이 p & 실리콘을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  54. 제49항에 있어서, 상기 실리콘 기판이 p &단결정 실리콘을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  55. 제49항에 있어서, 상기 유전재료가 다중층 유전재료를 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  56. 제49항에 있어서, 상기 유전재료가 질화물, 산화물, 산화물/질화물, 질화물/산화물 및 산화물의 재료 군으로부더 선택되는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  57. 제49항에 있어서, 상기 동일 형상의 실리콘 층이 폴리실리콘을 포함하는 것을 특징으로 캐패시터 구조 형성 방법.
  58. 제49항에 있어서, 상기 동일 형상의 유전재료 층을 형성하는 단계가 상기 동일 형상의 유전재료 층을 피착시키는 공정을 포함하는 젓을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  59. 제58항에 있어서, 상기 피착 공정이 화학 증착 공정을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  60. 제49항에 있어서, 상기 동일 형상의 실리콘 층을 형성하는 단계가 상기 동일 현상의 실리콘 층을 피착시키는 공정을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  61. 제60항에 있어서, 상기 피착 공정이 화학 증착 공정을 포함하는 것을 특징으로 하는 트렌치 캐패시터 구조 형성 방법.
  62. 기판 내에 인접한 고립된 트렌치들을 형성하는 자기 제한적인 방법에 있어서, 실리콘 기판 내에 한쌍의 인접하는 트렌치들을 형성하는 단계; 상기 인접하는 각각의 트렌치들을 둘러싸는 상기 실리콘 기판을 양극 에칭하여 한 쌍의 다공성 실리콘 영역을 형성하는 단계를 포함하여, 상기 양극 에칭이 자기 제한적이어서 상기 한 쌍의 다공정 실리콘 영역 사이에 비다공성 실리콘 영역을 남겨 인접한 트렌치들의 쌍을 고립시키는 것을 특징으로 하는 방법.
  63. 제62항에 있어서, 상기 한 쌍의 인접한 트렌치들을 형성하는 단계가 상기 실리콘 기판 내에 상기 한쌍의 인접한 트렌치들을 에칭하는 공정을 포함하는 것을 특징으로 하는 방법.
  64. 제63항에 있어서, 상기 에칭 공정이 반응성 이온 에칭 공정을 포함하는 것을 특징으로 하는 방법.
  65. 제62항에 있어서, 상기 실리콘 기판이 단결정 실리콘을 포함하는 것을 특징으로 하는 방법.
  66. 제62항에 있어서, 상기 실리콘 기판이 p & 실리콘을 포함하는 것을 특징으로 하는 방법.
  67. 제62항에 있어서, 상기 실리콘 기판이 p & 단결정 실리콘을 포함하는 것을 특징으로 하는 방법.
  68. 제62항에 있어서, 각각의 상기 인접한 트렌치들을 둘러싸는 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역을 덮는 유전재료 층을 형성하는 단계; 상기 동일 형상의 유전재료 층을 각각의 표면과 동일한 형상으로 상기 유전재료 층 각각을 덮는 실리콘 층을 형성하는 단계를 포함하여, 각각의 상기 인접한 트렌치들에 있어서, 상기 다공성 실리곤 영역이 캐패시터 구조의 제1플레이트를 형성하고 상기 동일 형상의 실리콘 층이 캐패시터 구조의 제2플레이트를 형성하며, 상기 제1플레이트가 상기 동일 형상의 유전재료 층에 의하여 상기 제2풀레이트로부터 분리되는 젓을 특징으로 하는 방법.
  69. 제68항에 있어서, 상기 유전재료가 다중층 유전재료를 포함하는 것을 특징으로 하는 방법·
  70. 제68항에 있어서, 상기 유전재료가 질화물, 산화물, 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물의 재료 군으로부더 선택되는 것을 특징으로 하는 방법.
  71. 제68항에 있어서, 상기 동일 형상의 실리콘 층이 폴리실리콘을 포함하는 것을 특징으로 하는 방법·
  72. 제68항에 있어서, 상기 동일 형상의 유전재료 층을 형성하는 단계가 상기 둥일 형상의 유전재료 층을 피착시키는 공정을 포함하는 것을 특징으로 하는 방법.
  73. 제72항에 있어서, 상기 피착 공정이 화학 증착 공정을 포함하는 것을 특징으로 하는 방법.
  74. 제68항에 있어서, 상기 동일 형상의 실리콘 층을 형성하는 단계가 상기 동일 형상의 실리콘 층을 피착시키는 공정을 포함하는 젓을 특징으로 하는 방법.
  75. 제74항에 있어서, 상기 피착 공정이 화학 증착 공정을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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