KR100192186B1 - 다공성 실리콘 트렌치 및 캐패시터 구조 - Google Patents

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포만 제프리 엘
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Abstract

본 발명은 캐패시터 구조의 제1플레이트로서 다공성 실리콘을 사용하여 캐패시터의 가용 표면적을 확장시키고 그럼으로써 정전용량을 증대시키는 캐패시터 구조를 제공한다. 본 발명은 또한 다공성 실리콘으로 둘러싸인 측벽을 가지는 트렌치 구조를 제공한다. 이러한 트렌치는 본 발명에 따른 캐패시터를 형성하기 위하여 사용될 수 있다. 본 발명에 따른 캐패시터 및 트렌치 구조를 제작하기 위한 방법이 또한 제공되었다. 다공성 실리콘은 전해적 양극 에칭에 의하여 만들어진다.

Description

다공성 실리콘 트렌치 및 캐패시터 구조
제1도는 종래 기술에 따른 통상의 플레이너 캐패시터를 가지는 DRAM셀의 단면도.
제2도는 종래 기술에 따른 전형적인 트랜체 캐패시터를 가지는 DRAM셀의 단면도.
제3도는 종래 기술에 따른 전형적인 적층 캐패시터를 가지는 DRAM셀의 단면도.
제4도는 본 발명의 하나의 실시예에 따른 캐패시터를 형성하기 위하여 사용될 실리콘 기판을 도시하는 도면.
제5도는 그 내부에 다공성 실리콘 영역이 형성된 제4도의 실리콘 기판을 도시하는 도면.
제6도는 다공성 실리콘 영역을 덮는 유전층 및 유전층을 덮는 실리콘층을 포함하는 제5도의 구조를 도시하는 도면.
제7도는 제6도에 도시된 영역의 확대도로서, 캐패시터의 제1플레이트를 형성하는 다공성 실리콘, 캐패시터의 제2플레이트를 형성하는 (폴리실리콘 등의) 실리콘층 및 제1플레이트와 제2플레이트를 분리시키는 유전재료층을 도시하는 도면.
제8도는 본 발명의 다른 실시예에 따른 캐패시터 구조를 형성하기 위하여 사용될 p-상층부 및 p+ 하층부를 가지는 실리콘 기판을 도시하는 도면.
제9도는 제8도의 실리콘 기판 내부에 p-층 및 p+ 층 내로 연장되는 트렌치가 에칭된 상태를 도시하는 도면.
제10도는 기판의 p+ 실리콘 부분 내의 트렌치의 측벽 및 바닥을 둘러싸도록 다공성 실리콘 영역이 에칭된 제9도의 구조를 도시하는 도면.
제11도는 제10도의 구조 상에 피착된 동일 형상의 유전층을 도시하는 도면.
제12도는 제11도의 유전층 상에 피착된 동일 형상의 실리콘층을 도시하는 도면.
제13도는 제12도에 도시된 영역의 확대도로서, 제1캐패시터 플레이트로서 다공성 실리콘, 제2캐패시터 플레이트로서 실리콘층을 포함하고 이들 제1및 제2플레이트를 분리시키는 유전재료를 포함하는 캐패시터 구조를 도시하는 도면.
제14도는 본 발명의 다른 실시예에 따라 고립되고 인접한 트렌치들을 형성하기 위하여 사용될 p- 실리콘으로 이루어진 상층부와 p+ 실리콘으로 이루어진 하층부를 가지는 실리콘 기판을 도시하는 도면.
제15도는 두 개의 트렌치가 제14도의 실리콘 기판의 상층부를 통하여 하층부내로 인접하여 에칭된 상태를 도시하는 도면.
제16도는 제15도에 도시된 두 개의 인접한 트렌치들을 각각 둘러싸도록 양극 에칭된 다공성 실리콘 영역들과 이들을 분리시키는 비다공성 p+ 실리콘 영역을 도시하는 도면.
제17도는 제16도의 구조 위에 동일 형상의 유전재료층이 피착된 상태를 도시하는 도면.
제18도는 제17도에 도시된 구조 위에 동일 형상의 실리콘층이 피착되어, 비다공성 실리콘에 의하여 상호 고립된 두 개의 인접한 트렌치 캐패시터 구조가 형성된 상태를 도시하는 도면.
제19도는 본 발명의 다른 실시예에 따른 캐패시터 구조를 형성하기 위하여 사용될 p- 상층부 및 p+ 하층부를 가지는 실리콘 기판을 도시하는 도면.
제20도는 제19도의 기판상에 트렌치를 정하기 위하여 산화물 및 질화물 마스킹 막이 형성된 상태를 도시하는 도면.
제21도는 제20도의 기판에 p- 부분을 통하여 p+ 부분 내로 트렌치가 에칭된 상태를 도시하는 도면.
제22도는 제21도에 도시된 기판상에 두터운 산화물 층이 피착된 상태를 도시하는 도면.
제23도는 제22도에 도시된 구조의 트렌치 측면 상에 산화물 스페이서(spacer)를 형성하기 위한 추가의 반응성 이온 에칭을 행한 이후의 상태를 도시하는 도면.
제24도는 제23도에 도시된 구조에 산화물 스페이서 레벨 아래까지 연장되는 더 깊은 트렌치 구조를 형성하기 위한 추가의 반응성 이온 에칭을 행한 이후의 상태를 도시하는 도면.
제25도는 제24도에 도시된 구조의 산화물 스페이서 아래의 p+ 실리콘 내에 다공성 실리콘 영역을 형성하기 위하여 양극 에칭을 행한 이후의 상태를 도시하는 도면.
제26도는 제25도에 도시된 구조에 동일 형상의 유전층이 피착된 상태를 도시하는 도면.
제27도는 제26도에 도시된 구조에 동일 형상의 실리콘층이 피착된 상태를 도시하는 도면.
제28도는 제27도에 도시된 구조가 결합되는 반도체 장치의 다른 구성부와의 관계를 도시하는 도면.
제29도는 본 발명에 따라 형성된 캐패시터의 미세 구조의 확대도로서, 특히 캐패시터의 제1플레이트로서의 다공성 실리콘 표면, 캐패시터의 제2플레이트로서의 폴리실리콘 및 두 플레이트를 분리시키는 유전재료를 포함하는, 다공성 실리콘 영역 전체에 걸쳐 존재하는 다공성 실리콘의 표면 영역을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
44, 54, 70, 90 : 실리콘 기판
46, 62, 80, 82, 110 : 다공성 실리콘 영역
48, 64, 86, 102 : 유전재료층 50, 66, 88 : 폴리실리콘층
56, 72, 92 : 기판 상층부 58, 74, 94 : 기판 하층부
76, 78, 100, 108 : 트렌치
본 발명은 반도체 산업 분야에서 사용되는 고 표면적(high surface area) 캐패시터에 관한 것으로서 특히 캐패시터의 표면적을 확장시키기 위하여 캐패시터의 하나의 플레이트로서 다공성 실리콘(porous silicon)을 사용하는 캐패시터에 관한 것이다.
반도체 장치 제조기술은 가격 경쟁력을 유지하기 위하여 반도체 장치의 유효 밀도를 지속적으로 증가시킬 필요가 있었다. 그 결과 초대규모 집적(Very Large Scale Integration ; VLSI) 및 극초대규모 집적(Ulatra Large Scale Integration ; ULSI) 기법들의 구조적 치수가 미크론 단위 이하인 단계로 접어들었고, 나아가서 나노미터 단위의 치수 영역인 물리적 한계점에 접근하고 있다. 가까운 장래에 종래의 2차원적 반도체 장치 설계의 접근 방식은 절대적인 원자 물리학적 한계에 도달할 것이다.
2차원적으로 설계된 캐패시터로서는 플레이너 캐패시터(planar capacitor)가 포함된다(제1도 참조). 플레이너 캐패시터(10)에서, 캐패시터의 하부 플레이트는 전계효과 트랜지스터(FET;15)의 스토리지 노드 접합(storage node junction, 14)의 n+ 실리콘 기판 연장부에 의하여 형성된다. 상부 캐패시터 플레이트(또는 피일드 플레이트;16)는 도전성을 가지도록 도프된 다결정 실리콘층에 의해 형성된다. 기판 연장부(12)는 유전층(18)에 의하여 상부 플레이트(16)로부터 전기적으로 절연된다.
플레이너 캐패시터는 일반적으로 1메가 비트 레벨까지의 DRAM칩에 사용하기에 접합한 것으로 입증되었다. 그러나, 장치의 밀도가 증가함에 따라, 요구되는 캐패시터의 용량은 증가하는 한편, 원하는 캐패시터의 크기는 점차 작아졌다. 따라서 DRAM 설계의 어려운 과제 중의 하나는, 생산 수율을 저하시키거나 마스킹 공정수 또는 증착 단계의 수를 증가시키는 공정을 사용하지 아니하고, 셀의 사이즈가 축소됨에도 불구하고 셀 캐패시턴스를 증가시키거나 최소한 기존의 캐패시턴스를 유지시키는 것이다.
축소된 셀 사이즈가 사용되는 추세에 직면하여 적절한 셀 캐패시턴스를 제공하기 위한 여러 가지 방법들이 제시된 바 있다. 이러한 시도 중의 많은 경우는 복잡한 구조를 가지는 3차원 캐패시터를 생성하는 것이다. 그러한 3차원 캐패시터로서 트렌치 캐패시터(trench capacitor) 및 적층 캐패시터(stacked capacitor)가 포함된다.
트렌치 캐패시터(19 ; 제2도 참조)는 넓은 플레이트 면적을 사용하여 큰 캐패시턴스를 얻기 위하여 사용된다. 하부 플레이트(20)는 n+ 도프된 실리콘 기판에 의하여 형성되거나 n+ 도프된 실리콘 영역 내에 파여진 트렌치를 따라 형성된 폴리실리콘층에 의하여 형성된다. 상부 플레이트(22)는 도전성을 가지도록 도프된 다결정 실리콘의 층에 의하여 형성된다. 하부 플레이트(20) 및 상부 플레이트(22)는 유전층(24)에 의하여 상호 전기적으로 절연된다.
다른 3차원 기법은 DRAM 셀 표면상의 유전층들 사이에 캐패시터 플레이트들을 적층시키는 기법이다. 제3도는 적층된 캐패시터(26)를 가지는 전형적 DRAM 셀을 도시한다. 하부 플레이트(28)는 FET 스토리지 노드 접합 영역 내의 실리콘 기판(30)과 접촉하는 n형 다결정 실리콘층에 의하여 형성된다. 한편 상부 플레이트(32)는 도전성을 가지도록 도프된 다결정 실리콘층에 의하여 형성된다. 두 층들은 유전층(34)에 의하여 분리된다. 하부 플레이트(28) 및 상부 플레이트(33)는 모두 FET(36) 및 워드 라인(38) 상에 적층되어 하이 프로파일 셀을 형성하는데, 이 셀은 비트 라인(40)을 액세스-노드 접합부(42)에 접속시키기 위하여 보다 엄격한 공정제어를 요구한다.
이러한 3차원 캐패시터 구조를 사용함에도 불구하고 캐패시터의 표면적을 확장시킴으로써 캐패시턴스를 증가시키기 위한 시도가 계속되었다. 이러한 시도의 하나가 1991년 11월 26일자로 Gurtej S. Sandhu에게 허여된 미합중국 특허 제 5,068,199호 "캐패시턴스를 증대시키기 위하여 DRAM 셀의 하부 캐패시터 플레이트의 폴리실리콘층을 양극처리하는 방법"에 개시되었다. 이 특허는 다공성 실리콘(porous silicon)을 형성하기 위하여 증착된 실리콘을 양극처리(anodization)하는 방법을 개시한다. 증착되고 양극처리된 다공성 실리콘층은 캐패시터의 제1전극을 형성하는데, 이는 그 다공성에 의하여 캐패시턴스를 증가시키는 넓은 표면적을 가지기 때문이다. Sandhu 특허는 용량성층(즉, 다공성 실리콘)이 평탄하지 않은 DRAM에 사용하기에 적절한 유전체 박막층으로서 질화 실리콘의 단일층을 개시한다. 그러나 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물 유전체 등의 다중층 유전체는 많은 응용에 있어서 질화 실리콘의 단일층에 비하여 큰 장점 등을 가지므로, 질화 실리콘의 단일층을 사용하면 Sandhu 특허의 구조 및 방법의 응용성이 크게 제한된다.
이와 같이 캐패시터 구조의 크기를 증대시키지 아니하고 넓은 표면적 및 큰 캐패시턴스를 가지는 캐패시터 구조를 추가로 설계할 필요성이 계속하여 존재한다.
따라서 본 발명의 목적은 캐패시터의 크기를 증대시키지 아니하면서 큰 표면적을 가지는 캐패시터 구조를 제공하는 것이다. 본 발명의 추가의 목적은 그러한 캐패시터를 제조하는 방법을 제공하는 것이다.
본 발명의 목적은 자기 제한적(self-limiting)이며 인접한 트렌치들의 고립을 보장하는 트렌치 캐패시터의 형성방법을 제공하는 것이다. 이들 트렌치들은 인접한 고립된 트렌치 캐패시터 구조를 형성하기 위하여 사용될 수 있다.
나아가서 본 발명은 실리콘 내에 포어(pores) 또는 침강부(depressions)를 형성하기 위하여, p+ 단결정 실리콘 등의 실리콘의 양극 에칭(anodic etching)을 이용한다. 이는 유전재료에 의하여 코팅되는 실리콘의 표면적을 크게 증가시킨다. 다공성 구조 내에서 유전재료는 실리콘 표면 위에 도포되어 다공성 실리콘 표면 상에 동일 형상으로 덮인다고 표현함). 그리고 나서, 유전재료 위에 실리콘층이 다공성 구조내에서 도포되어, 다공성 실리콘 내의 포어 내의 유전재료의 전체 표면을 코팅한다(이하에서는 유전재료 표면 상에 동일 형상으로 덮인다고 표현함). 그 결과 형성되는 (제1플레이트로서 다공성 실리콘, 제2플레이트로서의 실리콘층, 및 제1및 제2플레이트를 분리시키는 유전층을 포함하는)구조는 실리콘을 다공화하지 않는 경우보다 훨씬 큰 캐패시터의 표면적을 제공한다. 본 발명은 이하의 실시예를 통하여 보다 잘 이해될 수 있다.
본 발명의 하나의 간단한 형태의 실시예는 기판 내로 연장되는 다공성 실리콘 영역을 가지는 실리콘으로 이루어지는 반도체 기판과 반도체 기판의 다공성 실리콘 표면 상에 동일 형상으로 덮이는 유전재료층 및 유전재료층 표면 상에 동일 형상으로 덮이는 실리콘층을 포함하는 반도체 캐패시터 구조에 관한 것이다. 다공성 실리콘 영역은 캐패시터의 제1플레이트를 형성하고 동일 형상의 실리콘층은 캐패시터의 제2플레이트를 형성한다. 제1플레이트 및 제2플레이트는 유전재료에 의하여 분리되는데 유전재료는 양호하게는 산화물/질화물, 질화물/산화물 또는 산화물/질화물/산화물 등의 다중층 유전체이다. 다중층 유전체는 단일층 유전체에 비하여 도전율이 낮고 따라서 오랜 기간 동안 전하를 저장할 수 있어 보다 양호한 특성을 가진다. 또한, 다중층 유전체는 단일층 유전체에 비하여 도전성이 낮아 전하를 트랩할 확률이 낮다. 저장 캐패시터 내의 유전체가 전하를 트랩하는 것은 캐패시터내에 저장될 수 있는 전하의 양이 시간에 따라 변화하기 때문에 바람직하지 않다.
반도체 기판은 단결정 실리콘, 양호하게는 p+ 단결정 실리콘이며, 동일 형상의 실리콘층은 양호하게는 폴리실리콘으로 이루어진다. 다공성 실리콘 영역은 양호하게는 전해 양극 에칭(electrolytic anode etching)에 의하여 형성된다.
본 발명의 다른 실시예에 의하여, 캐패시터 형성에 사용될 수 있는 반도체 트렌치 구조가 제공된다. 트렌치는 반도체 기판 내에 형성되는데, 반도체 기판은 p- 또는 n- 도프된 실리콘인 상층부와 p+ 실리콘인 하층부를 가지는데, 트렌치는 상층부를 통과하여 하층부 내로 형성된다. 다공성 실리콘 영역은 트렌치의 측벽 및 바닥을 둘러싼다. 다공성 실리콘 영역의 위치는 다공성 실리콘을 형성하기 위하여 사용되는 양극 에칭의 선택성에 의하여 결정된다. 하나의 예에서, 양극 에칭은 p+ 하층부에 대하여 선택적이며, 따라서 다공성 실리콘 영역은 p- 또는 n-로 도프된 실리콘 상층부로는 거의 연장되지 않게 된다. 앞의 실시예의 경우와 같이, 실리콘기판은 양호하게는 단결정 실리콘이다.
트렌치 구조는 다공성 실리콘 표면 상에 동일 형상으로 덮이는 유전재료층 및 유전체 층 표면 상에 동일 형상으로 덮이는 동일 형상의 실리콘층을 포함하는 캐패시터 구조를 형성하기 위하여 사용된다. 그리하여 다공성 실리콘 영역은 캐패시터 구조의 제1플레이트를 형성하고, 실리콘층은 캐패시터 구조의 제2플레이트를 형성하게 된다. 제1플레이트 및 제2플레이트는 유전층에 의하여 분리된다. 본 실시예에 적합한 유전층 비록 산화물/질화물, 질화물/산화물, 산화물/질화물/산화물 등의 다중층 유전체가 바람직하나 이들 외에 산화물 또는 질화물의 단일층이 사용될 수도 있다. 동일 형상으로 덮인 실리콘은 역시 양호하게는 폴리실리콘으로 구성된다.
본 발명의 다른 실시예에서, 다공성 실리콘을 형성하기 위하여 사용되는 양극 에칭이 사용되어 고립되고 인접한 트렌치들을 형성한다. 특히, p- 또는 n-로 도프된 실리콘인 상층부 및 p+ 실리콘인 하층부를 가지는 실리콘 반도체 기판을 포함하는 트렌치 구조가 제공된다. 제1트렌치가 반도체 기판 내의 상층부를 통과하여 하층부 내로 형성되고, 트렌치를 둘러싸는 하층부 내의 실리콘은 양극 에칭에 의하여 다공성을 가지도록 가공된다. 이와 동시에, 유사한 방법으로 제2트렌치가 반도체 기판 내의 상층부를 통과하여 하층부 내로 형성된다. 제2트렌치는 제1트랜치에 인접하여 있으며, 반도체 장치의 적절한 동작을 위하여 제1트렌치로부터 고립되어야 한다. 이 고립은 두 개의 인접한 트렌치 각각을 둘러싸는 다공성 실리콘 영역을 전해 양극 에칭하여 달성된다. 이러한 양극 에칭은 자기 제한적이며 두 개의 다공성 실리콘 영역간의 반도체 기판내에 비다공성 실리콘 실리콘의 단편(wisp) 또는 연속적 부분을 남긴다. 기판이 상층부 및 하층부를 가질 경우에, 단편은 기판의 하층부의 p+ 실리콘 내에 형성된다. 그리하여 인접한 두 트렌치간의 고립을 위협하지 아니하면서 실리콘 기판이 캐패시터 구조의 표면으로 최대한 이용될 수 있다.
앞의 실시예의 경우와 같이, 이 트랜치 구조는 다공성 실리콘 영역위에 동일 형상으로 덮이는 동일 형상의 유전층을 피착시키고 유전층 위에 동일 형상의 실리콘층을 피착시켜 캐패시터 구조를 형성하기 위하여 사용될 수 있다. 그리하여 두 개의 캐패시터 구조가 형성된다. 첫 번째 캐패시터 구조는 제1트렌치를 둘러싸는 다공성 실리콘 영역, 그 위에 피착된 유전체 및 그 위에 피착된 실리콘층을 포함한다. 제2캐패시터는 제2트렌치를 둘러싸는 다공성 실리콘 영역, 그 위에 피착된 유전체 및 그 위에 피착된 실리콘층을 포함한다.
적합한 반도체 기판, 유전재료 및 실리콘층은 전술한 트렌치/캐패시터 구조의 경우와 동일하다.
본 발명의 원리는 합체된(merged) 고립층 및 노드 트렌치 구조를 가지는 반도체 트렌치 캐패시터(미합중국 특허 제4,801,988호 참조)를 포함하는 다양한 트렌치 기술에 응용될 수 있다. 이 실시예에서, 캐패시터 구조의 제1플레이트로서 다공성 실리콘을 사용함으로써 트렌치 캐패시터의 표면적이 증대되었으며, 고립 영역이 트렌치 측벽에 자기 정합되도록 고립층 및 노드 트렌치가 합체되었다. 이러한 형태의 트렌치 캐패시터는 합체(merger)로 인하여 다공성 실리콘을 사용하지 않고도 소정의 공간내에서 보다 확장된 표면적을 제공한다. 다공성 실리콘을 사용함으로써 확장된 캐패시터 표면적을 더욱 확장할 수 있다.
이하에는 이상과 같은 각각의 트렌치 및 캐패시터 구조를 제조하기 위한 방법이 상세히 설명된다.
전술한 본 발명의 목적, 특징 및 효과들은 첨부된 도면에 기재된 발명의 양호한 실시예에 관한 보다 특정화된 설명에 의하여 분명하게 이해될 수 있다.
전술한 바와 같이 본 발명의 넓은 개념은 캐패시터 구조의 제1플레이트로서 다공성 실리콘을 사용하여 캐패시터의 가용 표면적을 크게 확장하고 그 정전 용량을 크게 증대시키는 것이다. 이 개념은 플레이너, 트렌치 및 적층 캐패시터를 포함하는 여러 가지 유형의 캐패시터에 응용될 수 있다.
다공성 실리콘은 양극 에칭을 사용하여 생성된다. 양극 에칭은 실리콘 웨이퍼 또는 기타 실리콘 기판을 불화수소산의 전해 용액 용기에 담그고 웨이퍼에 전해 전류를 인가함으로써 실행된다. 전해 전류는 양극(anode)과 음극(cathode)의 두 개의 전극간에 인가된다. 웨이퍼 또는 기판에 평행하게 전해 용액 속에 잠긴 백금 전극이 음극을 구성한다. 전형적으로 양극처리는 양극으로 사용되는 재료의 표면을 다공성으로 만든다. 그 결과 생성되는 다공성 표면의 미세 구조는 불화수소산 내에서의 실리콘의 양극 변환에 의하여 형성되는 일련의 연장된 구명들(pores) 또는 침강부(depressions)들로 이루어진다. 전형적으로 양극처리는 중량비 10 내지 60 퍼센트의 농도를 가지는 불화수소산 용액 내에서 10㎃/㎠ 내지 100㎃/㎠ 범위의 전하를 이용하여 실행된다. 양극처리 전하 및 불화수소산 용액의 농도는 약 45퍼센트의 밀도를 갖는 다공성 막을 생성하도록 선택된다. 다공성 막의 밀도는 양극처리에 의한(양극처리되는 재료의 주어진 양에 대한) 중량 손실의 퍼센트와 동일하다.
이러한 실시예는 전체적으로 도프된 실리콘과 관련하여 이루어진다. p- 도프된 실리콘은 엷게 도프된 p 실리콘이며, p+ 도프된 실리콘은 진하게 도프된 실리콘이다. 붕소를 포함하는 적절한 p형 도펀트는 공지되어 있다. n 도프된 실리콘층을 형성하기 위한 n형 도펀트 또한 공지되어 있는데, 이들은 예를 들어 비소 및 인을 포함한다. 예를 들어 실리콘 기판은 전형적으로 p+ 실리콘 기판과 그 표면 상의 p- 에피택셜 층을 포함하는 실리콘 웨이퍼이다.
실리콘 기판을 동일 형상으로 덮는 유전재료 및 실리콘은 임의 적절한 수단에 의하여 형성될 수 있다. 화학적 증착법은 다공성 실리콘의 미세구조 내에 물질을 피착시킬 수 있으므로 이 방법이 양호하게 사용된다. 유전체 역시 실리콘 기판을 부분적으로 산화시키고 미세 구조 내의 구멍 또는 침강부들을 부준적으로 메워서 형성될 수 있다. 모든 각각의 구멍 또는 침강부가 유전체 및 실리콘층에 의하여 채워질 필요는 없다. 채워지지 않은 적은 수의 구멍들은 다공성 실리콘을 캐패시터의 플레이트로 사용하여 얻어진 크게 확장된 표면적을 약간 감소시킬 뿐이다.
유전재료의 양호한 두께는 다음과 같다 : 40Å 이하의 산화물; 50Å 이하의 질화물; 40Å이하의 산화물과 50Å 이하의 질화물로 이루어진 산화물/질화물; 50Å이하의 질화물 및 10Å이하의 산화물로 이루어진 질화물/산화물; 40Å이하의 제1산화물, 50Å 이하의 질화물 및 10Å 이하의 제2산화물로 이루어진 산화물/질화물/산화물.
제4도에는 실리콘 기판(44)이 도시되어 있다. 실리콘 기판(44)은 양극처리에 의하여 에칭되어 다공성 실리콘 영역(46 ; 5도 참조)을 형성한다. 상세히 도시되지는 않았으나, 다공성 실리콘 영역은 본 실시예 전체를 통하여 제29도에 도시된 다공성 실리콘 영역 전체의 일련의 불규칙적인 구멍 및 침강부를 가지는 미세구조를 지칭한다. 본 발명에 따른 캐패시터 구조를 제작하기 위하여 다공성 실리콘 영역(46)상에 동일 형상의 유전재료층(48)이 형성되고 그 후에 동일 형상의 폴리실리콘층(50)이 형성된다.(제6도 참조). 전술한 바와 같이, 다공성 실리콘 영역위에 동일 형상으로 덮이는 유전재료층은 다공성 미세구조 내로 침투하는 유전재료를 지칭한다. 동일하게, 유전재료층 위에 동일 형상으로 덮이는 폴리실리콘층도 역시 다공성 미세구조 내로 침투한다. 제7도의 확대부(52)로서 도시된 바와 같이, 캐패시터 구조는 다공성 실리콘의 제1플레이트(46), 폴리실리콘의 제2플레이트(50) 및 두 개의 플레이트를 분리시키는 유전재료(48)로 구성된다.
본 발명의 개념은 제8도 내지 제13도에 도시된 트렌치형 캐패시터에도 적용될 수 있다. 제8도를 참조하면, 실리콘 기판(54)는 p- 실리콘의 상층부(56)과 p+ 실리콘의 하층부를 갖는다. 트렌치(60)는, 실리콘 기판(54)의 상층부(56)를 통하여 하층부(58) 내로 에칭된다(제9도 참조). 그리고 실리콘 기판 내의 하층부(58) 내의 트렌치 측벽 및 트렌치 바닥을 둘러싸는 다공성 실리콘 영역을 형성하기 위하여 양극 에칭법이 이용된다. 다공성 실리콘 영역(62)은 캐패시터 구조의 제1플레이트를 형성하고, 그 위에 유전재료층(64)이 동일 형상으로 피착되고(제11도 참조), 후속하여 그 위에 폴리실리콘층(66)이 동일 형상으로 피착된다(제12도 참조). 제13도의 확대부(68)에 도시된 바와 같이, 다공성 실리콘 영역(62)은 절연 재료(64)에 의하여 폴리실리콘(66)인 캐패시터의 제2플레이트로부터 분리되는 캐패시터의 제1전극을 형성한다.
양극 에칭의 사용을 통하여, 본 발명에 따라 고립되고 인접한 트렌치들을 형성하기 위한 자기 제한적 방법이 제공된다. 제14도를 참조하면, 실리콘 기판(72)는 역시 p- 실리콘의 상층부와 p+ 실리콘의 하층부를 가진다. 두 개의 인접한 트렌치들(76,78)이 실리콘 기판(70)의 상층부(72)를 통하여 하층부(74) 내로 반응성 이온 에칭된다(제15도 참조). 트렌치(76)의 하층부를 둘러싸는 다공성 실리콘 영역(82)을 형성하기 위하여 양극 에칭법이 이용된다. 양극 에칭 공정은 자기 제한적이어서 두 개의 다공성 실리콘 영역(80, 82)은 상호 연결되지 않는다. 두 개의 다공성 실리콘 영역들 사이에 비다공성 실리콘(84)의 단편 또는 층이 잔류하여 트렌치(76)를 트렌치(78)로부터 고립시킨다.(제16도 참조).
제16도에 도시된 구조로부터 캐패시터 구조를 형성하기 위하여, 동일 형상의 유전재료층(86)이 피착되고(제17도 참조), 후속하여 동일 형상의 폴리실리콘층(88)이 그 위에 피착된다.(제18도 참조). 그리하여 형성되는 캐패시터 구조는 다공성 실리콘 영역(80 또는 82)을 캐패시터의 제1플레이트로 이용하고, 유전재료(86)는 폴리실리콘의(88)의 제2플레이트로부터 제1플레이트를 분리시킨다. 이 실시예에서, 분리된 다공성 실리콘 영역들은 높은 비율의 셀 면적을 캐패시터로 활용하기 위하여 그들의 해당 셀들에 자기 정합된다.
전술한 바와 같이 본 발명의 개념은 트렌치 캐패시터를 포함하는 다양한 형태의 캐패시터에 응용될 수 있다. 본 발명은 합체된 고립 및 노드 트렌치(merged isolation and node trench : MINT) 구조를 가지는 반도체 트렌치 캐패시터 셀에 대하여 응용될 수 있다. MINT 캐패시터의 구조는 이하에서 간략히 설명되나, 본 출원의 선행기술로서 참조된 1989년 1월 30일자 미합중국 특허 제4,808,988호에 더욱 상세히 기재되어 있다.
제19도를 참조하면, 실리콘 반도체 기판(90)은 p- 상층부(92)와 p+ 하층부(94)를 가진다. 트렌치를 정하기 위하여 산화물(96) 및 질화물(98)의 마스킹 필름을 사용하여(제20도 참조), 트렌치(100)가 실리콘 기판(90)의 상층부(92)를 통하여 하층부(94) 내로 제1트렌치 깊이까지 에칭된다(제21도 참조). 그 후에 산화물 또는 질화물 등의 유전재쵸층(102)이 동일 형상으로 피착된다(제22도 참조). 그 후에 반응성 이온 에칭(RIE)를 이용하여 모든 수평 표면 상의 유전재료가 제거되어, 제23도에 도시된 수직 측벽 스페이서(104) 및 노출된 수평 표면을 남기게 된다. 추가의 RIE공정이 실행되어 실리콘 기판의 p+ 하층부(94) 내로 더 깊은 트렌치(108)가 에칭된다(제24도 참조).
이 시점에서, 본 발명의 개졈은 캐패시터의 가용 표면적을 확장하기 위하여 이용될 수 있다. 이는 실리콘 기판 내의 p+ 부분(94) 내의 트렌치(108) 측벽 및 바닥을 둘러싸는 다공성 실리콘 영역을 형성하기 위하여 양극 에칭 기법을 사용함으로써 달성된다(제25도 참조). 다공성 실리콘 영역(110)은 측벽 스페이서(104)의 레벨 위의 p- 부분 내로는 거의 생성되지 않는다.
캐패시터의 제1플레이트를 형성하는 다공성 실리콘 영역을 사용하여 캐패시터의 가용 표면적을 확장한 다음, 동일 형상의 유전재료층(112)이 그 위에 피착 되고(제26도 참조), 후속하여 그 위에 캐패시터의 제2플레이트를 형성하는 동일 형상의 폴리실리콘층(114)이 피착된다. 제1플레이트는 유전재료(112)에 의하여 제2플레이트로부터 분리된다.
제28도는 제27도의 MINT 캐패시터가 반도체 장치에 적용된 상태의 예를 도시하는 도면이다. 제28도에서, 본 발명의 실시예에 따른 반도체 트렌치 캐패시터 셀 구조를 가지는 다이나킥 메모리 셀이 도시되었다. 다이나믹 메모리 셀은 기판의 P+부분(220) 내에 N- 웰(230)이 형성된 합성 반도체 기판(210) 내에 형성된다. 반도체 기판(210)의 표면 상에는 P+ 드레인 확산부(250), 게이트 전극(260) 및 P+ 소스확산부(270)로서 트랜지스터가 구성된다. 게이트 전극(260)과 기판 간의 절연층과 소스 확산부(270) 및 드레인 확산부(250) 상의 얇은 절연층은 개략적으로 단일의 얇은 절연층(215)으로 도시되었다. 드레인(250)의 좌측에는(예를 들어, 도시되지 않은 워드 라인 및 비트 라인의 등의) 추가의 메모리 어레이 회로를 지지하고 절연시키기 위하여 사용될 수 있는 리세스된 산화물 층(299)의 부분 단면이 도시되었다. 소스 확산부(270)에 인접하여 본 발명의 하나의 실시예에 따른 반도체 트렌치 캐패시터셀(240)이 위치한다. 반도체 트렌치 캐패시터 셀(240)은 얇은 절연층(290)에 의하여 반도체 기판(240)으로부터 절연되고 측벽에 의하여 제한된 두터운 고립층(340, 350)에 의하여 인접한 반도체 트렌치 캐패시터 셀 들로부터 고립된다. 제 28도에는 또 하나의 반도체 트렌치 캐패시터(310)가 도시되어 있다. 이 반도체 트렌치 캐패시터(310)역시 얇은 절연층(330)에 의하여 반도체 기판(210)으로부터 절연되어 있고, 두터운 고립층(380,390)에 의하여 인접한 장치들로부터 고립되어 있다. 양 반도체 트렌치 캐패시터 셀 들은 각각 P+ 도프된 조전성 폴리실리콘(280,320)으로 채워져 있다. 본 발명에 따라, 각각의 트렌치 캐패시터 셀(240,310)은 다공성 실리콘 영역(410, 420)에 의하여 둘러싸여 있으며, 비다공성 실리콘(430)의 단편 또는 영역에 의하여 분리되어 있다.
본 발명에 따른 구조 및 방법에 의하여 얻어지는 표면적의 확장은 제29도의 확대부(116)에 잘 도시되어 있다. 전술한 각각의 다공성 실리콘/유전체/폴리실리콘 구조의 경우에, 그 미세 구조는 실질적으로는 다공성 실리콘(110)을 형성하는 실리콘 내의 일련의 불규칙한 구멍 또는 침강부로 이루어진다. 동일 형상의 유전재료층은 도시된 바와 같이 다공성 실리콘(110) 내의 각각의 구멍 또는 침강부 내로 침투하여 피착된다. 이와 마찬가지로 동일 형상의 포릴실리콘층(116)은 각각의 구멍 또는 침강부 내로 침투하여 피착되어 제29도에 도시된 캐패시터 수조를 형성하는데, 이 경우에 다공성 실리콘의 전체 표면적이 캐패시터 플레이트로 이용된다. 그리하여, 본 발명에 의하여 캐패시터의 표면적 및 정전용량이 크게 확장됨을 자명하게 알 수 있다.
이상에서 본 발명은 양호한 실시예를 참조하여 설명되었으나, 본 발명이 속하는 분야의 기술자들은 본 발명의 원리 및 범위를 벗어나지 아니하고 본 발명의 형태 및 세부를 용이하게 변경할 수 있다.

Claims (34)

  1. 반도체 캐패시터 구조물에 있어서, 단결정 시리콘으로 이루어진 반도체 기판-상기 반도체 기판은 저도전성을 갖는 상층부 및 고도전성을 갖는 하층부를 포함하고, 상기 반도체 기판의 상기 하층부에 주로 국한되어 있는 다공성 실리콘(porous silicon) 영역을 가짐과, 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역을 덮는 유전재료층과, 상기 유전재료층의 표면과 동일한 형상으로 상기 유전재료층을 덮는 실리층을 포함하고, 상기 다공성 실리콘 영역은 캐패시터 구조물의 제1플레이트를 형성하고, 상기 동일 형상의 실리콘층은 상기 캐패시터 구조물의 제2플레이트를 형성하고, 상기 제1및 제2플레이트는 상기 유전재료층에 의하여 분리되는 반도체 캐패시터 구조물.
  2. 제1항에 있어서, 상기 단결정 실리콘 반도체 기판의 상기 하층부는 p+ 단결정 실리콘을 포함하는 반도체 캐패시터 구조물.
  3. 제1항에 있어서, 상기 동일 형상의 유전재료층은 다중층 유전재료를 포함하는 반도체 캐패시터 구조물.
  4. 제1항에 있어서, 상기 단결정 실리콘 반도체 기판의 상기 상층부는 n-도프된 단결정 실리콘을 포함하는 반도체 캐패시터 구조물.
  5. 제1항에 있어서, 상기 다중층 유전재료는 산화물/질화물, 질화물/산화물 및 산화물/질화물/산화물의 재료 군으로부터 선택되는 반도체 캐패시터 구조물.
  6. 제1항에 있어서, 상기 다공성 실리콘 영역은 전해적으로 양극처리된(electrolytically anodized) 다공성 실리콘을 포함하는 반도체 캐패시터 구조물.
  7. 제1항에 있어서, 상기 단결성 실리콘 반도체 기판의 상기 상층부는 p-단결정 실리콘을 포함하는 반도체 캐패시터 구조물.
  8. 반도체 트렌치 구조물에 있어서, 저도전성을 갖는 상층부 및 고도전성을 갖는 하층부를 포함하는 단결성 실리콘 반도체 기판과, 상기 반도체 기판 내에 형성되어 측벽 및 바닥 표면을 갖는 트렌치와, 상기 트렌치의 상기 측벽 및 상기 바닥 표면을 둘러싸여, 상기 기판의 상기 하층부에 주로 국한되어 있는 다공성 실리콘 영역을 포함하는 반도체 트렌치 구조물.
  9. 제8항에 있어서, 상기 반도체 기판의 상기 하층부는 p+ 단결성 실리콘을 포함하는 반도체 트렌치 구조물.
  10. 제8항에 있어서, 상기 상층부는 p- 실리콘을 포함하는 반도체 트렌치 구조물.
  11. 제8항에 있어서, 상기 상층부는 n- 도프된 실리콘을 포함하는 반도체 트렌치 구조물.
  12. 제8항에 있어서, 상기 다공성 실리콘 영역이 전해적으로 양극처리된 다공성 실리콘을 포함하는 반도체 트렌치 구조물.
  13. 제8항에 있어서, 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역을 덮는 유전재료층과, 상기 유전재료층의 표면과 동일한 형상으로 상기 유전재료층을 덮는 실리콘층을 포함하고, 상기 다공성 실리콘층은 캐패시터 구조물의 제1플레이트를 형성하고 상기 동일 형상의 실리콘층은 캐패시터 구조물의 제2플레이트를 형성하며, 상기 유전재료층에 의하여 상기 제1플레이트가 상기 제2플레이트로부터 분리되는 반도체 트렌치 구조물.
  14. 반도체 트렌치 구조물에 있어서, 단결정 실리콘 반도체 기판과, 상기 반도체 기판 내에 형성되어 측벽 및 바닥 표면을 갖는 제1트렌치와, 상기 제1트렌치의 상기 측벽 및 상기 바닥 표면을 둘러싸는 제1다공성 실리콘 영역과, 상기 제1트렌치에 인접하여 형성되어 측벽 및 바닥 표면을 갖는 제2트렌치와, 상기 제2트렌치의 상기 측벽 및 상기 바닥 표면을 둘러싸는 제2다공성 실리콘 영역과, 상기 제1다공성 실리콘 영역을 상기 제2다공성 실리콘 영역으로부터 분리시키는 상기 실리콘 반도체 기판의 영역을 포함하고, 상기 제1트렌치의 상기 제1다공성 영역 및 상기 제2트렌치의 상기 제2다공성 영역은 자기-제한 양극 처리에 의해 동시에 형성되는 반도체 트렌치 구조물.
  15. 제22항에 있어서, 상기 반도체 기판 또는 단결정 실리콘은 p+ 단결정 실리콘을 포함하는 반도체 트렌치 구조물.
  16. 제22항에 있어서, 상기 단결정 실리콘 반도체 기판은 상층부 및 하층부를 가지고, 상기 제1트렌치 및 상기 제2트렌치가 각각 상기 상층부를 통과하여 상기 하층부 내로 상기 단결정 실리콘 반도체 기판에 형성되는 반도체 트렌치 구조물.
  17. 제26항에 있어서, 상기 제1다공성 실리콘 영역은 상기 단결성 실리콘 반도체 기판의 상기 하층부 내의 상기 제1트렌치의 측벽을 두러싸는 반도체 트렌치 구조물.
  18. 제26항에 있어서, 상기 제2다공성 실리콘 영역은 상기 단결성 실리콘 반도체 기판의 상기 하층부 내의 상기 제2트렌치의 측벽을 둘러싸는 반도체 트렌치 구조물.
  19. 제22항에 있어서, 상기 제1다공성 실리콘 영역은 전해적으로 양극처리된 다공성 실리콘을 포함하는 반도체 트렌치 구조물.
  20. 제22항에 있어서, 상기 제2다공성 실리콘 영역은 전해적으로 양극처리된 다공성 실리콘을 포함하는 반도체 트렌치 구조물.
  21. 제22항에 있어서, 상기 제1다공성 실리콘 영역의 표면과 동일한 형상으로 상기 제1다공성 실리콘 영역을 덮는 유전재료층과, 상기 동일 형상의 유전재료층의 표면과 동일한 형상으로 상기 유전재료층을 덮는 실리콘층과, 상기 제2다공성 실리콘 영역의 표면과 동일한 형상으로 상기 제2다공성 실리콘 영역을 덮는 상기 유전재료층을 포함하고, 상기 제1다공성 실리콘 영역은 상기 제1캐패시터 구조물의 제1플레이트를 형성하고 상기 동일 형상의 실리콘 영역은 상기 제1캐패시터 구조물의 제2플레이트를 형성하고, 상기 동일 형상의 유전재료층에 의하여 상기 제1플레이트가 상기 제2플레이트로부터 분리되고, 상기 제2다공성 실리콘 영역은 상기 제2캐패시터 구조의 제1플레이트를 형성하고 상기 동일 형상의 실리콘 영역을 상기 제2캐패시터 구조물의 제2플레이트를 형성하고, 상기 동일 형상의 유전재료층에 의하여 상기 제1플레이트가 상기 제2플레이트로부터 분리되는 반도체 트렌치 구조물.
  22. 반도체 트렌치 캐패시터 구조물에 있어서, 저도전성을 갖는 상부 기판부 및 고도전성을 갖는 하부 기판부를 포함하는 단결성 실리콘 반도체 기판과, 상기 상부 기판부 및 하부 기판부를 통하여 상기 반도체 기판에 형성된 트렌치- 상기 트렌치는 바닥벽 및 상부 측벽과 하부 측벽을 포함하는 측벽을 가짐-와, 상기 트렌치의 상기 하부 측벽과 상기 바닥벽을 둘러싸고 상기 기판의 상기 하부 기판부에 주로 국한되어 있는 다공성 실리콘 영역과, 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역 표면을 덮는 유전층과, 상기 트렌치에 접하는 능동 반도체 영역이 기생 장치를 형성하는 것을 방지하기 위하여, 상기 트렌치의 상층부 내에 형성되어 상기 측벽의 최소한 일부로부터 상기 트렌치의 중앙을 향하여 연장되어 격리부를 제공하는, 상기 트렌치의 측벽에 의하여 한정되는 격리층(sidewall-defined isolating layer)-상기 격리층은 전기적 절연층으로 형성되고 실질적으로 상기 절연층보다는 두꺼우며 상기 트렌치의 폭의 1/2보다는 얇음-과, 상기 유전층 상에 상기 유전층 표면과 동일한 형상으로 덮이고 상기 트렌치의 잔여 부분 내에 피착되는 도전성 재료료 형성된 도전성 전극을 포함하는 반도체 트렌치 구조물.
  23. 반도체 캐패시터 구조물을 형성하는 방법에 있어서, 저도전성을 갖는 상부 기판부 및 고도전성을 갖는 하부 기판부를 포함하는 단결정 실리콘 기판을 형성하는 단계와, 상기 기판의 상기 하부 기판부 내에 다공성 실리콘을 형성하기 위해 상기 실리콘 기판을 양극 에칭하는 단계와, 상기 다공설 실리콘의 표면과 동일한 형상으로 상기 다공성 실리콘을 덮는 유전재료층을 형성하는 단계와, 상기 유전재료층의 표면과 동일한 형상으로 상기 유전재료층을 덮는 실리콘층을 형성하는 단계를 포함하고, 상기 다공성 실리콘이 캐패시터 구조물의 제1플레이트를 형성하고 상기 동일 형상의 실리콘층이 상기 캐패시터 구조물의 제2플레이트를 형성하고, 상기 제1플레이트가 상기 유전재료에 의하여 상기 제2플레이트로부터 분리되는 반도체 캐패시터 구조물 형성 방법.
  24. 제39항에 있어서, 상기 실리콘 기판의 양극 에칭 단계는 상기 다공성 실리콘을 상기 하부 기판부에 주로 국한하는 단계를 포함하는 반도체 캐패시터 구조물 형성 방법.
  25. 제39항에 있어서, 상기 동일 형상의 유전재료층을 형성하는 단계는 상기 동일 형상의 유전재료층의 피착 또는 열적 성장 공정을 포함하는 반도체 캐패시터 구조물 형성 방법.
  26. 제45항에 있어서, 상기 피착 공정은 화학 증착 공정을 포함하는 반도체 개패시터 구조물 형성 방법.
  27. 제39항에 있어서, 상기 동일 형상의 실리콘층을 형성하는 단계는 상기 동일 형상의 실리콘층과 피착 공정을 포함하는 반도체 캐패시터 구조물 형성 방법.
  28. 제47항에 있어서, 상기 피착 공정은 화학 증착 공정을 포함하는 반도체 캐패시터 구조물 형성 방법.
  29. 트렌치 캐패시터 구조물을 형성하는 방법에 있어서, 저도전성을 갖는 상부 기판부 및 고도전성을 갖는 하부 기판부를 포함하는 단결정 실리콘 기판 내에 트렌치를 형성하는 단계와, 상기 하부 기판부에 다공성 실리콘을 형성하기 위해 상기 트렌치를 둘러싸는 실리콘 기판을 양극 에칭하는 단계와, 상기 다공성 실리콘의 표면과 동일한 형상으로 상기 다공성 실리콘을 덮는 유전재료층을 형성하는 단계와, 상기 유전재료층의 표면과 동일한 형상으로 상기 유전재료층을 덮는 실리콘층을 형성하는 단계를 포함하여, 상기 다공성 실리콘은 캐패시터 구조물의 제1플레이트를 형성하고 상기 동일 형상의 실리콘층은 상기 캐패시터 구조물의 제2플레이트를 형성하며, 상기 제1플레이트가 상기 유전재료층에 의하여 상기 제2플레이트로부터 분리되는 트렌치 캐패시터 구조물 형성 방법.
  30. 제49항에 있어서, 상기 실리콘 기판의 양극 에칭 단계는 상기 다공성 실리콘을 상기 하부 기판부에 주로 국한하는 단계를 포함하는 트렌치 캐패시터 구조물 형성 방법.
  31. 기판 내에 인접하는 격리된 트렌치들을 형성하는 자기-제한(self-limiting)방법에 있어서, 단결정 실리콘 기판 내에 한 쌍의 인접하는 트렌치를 형성하는 단계와, 한 쌍의 다공성 실리콘 영역을 형성하기 위해 상기 인접하는 각각의 트렌치를 둘러싸는 상기 실리콘 기판을 양극 에칭하는 단계를 포함하고, 상기 양극 에칭 단계는 자기 제한 공정에 의해 상기 트렌치 쌍의 각각에서 동시에 수행되고 상기 한 쌍의 다공성 실리콘 영역 사이에 비다공성 실리콘 영역을 남겨, 상기 인접한 트렌치들의 쌍을 격리시키는 자기-제한 방법.
  32. 제62항에 있어서, 상기 한 쌍의 인접한 트렌치들을 형성하는 단계는 상기 실리콘 기판 내에 상기 한 쌍의 인접한 트렌치들을 에칭하는 공정을 포함하는 자기-제한 방법.
  33. 제63항에 있어서, 상기 에칭 공정은 반응성 이온 에칭 공정을 포함하는 자기-제한 방법
  34. 제62항에 있어서, 상기 인접한 트렌치 각각을 둘러싸는 상기 다공성 실리콘 영역의 표면과 동일한 형상으로 상기 다공성 실리콘 영역을 덮는 유전재료층을 형성하는 단계와, 상기 동일 형상의 유전재료층들 각각의 표면과 동일한 형상으로 상기 유전재료층 각각을 덮는 실리콘층을 형성하는 단계를 포함하고, 상기 인접한 트렌치 각각에 있어서, 상기 다공성 실리콘 영역은 캐패시터 구조물의 제1플레이트를 형성하고 상기 동일 형상의 실리콘층은 캐패시터 구조물의 제2플레이트를 형성하며, 상기 제1플레이트가 상기 동일 형상의 유전재료층에 의하여 상기 제2플레이트로부터 분리되는 자기-제한 방법.
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