KR100404221B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터 자체의 면적을 증가시키어 정전 용량을 증가시키도록 한 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 반도체 기판상에 일정한 크기의 솔-겔을 증착한 후 숙성시키어 다공의 절연막을 형성하는 단계와, 상기 다공의 절연막상에 제 1 금속막, 유전체막, 제 2 금속막을 차례로 형성하는 단계와, 상기 제 2 금속막, 유전체막, 제 1 금속막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터(Capacitor)의 정전 용량을 증가시키는데 적당한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
아날로그 반도체 소자에서 캐패시터(Capacitor) 제조는 필수적이다. 현재까지 일반적으로 응용되고 있는 캐패시터는 폴리 실리콘-절연막-폴리 실리콘(Poly Si Insulator Poly Si)(이하, PIP 라고 함) 구조의 캐패시터를 사용하고 있으며 평판 캐패시터 구조를 가진다.
그러나 소자의 고집적화가 요구되고 무선 통신에 이용되는 소자의 요구가 증대됨에 따라 PIP 캐패시터는 폴리 실리콘 물질 자체의 공핍층 때문에 고주파 대역에서의 캐패시터 전극 재료로 응용되기에는 한계가 있다.
한편, 종래의 MIM(Metal Insulator Metal) 캐패시터의 경우 전극 자체의 공핍층이 없기 때문에 고주파 대역의 무선 통신용 소자의 캐패시터로 많은 연구 및 적용되어지고 있다.
일반적으로 고주파용 캐패시터 소자의 고집적화는 MIM 캐패시터내 절연체 두께를 감소시키거나 절연체 물질이 고유전 상수 절연막을 개발하는 방향으로 진행되고 있다.
그러나 상기와 같은 종래의 MIM 캐패시터에 있어서 다음과 같은 문제점이 있었다.
첫째, 절연체 두께의 감소는 누설전류로 인한 소자 불량을 유발한다.
둘째, 새로운 고유전 상수 절연막 개발은 적절한 전극 개발 및 개발비용이 많이 든다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 캐패시터 자체의 면적을 증가시키어 정전 용량을 증가시키도록 한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도
도 2a 및 도 2b는 도 1b와 도 1c의 A 부분을 각각 확대한 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 트랜지스터 24 : 층간 절연막
25 : 절연막 26 : 제 1 금속막
27 : 유전체막 28 : 제 2 금속막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 일정한 크기의 솔-겔을 증착한 후 숙성시키어 다공의 절연막을 형성하는 단계와, 상기 다공의 절연막상에 제 1 금속막, 유전체막, 제 2 금속막을 차례로 형성하는 단계와, 상기 제 2 금속막, 유전체막, 제 1 금속막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 필드 산화막(22)을 형성하고, 상기 반도체 기판(21)의 액티브 영역에 소오스/드레인 영역 및 게이트 전극으로 이루어진 트랜지스터(23)를 형성한다.
이어, 상기 트랜지스터(23)를 포함한 반도체 기판(21)의 전면에 층간 절연막(24)을 형성하고, 포토 및 식각공정을 통해 상기 필드 산화막(22)의 표면이 소정부분 노출되도록 상기 층간 절연막(24)을 선택적으로 제거한다.
여기서 상기 층간 절연막(24)이 선택적으로 제거된 부분이 이후 MIM 캐패시터가 형성될 영역이다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 0.5~10㎛ 크기의 솔-겔(sol-gel)을 스핀 코딩(Spin Coating)법으로 도포한 후 450℃이내의 온도에서 숙성(Aging)하여 다공(porous)의 절연막(예를 들면 SiO2막)(25)을 형성한다.
이어, 포토 및 식각공정을 통해 상기 다공의 절연막(25)을 선택적으로 제거하여 상기 층간 절연막(4)이 제거된 부분에만 남도록 한다.
여기서 상기 포토 및 식각공정 대시에 에치백(Etch back)공정을 실시하여 상기 다공의 절연막(25)을 선택적으로 제거할 수도 있다.
도 1c에 도시한 바와 같이, 상기 선택적으로 제거된 다공의 절연막(25)상에 하부전극용 제 1 금속막(26), 유전체막(27), 상부전극용 제 2 금속막(28)을 차례로 적층하여 형성한다.
이어, 포토 및 식각공정을 통해 상기 제 2 금속막(28), 유전체막(27), 제 1 금속막(26)을 선택적으로 제거하여 MIM 캐패시터를 형성한다.
도 2a 및 도 2b는 도 1b와 도 1c의 A 부분을 각각 확대한 단면도이다.
도 2a에서와 같이, 절연막(25)은 0.5~1.0㎛의 사이즈를 갖는 복수개의 다공(多孔)으로 구성된다.
따라서 도 2b에서와 같이, 다공의 절연막(25)상에 차례로 적층되어 형성된 제 1 금속막(26), 유전체막(27), 제 2 금속막(28)은 절연막(25)의 표면을 따라 형성됨으로 그 만큼 표면적을 넓힐 수 있고, 정전용량을 극대화시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
첫째, 다공의 절연막상에 캐패시터를 형성함으로서 종래의 MIM 캐패시터에 비해 높은 정전 용량을 갖는 캐패시터를 제조할 수 있다.
둘째, 동일 정전 용량의 평판 캐패시터에 비해 절연막의 두께를 증가시킬 수 있어 누설 전류 및 브레이크다운(Break Down)에 의한 MIM 소자의 불량을 방지할 수 있다.
Claims (3)
- 반도체 기판상에 일정한 크기의 솔-겔을 증착한 후 숙성시키어 다공의 절연막을 형성하는 단계;상기 다공의 절연막상에 제 1 금속막, 유전체막, 제 2 금속막을 차례로 형성하는 단계;상기 제 2 금속막, 유전체막, 제 1 금속막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 절연막은 0.5~1.0㎛ 크기를 갖는 복수개의 다공으로 구성되어 있고, 450℃ 이내의 온도에서 숙성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 절연막은 스핀 코팅법으로 도포하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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