JPH1027794A

JPH1027794A - 半導体装置およびその製造方法

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Publication number: JPH1027794A
Application number: JP18180896A
Authority: JP
Inventors: Toru Mogami; 徹最上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-07-11
Filing date: 1996-07-11
Publication date: 1998-01-27
Anticipated expiration: 2016-07-11
Also published as: JP2950408B2

Abstract

(57)【要約】【目的】ゲート電極や配線の寄生容量の低減。【構成】シリコン基板１の表面に素子分離酸化膜２を
形成しゲート絶縁膜４を介してゲート電極５を形成す
る。不純物をドープして低濃度ソース・ドレイン領域３
ａを形成する〔（ａ）図〕。低基板バイアス状態（例え
ば−１０Ｖ）の高周波スパッタ法にてシリコン酸化膜６
を成長させる。このとき、平坦部では比較的緻密な膜が
形成されるが、段差被覆性が悪いためゲート電極側面で
はスリット状の空洞が入った膜が形成される。不純物ド
ープにより高濃度ソース・ドレイン領域３ｂを形成する
〔（ｂ）図〕。層間絶縁膜７を形成し〔（ｃ）図〕、コ
ンタクトホールを開孔した後、Ａｌ配線８を形成する
〔（ｄ）図〕。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、配線やＭＩＳ型電界効果ト
ランジスタのゲート電極の寄生容量を削減させた半導体
装置およびその製造方法に関するものである。

【０００２】

【従来の技術】従来の半導体装置では、配線やゲート電
極の側面領域に形成する絶縁膜としては、段差被覆性の
良好なシリコン酸化膜（ＳｉＯ₂ ）や耐湿性が高いシリ
コン窒化膜（ＳｉＮｘ）が用いられ、成膜法としては緻
密な膜が得られる条件が用いられてきた。しかしなが
ら、これらの材料および成膜法では、誘電率が高く配線
などに大きな寄生容量がつく。而して、近年半導体装置
の微細化、高性能化に伴い、その性能はより寄生容量の
影響を受けやすくなってきており、より低い寄生容量の
配線／電極構造が求められるようになってきている。寄
生容量の低減化方法としては、絶縁膜に低誘電率膜を用
いる方法が報告されている。例えば、１９９４・シンポ
ジウム・オン・ブイ・エル・エス・アイ・テクノロジー
のダイジェスト・オブ・テクニカル・ペーパーの５９〜
６０頁には、従来のシリコン酸化膜に代えて、フッ素入
りシリコン酸化膜を用いることが提案されている。これ
により、誘電率をＳｉＯ₂ の４からＳｉＯＦの３．４程
度に低減することができる。

【０００３】さらに誘電率の低い絶縁膜として、有機系
絶縁膜を用いる半導体装置と製造方法が、特開昭６３−
２０８２４８号公報（ビーズ状空洞孔を有する多孔質有
機系絶縁膜を含む複合構造により層間絶縁膜を形成す
る）、特開平４−１２５９２９号公報（分子量が５×１
０² 〜３×１０⁴ の有機硅硼素樹脂を用いて層間絶縁膜
を形成する）および特開平５−２９１４１２号公報（少
なくともＣ₆₀Ｆ₆₀とＳｉＯ₂ の複合材料からなる層間絶
縁膜を形成する）などにより提案されている。

【０００４】

【発明が解決しようとする課題】ＳｉＯ₂ に代えＳｉＯ
Ｆを絶縁膜として用いる方法によれば、寄生容量を低減
することができるが、ＳｉＯＦの誘電率はかなり大きい
ため、その改善効果は余り大きくはなく、より一層の低
減化が求められている。また、有機材料を絶縁膜として
用いる半導体装置においては、有機系材料の耐熱温度が
概ね５００℃以下で、ソース・ドレイン領域の不純物活
性化に必要な９００℃程度の熱処理や堆積絶縁膜のリフ
ロー処理に必要な８００℃程度の熱処理に耐えられない
ため、絶縁膜の用途が限定されるという問題点があっ
た。したがって、本発明の解決すべき課題は、熱処理温
度の制限を受けることのない無機系の材料により、より
低誘電率の絶縁膜を形成しうるようにして、半導体装置
の一層の高性能化を実現できるようにすることである。

【０００５】

【課題を解決するための手段】上記の課題を解決するた
めの本発明による半導体装置は、半導体基板上に絶縁膜
を介して導電体膜が形成され、該導電体膜の上面および
側面が無機系絶縁膜により被覆されているものであっ
て、前記無機系絶縁膜は、前記導電体膜の上表面での膜
厚が前記導電体膜の高さ以下であり、かつ、導電体膜の
側面ではスリット状空洞を有していることを特徴として
いる。

【０００６】また、上記の課題を解決するための本発明
による半導体装置の製造方法は、半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜上に所定のパターンの導
電体膜を形成する工程と、段差被覆性が低い薄膜成長法
により前記導電体膜を被覆する無機系絶縁膜を該導電体
膜の上表面での膜厚が該導電体膜の膜厚より薄く形成す
る工程と、を含んでいる。

【０００７】［作用］本発明は、段差部に堆積される絶
縁膜に関する実験結果に基づいてなされたものである。
従来の熱ＣＶＤ法による絶縁膜堆積では、垂直に近い段
差部での絶縁膜堆積形状は段差被覆性が良く、図１１に
示す形状であった。図１１において、１０はシリコン基
板、７は層間絶縁膜、８０はＡｌ配線、９０は熱ＣＶＤ
酸化膜である。この場合、平坦面上の堆積膜と段差側面
上の堆積膜での膜質はほぼ同じであった。一方、低バイ
アス条件でのバイアススパッタ法やプラズマＣＶＤ法に
よって絶縁膜堆積を行った場合には、図１２に示すよう
に、平坦面上では熱ＣＶＤ法による堆積膜と同じである
が、段差部では段差被覆性が悪く、段差部側面への堆積
膜形状はスリット状に空洞が入った膜となる。図１２に
おいて、６０は低バイアスの高周波バイアススパッタ法
などによって形成されたシリコン酸化膜である。段差部
の角度が垂直である場合に、高周波バイアススパッタ法
により段差部に堆積したＳｉＯ₂ 膜の実効的な誘電率を
バイアス電圧をパラメータとして計算した結果を図１３
に示す。高周波バイアススパッタ法の堆積条件は、ター
ゲット側電力１ｋＷ、スパッタアルゴンガス圧５ｍＴｏ
ｒｒである。バイアス電圧が−５０Ｖ以下では、段差部
への堆積膜形状はスリット状空洞を有する薄膜であり、
実効的な誘電率は平坦面上に堆積する通常のＳｉＯ₂ 膜
の約半分となる。このような垂直段差部にスリット状の
空洞を有する絶縁膜は低基板バイアス条件でのプラズマ
ＣＶＤ法によっても形成することができる。

【０００８】バイアス電圧が−５０Ｖより大きくなる
と、段差部側面への堆積膜形状が変化し、平坦面上への
堆積膜形状と同じ膜形状となり始め、実効的な誘電率
は、平坦面上に堆積する通常のＳｉＯ₂ 膜とほぼ同じ値
となる。本発明による半導体装置では、低バイアス条件
で形成される実効誘電率が低い絶縁膜を用いることによ
り、すなわち図１２に示す堆積形状の絶縁膜を配線やゲ
ート電極側面を被覆する絶縁膜として用いることによ
り、寄生容量の低減を図っている。

【０００９】

【発明の実施の形態】図１（ｄ）は、本発明の実施の形
態を説明するための断面図であり、図１（ａ）〜（ｃ）
は、その製造途中段階での工程順の断面図である。図１
（ｄ）は、本発明による半導体装置であるＭＩＳＦＥＴ
の断面図である。シリコン基板１の表面には素子分離酸
化膜２が形成されており、この素子分離酸化膜２によっ
て区画された活性領域の基板上にはゲート絶縁膜４を介
してゲート電極５が形成されている。このゲート電極５
を挟んでシリコン基板の表面領域内には低濃度ソース・
ドレイン領域３ａと高濃度ソース・ドレイン領域３ｂが
形成されている。このＭＩＳＦＥＴの形成された基板上
はシリコン酸化膜（ＳｉＯｘ膜）６と層間絶縁膜７によ
って覆われ、層間絶縁膜７上には、コンタクトホールを
介して高濃度ソース・ドレイン領域３ｂと接触するＡｌ
配線８が形成されている。本発明の半導体装置において
特徴的な点は、シリコン酸化膜６がゲート電極５の側面
においてスリット状の空洞を有していることである。こ
れにより、実効誘電率はスリット状空洞のない絶縁膜の
それよりも低い値となり、ゲート電極に係る寄生容量、
特にソース・ドレイン領域との間のフリンジ容量を低減
化することができる。本発明においては、シリコン酸化
膜６に代え、シリコン酸化フッ化膜（ＳｉＯｘＦｙ膜）
膜を用いることができる。これにより、一層寄生容量の
低減が可能になる。

【００１０】次に、この半導体装置の製造方法について
説明する。図１（ａ）に示すように、シリコン基板１の
表面にＬＯＣＯＳ（選択酸化）法により素子分離酸化膜
２を形成して素子領域を画定し、素子領域内に熱酸化な
どによりゲート絶縁膜４を形成する。次いで、ポリシリ
コンなどによりゲート電極５を形成し、素子分離酸化膜
２およびゲート電極５をマスクに低濃度に不純物をドー
プして低濃度ソース・ドレイン領域３ａを形成する。次
に、図１（ｂ）に示すように、高周波スパッタ装置にウ
ェハを装着し、基板バイアスとして０〜−５０Ｖを印加
した状態にて、図１（ｂ）に示すように、シリコン酸化
膜６の成膜を行う。このとき、平坦部では通常の熱ＣＶ
Ｄでの酸化膜と同様の膜が得られるが、低バイアスの成
膜条件では段差被覆性が悪いため、ゲート電極５の側面
では水平方向にスリット状の空洞が入る。続いて、素子
分離酸化膜２、ゲート電極５および空洞入りシリコン酸
化膜６をマスクとして不純物をドープして高濃度ソース
・ドレイン領域３ｂを形成する。

【００１１】次に、図１（ｃ）に示すように、熱ＣＶＤ
酸化膜などからなる層間絶縁膜７を形成する。その後、
層間絶縁膜７、シリコン酸化膜６を選択的にエッチング
除去して高濃度ソース・ドレイン領域３ｂの表面を露出
させるコンタクトホールを開口し、アルミニウム（Ａ
ｌ）をスパッタ法などにより被着し、これをパターニン
グしてＡｌ配線８を形成する。

【００１２】上記図１（ｂ）に示す工程では、高周波バ
イアススパッタ法を用いてシリコン酸化膜６を形成して
いたが、この方法に代えて、低基板バイアス状態（０〜
−５０Ｖ程度）でのプラズマＣＶＤ法を用いても、ゲー
ト絶縁膜の側壁にはスリット状の空洞の入ったシリコン
酸化膜を形成することができる。また、シリコン酸化膜
６に代え、シリコン酸化フッ化膜（ＳｉＯｘＦｙ膜）を
形成することもできる。この場合には、寄生容量をより
低減化することができる。また、図１には、ゲート電極
の周囲に低誘電率膜を形成する例を示したが、一般の配
線についてもこの技術を適用することができる。

【００１３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２は、本発明の第１の実施例のＭＩＳＦ
ＥＴの断面図である。図２に示されるように、シリコン
基板１０上には活性領域を区画するＬＯＣＯＳ酸化膜２
０が形成されており、活性領域内の基板上にはゲート酸
化膜４０を介してゲート電極５０が形成されている。そ
して、ゲート電極５０を挟むシリコン基板の表面領域内
には高濃度ソース・ドレイン領域３０と低濃度ソース・
ドレイン領域３１が形成されている。ここで、ゲート長
は０．２５μｍ、ゲート酸化膜厚は７ｎｍに形成されて
いる。ゲート電極５０側面には、基板バイアス電圧−１
０Ｖのバイアススパッタ法により堆積されたシリコン酸
化膜（ＳｉＯｘ膜）６０が形成されている。本実施例に
よれば、ゲート電極側面に形成したスリット状空洞を有
するシリコン酸化膜６０は、約３０％の空洞部分を有し
ている。従って、図２に示したスリット状空洞を有する
シリコン酸化膜の実効誘電率はシリコン酸化膜の誘電率
より低い約２．５と算出される。

【００１４】図３は、本発明の第２の実施例を示す半導
体装置の断面図である。図３に示されるように、シリコ
ン基板１０上には層間絶縁膜７ａを介して配線幅０．４
μｍのドープトポリシリコン配線８１が形成され、その
表面はシリコン酸化膜６０により被覆されている。その
上には層間絶縁膜７ｂを介して配線幅０．６μｍのＡｌ
配線８０が形成され、その表面はシリコン酸化膜６０に
より被覆され、さらにカバー膜７ｃにより覆われてい
る。ここで、シリコン酸化膜（ＳｉＯｘ膜）６０は、い
ずれも基板バイアス−５Ｖのバイアススパッタ法により
堆積された膜である。本実施例によれば、配線側面に形
成されたシリコン酸化膜６０は、約３５％のスリット状
空洞を有している。そのため、配線側面のシリコン酸化
膜６０の実効誘電率をシリコン酸化膜よりも低い２．３
と低減することができた。

【００１５】図４は、本発明の第３の実施例を示すＭＩ
ＳＦＥＴの断面図である。本実施例においては、素子分
離領域を構成するトレンチ酸化膜２１に囲まれた活性領
域には、膜厚４ｎｍのゲート窒化酸化膜４１を介してゲ
ート長０．１μｍのゲート電極５０が形成されている。
ゲート電極５０側面には、基板バイアス電圧−２０Ｖの
バイアス電子サイクロトロン共鳴型ＣＶＤ法により堆積
されたシリコン酸化フッ化膜（ＳｉＯｘＦｙ膜）６１が
形成されている。本実施例では、ゲート電極側面に形成
されたシリコン酸化フッ化膜６１は、約４０％のスリッ
ト状の空洞部分を有している。本実施例に示すスリット
状空洞を有するシリコン酸化フッ化膜の実効誘電率は約
２と算出される。本実施例によれば、ゲート電極に係る
寄生容量を大幅に低減できる。

【００１６】図５は、本発明の第４の実施例を示すＭＩ
ＳＦＥＴの断面図である。本実施例においては、ゲート
電極５０を囲んでＣＶＤ酸化膜７０が形成されている。
このＣＶＤ酸化膜７０は、スリット状絶縁膜の形成を容
易にする補助構造となっている。本実施例のＭＩＳＦＥ
Ｔでは、ゲート長は０．３５μｍ、ゲート酸化膜厚は８
ｎｍである。ゲート電極５０の側面には、基板バイアス
電圧を−１０Ｖとしたバイアスヘリコン波型ＣＶＤ法に
より堆積されたシリコン酸化フッ化膜６１が形成されて
いる。ゲート電極５０側面と補助構造をなすＣＶＤ酸化
膜７０との間隔は、ゲート長と同程度の０．３５μｍで
ある。本実施例によれば、ゲート電極側面に形成したシ
リコン酸化フッ化膜は、補助構造を用いたことにより、
空洞化率が増加し、約５０％の空洞部分を有している。
その結果、図５に示すスリット状空洞を有するシリコン
酸化フッ化膜の実効誘電率はおよそ１．８であると算出
された。

【００１７】図６は、本発明の第５の実施例を示すＭＩ
ＳＦＥＴの断面図である。本実施例においては、ゲート
電極５０を挟んでスリット状空洞の形成を容易にする補
助構造をなすＣＶＤ窒化膜７１が形成されている。本実
施例のＭＩＳＦＥＴは、ゲート長が０．１５μｍ、ゲー
ト酸化膜厚が５ｎｍである。ゲート電極５０側面には、
アルゴンガスと酸素ガスの混合雰囲気を用いる高周波ス
パッタ法により堆積したシリコン酸化膜６０が形成され
ている。ゲート電極５０側面とＣＶＤ窒化膜７１との間
隔は、ゲート長と同程度の０．１５μｍである。本実施
例によれば、ゲート電極５０側面に形成したスリット状
空洞を有するシリコン酸化膜の空洞化率は、補助構造を
なすＣＶＤ窒化膜７１を用いたことにより、約６０％ま
で増加する。その結果、本実施例でのスリット状空洞を
有するシリコン酸化膜の実効誘電率はおよそ１．５であ
ると計算された。

【００１８】図７は、本発明の半導体装置の製造方法の
第１の実施例を説明するための工程順の断面図である。
図７（ａ）に示すように、素子分離酸化膜となるＬＯＣ
ＯＳ酸化膜２０を形成したシリコン基板１０上に、７ｎ
ｍのゲート酸化膜４０を熱酸化法により形成し、ゲート
電極となるポリシリコン膜を堆積し、異方性エッチング
によりゲート長０．２５μｍのゲート電極５０を形成し
た後、シリコン基板にヒ素を加速電圧１０ｋｅＶ、ドー
ズ量１×１０¹⁴ｃｍ^-2の条件でイオン注入して低濃度ソ
ース・ドレイン領域３１を形成する。次に、図７（ｂ）
に示すように、ターゲット電力１ｋＷ、バイアス電圧−
１０Ｖ、アルゴンガス圧５ｍＴｏｒｒの条件での高周波
バイアススパッタ法により、シリコン酸化膜６０を膜厚
８０ｎｍだけ堆積する。

【００１９】この時、堆積されるシリコン酸化膜は、基
板平坦面上では緻密な薄膜として形成されるが、ゲート
電極側面では段差被覆性が不良であることに起因して、
スリット状空洞を含む薄膜として形成される。さらに、
図７（ｃ）に示すように、ゲート電極５０を低抵抗化し
高濃度ソース・ドレイン領域３０を形成するためのヒ素
のイオン注入を加速電圧３０ｋｅＶ、ドーズ量３×１０
¹⁵ｃｍ^-2の条件で行った後、活性化熱処理をしてＭＩＳ
ＦＥＴの製造工程を完了する。

【００２０】次に、図８を参照して、本発明の半導体装
置の製造方法の第２の実施例について説明する。図８
（ａ）に示すように、素子分離領域を構成するトレンチ
酸化膜２１を形成したシリコン基板１０上に、４ｎｍ厚
のゲート窒化酸化膜４１を熱窒化酸化法により形成し、
ゲート電極となるポリシリコン膜を堆積し、異方性エッ
チングによりゲート長０．１μｍのゲート電極５０を形
成した後、シリコン基板にヒ素を加速電圧８ｋｅＶ、ド
ーズ量２×１０¹⁴ｃｍ^-2の条件でイオン注入して低濃度
ソース・ドレイン領域３１を形成する。次に、図８
（ｂ）に示すように、バイアス電圧−２０Ｖの条件での
バイアス電子サイクロトロン共鳴型ＣＶＤ法により、シ
リコン酸化フッ化膜６１を膜厚５０ｎｍ堆積する。堆積
したシリコン酸化フッ化膜６１は、ゲート電極側面では
スリット状空洞を含む薄膜として形成される。次に、図
８（ｃ）に示すように、ゲート電極を低抵抗化し、高濃
度ソース・ドレイン領域３０を形成するためのヒ素のイ
オン注入を加速電圧２５ｋｅＶ、ドーズ量２×１０¹⁵ｃ
ｍ^-2の条件で行った後、活性化熱処理をしてＭＩＳＦＥ
Ｔの製作工程をを完了する。

【００２１】図９は、本発明の半導体装置の製造方法の
第３の実施例を説明するための工程順の断面図である。
図９（ａ）に示すように、素子分離領域となるＬＯＣＯ
Ｓ酸化膜２０を形成したシリコン基板１０上に、８ｎｍ
厚のゲート酸化膜４０を熱酸化法により形成し、ゲート
電極となるポリシリコン膜を堆積し、異方性エッチング
によりゲート長０．３５μｍのゲート電極５０を形成し
た後、シリコン基板にヒ素を加速電圧１５ｋｅＶ、ドー
ズ量２×１０¹⁴ｃｍ^-2の条件でイオン注入して、低濃度
ソース・ドレイン領域３１を形成する。

【００２２】次に、図９（ｂ）に示すように、通常のＣ
ＶＤ法によりシリコン酸化膜を１００ｎｍ堆積した後、
通常のマスク工程と異方性エッチング工程により、ゲー
ト電極上とゲート電極近傍のシリコン酸化膜を除去し、
ゲート電極に隣接するＣＶＤ酸化膜７０を形成する。次
に、図９（ｃ）に示すように、バイアス電圧−１０Ｖの
条件でのバイアスヘリコン波型ＣＶＤ法により、シリコ
ン酸化フッ化膜６１を膜厚９０ｎｍ堆積する。堆積した
シリコン酸化フッ化膜６１は、ゲート電極に隣接する補
助構造（ＣＶＤ酸化膜７０）とゲート電極５０間では段
差被覆性が劣化し、ゲート電極５０側面では空洞率が高
いスリット状空洞を含む薄膜が形成される。さらに、図
９（ｄ）に示すように、ゲート電極を低抵抗化し高濃度
ソース・ドレイン領域３０を形成するためのヒ素のイオ
ン注入を加速電圧４０ｋｅＶ、ドーズ量４×１０¹⁵ｃｍ
^-2の条件でイオン注入した後、活性化熱処理を行ってＭ
ＩＳＦＥＴの製作工程を完了する。

【００２３】次に、図１０を参照して、本発明の半導体
装置の製造方法の第４の実施例について説明する。図１
０（ａ）は、素子分離領域となるトレンチ酸化膜２１を
形成したシリコン基板１０上に、５ｎｍ厚のゲート酸化
膜４０を熱酸化法により形成し、ゲート電極となるポリ
シリコン膜を堆積し、異方性エッチングによりゲート長
０．１５μｍのゲート電極５０を形成した後、シリコン
基板にヒ素を加速電圧１０ｋｅＶ、ドーズ量１×１０¹⁴
ｃｍ^-2の条件でイオン注入して低濃度ソース・ドレイン
領域３１を形成する。次に、図１０（ｂ）に示すよう
に、通常のＣＶＤ法によりシリコン窒化膜を１５０ｎｍ
堆積した後、通常のマスク工程と異方性エッチング工程
により、ゲート電極上とゲート電極近傍のシリコン窒化
膜を除去し、ゲート電極に隣接するＣＶＤ窒化膜７１を
形成する。

【００２４】次に、図１０（ｃ）に示すように、ターゲ
ット電力０．５ｋＷ、アルゴンガスと酸素ガスの混合気
圧１０ｍＴｏｒｒの条件での高周波スパッタ法により、
膜厚６０ｎｍのシリコン酸化膜６０を堆積する。堆積し
たシリコン酸化膜６０は、補助構造（ＣＶＤ窒化膜７
１）とゲート電極５０間で段差被覆性が劣化し、ゲート
電極５０側面で、より空洞率が高いシリコン酸化膜が形
成される。さらに、図１０（ｄ）に示すように、ゲート
電極５０を低抵抗化し高濃度ソース・ドレイン領域３０
を形成するためのヒ素のイオン注入を加速電圧３０ｋｅ
Ｖ、ドーズ量３×１０¹⁵ｃｍ^-2の条件で行った後、活性
化熱処理を行ってＭＩＳＦＥＴの製作工程を完了する。

【００２５】

【発明の効果】以上説明したように、本発明の半導体装
置は、配線や電極の側面にスリット状空洞を有する無機
系絶縁膜を形成したものであるので、配線や電極を低誘
電率の絶縁膜によって囲むことができ、これらの導電体
膜に係る寄生容量を低減化することができる。特に、Ｍ
ＩＳＦＥＴのゲート電極に本発明を適用した場合には、
ゲート電極とソース・ドレイン領域間のフリンジ容量を
大幅に低減できる。そして、本発明による低誘電率絶縁
膜は、有機系のものとは異なって、高温の熱処理に耐え
ることができるので、この絶縁膜の形成後にイオン注入
不純物の活性化処理や層間絶縁膜のリフロー処理など熱
処理を行うことができる。また、配線／電極の側面に対
向し狭い間隙をおいて補助構造となる絶縁膜を形成する
実施例によれば、空洞化率を増加させてより低い誘電率
の絶縁膜を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するための工程順の
断面図。

【図２】本発明の半導体装置の第１の実施例の断面図。

【図３】本発明の半導体装置の第２の実施例の断面図。

【図４】本発明の半導体装置の第３の実施例の断面図。

【図５】本発明の半導体装置の第４の実施例の断面図。

【図６】本発明の半導体装置の第５の実施例の断面図。

【図７】本発明の半導体装置の製造方法の第１の実施例
を示す工程順の断面図。

【図８】本発明の半導体装置の製造方法の第２の実施例
を示す工程順の断面図。

【図９】本発明の半導体装置の製造方法の第３の実施例
を示す工程順の断面図。

【図１０】本発明の半導体装置の製造方法の第４の実施
例を示す工程順の断面図。

【図１１】段差被覆性のよい絶縁膜により配線を被覆し
た状態を示す断面図。

【図１２】段差被覆性のよくない絶縁膜により配線を被
覆した状態を示す断面図。

【図１３】高周波スパッタ法により成膜したシリコン酸
化膜の実効的な誘電率の基板バイアス電圧依存性を示す
グラフ。

【符号の説明】

１、１０シリコン基板２素子分離酸化膜２０ＬＯＣＯＳ酸化膜２１トレンチ酸化膜３ａ、３１低濃度ソース・ドレイン領域３ｂ、３０高濃度ソース・ドレイン領域４ゲート絶縁膜４０ゲート酸化膜５、５０ゲート電極６、６０シリコン酸化膜（ＳｉＯｘ膜）６１シリコン酸化フッ化膜（ＳｉＯｘＦｙ膜）７、７ａ、７ｂ層間絶縁膜７ｃカバー膜７０ＣＶＤ酸化膜７１ＣＶＤ窒化膜８、８０Ａｌ配線８１ドープトポリシリコン配線９０熱ＣＶＤ酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を介して導電体膜
が形成され、該導電体膜の上面および側面が無機系絶縁
膜により被覆されている半導体装置において、前記無機
系絶縁膜は、前記導電体膜の側面においてスリット状空
洞を有していることを特徴とする半導体装置。
【請求項２】前記導電体膜が前記絶縁膜をゲート絶縁
膜とするＭＯＳトランジスタのゲート電極を構成してお
り、半導体基板の表面領域内にはゲート電極に自己整合
されて低濃度のソース・ドレイン領域が形成され、か
つ、前記無機系絶縁膜に整合されて高濃度のソース・ド
レイン領域が形成されていることを特徴とする請求項１
記載の半導体装置。
【請求項３】前記無機系絶縁膜がＳｉＯｘあるいはＳ
ｉＯｘＦｙの組成を有するものであることを特徴とする
請求項１記載の半導体装置。
【請求項４】前記導電体膜の側面に対向する側面を有
する絶縁膜が狭い間隙を隔てて形成されていることを特
徴とする請求項１記載の半導体装置。
【請求項５】半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に所定のパターンの導電体膜を形成す
る工程と、段差被覆性が低い薄膜成長法により前記導電
体膜を被覆する無機系絶縁膜を該導電体膜の上表面での
膜厚が該導電体膜の膜厚より薄くなるように形成する工
程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】半導体基板上にフィールド絶縁膜を設け
て素子形成領域を区画する工程と、前記素子形成領域内
にゲート絶縁膜を介してゲート電極を形成する工程と、
前記フィールド絶縁膜および前記ゲート電極をマスクに
イオン注入を行って低濃度のソース・ドレイン領域を形
成する工程と、段差被覆性が低い薄膜成長法により前記
ゲート電極を被覆する無機系絶縁膜を該ゲート電極の上
表面での膜厚が該ゲート電極の膜厚より薄くなるように
形成する工程と、前記フィールド絶縁膜、前記ゲート電
極および前記無機系絶縁膜をマスクにイオン注入を行っ
て高濃度のソース・ドレイン領域を形成する工程と、を
含むことを特徴とする半導体装置の製造方法。
【請求項７】基板に０〜−５０Ｖのバイアス電圧を印
加しつつ、プラズマ化学気相成長法または高周波スパッ
タリング法により前記無機系絶縁膜を形成することを特
徴とする請求項５または６記載の半導体装置の製造方
法。
【請求項８】前記無機系絶縁膜は、前記導電体膜また
は前記ゲート電極の側面ではスリット状空洞を有して形
成されることを特徴とする請求項５または６記載の半導
体装置の製造方法。