KR20020045270A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 아나로그 커패시터(Anolog capacitor)로 사용되던 PIP(Poly silicon-Insulator-Poly silicon) 커패시터를 대체할 수 있는 MIM(Metal-Insulator-Metal)구조의 커패시터를 제조하는 과정에서, 동일한 층(Layer)에서 유전 상수(Dielectric Constant)가 다른 절연물(Insulator)을 형성함으로써 다양한 단위 정전 용량(Unit capacitance)을 가지는 MIM 커패시터를 동일한 층에 제조하여 공정을 단순화할 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 아나로그 커패시터(Anolog capacitor)로 사용되던 PIP 커패시터를 대체할 수 있는 MIM(Metal-Insulator-Metal)구조의 커패시터를 제조하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
상기의 MIM 커패시터를 혼합 신호(Mixed Signal) 및 RF(Radio Frequency) IC으로 적용되기 위해서는 단위 정전 용량(Unit capacitance)의 요구 사양이 용도에 따라 다르다. 예를 들어, 아나로그(Analog) 및 RF 커플링 커패시터(Coupling capacitor)의 정전 용량은 1 내지 3 fF/mm2이고, 필터 커패시터(Filter capacitor)의 정전 용량은 2 내지 5 fF/mm2이며, RF 바이패스 커패시터(Bypass Capacitor)는 정전 용량은 5 내지 10 fF/mm2이다. 따라서 단일칩(System-on-a-chip)으로의 적용이 가능하기 위해서는 상기의 조건(Spec)을 만족하는 커패시터들을 통합(Integration)하여야 하며, 동일 래이어(Layer)에서 형성시켜야 비용(Cost) 측면에서 강점을 가질 수 있다.
따라서, 본 발명은 동일 래이어에서 유전 상수(Dielectric Constant)가 다른 절연물(Insulator)을 형성함으로써 다양한 단위 정전 용량(Unit capacitance)을 가지는 MIM 커패시터를 제조할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판2 : 제 1 층간 절연막
3 : 콘택 플러그4a : 하부 전극용 금속층
4 : 하부 전극5 : 반사 방지막
6 : 제 1 유전체막7 : 제 2 유전체막
8a : 상부 전극 금속층8 : 상부 전극
9 : 제 2 층간 절연막10 : 콘택 플러그
C1 : 제 1 커패시터C2 : 제 2 커패시터
본 발명에 따른 반도체 소자의 커패시터 제조 방법은 층간 절연막에 콘택 플러그가 형성된 반도체 기판이 제공되는 단계, 콘택 플러그를 포함한 전체 상에 하부전극 금속층 및 반사 방지막을 순차적으로 형성하는 단계, 반사 방지막 상에 제 1 유전체막을 형성한 후 제 1 유전체막 및 반사 방지막의 소정 영역을 식각하여 하부 전극 금속층을 노출시키는 단계, 노출된 하부 전극 금속층 상에 제 2 유전체막을 형성하는 단계, 전체 상부에 상부 전극 금속층을 형성하는 단계 및 식각 공정으로 상부 전극 금속층, 제 1 및 제 2 유전체막, 반사 방지막 및 하부 전극 금속층을 패터닝하여 분리함으로써 서로 다른 유전율의 제 1 유전체막을 포함하는 제 1 커패시터와 제 2 유전체막을 포함하는 제 2 커패시터를 동시에 형성하는 단계로 이루어진다.
하부 전극 금속층은 알루미늄으로 형성할 수도 있다. 반사 방지막은 TiN막으로 형성한다. 제 1 유전체막은 Si3N4막으로 형성하며, PECVD법으로 300 내지 400℃에서 Si3N4와 NH3를 이용하여 400 내지 600Å의 두께로 형성한다. 제 2 유전체막은 Al2O3막 또는 Ta2O5막으로 형성할 수 있다. Al2O3막은 상기 하부 전극 금속층을 알루미늄으로 형성하였을 경우 O2분위기에서 300 내지 400℃의 온도로 열산화 공정을실시하여 400 내지 1000Å의 두께로 형성한다. 상부 전극 금속층은 스퍼터 TiN막을 1000 내지 1500Å의 두께로 형성하거나, TiN/Al/TiN 구조의 막을 1500 내지 2000Å의 두께로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2)을 형성한 후 소정 영역을 식각하여 반도체 기판(1)의 접합면을 노출시키는 콘택홀을 형성한다. 콘택홀에는 콘택 플러그(3)를 형성한다. 콘택 플러그(3)를 포함한 전체 상부에 하부 전극용 금속층(4a), 반사 방지막(5) 및 제 1 유전체막(6)을 형성한 후 소정 영역의 제 1 유전체막(6) 및 반사 방지막(5)을 식각하여 하부 전극 금속층(4a)를 노출시킨다. 제 1 유전체막(6) 및 반사 방지막(5)이 남아있는 영역(A)이 제 1 커패시터가 형성될 영역이고, 제 1 유전체막(6) 및 반사 방지막(5)이 제거된 영역(B)이 제 2 커패시터가 형성될 영역이다.
이때, 본 발명에서는 하부 전극용 금속층(4a)을 알루미늄으로 형성하며, 반사 방지막(5)은 TiN막으로 형성한다. 또한, 제 1 유전체막(6)은 유전상수(Dielectric constant)가 약 7 정도인 Si3N4막으로 형성한다. 따라서, 1 fF/mm2의 단위 정전 용량(Unit capacitance)이 되기 위해 필요한 두께는 약 600Å 정도이다. 유전체막 누설 전류(Dielectric leakage current level)를 고려한다면, 최소 두께는 약 400Å이며, 이때 단위 정전 용량은 1.5 fF/mm2이 된다.
제 1 유전체막(6)은 PECVD법으로 300 내지 400℃에서 Si3N4와 NH3를 이용하여 400 내지 600Å의 두께로 형성한다.
도 1b를 참조하면, 제 2 커패시터가 형성될 영역(B)에는 제 2 유전체막(7)을 형성한다.
제 2 유전체막(7)은 Al2O3막 또는 Ta2O5막으로 형성하며, 스퍼터(Sputter) 혹은 CVD법으로 다른 종류의 유전체막으로 형성할 수도 있다. 본 발명에서는 하부 전극 금속층(4a)을 알루미늄으로 형성하므로 단순히 산화 공정만으로도 Al2O3막을 형성해 제 2 유전체막(7)을 형성할 수 있다.
Al2O3막의 유전 상수는 약 12 정도이다. 따라서, 1 fF/mm2의 단위 정전 용량이 되기 위해 필요한 두께는 약 1100Å 정도이다. 마찬가지로, 유전체막 누설 전류를 고려한다면, 최소 두께는 약 400Å이며, 이때 단위 정전 용량은 3 fF/mm2이 된다.
제 2 유전체막(6)은 O2분위기에서 300 내지 400℃의 온도로 열산화 공정을실시하여 400 내지 1000Å의 두께로 형성한다.
도 1c를 참조하면, 전체 상부에 상부 전극용 금속층(8a)을 형성한다.
상부 전극용 금속층(8a)은 TiN막으로 형성한다.
도 1d를 참조하면, 식각 공정으로 상부 전극용 금속층(8a), 제 2 유전체막(7), 제 1 유전체막(6), 반사 방지막(5) 및 하부 전극용 금속층(4a)을 패터닝하여 제 1 커패시터(C1)와 제 2 커패시터(C2)를 제조한다.
상부 전극용 금속층(8a)은 스퍼터 TiN막으로 형성하며, 두께는 1000 내지 1500Å으로 한다. 또한, 상부 전극용 금속층(8a)은 TiN/Al/TiN 구조로 형성할 수 있으며, 1500 내지 2000Å의 두께로 형성한다.
상기의 공정으로 제 1 커패시터(C1)는 하부 전극(4), 반사 방지막(5), 제 1 유전체막(6) 및 상부 전극(8)이 순차적으로 적층된 구조로 제조되며, 제 2 커패시터(C2)는 하부 전극(4), 제 2 유전체막(7) 및 상부 전극(8)이 순차적으로 적층된 구조로 제조된다.
도 1e를 참조하면, 전체 상부에 제 2 층간 절연막(9)을 형성하고 평탄화한 후 제 1 및 제 2 커패시터(C1 및 C2)의 상부 전극이 노출되도록 콘택홀을 형성한 뒤 콘택 플러그(10)를 형성한다.
상기에서 형성한 커패시터는 단순히 하부 전극, 유전체막, 상부 전극이 적층된 구조이지만, 다른 구조로 형성된 커패시터 예를 들어 오목한(Concave) 구조의 커패시터에서도 적용될 수 있다.
상술한 바와 같이, 본 발명은 서로 다른 유전율값을 가지는 커패시터를 동일한 래이어에서 동시에 형성함으로써 공정을 단순화할 수 있는 효과가 있다.
Claims (9)
- 층간 절연막에 콘택 플러그가 형성된 반도체 기판이 제공되는 단계;상기 콘택 플러그를 포함한 전체 상에 하부전극 금속층 및 반사 방지막을 순차적으로 형성하는 단계;상기 반사 방지막 상에 제 1 유전체막을 형성한 후 상기 제 1 유전체막 및 상기 반사 방지막의 소정 영역을 식각하여 상기 하부 전극 금속층을 노출시키는 단계;상기 노출된 하부 전극 금속층 상에 제 2 유전체막을 형성하는 단계;전체 상부에 상부 전극 금속층을 형성하는 단계 및식각 공정으로 상기 상부 전극 금속층, 상기 제 1 및 제 2 유전체막, 상기 반사 방지막 및 상기 하부 전극 금속층을 패터닝하여 분리함으로써 서로 다른 유전율의 상기 제 1 유전체막을 포함하는 제 1 커패시터와 상기 제 2 유전체막을 포함하는 제 2 커패시터를 동시에 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극 금속층은 알루미늄으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막은 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 유전체막은 Si3N4막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 4 항에 있어서,상기 Si3N4막으로 PECVD법으로 300 내지 400℃에서 Si3N4와 NH3를 이용하여 400 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 유전체막은 Al2O3막 또는 Ta2O5막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서,상기 Al2O3막은 상기 하부 전극 금속층을 알루미늄으로 형성하였을 경우 O2분위기에서 300 내지 400℃의 온도로 열산화 공정을 실시하여 400 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극용 금속층은 스퍼터 TiN막을 1000 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극용 금속층은 TiN/Al/TiN 구조의 막을 1500 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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