KR20010072980A - 반도체 디바이스 - Google Patents

반도체 디바이스 Download PDF

Info

Publication number
KR20010072980A
KR20010072980A KR1020017002427A KR20017002427A KR20010072980A KR 20010072980 A KR20010072980 A KR 20010072980A KR 1020017002427 A KR1020017002427 A KR 1020017002427A KR 20017002427 A KR20017002427 A KR 20017002427A KR 20010072980 A KR20010072980 A KR 20010072980A
Authority
KR
South Korea
Prior art keywords
layer
insulating
semiconductor device
interconnect structure
dielectric constant
Prior art date
Application number
KR1020017002427A
Other languages
English (en)
Other versions
KR100654473B1 (ko
Inventor
마스헨리쿠스지알
반두르젠마리아에이치더블유에이
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롤페스 요하네스 게라투스 알베르투스, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 롤페스 요하네스 게라투스 알베르투스
Publication of KR20010072980A publication Critical patent/KR20010072980A/ko
Application granted granted Critical
Publication of KR100654473B1 publication Critical patent/KR100654473B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 디바이스(1)는 반도체 소자(4)와 상호접속 구조(5)가 결합되어 있는 표면(3)을 갖는 절연 재료체(2)를 포함하며, 상기 상호접속 구조(5)는 반도체 소자(4)와 절연 재료체(2) 사이에 배치되며 절연 재료체(2)와 마주보는 패턴된 금속층(7)을 가지며, 상기 패턴된 금속층(7)은 콘덕터 트랙(8, 9)을 포함한다. 반도체 디바이스의 전력 소비를 감소하기 위해서, 3 미만의 유전율(εr)을 갖는 절연층(12)이 상호접속 구조(5)의 패턴된 금속층(7)과 절연 재료체(2) 사이에 배치되고, 절연 장벽층(13)이 반도체 소자(4)와 3 미만의 유전율(εr)을 갖는 절연층(12) 사이에 배치되어, 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터 오염 물질이 반도체 소자(4)에 도달하지 않도록 억제한다.

Description

반도체 디바이스{A SEMICONDUCTOR DEVICE}
서두에 언급한 유형의 반도체 디바이스는 US 5,646,432호에 공지되어 있으며, 상기 문헌에서 반도체 디바이스의 상호접속 구조는 두께가 양호하게는 2㎛인 실리콘 질화물 또는 실리콘 산화물의 절연층으로 덮혀져 있고, 상기 절연층과 10 내지 20㎛ 범위의 두께를 갖는 점착층 사이에 양호하게는 2㎛보다 작은 두께의 평탄층이 제공된다.
반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이의 기생 캐패시턴스는 이미 작지만, 반도체 디바이스의 전력 소비와 함께 가능한 한 이들을 최소화하는 것이 바람직하다. 예를 들어 만약, 유전율(εr)이 약 6.5이고 두께가 400㎛인 유리체가 절연체로 사용되면,반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조의 1㎛ 폭의 콘덕터 트랙 사이의 기생 캐패시턴스는 콘덕터 트랙의 ㎛당 대략 26.10-18F 이다. 두께를 800㎛로 배가하면 약 10%의 기생 캐패시턴스를 감소시킬 수 있으므로, 더 두꺼운 유리체를 사용하는 것은 비실용적이다. 또한, 절연 재료체의 두께를 800㎛으로 하면, 반도체 디바이스가 비실용적인 두께를 가지게 되어, 종래의 반도체 웨이퍼 상에 제공된 반도체 디바이스를 엔벨로프하기 위해 통상적으로 이용하는 장비를 사용할 수 없게 된다. 또한, 유리의 유전율보다 더 낮은 유전율(εr)을 갖는 본체를 채용함으로서 기생 캐패시턴스가 감소할 수 있다. 그러나, 예를 들어 수정과 같은 그러한 재료체는 일반적으로 고가이므로, 이것은 항상 실용적인 해법은 아니다.
본 발명은 절연 재료체를 포함하는 반도체 디바이스에 관한 것으로서, 상기 절연 재료체는 반도체 소자 및 상호접속 구조가 결합되어 있는 표면을 가지며, 상기 상호접속 구조는 반도체 소자 및 절연 제료체 사이에 배치되어 있으며 절연 재료체와 마주보는 표면이 패턴된 금속층을 가지며, 상기 표면이 패턴된 금속층은 콘덕터 트랙들을 포함한다.
이러한 반도체 디바이스는 아주 높은 주파수의 신호를 처리하는데 특히 적합하다. 반도체 소자는 단일 다이오드 또는 단일 트랜지스터일 수도 있지만, 다수의 트랜지스터를 포함하는 집적 회로일 수도 있다. 상호접속 구조는 반도체 소자를 다른 반도체 소자들로 전기 접속시키는 전기 접속부 역할을 할 수도 있고, 반도체 디바이스를 외부로 전기 접촉시킬 수 있는 접촉부를 구비할 수도 있지만, 인덕터, 캐패시터 및 저항기와 같은 수동 소자들을 포함할 수도 있다.
실제로는, 상기 반도체 디바이스는 통상적인 인쇄 회로 보드(PCB) 상에 탑재되거나 통상적인 엔벨로프 내에 수납된다. 인쇄 회로 보드의 탑재 표면 및 엔벨로프의 내부는 반도체 디바이스를 전기 접촉하기 위한 콘덕터 트랙을 포함하는 상호접속 구조를 구비한다. 따라서 절연 재료체는 반도체 디바이스의 상호접속 구조와상기 인쇄 회로 보드 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이에 삽입되어 있어, 이들 상호접속 구조들 간의 기생 캐패시턴스는 작게 된다. 그 결과, 고주파수 신호들을 처리하는 동안 흐르는 기생 전류는 작아진다. 따라서, 반도체 디바이스의 전력 소비가 작기 때문에, 1 GHz 수준의 주파수를 갖는 신호들이 처리되어지며 전지에 의해 전력이 공급되어져야 하는 이동 전화에 적용하는데 특히 유리하다. 전술한 반도체 디바이스의 전력 소비는, 일반적인 비교적 두꺼운 반도체 재료체 상에 형성되는 통상적인 반도체 디바이스의 전력 소비보다 20배 작을 수도 있다.
도 1은 본 발명에 따른 반도체 디바이스의 제 1 실시예의 단면도.
도 2는 본 발명에 따른 반도체 디바이스의 제 2 실시예의 단면도.
도 3 및 4는 도 1에 도시된 반도체 디바이스 제조의 연속적인 단계들을 단면도로 도시한 도면.
도 5 내지 7은 도 2에 도시된 반도체 디바이스 제조의 연속적인 단계들을 단면도로 도시한 도면.
도 8은 본 발명에 따른 반도체 디바이스이 제 3 실시예의 단면도.
도 9는 본 발명에 따른 반도체 디바이스의 제 4 실시예의 단면도.
도 10은 본 발명에 따른 반도체 디바이스의 제 5 실시예의 단면도.
도 11은 본 발명에 따른 반도체 디바이스의 제 6 실시예의 단면도.
도 12은 본 발명에 따른 반도체 디바이스의 제 7 실시예의 단면도.
도 13은 본 발명에 따른 반도체 디바이스의 제 8 실시예의 단면도.
본 발명의 목적은 비실용적인 두께의 절연 재료체 또는 비실용적인 재료체를 채용할 필요없이 서두에 언급한 유형의 반도체 디바이스의 전력 소비를 더 감소시키는 것이다.
본 발명에 따르면, 상기 목적은 3 미만의 유전율(εr)을 갖는 절연층이 상호접속 구조의 표면이 패턴된 금속층과 절연 재료체 사이에 배치되고, 절연 장벽층이 반도체 소자와 3 미만의 유전율(εr)을 갖는 절연층 사이에 배치되어 3 미만의 유전율(εr)을 갖는 절연층으로부터 오염 물질이 반도체 소자에 도달할 수 없도록 함으로서 달성된다.
본 발명은 특히, 기생 캐패시턴스의 크기가 주로 반도체 디바이스의 상호접속 구조의 콘덕터 트랙에 가장 가까운 유전체의 유전율(εr)에 의해 결정되고, 반도체 디바이스의 상호접속 구조와 절연 재료체 사이에 비교적 낮은 유전율(εr)을 갖는 비교적 얇은 재료층을 사용하여 기생 캐패시턴스를 비교적 크게 감소시킨다는 생각에 기초하고 있다. 유전율(εr)이 약 2.5이고 두께가 대략 25㎛인 절연층을 사용하면, 전술한 예에서와 같이, 반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조의 1㎛ 폭의 콘덕터 트랙 사이의 기생 캐패시턴스는 유전율(εr)이 6.5이고 두께가 400㎛인 유리를 사용할 때에 비해 40% 감소한다. 반도체 디바이스의 전력 소비는 실제로 동일 백분율로 감소된다. 이러한 낮은 유전 상수층은 흔히 일반적으로 알카리 이온과 같은 오염물질의 원천인 유기 재료를 포함한다. 이들 오염물질들은 반도체 소자에 도달하여 반도체 소자의 성능에 악영향을 미칠 수도 있다. 따라서, 3 미만의 유전율(εr)을 갖는 절연층에 의해 반도체 소자의 안정성이 저해되는 것을 방지하기 위하여, 반도체 소자와 유전율(εr)이 3 미만인 절연층 사이에 절연 장벽층이 배치된다.
절연 장벽층은 3 미만의 유전율(εr)을 갖는 절연층과 상호접속 구조의 yaus이 패턴된 금속층 사이에 배치될 수도 있지만, 표면이 패턴된 금속층과 반도체 소자 사이에 배치되는 것이 바람직하다. 이런 방법으로, 반도체 디바이스 제조시에 하나의 층이 절약된다.
절연 장벽층은 플라즈마 증착층으로 하는 것이 유리하다. 당업자라면, 예를 들어 스퍼터링 증착과 같은 다른 증착 기술이 만족스러운 결과를 가져다줄 수도 있지만, 플라즈마 인핸스드(plasma-enhanced) 화학 기상 증착(PECVD) 및 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 같은 플라즈마 조력(plasma-assisted) 증착 기술이 절연 장벽층의 증착에 대해 아주 적절하다는 것을 알 수 있을 것이다. 플라즈마 조력 증착 기술은 아주 낮은 온도, 즉, PECVD의 경우에는 약 100℃ 내지 400℃의 온도, ECR 플라즈마 CVD의 경우에는 실온과 약 150℃ 사이의 온도에서, 반응에 필요한 많은 에너지를 공급하는 글로 방전으로 기체를 반응시킴으로서 층들의 제공을 가능하게 한다. 그 결과, 전술한 처리 단계에서 인가되는 재료들의 열적 안정성에 대한 요구가 덜 엄격하게 된다.
예를 들어 실리콘 산질화물(silicon oxynitride)과 같은 다른 적절한 플라즈마 증착된(plasma-deposited) 재료가 사용될 수도 있지만, 절연 장벽층은 IC 기술에서 절연 장벽을 위해 가장 일반적으로 사용하는 재료인 플라즈마 증착된 실리콘 질화물을 포함하는 것이 유리하다.
유전율(εr)이 3 미만인 절연층은 표면이 패턴된 금속층과 직접 접촉하도록 배치되어 표면이 패턴된 금속층의 콘덕터 트랙들 사이에 존재하는 공간을 채운다. 공지되어 있는 반도체 디바이스에서, 콘덕터 트랙들을 포함하는 표면이 패턴된 금속층을 포함하는 상호접속 구조는 실리콘 산화물 또는 실리콘 질화물의 절연층으로 양호하게는 2㎛로 덮인다. 실리콘 질화물(6-9) 및 실리콘 산화물(4)의 유전율(εr)을 비교적 크게 하면, 상기 패턴된 금속층의 콘덕터 트랙들 사이에서 작용하는 기생 캐패시턴스들이 비교적 크게 된다. 이들 기생 캐패시턴스들은 절연층이 3 미만의 유전율(εr)을 갖도록 하여 패턴된 금속층의 컨덕터 트랙들 사이의 공간을 차지하도록 함으로서 실질적으로 감소될 수 있다.
반도체 소자 및 상호접속 구조는 점착층에 의해 절연 재료체의 표면에 양호하게 결합되며, 따라서 상기 층은 얻을 수 있는 평탄화의 정도에 긍정적인 영향을 미친다.
유전율(εr)이 3 미만인 절연층은 파릴렌(parylene) 또는 벤조사이클로뷰틴(benzocyclobutene) 층으로 제조될 수도 있다. 파릴렌 및 벤조사이클로뷰틴은 약 2.5의 비교적 낮은 유전율(εr)을 갖는 재료이며, 따라서 반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이의 기생 캐패시턴스를 감소시키는데 큰 역할을 한다.
반도체 디바이스의 제조를 단순화하기 위해, 유전율(εr)이 3 미만인 절연층이 벤조사이클로뷰틴 층인 것이 유리하다. 상기 벤조사이클로뷰틴층은 점착층에도 제공된다.
파릴렌 또는 벤조사이클로뷰틴의 절연층은 양호하게는 25 내지 75㎛ 범위의두께를 가지며, 따라서 반도체 디바이스의 두께가 비실용적인 값에 도달하지 않는 한, 반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내에 존재하는 상호접속 구조 사이의 기생 캐패시턴스가 40% 이상 감소한다.
절연 재료체는 예를 들어 소프트 페라이트 또는 수정체일 수도 있지만, 유리가 비교적 저렴한 재료이므로, 절연체는 유리 본체인 것이 바람직하다.
본 발명의 상기 및 다른 특징들은 하기에 기술된 상세한 설명 및 도면으로부터 명백해질 것이다.
도 1 및 2는 반도체 디바이스(1)의 두 개의 상이한 실시예의 단면도로서, 상기 반도체 디바이스(1)는 점착층(6)을 이용하여 반도체 소자(4)와 상호접속 구조(5)가 결합되는 표면(3)을 갖는 절연 재료체(2)를 포함하고, 상기 상호접속 구조(5)는 반도체 소자(4)와 절연 재료체(2) 사이에 배치되며 절연 재료체(2)와 마주보는 패턴된 금속층(7)을 가지며, 상기 패턴된 금속층(7)은 콘덕터 트랙(8, 9)을 포함한다. 접촉부(10)는 또한 본딩 패드라고도 하는데, 콘덕터 트랙(9) 상에 제공되며, 상기 접촉부(10)는 예를 들어 통상적인 와이어 본딩 기술을 이용하여 접촉부(10)에 고정되는 와이어(11)에 의해 반도체 디바이스(1)를 외부에 전기적으로 접촉시킬 수 있다. 절연 재료체(2)는 예를 들어 소프트 페라이트 도는 수정체일 수도 있지만, 절연 재료체(2)는 유리체인 것이 양호하다.
이 예에서는 반도체 소자(4)가 바이폴라 트랜지스터이지만, 예를 들어 전계 효과 트랜지스터 또는 다이오드일 수도 있다. 한편, 반도체 소자(4)는 다수의 트랜지스터를 포함하는 집적 회로일 수도 있다. 이 예에서는 상호접속 구조(5)가 반도체 소자(4)를 다른 반도체 소자들에 전기적으로 접속시키기 위한 컨덕터 트랙(8, 9)을 포함하여, 반도체 디바이스(1)를 위부로 전기 접촉할 수 있도록 한다. 상호접속 구조(4)는 또한 인덕터, 캐패시터 및 저항기와 같은 수동 소자들을 포함할 수도 있다.
3 미만의 유전율(εr)을 갖는 절연층(12)은 상호접속 구조(5)의 패턴된 금속층(7)과 점착층(6) 사이에 배치된다. 상기 유전율에 의해, 반도체 디바이스(1)의 상호접속 구조(5)와 인쇄 회로 보드 상에 또는 엔벨로프 내에 존재하는 상호접속 구조(도시되지 않음) 사이의 기생 캐패시턴스들이 실질적으로 감소될 수 있다. 유전율(εr)이 약 2.5이고 두께가 25㎛인 절연층(12)을 사용하면, 예를 들어, 반도체 디바이스(1)의 상호접속 구조(5)와 인쇄 회로 보드 상에 또는 엔벨로프 내에 존재하는 상호접속 구조의 1㎛ 폭의 컨덕터 트랙(8) 사이의 기생 캐패시턴스를 두께가 400㎛인 유리체로 제조된 것을 사용할 때보다 40% 감소될 수 있다. 한편, 약 2.5인 유전율(εr)을 갖는 약 50㎛ 두께의 절연층(12)을 사용하면, 45%의 기생 캐패시턴스가 감소된다. 반도체 디바이스의 전력 소비는 유사한 비율로 감소함을 주지하라. 3 미만의 유전율(εr)을 갖는 절연층(12)은 상호접속 구조(5)의 패턴된 금속층(7)을 덮는 다른 절연층(도시되지 않음)과 점착층(6) 사이에 배치될 수도 있지만, 패턴된 금속층(7)과 직접 접촉하도록 배치하여 패턴된 금속층(7)의 콘덕터 트랙(8, 9) 사이에 존재하는 공간을 차지하도록 하는 것이 바람직하다.
또한, 절연 장벽(13)은 반도체 소자(4)와 3 미만의 유전율(εr)을 갖는 절연층(12) 사이에 배치되어 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터 오염 물질이 반도체 소자(7)에 도달할 수 없도록 한다. 절연 장벽층(13)은 3 미만의 유전율(εr)을 갖는 절연층(12)과 상호접속 구조(5)의 패턴된 금속층(7) 사이에 배치될수도 있지만, 패턴된 금속층(7)과 반도체 소자(4) 사이에 배치되는 것이 유리하다.
도 1 및 2에 도시된 반도체 디바이스(1)의 제조에 있어서, 점착층(6)을 이용하여 반도체 소자(4)와 상호접속 구조(5)를 결합하기 전의 처리 단계들은 표준 청정실 환경에서 수행되는 반면에, 결합 동작 그 자체 및 결합 동작 다음의 처리 단계들은 최종 탑재를 위해 장치된 덜 깨끗한 공간 내의 그러한 환경 외부에서 수행된다. 일반적으로 표준 청정실은 본 발명에 따른 반도체 디바이스의 제조에서 최종 탑재를 위한 공간에 필요치 않은 고가의 증착 및 포토리소그래픽(photo-lithographic) 장비를 갖추고 있다.
도 3 및 4는 도 1에 도시된 반도체 디바이스(1)의 연속적인 제조 단계의 단면도를 도시한 것으로서, 상기 반도체 디바이스는 절연 재료체(2)를 가지며, 상기 절연 재료체(2)는 표면(3)에 반도체 소자(4)와 상호접속 구조(5)를 구비하며, 상기 반도체 소자(4)는 반도체 재료의 소위 메사(mesa)(14)에 형성된다.
상기 제조는 반도체 재료체(15), 이 예에서는 n형 도전율의 실리콘체로부터 시작한다. 반도체 재료체(15)는 제 1 측면(16)에 반도체 소자(4)를 구비하는데, 이 예에서는 n형 에미터 영역(18), p형 베이스 영역(19), n형 콜렉터 영역(20)을 갖는 바이폴라 트랜지스터-콜렉터 영역(20)은 베이스 영역(19) 아래에 위치한 반도체 재료체(15)의 일부에 의해 제공됨-를 구비한다.
다음 단계에서, 절연 장벽층(13)은 반도체 재료체(15)의 제 1 측면(16)에 예를 들어 약 0.5 내지1㎛ 의 두께로 제공되며, 절연 장벽층(13) 윈도우(21, 22, 23)가 에칭된다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염 물질에 대하여 반도체 소자(4)를 보호하는 절연 장벽층(13)은 플라즈마 증착된 층, 즉, 플라즈마 인핸스드 화학 기상 증차(PECVD) 또는 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 간은 플라즈마 조력 증착 기술을 이용하여 증착된 층으로 제공되는 것이 바람직하다. 실리콘 옥시질화물이 사용될 수도 있지만, 상기 플라즈마 증착된 절연 장벽층(13)은 실리콘 질화물을 포함하는 것이 바람직하다. 전도성 재료층은 절연 장벽층(13) 상 및 윈도우(21, 22, 23) 내에 증착되며, 상기 전도성 재료층은 일반적인 방법으로 에칭되어 콘덕터 트랙(8, 9)을 포함하는 패턴된 금속층(7)을 형성한다. 이 점에 있어서, 알루미늄, 텅스텐, 구리 또는 몰리브덴, 또는 금속 화합물이 사용될 수도 있다. 이러한 금속은 점착층 및/또는 장벽층으로서 작용하는 층의 최상부에 양호하게 제공된다. 이 점에 있어서, 티타늄(Ti)이 점착층으로 제공될 수도 있고 티타늄 질화물(TiN) 또는 티타늄 텅스텐(TiW)이 장벽층으로 제공될 수도 있다. 콘덕터 트랙(9)은 외부 전기 접촉을 위한 접촉부(10)를 포함하며, 상기 접촉부(10)는 반도체 재료체(15) 상의 윈도우(23) 내에 위치한다.
반도체 소자(4) 및 상호접속 구조(5)가 반도체 재료체(15)의 제 1 측면(16)에서 형성된 후, 3 미만의 유전율(εr)을 갖는 절연층(12)이 제공된다(도 4). 절연층(12)은 파릴렌 또는 벤조사이클로뷰틴 층으로서 제공되며, 두 재료는 유전율(εr)이 약 2.5이고, 두께가 약 25 내지 75㎛이다. 벤조사이클로뷰틴은 스핀 코팅에 의해 인가될 수도 있는 반면에, 파릴린은 기상 증착 중합에 의해 인가될 수도 있다.그 다음에 반도체 재료체(15)는 점착층(6)을 이용하여 제 1 측면(16)에서 절연 재료체(2)에 결합되며, 상기 점착층(6)은 예를 들어 두께가 약 15㎛인 에폭시층 또는 아크릴 아교(acrylate glue)일 수도 있다.
그 다음에 반도체 재료체(15)의 반대쪽에서 도 1에 도시된 반도체 소자(4) 영역을 제외한 영역에서 반도체 재료가 제거될 때까지 재료 제거 처리가 행해진다. 이것은 제 2 측면(17)에서의 반도체 재료체(15)에 반도체 소자(4) 영역에 에칭 마스크(24) -상기 에칭 마스크(24)는 예를 들어 실리콘 질화물층을 증착하여 에칭함으로서 형성될 수 있다- 를 제공하고, 이어서 절연 장벽층(13) -본 예에서는 플라즈마 증착된 실리콘 질화물로 구성됨- 이 노출될 때까지 KOH 용액으로 에칭하여 노출된 반도체 재료 -본 예에서는 실리콘-를 제거함으로서 이루어질 수 있다. 에칭은 절연 장벽층(13)에서 자동으로 중지된다. 따라서, 도 1에 도시된 바와 같이, 반도체 재료체(15) 중에서 반도체 소자(4) 영역에 형성된 반도체 재료의 메사(14)만이 남게 된다.
에칭은 비교적 천천히 진행하므로, 마스크(24)를 씌우기 전에 두께 부분 상의 반도체 재료는 마스크없이 제거함으로서 반도체 재료체(15)의 제거를 가속화시키는 것이 바람직할 수도 있는데, 이 결과는 도 4에 실제로 도시되어 있으며, 이어서 노출된 반도체 재료를 에칭한다. 상기 마스크없이 제거하는 공정은 기계화학적 폴리싱에 의해 바람직하게 행해질 수 있다.
반도체 재료를 에칭하는 동안 윈도우(23) 내에 위치한 접촉부(10)의 전도성 재료를 보호하기 위하여, 콘덕터 트랙(8, 9)을 포함하는 패턴된 금속층(7)이 형성되기 전에 반도체 재료체(15)의 제 1 측면(16)에 실리콘 질화물층(도시되지 않음)이 바람직하게 제공될 수도 있다. 상기 실리콘 질화물층은 반도체 재료체(15)를 제거한 후, 콘덕터 트랙(9)의 접촉부(10)를 노출하도록 제거될 필요가 있으며, 상기 노출된 접촉부(10)는 반도체 디바이스(1)를 외부와 전기적으로 접속하기 위해 통상적인 본딩 기술을 이용하여 와이어를 구비한다.
도 5 내지 7은 도 2에 도시된 반도체 디바이스(1)의 연속적인 제조 단계의 단면을 도시한 것으로서, 상기 반도체 디바이스는 절연 재료체(2)를 가지며, 상기 절연 재료체(2)는 반도체 소자(4) 및 상호접속 구조(5)를 갖는 표면(3)에 제공되고, 상기 반도체 소자(4)는 반도체 재료의 아일랜드(island)(25)에 형성된다.
제조는 반도체 재료체(15), 본 예에서는 실리콘체로부터 시작하며 상기 반도체 재료체(15)는 절연층(26)-본 예에서는 두께가 약 0.4㎛인 실리콘 산화물로 이루어진 층-을 갖는 제 1 측면(16)에 제공되며, 상기 절연층(26)은 반도체 재료층(27)-본 예에서는 두께가 약 2㎛인 n형 전도성 실리콘층-으로 덮인다. 본 예에서는, 반도체 재료층(27)이, 두께가 약 1㎛인 실리콘의 비교적 강하게 도핑된 제 1 서브-레이어(28)의 상부에 두께가 약 1㎛인 실리콘의 비교적 약하게 도핑된 제 2 서브-레이어(29)를 포함하는 이중층으로 제공된다. 공개된 특허 출원 제 WO 96/16443호는 전술한 바와 같은 합성 구조를 제조하는 방법을 개시하고 있다.
다음 단계에서, 반도체 재료체(15)는 반도체 소자(4) 및 상호접속 구조(5)를 갖는 제 1 측면(16)에 제공된다. 반도체 재료층(27) 내에 반도체 소자(4)를 구비한 아일랜드(25)를 형성하는 것이 바람직하다(도 6). 반도체 재료의 아일랜드(25)는 예를 들어 아일랜드(25)에 인접한 반도체 재료층(27)을 실리콘 산화물로 변경함으로서 형성될 수 있다. 본 예에서는, 반도체 재료의 아일랜드(25)는 에칭을 이용하여 아일랜드(25)에 인접한 반도체 재료층(27)을 제거함으로서 형성된다. 반도체 소자(4)는 반도체 재료의 아일랜드(25)의 형성 전 또는 후에 제공될 수 있음을 유의하라. 이런 방법으로, 반도체 재료의 아일랜드(25)는 반도체 소자(4), 본 예에서는 n형 에미터 영역(18), p형 베이스 영역(19), n형 콜렉터 영역(20)-콜렉터 영역(20)은 베이스 영역(19) 아래에 위치한 반도체 재료층(27)의 일부에 의해 제공됨-을 갖는 바이폴라 트랜지스터를 구비하도록 형성된다.
다음 단계에서, 예를 들어 0.5 내지 1㎛의 두께를 갖는 절연 장벽층(13)이 반도체 재료체(15)의 제 1 측면(16)에 제공되며, 상기 절연 장벽층(13) 내의 윈도우(30, 31)는 바이폴라 트랜지스터의 에미터 영역(18)과 베이스 영역(19)을 각각 접촉시키도록 에칭된다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터 반도체 소자(4)가 오염되지 않도록 보호하는 절연 장벽층(13)은 플라즈마 증착된 층, 즉, 플라즈마 인핸스드 화학 기상 증착(PECVD) 또는 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 같은 플라즈마 조력 증착 기술을 이용하여 증착된 층으로서 제공되는 것이 바람직하다. 실리콘 옥시질화물(oxynitride)이 사용될 수도 있지만, 플라즈마 증착된 절연 장벽층(13)은 실리콘 질화물을 포함하는 것이 바람직하다. 전도성 재료층은 절연 장벽층(13) 상에 그리고 윈도우(30, 31) 내에 증착되고, 상기 전도성 재료층은 통상적인 방법으로 에칭되어 콘덕터 트랙(8, 9)을 포함하는 패턴된 금속층(7)을 형성한다. 여기서, 알루미늄, 텅스텐, 구리 또는 몰리브덴, 또는 금속 화합물이 사용될 수도 있다. 이러한 금속은 점착층 및/또는 장벽층으로 작용하는 층의 상부에 제공되는 것이 양호하다. 여기서, 티타늄(Ti)이 점착층으로서 제공되고 티타늄 질화물(TiN) 또는 티타늄 텅스텐(TiW)이 장벽층으로 제공될 수도 있다. 콘덕터 트랙(9)은 외부 전기 접촉을 위해 접촉부(10)를 포함하며, 상기 접촉부(10)는 절연 장벽층(13) 상에 위치한다.
반도체 소자(4) 및 상호접속 구조(5)가 반도체 재료체(15)의 제 1 측면(16)에 형성된 후, 3 미만의 유전율(εr)을 갖는 절연층(12)이 제공된다(도 7). 절연층(12)은 파릴렌 또는 벤조사이클로뷰틴 층으로서 제공되는 것이 양호하며, 두 재료 모두 유전율(εr)이 약 2.5이고 두께가 약 25 내지 75㎛이다.
벤조사이클로뷰틴은 스핀 피복(spin coating)에 의해 제공되는 반면에, 파릴렌은 기상 증착 중합에 의해 제공될 수도 있다. 그 다음에, 반도체 재료체(15)는 점착층(6)에 의해 제 1 측면(16)과 함께 절연 재료체(2)에 결합되며, 상기 점착층(6)은 예를 들어 두께가 약 15㎛인 에폭시층 또는 아크릴 아교(acrylate glue)일 수도 있다.
그 다음에, 반도체 재료(본 예에서는 실리콘)가 절연층(26)(본 예에서는 실리콘 산화물로 이루어진)까지 감소될 때까지 반대편, 즉, 제 2 측면(17)에서 반도체 재료체(15)에 재료 제거 처리가 행해진다.
상기 목적을 달성하기 위하여, 제 2 측면(17)에서 반도체 재료체(15)에 연마처리가 행해진다. 상기 연마 처리는 절연층(26)이 수 ㎛에 달할 때까지 계속되며, 그 다음에 KOH의 에칭 용액이 가해져서 에칭 중지층 역할을 하는 절연층(26)을 노출시킨다.
마지막으로, 본 예에서 실리콘 산화물로 구성되어 있는 절연층(26) 및 본 예에서 실리콘 질화물로 구성된 절연 장벽층(13)을 통하여 통상적인 방법으로 윈도우(32)가 에칭된다. 따라서, 콘덕터 트랙(9)의 접촉부(10)가 노출되고, 상기 노출된 접촉부(10)는 반도체 디바이스(1)를 외부와 전기적으로 접속하기 위해 통상적인 와이어 본딩 기술을 이용하여 와이어(11)를 구비한다.
도 8 및 9는 본 발명에 따른 반도체 디바이스의 두 개의 다른 실시예의 단면도를 도시한 것으로서, 대응 부분들은 도 1 및 2와 관련된 예들에서와 동일한 참조 번호로 표시되어 있다. 본 예에서 벤조사이클로뷰틴층으로서 제공되는 3 미만의 유전율(εr)을 갖는 절연층(12)은 점착층(6)을 포함한다. 벤조사이클로뷰틴의 절연층(12)의 두께는 약 25 내지 75㎛이다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터 반도체 소자(4)가 오염되지 않도록 보호하며 본 예에서 플라즈마 증착된 실리콘 질화물로 구성되어 있는 절연 장벽층(13)은 패턴된 금속층(7)과 반도체 소자(4) 사이에 증착된다.
도 10 및 11은 본 발명에 따른 반도체 디바이스의 두 개의 또 다른 실시예의 단면을 도시한 것이다. 여기서 대응 부분은 도 1 및 2와 관련된 실시예에서와 같은 참조번호로 표시되어 있다. 콘덕터 트랙(8, 9)을 포함하는 패턴된 금속층(7)외에, 상호접속 구조(5)도 이제 절연 재료체(2)와 마주보는 패턴된 금속층(7)의 측면에 패턴된 금속층(33)을 포함한다. 상기 표면 패턴된 금속층(33)은 콘덕터 트랙(34, 35)을 포함한다. 절연 재료체(2)는 예를 들어 소프트 페라이트체 또는 수정체일 수도 있지만 유리체인 것이 양호하다. 유전율(εr)이 3 미만인 절연층(12)은 표면 패턴된 금속층(33)과 직접 접촉하도록 배치되어 있어 표면 패턴된 금속층(33)의 콘덕터 트랙(34, 35) 사이의 공간을 차지한다. 절연층(12)은 파릴렌 또는 벤조사이클로뷰틴 층으로서 제공되는 것이 양호하며, 이들 두 재료는 유전율(εr)이 약 2.5이고, 두께가 약 25 내지 75㎛이다. 절연 장벽층(13)은 패턴된 금속층(7)과 상호접속 구조(5)의 표면 패턴된 금속층(33) 사이에 배치되며, 두께가 약 0.5 내지 1㎛이다. 유전율(εr)이 3 미만인 절연층(12)으로부터 반도체 소자(4)가 오염되지 않도록 보호하는 절연 장벽층(13)은 플라즈마 증착된 층, 즉, 플라즈마 인핸스드 화학 기상 증착(PECVD) 또는 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)으로 양호하게 제공된다. 실리콘 플라즈마 증착된 절연 장벽층(13)은 옥시질화물이 사용될 수도 있지만, 실리콘 질화물을 포함하는 것이 양호하다. 반도체 재료(도 10)의 메사(14) 및 패턴된 금속층(7) 또는 반도체 재료의 아일랜드(25)는 예를 들어 실리콘 산화물로 이루어진 다른 절연층(36)에 의해 서로로부터 절연된다.
도 12 및 13은 본 발명에 따른 반도체 디바이스의 두 개의 또 다른 실시예들의 단면도로서, 여기서 대응하는 부분들은 도 10 및 11과 관련한 예들에서와 동일한 참조번호로 표시된다. 3 미만의 유전율(εr)을 갖는 절연층(12)은 본 예에서 벤조사이클로뷰틴으로서 제공되며, 또한 점착층(6)을 포함한다. 벤조사이클로뷰틴의 절연층(12)의 두께는 25 내지 75㎛이다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터 반도체 소자(4)가 오염되지 않도록 보호하며 본 예에서 플라즈마 증착된 실리콘 질화물로 구성되어 있는 절연 장벽층(13)은 패턴된 금속층(7)과 상호접속 구조(5)의 표면 패턴된 금속층(33) 사이에 증착된다.
본 발명은 전술한 실시예에 제한되지 않으며, 당업자라면 본 발명의 범주 내에서 많은 변형이 가능함을 알 수 있을 것이다. 반도체 디바이스의 상호접속 구조는 둘 이상의 패턴된 금속층을 포함할 수도 있음은 물론이다. 또한, 실리콘 질화물(6-9)이 비교적 높은 유전율(εr)을 갖는다고 가정하면, 절연층의 서브레이어(sub-layer)로서 절연 장벽층을 제공할 수도 있고, 상기 절연층은 예를 들어 상호접속 구조의 콘덕터 트랙들 사이 또는 반도체 소자와 상호접속 구조 사이에 기생 캐패시턴스를 감소시키기 위해 적어도 두 개의 서브레이어로 구성된다. 이 점에 있어서, 실리콘 질화물의 플라즈마 증착된 층은 저압 CVD에 의해 약 400nm의 두께로 증착된 실리콘 산화물층과 같은 더 낮은 유전율 재료층의 최상부 또는 상기 재료층 아래에 절연 장벽층으로서 예를 들어 약 100nm의 두께로 제공될 수도 있다. 대안으로는, 실리콘 질화물의 플라즈마 증착된 층이 스핀 피복을 이용하여 약 400nm의 두께로 증착된, 유기 재료로 이루어진 낮은 유전율 재료층의 최상부상에, 바람직하게는 상기 재료층 아래에 절연 장벽층으로서 약 100nm의 두께로 제공될 수도 있다. 실리콘 산화물의 유전율(4)과 실리콘 질화물의 유전율(6-9) 사이의 유전율을 갖는 실리콘 옥시질화물이 실리콘 질화물 대신에 제공될 수도 있다. 당업자라면 많은 조합이 가능함을 알 수 있을 것이다.

Claims (11)

  1. 절연 재료체(a bady of insulating material)를 포함하는 반도체 디바이스 -상기 절연 재료체는 반도체 소자와 상호접속 구조가 결합되어 있는 표면을 가지며, 상기 상호접속 구조는 반도체 소자와 절연 재료체 사이에 배치되며 절연 재료체와 마주보는 표면 패턴된 금속층을 가지며, 상기 표면 패턴된 금속층은 콘덕터 트랙들을 포함함- 에 있어서,
    3 미만의 유전율(εr)을 갖는 절연층이 상기 상호접속 구조의 상기 표면 패턴된 금속층과 상기 절연 재료체 사이에 배치되고, 3 미만의 유전율(εr)을 갖는 절연층으로부터 오염물질이 반도체 소자에 도달할 수 없도록 하기 위해, 절연 장벽층이 상기 반도체 소자와 상기 3 미만의 유전율(εr)을 갖는 절연층 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 절연 장벽층은 표면 패턴된 금속층과 반도체 소자 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항 또는 2 항에 있어서,
    상기 상호접속 구조는 상기 절연 장벽층으로서 배치되어 있는 유전층에 의해 서로로부터 절연된 적어도 두 개의 패턴된 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항 내지 3 항중 어느 한 항에 있어서,
    상기 절연 장벽층은 플라즈마 증착층(plasma-deposited layer)인 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 플라즈마 증착층은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항 내지 5 항중 어느 한 항에 있어서,
    상기 3 미만의 유전율(εr)을 갖는 절연층은 상기 상호접속 구조의 표면 패턴된 금속층과 직접 접촉하도록 배치되어, 상기 표면 패턴된 금속층의 상기 콘덕터 트랙들 사이의 공간을 차지하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항 내지 6 항중 어느 한 항에 있어서,
    상기 반도체 소자와 상기 상호접속 구조는 점착층에 의해 상기 절연 재료체의 표면에 결합되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항 내지 7 항중 어느 한 항에 있어서,
    상기 3 미만의 유전율(εr)을 갖는 절연층은 파릴렌(parylene)층 또는 벤조사이클로뷰틴(benzocyclobutene)층인 것을 특징으로 하는 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 벤조사이클로뷰틴층은 상기 점착층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항 또는 9 항에 있어서,
    상기 파릴렌 또는 벤조사이클로뷰틴의 절연층은 25 내지 75㎛ 범위의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  11. 제 1 항 내지 10 항중 어느 한 항에 있어서,
    상기 절연 재료체는 유리체(a bady of glass)인 것을 특징으로 하는 반도체 디바이스.
KR1020017002427A 1999-06-29 2000-06-26 반도체 디바이스 KR100654473B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP99202104 1999-06-29
EP99202104.8 1999-06-29

Publications (2)

Publication Number Publication Date
KR20010072980A true KR20010072980A (ko) 2001-07-31
KR100654473B1 KR100654473B1 (ko) 2006-12-05

Family

ID=8240379

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017002427A KR100654473B1 (ko) 1999-06-29 2000-06-26 반도체 디바이스

Country Status (5)

Country Link
US (1) US6452272B1 (ko)
EP (1) EP1118118A1 (ko)
JP (1) JP2003503854A (ko)
KR (1) KR100654473B1 (ko)
WO (1) WO2001001485A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101252292B1 (ko) * 2003-02-07 2013-04-05 집트로닉스 인코퍼레이티드 상온에서의 금속의 직접 결합

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10109877A1 (de) * 2001-03-01 2002-09-19 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zur Herstellung einer Leiterbahnanordnung
JP4389626B2 (ja) * 2004-03-29 2009-12-24 ソニー株式会社 固体撮像素子の製造方法
JP2008113018A (ja) * 2007-12-03 2008-05-15 Sony Corp 固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8916425B2 (en) * 2010-07-26 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485553A (en) * 1983-06-27 1984-12-04 Teletype Corporation Method for manufacturing an integrated circuit device
JP2821830B2 (ja) 1992-05-14 1998-11-05 セイコーインスツルメンツ株式会社 半導体薄膜素子その応用装置および半導体薄膜素子の製造方法
US5656830A (en) * 1992-12-10 1997-08-12 International Business Machines Corp. Integrated circuit chip composite having a parylene coating
DE69507284T2 (de) * 1994-11-22 1999-07-01 Philips Electronics Nv Halbleiter mit einem träger auf dem ein substrat mit einem halbleiter-element mittels einer klebeschicht und ein leiterbahn-muster befestigt sind
JP4060882B2 (ja) * 1995-05-10 2008-03-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子装置の製造方法
US5654222A (en) * 1995-05-17 1997-08-05 Micron Technology, Inc. Method for forming a capacitor with electrically interconnected construction
US5872393A (en) * 1995-10-30 1999-02-16 Matsushita Electric Industrial Co., Ltd. RF semiconductor device and a method for manufacturing the same
DE19543540C1 (de) * 1995-11-22 1996-11-21 Siemens Ag Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür
US5914508A (en) * 1995-12-21 1999-06-22 The Whitaker Corporation Two layer hermetic-like coating process for on-wafer encapsulation of GaAs MMIC's
US5913144A (en) * 1996-09-20 1999-06-15 Sharp Microelectronics Technology, Inc. Oxidized diffusion barrier surface for the adherence of copper and method for same
EP0895282A3 (en) * 1997-07-30 2000-01-26 Canon Kabushiki Kaisha Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same
EP0985228A1 (en) * 1998-03-02 2000-03-15 Koninklijke Philips Electronics N.V. Semiconductor device comprising a glass supporting body onto which a substrate with semiconductor elements and a metallization is attached by means of an adhesive

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101252292B1 (ko) * 2003-02-07 2013-04-05 집트로닉스 인코퍼레이티드 상온에서의 금속의 직접 결합

Also Published As

Publication number Publication date
WO2001001485A3 (en) 2001-05-03
KR100654473B1 (ko) 2006-12-05
WO2001001485A2 (en) 2001-01-04
US6452272B1 (en) 2002-09-17
JP2003503854A (ja) 2003-01-28
EP1118118A1 (en) 2001-07-25

Similar Documents

Publication Publication Date Title
JP5048230B2 (ja) 半導体装置およびその製造方法
US7078811B2 (en) Semiconductor device and method for fabricating the device
AU729376B2 (en) Semiconductor device having a metal-insulator-metal capacitor
JP4538107B2 (ja) 半導体素子及び金属化層を有する絶縁層が接着剤により取付られているガラス支持体を有する半導体装置
JP4308904B2 (ja) 表面取り付け及びフリップチップ技術
JPH1022457A (ja) 容量装置及び半導体装置並びにそれらの製造方法
US6900501B2 (en) Silicon on insulator device with improved heat removal
US6448604B1 (en) Integrated adjustable capacitor
EP0757846B1 (en) Electronic component comprising a thin-film structure with passive elements
KR100654473B1 (ko) 반도체 디바이스
CN108123039B (zh) Mim电容器及其制作方法
KR100261826B1 (ko) 반도체 장치 및 그 제조 방법
US6927142B2 (en) Method for fabricating capacitor in semiconductor device
KR20020045270A (ko) 반도체 소자의 커패시터 제조 방법
KR100364818B1 (ko) 반도체 소자의 제조 방법
KR100477547B1 (ko) 반도체 소자의 인덕터 형성방법
JP2002141472A (ja) 半導体装置及びその製造方法
KR100457226B1 (ko) 반도체 소자의 캐패시터 형성방법
CN117747587A (zh) 封装载板及其制作方法、半导体器件及半导体组件
JP2704576B2 (ja) 容量素子の製造方法
KR20040010932A (ko) Ｍｉｍ 구조의 커패시터 제조방법
US7224012B2 (en) Thin film capacitor and fabrication method thereof
KR19990056752A (ko) 반도체 소자의 제조방법
KR19980078585A (ko) 반도체 소자의 다층 금속 배선 형성 방법
KR19980031216A (ko) 고주파 집적 회로의 다층 배선 구조

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee