KR100654473B1 - 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스(1)는 반도체 소자(4)와 상호접속 구조(5)가 고정되는 표면(3)을 갖는 절연 재료 본체(2)를 포함하고, 이 상호접속 구조(5)는 반도체 소자(4)와 절연 재료 본체(2) 사이에 배치되고, 절연 재료 본체(2)와 마주보는 패턴화 금속층(7)을 가지며, 이 패턴화 금속층(7)은 콘덕터 트랙(8, 9)을 포함한다. 반도체 디바이스(1)의 전력 소비를 감소하기 위해서, 3 미만의 유전율(εr)을 갖는 절연층(12)이 상호접속 구조(5)의 패턴화 금속층(7)과 절연 재료 본체(2) 사이에 배치되고, 절연 장벽층(13)이 반도체 소자(4)와 3 미만의 유전율(εr)을 갖는 절연층(12) 사이에 배치되어, 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염 물질이 반도체 소자(4)에 도달하지 않도록 억제한다.

Description

반도체 디바이스{A SEMICONDUCTOR DEVICE}
본 발명은 절연 재료 본체를 포함하는 반도체 디바이스에 관한 것으로서, 이 절연 재료 본체는 반도체 소자 및 상호접속 구조가 고정되는 표면을 가지며, 이 상호접속 구조는 반도체 소자와 절연 재료 본체 사이에 배치되고 절연 재료 본체와 마주보는 표면 패턴화 금속층을 가지며, 이 표면 패턴화 금속층은 콘덕터 트랙을 포함한다.
이러한 반도체 디바이스는 매우 높은 주파수의 신호를 처리하는데 특히 적합하다. 반도체 소자는 단일 다이오드 또는 단일 트랜지스터일 수도 있지만, 다수의 트랜지스터를 포함하는 집적 회로일 수도 있다. 상호접속 구조는 반도체 소자를 다른 반도체 소자에 전기 접속시키는 역할을 할 수도 있고, 반도체 디바이스를 외부에 전기 접촉시킬 수 있는 접촉부를 구비할 수도 있지만, 인덕터, 캐패시터 및 저항기와 같은 수동 소자를 포함할 수도 있다.
실제로, 이 반도체 디바이스는 통상적인 인쇄 회로 보드(PCB) 상에 탑재되거나 통상적인 엔벨로프 내에 수납될 수 있다. 인쇄 회로 보드의 탑재 표면 및 엔벨로프의 내부는 반도체 디바이스를 전기 접촉시키기 위한 콘덕터 트랙을 포함하는 상호접속 구조를 구비한다. 따라서 절연 재료 본체는 반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이에 삽입되어 있기 때문에, 이들 상호접속 구조 사이의 기생 캐패시턴스는 작다. 그 결과, 고주파 신호를 처리하는 동안 흐르는 기생 전류는 작다. 따라서, 반도체 디바이스의 전력 소비가 작아지기 때문에, 1 GHz 수준의 주파수를 갖는 신호가 처리되고 전지에 의해 전력이 공급되어야 하는 이동 전화에 적용하는 데에 특히 유리하다. 전술한 반도체 디바이스의 전력 소비는, 일반적인 비교적 두꺼운 반도체 재료 본체 상에 형성되는 통상적인 반도체 디바이스의 전력 소비보다 20배 작을 수도 있다.
서두에 언급한 유형의 반도체 디바이스는 US 5,646,432호에 공지되어 있으며, 상기 문헌에서 반도체 디바이스의 상호접속 구조는 두께가 바람직하게는 2㎛인 실리콘 질화물 또는 실리콘 산화물의 절연층으로 덮여 있고, 이 절연층과 10 내지 20㎛ 범위의 두께를 갖는 점착층 사이에 바람직하게는 2㎛보다 작은 두께의 평탄층이 제공된다.
반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이의 기생 캐패시턴스는 이미 작지만, 반도체 디바이스의 전력 소비와 관련하여 가능한 한 이 캐패시턴스를 최소화하는 것이 바람직하다. 예를 들어, 유전율(εr)이 약 6.5이고 두께가 400㎛인 유리 본체가 절연 재료 본체로 사용되면, 반도체 디바이스의 상호접속 구조의 1㎛ 폭의 콘덕터 트랙과 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이의 기생 캐패시턴스는 콘덕터 트랙의 ㎛ 길이당 대략 26.10-18 F 이다. 두께를 800㎛로 배가하면 단지 약 10%의 기생 캐패시턴스만을 감소시킬 수 있으므로, 더 두꺼운 유리 본체를 사용하는 것은 비실용적이다. 또한, 절연 재료 본체의 두께를 800㎛으로 하면, 반도체 디바이스가 비실용적인 두께를 가지게 되어, 종래의 반도체 웨이퍼 상에 제공된 반도체 디바이스를 엔벨로프하기 위해 통상적으로 이용하는 장비를 사용할 수 없게 된다. 또한, 유리의 유전율보다 더 낮은 유전율(εr)을 갖는 본체를 채용함으로써 기생 캐패시턴스가 감소할 수 있다. 그러나, 예를 들어, 석영과 같은 재료의 본체는 일반적으로 고가이므로, 이것은 항상 실용적인 해법은 아니다.
본 발명의 목적은 비실용적인 두께의 절연 재료 본체 또는 비실용적인 재료의 본체를 채용할 필요없이 서두에 언급한 유형의 반도체 디바이스의 전력 소비를 더 감소시키는 것이다.
본 발명에 따르면, 상기 목적은 3 미만의 유전율(εr)을 갖는 절연층이 상호접속 구조의 표면 패턴화 금속층과 절연 재료 본체 사이에 배치되고, 절연 장벽층이 반도체 소자와 3 미만의 유전율(εr)을 갖는 절연층 사이에 배치되어 3 미만의 유전율(εr)을 갖는 절연층으로부터 오염 물질이 반도체 소자에 도달할 수 없도록 함으로써 달성된다.
본 발명은, 특히, 기생 캐패시턴스의 크기가 주로 반도체 디바이스의 상호접속 구조의 콘덕터 트랙에 가장 가까운 유전체의 유전율(εr)에 의해 결정된다는 통찰과, 반도체 디바이스의 상호접속 구조와 절연 재료 본체 사이에 비교적 낮은 유전율(εr)을 갖는 비교적 얇은 재료층을 사용하여 기생 캐패시턴스를 비교적 크게 감소시킨다는 통찰에 기초하고 있다. 유전율(εr)이 약 2.5이고 두께가 대략 25㎛인 절연층을 사용하면, 전술한 예에서와 같이, 반도체 디바이스의 상호접속 구조의 1㎛ 폭의 콘덕터 트랙과 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이의 기생 캐패시턴스는, 유전율(εr)이 6.5이고 두께가 400㎛인 유리 본체를 사용할 때에 비해 40% 감소한다. 반도체 디바이스의 전력 소비는 실제로 동일 비율로 감소한다. 이러한 낮은 유전율의 층은, 흔히, 일반적으로는 알카리 이온과 같은 오염물질의 원천인 유기 재료를 포함한다. 이들 오염물질은 반도체 소자에 도달하여 반도체 소자의 성능에 악영향을 미칠 수도 있다. 따라서, 3 미만의 유전율(εr)을 갖는 절연층의 존재로 인해 반도체 소자의 안정성이 저해되는 것을 방지하기 위하여, 반도체 소자와 유전율(εr)이 3 미만인 절연층 사이에 절연 장벽층이 배치된다.
절연 장벽층은 3 미만의 유전율(εr)을 갖는 절연층과 상호접속 구조의 표면이 패턴화 금속층 사이에 배치될 수도 있지만, 표면 패턴화 금속층과 반도체 소자 사이에 배치되는 것이 유리하다. 이런 방법으로, 반도체 디바이스 제조 시에 하나의 층이 줄어든다.
절연 장벽층은 플라즈마 증착층인 것이 유리하다. 당업자라면, 예를 들어, 스퍼터링 증착과 같은 다른 증착 기술이 만족스러운 결과를 가져다줄 수도 있지만, 플라즈마 인핸스드(plasma-enhanced) 화학 기상 증착(PECVD) 및 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 같은 플라즈마 조력(plasma-assisted) 증착 기술이 절연 장벽층의 증착에 대해 매우 적절하다는 것을 알 수 있을 것이다. 플라즈마 조력 증착 기술은 반응에 필요한 많은 에너지를 공급하는 글로 방전으로 기체를 반응시킴으로써 매우 낮은 온도, 즉, PECVD의 경우에는 약 100℃ 내지 400℃의 온도, ECR 플라즈마 CVD의 경우에는 실온과 약 150℃ 사이의 온도에서 층을 형성할 수 있게 한다. 그 결과, 선행 처리 단계에서 적용되는 재료의 열적 안정성에 대한 요구가 그리 엄격할 필요가 없다.
예를 들어, 실리콘 옥시질화물(silicon oxynitride)과 같은 다른 적절한 플라즈마 증착된(plasma-deposited) 재료가 사용될 수도 있지만, 절연 장벽층은 IC 기술에 있어서 절연 장벽에 가장 보편적으로 사용하는 재료인 플라즈마 증착된 실리콘 질화물을 포함하는 것이 유리하다.
유전율(εr)이 3 미만인 절연층은 표면 패턴화 금속층에 직접 접촉하도록 배치되어 표면 패턴화 금속층의 콘덕터 트랙들 사이에 존재하는 공간을 채우는 것이 유리하다. 설명한 공지의 반도체 디바이스에서, 콘덕터 트랙을 구비한 표면 패턴화 금속층을 포함하는 상호접속 구조는 바람직하게는 두께가 2㎛인 실리콘 산화물 또는 실리콘 질화물의 절연층으로 덮인다. 실리콘 질화물(6-9) 및 실리콘 산화물(4)의 유전율(εr)이 비교적 크기 때문에, 패턴화 금속층의 콘덕터 트랙들 사이에서 작용하는 기생 캐패시턴스가 비교적 크다. 이들 기생 캐패시턴스는 3 미만의 유전율(εr)을 갖는 절연층이 패턴화 금속층의 컨덕터 트랙들 사이의 공간을 차지하게 함으로써 상당히 감소될 수 있다.
반도체 소자 및 상호접속 구조는 점착층에 의해 절연 재료 본체의 표면에 고정되는 것이 유리한데, 이는 얻을 수 있는 평탄화의 정도에 이러한 층이 긍정적인 영향을 미치기 때문이다.
유전율(εr)이 3 미만인 절연층은 파릴렌(parylene) 또는 벤조사이클로뷰틴(benzocyclobutene) 층으로 제조되는 것이 유리할 수도 있다. 파릴렌 및 벤조사이클로뷰틴은 약 2.5의 비교적 낮은 유전율(εr)을 갖는 재료이며, 따라서 반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내부에 존재하는 상호접속 구조 사이의 기생 캐패시턴스를 감소시키는 데 크게 기여한다.
반도체 디바이스의 제조를 단순화하기 위해, 유전율(εr)이 3 미만인 절연층이 벤조사이클로뷰틴 층인 것이 유리하며, 이 벤조사이클로뷰틴층은 점착층으로 제공된다.
파릴렌 또는 벤조사이클로뷰틴의 절연층은 유리하게는 25 내지 75㎛ 범위의 두께를 가지며, 그 결과, 반도체 디바이스의 상호접속 구조와 인쇄 회로 보드 상에 또는 엔벨로프 내에 존재하는 상호접속 구조 사이의 기생 캐패시턴스가 40% 이상 감소하는 한편 반도체 디바이스의 두께가 비실용적인 값에 도달하지 않는다.
절연 재료 본체는, 예를 들어, 소프트 페라이트 본체 또는 석영 본체일 수도 있지만, 유리가 비교적 저렴한 재료이므로, 절연 재료 본체는 유리 본체인 것이 유리하다.
본 발명의 상기 및 다른 특징들은 하기에 기술하고 도면에 도시한 실시예를 참조하면 명백해질 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 제 1 실시예의 단면도.
도 2는 본 발명에 따른 반도체 디바이스의 제 2 실시예의 단면도.
도 3 및 도 4는 도 1에 도시된 반도체 디바이스 제조의 연속적인 단계를 단면도로 도시한 도면.
도 5 내지 도 7은 도 2에 도시된 반도체 디바이스 제조의 연속적인 단계를 단면도로 도시한 도면.
도 8은 본 발명에 따른 반도체 디바이스의 제 3 실시예의 단면도.
도 9는 본 발명에 따른 반도체 디바이스의 제 4 실시예의 단면도.
도 10은 본 발명에 따른 반도체 디바이스의 제 5 실시예의 단면도.
도 11은 본 발명에 따른 반도체 디바이스의 제 6 실시예의 단면도.
도 12은 본 발명에 따른 반도체 디바이스의 제 7 실시예의 단면도.
도 13은 본 발명에 따른 반도체 디바이스의 제 8 실시예의 단면도.
도 1 및 2는 반도체 디바이스(1)의 두 개의 상이한 실시예의 단면도로서, 이 반도체 디바이스(1)는 점착층(6)을 이용하여 반도체 소자(4)와 상호접속 구조(5)가 고정되는 표면(3)을 갖는 절연 재료 본체(2)를 포함하고, 이 상호접속 구조(5)는 반도체 소자(4)와 절연 재료 본체(2) 사이에 배치되며 절연 재료 본체(2)와 마주보는 패턴화 금속층(7)을 가지며, 이 패턴화 금속층(7)은 콘덕터 트랙(8, 9)을 포함한다. 본딩 패드라고도 하는 접촉부(10)는 콘덕터 트랙(9) 상에 제공되며, 이 접촉부(10)는, 예를 들어, 통상적인 와이어 본딩 기술을 이용하여 접촉부(10)에 고정되는 와이어(11)에 의해 반도체 디바이스(1)를 외부에 전기적으로 접촉시킬 수 있다. 절연 재료 본체(2)는, 예를 들어, 소프트 페라이트 본체 또는 석영 본체일 수도 있지만, 절연 재료 본체(2)는 유리 본체인 것이 유리하다.
이 예에서 반도체 소자(4)는 바이폴라 트랜지스터이지만, 예를 들어 전계 효과 트랜지스터 또는 다이오드일 수도 있다. 대안으로, 반도체 소자(4)는 다수의 트랜지스터를 포함하는 집적 회로일 수도 있다. 이 예에서, 상호접속 구조(5)는, 반도체 소자(4)를 다른 반도체 소자들에 전기적으로 접속시키고 반도체 디바이스(1)를 외부에 전기 접촉할 수 있게 하는 컨덕터 트랙(8, 9)을 포함한다. 상호접속 구조(4)는 또한 인덕터, 캐패시터 및 저항기와 같은 수동 소자를 포함할 수도 있다는 점에 유의하라.
3 미만의 유전율(εr)을 갖는 절연층(12)은 상호접속 구조(5)의 패턴화 금속층(7)과 점착층(6) 사이에 배치된다. 이 측정치에 의해, 반도체 디바이스(1)의 상호접속 구조(5)와 인쇄 회로 보드 상에 또는 엔벨로프 내에 존재하는 상호접속 구조(도시되지 않음) 사이의 기생 캐패시턴스가 상당히 감소될 수 있다. 유전율(εr)이 약 2.5이고 두께가 25㎛인 절연층(12)을 사용하면, 예를 들어, 반도체 디바이스(1)의 상호접속 구조(5)의 1㎛ 폭의 컨덕터 트랙(8)과 인쇄 회로 보드 상에 또는 엔벨로프 내에 존재하는 상호접속 구조 사이의 기생 캐패시턴스를 두께가 400㎛인 유리 본체(2)로 제조된 것을 사용할 때보다 40% 감소시킬 수 있다. 대안으로, 약 2.5의 유전율(εr)을 갖는 약 50㎛ 두께의 절연층(12)을 사용하면, 45%의 기생 캐패시턴스가 감소한다. 반도체 디바이스(1)의 전력 소비는 유사한 비율로 감소함을 주지하라. 3 미만의 유전율(εr)을 갖는 절연층(12)은 상호접속 구조(5)의 패턴화 금속층(7)을 덮는 다른 절연층(도시되지 않음)과 점착층(6) 사이에 배치될 수도 있지만, 패턴화 금속층(7)과 직접 접촉하도록 배치하여 패턴화 금속층(7)의 콘덕터 트랙(8, 9) 사이에 존재하는 공간을 차지하도록 하는 것이 유리하다.
또한, 절연 장벽층(13)은 반도체 소자(4)와 3 미만의 유전율(εr)을 갖는 절연층(12) 사이에 배치되어, 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염 물질이 반도체 소자(7)에 도달할 수 없게 한다. 절연 장벽층(13)은 3 미만의 유전율(εr)을 갖는 절연층(12)과 상호접속 구조(5)의 패턴화 금속층(7) 사이에 배치될 수도 있지만, 패턴화 금속층(7)과 반도체 소자(4) 사이에 배치되는 것이 유리하다.
도 1 및 2에 도시된 반도체 디바이스(1)의 제조에 있어서, 점착층(6)을 이용하여 반도체 소자(4)와 상호접속 구조(5)를 고정하기 전의 후술하는 처리 단계는 표준 청정실 환경에서 수행되는 반면에, 고정 동작 그 자체 및 고정 동작 다음의 처리 단계는 최종 탑재를 위해 장치된 보다 청정도가 낮은 깨끗한 공간 내의 그러한 환경 외부에서 수행되는 것이 바람직하다. 일반적으로, 표준 청정실은 본 발명에 따른 반도체 디바이스의 제조 시에 최종 탑재를 위한 공간에 필요치 않은 고가의 증착 및 포토리소그래픽(photo-lithographic) 장비를 갖추고 있다.
도 3 및 도 4는 도 1에 도시된 반도체 디바이스(1) 제조 시의 연속적인 제조 단계의 단면도를 도시한 것으로서, 이 반도체 디바이스는 절연 재료 본체(2)를 가지며, 이 절연 재료 본체(2)는 표면(3)에 반도체 소자(4)와 상호접속 구조(5)를 구비하고, 이 반도체 소자(4)는 반도체 재료의 소위 메사(mesa)(14)에 형성된다.
제조는, 반도체 재료 본체(15)(이 예에서는 n형 도전율의 실리콘 본체)로부터 시작한다(도 3). 반도체 재료 본체(15)는 제 1 측면(16)에 반도체 소자(4)(이 예에서는 n형 에미터 영역(18), p형 베이스 영역(19), n형 콜렉터 영역(20)(콜렉터 영역(20)은 베이스 영역(19) 아래에 위치하는 반도체 재료 본체(15)의 일부에 의해 제공됨)을 갖는 바이폴라 트랜지스터)를 구비한다.
다음 단계에서, 절연 장벽층(13)은 반도체 재료 본체(15)의 제 1 측면(16)에, 예를 들어, 약 0.5 내지 1㎛의 두께로 제공되며, 절연 장벽층(13) 윈도우(21, 22, 23)가 에칭된다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염 물질에 대하여 반도체 소자(4)를 보호하는 절연 장벽층(13)은 플라즈마 증착층, 즉, 플라즈마 인핸스드 화학 기상 증착(PECVD) 또는 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 같은 플라즈마 조력 증착 기술을 이용하여 증착된 층으로서 제공되는 것이 유리하다. 실리콘 옥시질화물이 사용될 수도 있지만, 플라즈마 증착 절연 장벽층(13)은 실리콘 질화물을 포함하는 것이 유리하다. 전도성 재료층은 절연 장벽층(13) 상에 및 윈도우(21, 22, 23) 내에 증착되며, 이 전도성 재료층은 일반적인 방법으로 에칭되어 콘덕터 트랙(8, 9)을 포함하는 패턴화 금속층(7)을 형성한다. 이 점에 있어서, 알루미늄, 텅스텐, 구리 또는 몰리브덴, 또는 금속 화합물이 사용될 수도 있다. 이러한 금속은 점착층 및/또는 장벽층으로서 작용하는 층의 최상부에 유리하게 제공된다. 이 점에 있어서, 티타늄(Ti)이 점착층으로 제공될 수도 있고, 티타늄 질화물(TiN) 또는 티타늄 텅스텐(TiW)이 장벽층으로 제공될 수도 있다. 콘덕터 트랙(9)은 외부 전기 접촉을 위한 접촉부(10)를 포함하며, 이 접촉부(10)는 반도체 재료 본체(15) 상의 윈도우(23) 내에 위치한다.
반도체 소자(4) 및 상호접속 구조(5)가 반도체 재료 본체(15)의 제 1 측면(16)에서 형성된 후, 3 미만의 유전율(εr)을 갖는 절연층(12)이 제공된다(도 4). 절연층(12)은 파릴렌 또는 벤조사이클로뷰틴 층으로서 제공되며, 두 재료는 유전율(εr)이 약 2.5이고, 두께가 약 25 내지 75㎛인 것이 유리하다. 벤조사이클로뷰틴은 스핀 코팅에 의해 인가될 수도 있는 반면에, 파릴린은 기상 증착 중합에 의해 인가될 수도 있다. 그 다음에, 반도체 재료 본체(15)는 점착층(6)을 이용하여 제 1 측면(16)에서 절연 재료 본체(2)에 고정되며, 이 점착층(6)은, 예를 들어, 두께가 약 15㎛인 에폭시층 또는 아크릴 아교(acrylate glue)일 수도 있다.
그 다음에, 반도체 재료 본체(15)는, 반대쪽 제 2 측면에서, 도 1에 도시된 바와 같이, 반도체 소자(4) 영역을 제외한 영역에서 반도체 재료가 제거될 때까지 재료 제거 처리가 행해진다. 이것은 제 2 측면(17)에서의 반도체 재료 본체(15)에 반도체 소자(4) 영역의 에칭 마스크(24)(상기 에칭 마스크(24)는, 예를 들어 실리콘 질화물층을 증착하여 에칭함으로써 형성될 수도 있음)를 제공하고, 이어서 절연 장벽층(13)(본 예에서는 플라즈마 증착 실리콘 질화물로 구성됨)이 노출될 때까지 KOH 용액으로 에칭하여, 노출된 반도체 재료(본 예에서는 실리콘)를 제거함으로써 이루어질 수 있다. 에칭은 절연 장벽층(13)에서 자동으로 중지된다. 따라서, 도 1에 도시된 바와 같이, 반도체 재료 본체(15) 중에서 반도체 소자(4) 영역에 형성된 반도체 재료의 메사(14)만이 남게 된다.
에칭은 비교적 천천히 진행되므로, 에칭 마스크(24)를 형성하고 이어서 노출된 반도체 재료를 에칭하기 전에 두께 부분 상의 반도체 재료를 마스크없이 제거함으로써, 반도체 재료 본체(15)의 제거를 가속화시키는 것이 바람직할 수도 있는데, 이 결과는 도 4에 실질적으로 도시되어 있다. 상기 무마스크 제거 공정은 유리하게는 화학-기계적 연마에 의해 행해질 수 있다.
반도체 재료를 에칭하는 동안 윈도우(23) 내에 위치한 접촉부(10)의 전도성 재료를 보호하기 위하여, 콘덕터 트랙(8, 9)을 포함하는 패턴화 금속층(7)이 형성되기 전에 반도체 재료 본체(15)의 제 1 측면(16)에 실리콘 질화물층(도시되지 않음)이 유리하게 제공될 수도 있다. 명백히, 이 실리콘 질화물층은 반도체 재료 본체(15)를 제거한 후, 콘덕터 트랙(9)의 접촉부(10)를 노출시키도록 제거되어야 하며, 최종적으로, 이 노출된 접촉부(10)에는 반도체 디바이스(1)를 외부와 전기적으로 접속시키기 위해 통상적인 와이어-본딩 기술을 이용하여 와이어가 제공된다.
도 5 내지 7은 도 2에 도시된 반도체 디바이스(1)의 제조 시의 연속적인 단계의 단면을 도시한 것으로서, 이 반도체 디바이스는 절연 재료 본체(2)를 가지며, 이 절연 재료 본체(2)에는 표면(3)에 반도체 소자(4) 및 상호접속 구조(5)가 제공되며, 이 반도체 소자(4)는 반도체 재료 아일랜드(island)(25)에 형성된다.
제조는 반도체 재료 본체(15)(본 예에서는 실리콘 본체)로부터 시작하며(도 5) 이 반도체 재료 본체(15)에는 절연층(26)(본 예에서는 두께가 약 0.4㎛인 실리콘 산화물로 이루어진 층)이 제 1 측면(16)에 제공되며, 이 절연층(26)은 반도체 재료층(27)(본 예에서는 두께가 약 2㎛인 n형 전도성 실리콘층)으로 덮인다. 본 예에서는, 반도체 재료층(27)이, 두께가 약 1㎛인 비교적 강하게 도핑된 제 1 실리콘 서브-레이어(28)의 상부에 두께가 마찬가지로 약 1㎛인 비교적 약하게 도핑된 제 2 실리콘 서브-레이어(29)를 포함하는 이중층으로 제공된다. 공개된 특허 출원 제 WO 96/16443호는 전술한 바와 같은 복합 구조를 제조하는 방법을 개시하고 있다.
다음 단계에서, 반도체 재료 본체(15)에는 반도체 소자(4) 및 상호접속 구조(5)가 제 1 측면(16)에 제공된다. 반도체 재료층(27) 내에 반도체 소자(4)를 구비한 아일랜드(25)를 형성하는 것이 유리하다(도 6). 반도체 재료 아일랜드(25)는, 예를 들어, 아일랜드(25)에 인접한 반도체 재료층(27)을 실리콘 산화물로 변환함으로써 형성될 수 있다. 본 예에서, 반도체 재료 아일랜드(25)는 에칭을 이용하여 아일랜드(25)에 인접한 반도체 재료층(27)을 제거함으로써 형성된다. 반도체 소자(4)는 반도체 재료 아일랜드(25)의 형성 전 또는 후에 제공될 수 있음을 유의하라. 이런 방법으로, 본 예에서는 n형 에미터 영역(18), p형 베이스 영역(19), 및 n형 콜렉터 영역(20)(콜렉터 영역(20)은 베이스 영역(19) 아래에 위치한 반도체 재료층(27)의 일부에 의해 제공됨)을 갖는 바이폴라 트랜지스터인 반도체 소자(4)를 구비하는 반도체 재료 아일랜드(25)가 형성된다.
다음 단계에서는, 반도체 재료 본체(15)의 제 1 측면(16)에서, 예를 들어 약 0.5 내지 1㎛의 두께를 갖는 절연 장벽층(13)이 제공되며, 이 절연 장벽층(13) 내에서 바이폴라 트랜지스터의 에미터 영역(18)과 베이스 영역(19)을 각각 접촉시키는 윈도우(30, 31)가 에칭된다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염에 대비해 반도체 소자(4)를 보호하는 절연 장벽층(13)은 플라즈마 증착층, 즉, 플라즈마 인핸스드 화학 기상 증착(PECVD) 또는 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 같은 플라즈마 조력 증착 기술을 이용하여 증착된 층으로서 제공되는 것이 유리하다. 실리콘 옥시질화물(oxynitride)이 사용될 수도 있지만, 플라즈마 증착 절연 장벽층(13)은 실리콘 질화물을 포함하는 것이 유리하다. 전도성 재료층은 절연 장벽층(13) 상에 그리고 윈도우(30, 31) 내에 증착되며, 이 전도성 재료층은 통상적인 방법으로 에칭되어 콘덕터 트랙(8, 9)을 포함하는 패턴화 금속층(7)을 형성한다. 여기서, 알루미늄, 텅스텐, 구리 또는 몰리브덴, 또는 금속 화합물이 사용될 수도 있다. 이러한 금속은 점착층 및/또는 장벽층으로 작용하는 층의 최상부에 제공되는 것이 유리하다. 여기서, 티타늄(Ti)이 점착층으로서 제공되고 티타늄 질화물(TiN) 또는 티타늄 텅스텐(TiW)이 장벽층으로 제공될 수도 있다. 콘덕터 트랙(9)은 외부 전기 접촉을 위한 접촉부(10)를 포함하며, 이 접촉부(10)는 절연 장벽층(13) 상에 위치한다.
반도체 소자(4) 및 상호접속 구조(5)가 반도체 재료 본체(15)의 제 1 측면(16)에 형성된 후, 3 미만의 유전율(εr)을 갖는 절연층(12)이 제공된다(도 7). 절연층(12)은 파릴렌 또는 벤조사이클로뷰틴 층으로서 제공되는 것이 유리하며, 두 재료 모두 유전율(εr)이 약 2.5이고 두께가 약 25 내지 75㎛이다.
벤조사이클로뷰틴은 스핀 코팅(spin coating)에 의해 제공되는 반면에, 파릴렌은 기상 증착 중합에 의해 제공될 수도 있다. 그 다음에, 반도체 재료 본체(15)는 점착층(6)에 의해 제 1 측면(16)에서 절연 재료 본체(2)에 고정되며, 상기 점착층(6)은, 예를 들어, 두께가 약 15㎛인 에폭시층 또는 아크릴 아교(acrylate glue)층일 수도 있다.
그 다음에, 반도체 재료(본 예에서는 실리콘)가 절연층(26)(본 예에서는 실리콘 산화물로 이루어짐)에 이르도록 제거될 때까지, 반대편, 즉, 제 2 측면(17)에서 반도체 재료 본체(15)에 재료 제거 처리가 행해진다.
상기 목적을 달성하기 위하여, 제 2 측면(17)에서 반도체 재료 본체(15)에 연마 처리가 행해진다. 이 연마 처리는 절연층(26)이 수 ㎛에 달할 때까지 계속되며, 그 다음에 KOH의 에칭 용액이 가해져서 에칭 중지층 역할을 하는 절연층(26)을 상당히 노출시킨다.
마지막으로, 본 예에서 실리콘 산화물로 구성되어 있는 절연층(26) 및 본 예에서 실리콘 질화물로 구성된 절연 장벽층(13)을 통하여 통상적인 방법으로 윈도우(32)가 에칭된다. 따라서, 콘덕터 트랙(9)의 접촉부(10)가 노출되고, 이 노출된 접촉부(10)에는 반도체 디바이스(1)를 외부와 전기적으로 접속시키기 위해 통상적인 와이어-본딩 기술을 이용하여 와이어(11)가 제공된다.
도 8 및 9는 본 발명에 따른 반도체 디바이스의 두 개의 다른 실시예의 단면도를 도시한 것으로서, 대응 부분은 도 1 및 2와 관련된 예에서와 동일한 참조 번호로 표시되어 있다. 3 미만의 유전율(εr)을 갖는 절연층(12)은 본 예에서 벤조사이클로뷰틴층으로서 제공되며, 또한 점착층(6)을 포함한다. 벤조사이클로뷰틴의 절연층(12)의 두께는 약 25 내지 75㎛이다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염에 대비해 반도체 소자(4)를 보호하며 본 예에서 플라즈마 증착된 실리콘 질화물로 구성되어 있는 절연 장벽층(13)은 패턴화 금속층(7)과 반도체 소자(4) 사이에 배치된다.
도 10 및 11은 본 발명에 따른 반도체 디바이스의 두 개의 추가 실시예의 단면을 도시한 것으로, 대응 부분은 도 1 및 2와 관련된 실시예에서와 같은 참조번호로 다시 표시되어 있다. 콘덕터 트랙(8, 9)을 포함하는 패턴화 금속층(7) 이외에, 상호접속 구조(5)도 이제 절연 재료 본체(2)와 마주보는 패턴화 금속층(7)의 측면에 표면 패턴화 금속층(33)을 포함한다. 이 표면 패턴화 금속층(33)은 콘덕터 트랙(34, 35)을 포함한다. 절연 재료 본체(2)는, 예를 들어, 소프트 페라이트 본체 또는 석영 본체일 수도 있지만, 유리 본체인 것이 유리하다. 유전율(εr)이 3 미만인 절연층(12)은 표면 패턴화 금속층(33)과 직접 접촉하도록 배치되어, 표면 패턴화 금속층(33)의 콘덕터 트랙(34, 35) 사이에 존재하는 공간을 차지한다. 절연층(12)은 파릴렌 또는 벤조사이클로뷰틴 층으로서 제공되는 것이 유리하며, 이들 두 재료는 유전율(εr)이 약 2.5이고, 두께가 약 25 내지 75㎛이다. 절연 장벽층(13)은 이제 패턴화 금속층(7)과 상호접속 구조(5)의 표면 패턴화 금속층(33) 사이에 배치되며, 예를 들어 약 0.5 내지 1㎛인 두께를 갖는다. 유전율(εr)이 3 미만인 절연층(12)으로부터의 오염에 대비하여 반도체 소자(4)를 보호하는 절연 장벽층(13)은 플라즈마 증착층, 즉, 플라즈마 인핸스드 화학 기상 증착(PECVD) 또는 전자 사이클로트론 공명(ECR) 플라즈마 화학 기상 증착(CVD)과 같은 플라즈마 조력 증착 기술을 이용하여 유리하게 제공된다. 옥시질화물이 사용될 수도 있지만, 실리콘 플라즈마 증착 절연 장벽층(13)은 실리콘 질화물을 포함하는 것이 유리하다. 반도체 재료의 메사(14) 및 패턴화 금속층(7)(도 10) 또는 반도체 재료 아일랜드(25)(도 11)는, 예를 들어, 실리콘 산화물로 이루어진 다른 절연층(36)에 의해 서로로부터 절연된다.
도 12 및 도 13은 본 발명에 따른 반도체 디바이스의 두 개의 추가 실시예의 단면도로서, 대응하는 부분은 도 10 및 도 11과 관련한 예에서와 동일한 참조번호로 표시된다. 3 미만의 유전율(εr)을 갖는 절연층(12)은 본 예에서 벤조사이클로뷰틴층으로서 제공되며, 또한 점착층(6)을 포함한다. 벤조사이클로뷰틴 절연층(12)의 두께는 약 25 내지 75㎛이다. 3 미만의 유전율(εr)을 갖는 절연층(12)으로부터의 오염에 대비해 반도체 소자(4)를 보호하며 본 예에서 플라즈마 증착된 실리콘 질화물로 구성되어 있는 절연 장벽층(13)은 패턴화 금속층(7)과 상호접속 구조(5)의 표면 패턴화 금속층(33) 사이에 배치된다.
본 발명은 전술한 실시예로 제한되지 않으며, 당업자라면 본 발명의 범주 내에서 많은 변형이 가능함을 알 수 있을 것이다. 반도체 디바이스의 상호접속 구조가 둘 이상의 패턴화 금속층을 포함할 수도 있음은 물론이다. 또한, 실리콘 질화물(6-9)이 비교적 높은 유전율(εr)을 갖는다고 가정하면, 절연층의 서브-레이어(sub-layer)로서 절연 장벽층을 제공하는 것이 유리할 수도 있고, 이 절연층은, 적어도 두 개의 서브레이어로 구성되어, 예를 들어, 상호접속 구조의 콘덕터 트랙들 사이 또는 반도체 소자와 상호접속 구조 사이에서 작용하는 기생 캐패시턴스를 감소시킨다. 이 점에 있어서, 실리콘 질화물의 플라즈마 증착층은, 예를 들어, 저압 CVD에 의해, 예를 들어, 약 400nm의 두께로 증착된, 예를 들어, 실리콘 산화물층과 같은 더 낮은 유전율 재료층의 최상부 또는 상기 재료층 아래에 절연 장벽층으로서, 예를 들어, 약 100nm의 두께로 제공될 수도 있다. 대안으로는, 실리콘 질화물의 플라즈마 증착층이, 예를 들어, 스핀 코팅을 이용하여, 예를 들어, 약 400nm의 두께로 증착되고 유기 재료로 이루어진 낮은 유전율 재료층의 최상부 상에, 바람직하게는 상기 재료층 아래에, 예를 들어, 약 100nm의 두께의 절연 장벽층으로서 제공될 수도 있다. 실리콘 산화물의 유전율(4)과 실리콘 질화물의 유전율(6-9) 사이의 유전율을 갖는 실리콘 옥시질화물은 실리콘 질화물 대신에 제공될 수도 있다. 당업자라면 많은 조합이 가능함을 알 수 있을 것이다.

Claims (11)

  1. 절연 재료 본체(a body of insulating material) - 상기 절연 재료 본체는 반도체 소자와 상호접속 구조가 고정되는 표면을 갖고, 상기 상호접속 구조는 상기 반도체 소자와 상기 절연 재료 본체 사이에 배치되며 상기 절연 재료 본체와 마주보는 표면 패턴화 금속층을 갖고, 상기 표면 패턴화 금속층은 콘덕터 트랙을 포함함 - 를 포함하는 반도체 디바이스에 있어서,
    3 미만의 유전율(εr)을 갖는 절연층이 상기 상호접속 구조의 상기 표면 패턴화 금속층과 상기 절연 재료 본체 사이에 배치되고, 절연 장벽층이 상기 반도체 소자와 3 미만의 유전율(εr)을 갖는 상기 절연층 사이에 배치되어, 3 미만의 유전율(εr)을 갖는 절연층으로부터 오염물질이 반도체 소자에 도달할 수 없게 하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 절연 장벽층은 상기 표면 패턴화 금속층과 상기 반도체 소자 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 상호접속 구조는 상기 절연 장벽층으로서 배치되어 있는 유전층에 의해 서로로부터 절연되는 적어도 두 개의 패턴화 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 절연 장벽층은 플라즈마 증착층(plasma-deposited layer)인 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 플라즈마 증착층은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항 또는 제 2 항에 있어서,
    3 미만의 유전율(εr)을 갖는 상기 절연층은 상기 상호접속 구조의 상기 표면 패턴화 금속층과 직접 접촉하도록 배치되어, 상기 표면 패턴화 금속층의 상기 콘덕터 트랙들 사이에 존재하는 공간을 차지하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자와 상기 상호접속 구조는 점착층에 의해 상기 절연 재료 본체의 표면에 결합되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    3 미만의 유전율(εr)을 갖는 상기 절연층은 파릴렌(parylene)층 또는 벤조사이클로뷰틴(benzocyclobutene)층인 것을 특징으로 하는 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 벤조사이클로뷰틴층은 상기 점착층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 파릴렌 절연층 또는 벤조사이클로뷰틴 절연층은 25 내지 75㎛ 범위의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 절연 재료 본체는 유리 본체(a body of glass)인 것을 특징으로 하는 반도체 디바이스.
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