CN117747587A - 封装载板及其制作方法、半导体器件及半导体组件 - Google Patents

Abstract

本申请涉及一种封装载板及其制作方法、半导体器件及半导体组件。该封装载板包括基板和一体式导电结构，所述基板上设置有沿所述基板的厚度方向贯通的通孔；所述一体式导电结构的至少部分填充于所述通孔。一体式导电结构也就是一体成型的导电结构，由此，可降低填充于通孔内的导电结构的制作难度，减少制作工序，降低制作成本，从而可降低封装载板的制作难度和制作成本，同时降低因基板与金属两种材料热膨胀系数差异大，热失配产生热应力问题，提高封装载板的稳定性和可靠性。

Description

封装载板及其制作方法、半导体器件及半导体组件

技术领域

本申请涉及半导体技术领域，特别是涉及一种封装载板及其制作方法、半导体器件及半导体组件。

背景技术

相较于硅基板，玻璃基板具有损耗低、机械稳定性强、成本低、可实现大尺寸超薄设计等特性，因此受到广泛的关注，具有广阔的应用前景，被应用在光通信、射频模块、光电系统集成、MEMS封装、消费电子、电子气体放大器、医疗器械等领域。

发明内容

基于此，本申请提供一种封装载板及其制作方法、半导体器件及半导体组件，以降低封装载板的制作难度和成本。

根据本申请的一个方面，提供一种封装载板，包括基板和一体式导电结构，所述基板上设置有沿所述基板的厚度方向贯通的通孔；所述一体式导电结构的至少部分填充于所述通孔。

根据本申请实施例的封装载板，包括基板和一体式导电结构，基板上设置有沿基板的厚度方向贯通的通孔；一体式导电结构的至少部分填充于通孔，一体式导电结构也就是一体成型的导电结构，由此，相较于相关技术中采用种子层结合电镀工艺技术的封装载板，可降低填充于通孔内的导电结构的制作难度，减少制作工序，降低制作成本，从而可降低封装载板的制作难度和制作成本；同时降低因基板与金属两种材料热膨胀系数差异大，热失配产生热应力问题，提高封装载板的稳定性和可靠性。

在其中一个实施例中，所述一体式导电结构包括第一部分，所述第一部分填充于所述通孔。

可选地，所述第一部分包括相对设置的第一端面和第二端面，以及连接所述第一端面和所述第二端面的连接侧面，所述连接侧面覆盖所述通孔的侧壁；所述基板包括沿其厚度方向相对设置的第一面和第二面，所述第一端面位于所述第一部分靠近所述第一面的一侧，所述第二端面位于所述第一部分靠近所述第二面的一侧。

可选地，所述第一端面与所述第一面平齐，所述第二端面与所述第二面平齐。

可选地，所述一体式导电结构包括第二部分，所述第二部分设置于所述第一面，且与所述第一部分连接。

可选地，所述第二部分覆盖所述第一部分的第一端面。

可选地，所述一体式导电结构的材质包括导电膏、导电油墨中的一种。

在其中一个实施例中，所述封装载板还包括导电层；所述导电层设置于所述第二面，并与所述第一部分连接。

可选地，所述导电层包括第一子导电层和第二子导电层；所述第一子导电层设置于所述第二面，并与所述第一部分连接；所述第二子导电层设置于所述第一子导电层背离所述基板的一侧。

可选地，所述第一子导电层覆盖所述第一部分的第二端面。

可选地，所述第一子导电层的厚度为0.1um～2um。

可选地，所述第二子导电层的厚度为2um～20um。

可选地，所述第一子导电层的材质包括金属材料。

可选地，所述第二子导电层的材质包括金属材料。

可选地，所述第一子导电层的材质为钛、铜、铝、镍、金、锡、银中的至少一种。

可选地，所述第二子导电层的材质包括铜、铝、镍、金、锡、银中的至少一种。

根据本申请的另一个方面，提供一种封装载板的制作方法，包括：

提供基板，并在所述基板上形成沿所述基板的厚度方向贯通的通孔；

形成至少部分填充于所述通孔的一体式导电结构。

本申请实施例提供的封装载板的制作方法，通过形成至少部分填充于通孔的一体式导电结构，也就是形成一体成型的导电结构，由此，相较于相关技术中采用种子层结合电镀工艺技术的封装载板，可降低填充于通孔内的导电结构的制作难度，减少制作工序，降低制作成本，从而可降低封装载板的制作难度和制作成本；同时降低因基板与金属两种材料热膨胀系数差异大，热失配产生热应力问题，提高封装载板的稳定性和可靠性。

在其中一个实施例中，所述基板包括沿其厚度方向相对设置的第一面和第二面；

所述形成至少部分填充于所述通孔的一体式导电结构的步骤，包括：

于所述基板的第二面形成第二介质层；

采用丝网印刷工艺于所述通孔内填充第一导电材料，以形成所述一体式导电结构。

可选地，所述形成至少部分填充于所述通孔的一体式导电结构的步骤，还包括：

在所述基板的第一面形成第一介质层；

对所述第一介质层进行图案化处理，以在所述第一介质层上定义出第一窗口，所述第一窗口与所述通孔在所述基板的厚度方向上的正投影至少部分重合。

可选地，所述采用丝网印刷工艺于所述通孔内填充第一导电材料，以形成所述一体式导电结构的步骤，包括：

采用丝网印刷于所述通孔以及所述第一窗口内填充第一导电材料；对所述第一导电材料进行干燥和烧结，并去除所述第一介质层和所述第二介质层。

可选地，所述对所述第一导电材料进行干燥和烧结，其中，干燥温度为100℃～200℃；烧结温度为200℃～500℃。

在其中一个实施例中，在所述形成至少部分填充于所述通孔的一体式导电结构的步骤之后，所述制作方法还包括：

在所述基板的第二面形成与所述一体式导电结构连接的导电层。

可选地，所述在所述基板的第二面形成与所述一体式导电结构连接的导电层的步骤，包括：

在所述基板的第二面形成第二导电材料层；

在所述第二导电材料层背离基板的一侧形成第三介质层，并对所述第三介质层进行图案化处理，以在所述第三介质层上定义出第二窗口，所述第二窗口与所述通孔在所述基板的厚度方向上的正投影至少部分重合；

形成位于所述第二窗口内的第二子导电层；

去除所述第三介质层，并对第二导电材料层进行图案化处理，得到第一子导电层。

根据本申请的又一个方面，提供一种半导体器件，包括根据上述任一实施例中所述的封装载板和半导体芯片，所述半导体芯片搭载于所述封装载板上，所述半导体芯片与所述封装载板上的一体式导电结构电连接。由此，可降低半导体器件的制作难度和成本，同时克服相关技术中因基板与金属两种材料热膨胀系数差异大，热失配产生热应力问题，降低半导体芯片在工作中出现性能下降、甚至功能失效问题的几率，提高半导体器件的稳定性和可靠性。

在其中一个实施例中，还包括第一绝缘层和第一重布线层；所述第一绝缘层设置于所述第二面并覆盖所述导电层；所述第一绝缘层上设置有第一过孔；所述第一重布线层设置于第一绝缘层背离所述基板的一侧；所述第一重布线层通过所述第一过孔与所述导电层电连接；所述半导体芯片设置于所述第一重布线层背离所述基板的一侧，并与所述第一重布线层电连接。

可选地，所述第一重布线层包括第三子导电层、第四子导电层和导电体；所述第三子导电层设置于所述第一绝缘层背离所述基板的一侧；所述第四子导电层位于所述第三子导电层背离所述基板的一侧；所述导电体填充于所述第一过孔，所述导电体与所述导电层、所述第三子导电层和所述第四子导电层电连接。

可选地，所述导电体包括第五子导电层和第六导电部，第六导电部位于所述第一过孔内，并与所述第四子导电层连接；所述第五子导电层覆盖所述第一过孔的侧壁，所述第五子导电层背离所述第一过孔侧壁的一侧与所述第六导电部连接；所述第五子导电层与所述第六导电部均与所述导电层连接。

可选地，所述第五子导电层与所述第三子导电层同层设置且相互连接。

可选地，所述第四子导电层和所述第六导电部为一体成型。

可选地，还包括第一导电凸部，第一导电凸部设置于所述半导体芯片和所述第一重布线层之间，所述第一导电凸部的一端连接所述半导体芯片，所述第一导电凸部的另一端连接所述第一重布线层。

可选地，还包括封装层，所述封装层设置于所述半导体芯片背离所述基板的一侧；所述封装层覆盖所述半导体芯片、第一重布线层和所述第一绝缘层。

根据本申请的又一个方面，提供一种半导体组件，包括上述任一实施例中所述的半导体器件和印刷电路板；所述印刷电路板位于所述封装载板背离所述半导体芯片的一侧，所述印刷电路板通过所述一体式导电结构与所述半导体芯片电连接。由此，可降低半导体组件的制作难度和成本，提高半导体组件的稳定性和可靠性。

在其中一个实施例中，还包括第二绝缘层和第二重布线层；所述第二绝缘层设置于所述第一面，并覆盖所述第二部分；所述第二绝缘层上设置有第二过孔，所述第二重布线层通过所述第二过孔与所述第二部分电连接；所述印刷电路板设置于所述第二重布线层背离所述基板的一侧，并与所述第二重布线层电连接。

可选地，所述第二重布线层包括第一子部和第二子部，所述第一子部填充于所述第二过孔内，并与所述第二部分连接；所述第二子部设置于所述第二绝缘层背离所述基板的一侧，并与所述第一子部连接。

可选地，所述第一子部和所述第二子部为一体成型。

可选地，还包括第二导电凸部，所述第二导电凸部设置于所述印刷电路板和所述第二重布线层之间，所述第二导电凸部的一端连接所述印刷电路板，所述第二导电凸部的另一端连接所述第二重布线层。

附图说明

图1为本申请一些实施例中的封装载板的结构示意图。

图2为图1中的封装载板的导电层的结构示意图。

图3为本申请一些实施例中的半导体器件的结构示意图。

图4为图3所示的半导体器件的A处的局部放大图。

图5本申请一些实施例中的半导体组件的结构示意图。

图6为本申请一些实施例中的封装载板的制作方法的流程图。

图7为图6中所示的封装载板的制作方法中一体式导电结构的制作流程图。

图8为图6中所示的封装载板的制作方法中一体式导电结构的另一制作流程图。

图9为图6中所示的封装载板的制作方法中一体式导电结构的又一制作流程图。

图10为本申请另一些实施例中的封装载板的制作方法的流程图。

图11为图10中所示的封装载板的制作方法中导电层的制作流程图。

图12为本申请一些实施例中的封装载板的制作方法的工艺流程图。

附图标记说明：

10、封装载板；20、半导体器件；30、半导体组件；

110、基板；110a、第一面；110b、第二面；111、通孔；120、一体式导电结构；121、第一部分；1211、第一端面；1212、第二端面；1213、连接侧面；122、第二部分；130、导电层；131、第一子导电层；132、第二子导电层；140、第一介质层；141、第一窗口；150、第二介质层；160、第三介质层；161、第二窗口；

210、半导体芯片；220、第一绝缘层；221、第一过孔；230、第一重布线层；231、第三子导电层；232、第四子导电层；233、导电体；2331、第五子导电层；2332、第六导电部；240、第一导电凸部；250、封装层；

310、印刷电路板；320、第二绝缘层；321、第二过孔；330、第二重布线层；331、第一子部；332、第二子部；340、第二导电凸部。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一元件“上”时，其能直接在其他元件上或亦可存在中间元件。进一步说，当层被指为在另一层“下”时，其可直接在下方。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

还应当理解的是，在解释元件时，尽管没有明确描述，但元件解释为包括误差范围，该误差范围应当由本领域技术人员所确定的特定值可接受的偏差范围内。例如，“大约”、“近似”或“基本上”可以意味着一个或多个标准偏差内，在此不作限定。

此外，在说明书中，短语“平面分布示意图”是指当从上方观察目标部分时的附图，短语“截面示意图”是指从侧面观察通过竖直地切割目标部分截取的剖面时的附图。

此外，附图并不是1：1的比例绘制，并且各元件的相对尺寸在附图中仅以示例地绘制，而不一定按照真实比例绘制。

相关技术中，玻璃基板上的通孔的深宽比较高，在形成填充于玻璃基板上的通孔内的金属导电体时，对填充工艺要求极高，通常需先形成至少覆盖通孔侧壁的种子层，然后采用电镀工艺在种子层上形成金属导电材料，制作难度大、工序多，增加金属导电体的制作成本。

基于此，本申请提供一种封装载板及其制作方法、半导体器件及半导体组件。该封装载板通过使一体式导电结构的至少部分填充于通孔，一体式导电结构也就是一体成型的导电结构，由此，相较于相关技术中采用种子层结合电镀工艺技术的封装载板，可降低填充于通孔内的导电结构的制作难度，减少制作工序，降低制作成本，从而可降低封装载板的制作难度和制作成本。

图1示出了本申请一些实施例中的封装载板的结构示意图。

第一方面，如图1所示，本申请实施例提供一种封装载板10，包括基板110和一体式导电结构120，基板110上设置有沿基板110的厚度方向贯通的通孔111；一体式导电结构120的至少部分填充于通孔111。

需要说明的是，基板110可为玻璃基板110。通孔111可呈倒梯形、圆柱形等，本申请对此不作限制。

根据本申请实施例的封装载板10，包括基板110和一体式导电结构120，基板110上设置有沿基板110的厚度方向贯通的通孔111；一体式导电结构120的至少部分填充于通孔111，一体式导电结构120也就是一体成型的导电结构，由此，相较于相关技术中采用种子层结合电镀工艺技术的封装载板10，可降低填充于通孔111内的导电结构的制作难度，减少制作工序，降低制作成本，从而可降低封装载板10的制作难度和制作成本，同时降低因基板110与金属两种材料热膨胀系数差异大，热失配产生热应力问题，提高封装载板10的稳定性和可靠性。

如图1所示，在其中一个实施例中，一体式导电结构120包括第一部分121，第一部分121填充于通孔111。在一个具体示例中，第一部分121包括相对设置的第一端面1211和第二端面1212，以及连接第一端面1211和第二端面1212的连接侧面1213，连接侧面1213覆盖通孔111的侧壁；基板110包括沿其厚度方向相对设置的第一面110a和第二面110b，第一端面1211位于第一部分121靠近第一面110a的一侧，第二端面1212位于第一部分121靠近第二面110b的一侧。

由此，通过使第一部分121包括相对设置的第一端面1211和第二端面1212，以及连接第一端面1211和第二端面1212的连接侧面1213，连接侧面1213覆盖通孔111的侧壁，可便于将第一部分121固定于基板110的通孔111内，得到所需结构的封装载板10。

如图1所示，在一个具体示例中，第一端面1211与第一面110a平齐，第二端面1212与第二面110b平齐。

由此，可提高基板110的第一面110a和第二面110b的平整度，利于后续膜层的制作。

如图1所示，在其中一个实施例中，一体式导电结构120包括第二部分122，第二部分122设置于第一面110a，且与第一部分121连接。

由此，通过第二部分122可方便一体式导电结构120与位于基板110的第一面110a的电子元器件连接。

在一个具体示例中，第一部分121和第二部分122可为一体成型。

由此可降低封装载板10的制作难度和成本。

如图1所示，在其中一个实施例中，第二部分122覆盖第一部分121的第一端面1211。

由此，增大第二部分122与第一部分121的接触面积，提高第一部分121和第二部分122的连接强度，从而可提高一体式导电结构120的结构强度，进而提高封装载板10的结构稳定性。

在其中一个实施例中，一体式导电结构120的材质包括导电膏、导电油墨中的一种。导电膏、导电油墨为导电粒子和树脂基体及添加剂的混合物，导电粒子可为金、银、铜、铝等材料。由此，相较于相关技术中采用种子层结合电镀工艺技术的封装载板10，一体式导电结构120的材质包括导电膏、导电油墨中的一种，导电膏和导电油墨的热膨胀系统可调，从而可降低因基板110与金属两种材料热膨胀系数差异大，热失配产生热应力问题，提高封装载板10的稳定性和可靠性。

如图1和图2所示，在其中一个实施例中，封装载板10还包括导电层130；导电层130设置于第二面110b，并与第一部分121连接。由此，通过导电层130和一体式导电结构120，可方便位于基板110两侧的电子元器件的电连接。

如图2所示，在其中一个实施例中，导电层130包括第一子导电层131和第二子导电层132；第一子导电层131设置于第二面110b，并与第一部分121连接；第二子导电层132设置于第一子导电层131背离基板110的一侧。

由此，通过使导电层130包括第一子导电层131和第二子导电层132，可降低基板110出现破片、裂纹等问题的几率，降低导电层130与基板110之间发生分离（Peeling）的几率，提高封装载板10的结构稳定性，

如图2所示，在其中一个实施例中，第一子导电层131覆盖第一部分121的第二端面1212。

由此，可增大导电层130与一体式导电结构120的接触面积，提高导电层130与一体式导电结构120的连接强度，进而提高封装载板10的结构稳定性。

在其中一个实施例中，第一子导电层131的厚度为0.1um～2um。具体地，第一子导电层131的厚度可为0.1um、0.3um、0.5um、0.7um、1um、1.2um、1.5um、1.8um、2um等。

在其中一个实施例中，第二子导电层132的厚度为2um～20um。具体地，第二子导电层132的厚度可为2um、5um、8um、10um、12um、15um、18um、20um。

在其中一个实施例中，第一子导电层131的材质包括金属材料；具体地，第一子导电层131的材质为钛、铜、铝、镍、金、锡、银中的至少一种。

在其中一个实施例中，第二子导电层132的材质包括金属材料；具体地，第二子导电层132的材质包括铜、铝、镍、金、锡、银中的至少一种。

在其中一个实施例中，第一子导电层131和第二子导电层132的材质不同；

在一个具体示例中，第一子导电层131的材质可为钛，第二子导电层132的材质可为铜，钛材料与基板110之间的粘附力较大，从而可提高导电层130与基板110之间的粘合力，第二子导电层132的材质为铜，可降低导电层130的制作成本。

在其中一个实施例中，第一子导电层131和第二子导电层132的材质相同；在一个具体示例中，第一子导电层131和第二子导电层132的材质均可为金。

如图6和图12所示，第二方面，本申请实施例提供一种封装载板10的制作方法，包括：

S10、提供基板110，并在基板110上形成沿基板110的厚度方向贯通的通孔111；

具体地，可采用激光诱导湿法刻蚀方法、激光熔融法、聚焦放电法、等离子体刻蚀法、电化学放电加工法在基板110上形成沿基板110厚度方向贯通的通孔111，当然，也可采用其他方法，本申请对此不作限制。

S20、形成至少部分填充于通孔111的一体式导电结构120；

具体地，可采用丝网印刷工艺制作一体式导电结构120，以便形成一体成型的导电结构。

本申请实施例提供的封装载板10的制作方法，通过形成至少部分填充于通孔111的一体式导电结构120，相当于形成一体成型的导电结构，由此，相较于相关技术中采用种子层结合电镀工艺技术的封装载板10，可降低填充于通孔111内的导电结构的制作难度，减少制作工序，降低制作成本，从而可降低封装载板10的制作难度和制作成本，同时降低因基板与金属两种材料热膨胀系数差异大，热失配产生热应力问题，提高封装载板的稳定性和可靠性。

如图7和图12所示，在其中一个实施例中，基板110包括沿其厚度方向相对设置的第一面110a和第二面110b；

在S20中，形成至少部分填充于通孔111的一体式导电结构120，包括：

S210、于基板110的第二面110b形成第二介质层150；

S220、采用丝网印刷工艺于通孔111内填充第一导电材料，以形成一体式导电结构120。

在本实施例中，通过于基板110的第二面110b形成第二介质层150，以便封闭通孔111的一侧，以便采用丝网印刷工艺于通孔111内填充第一导电材料，从而方便得到一体式导电结构120，降低封装载板10的制作难度和成本。

如图8和图12所示，在其中一个实施例中，在S20中，形成至少部分填充于通孔111的一体式导电结构120，还包括：

S230、在基板110的第一面110a形成第一介质层140；

S240、对第一介质层140进行图案化处理，以在第一介质层140上定义出第一窗口141，第一窗口141与通孔111在基板110的厚度方向上的正投影至少部分重合。

由此，可通过第一介质层140对基板110的一面提供保护，另外，可通过对第一介质层140的图案化进行控制，以便得到所需结构和形状的第一窗口141，从而可方便得到所需结构的一体式导电结构120。

需要说明的是，S230和S240可位于S220之前，S230和S240与S210无先后顺序。示例性地，S230可位于S210之前，S240位于S210之后。

如图8和图12所示，在其中一个实施例中，在S220中，采用丝网印刷工艺于通孔111内填充第一导电材料，以形成一体式导电结构120，包括：

采用丝网印刷于通孔111以及第一窗口141内填充第一导电材料；对第一导电材料进行干燥和烧结，并去除第一介质层140和第二介质层150。

如图9和图12所示，在一个具体示例中，在S220中，采用丝网印刷工艺于通孔111内填充第一导电材料，以形成一体式导电结构120，包括：

S221、采用丝网印刷于通孔111以及第一窗口141内填充第一导电材料；

S222、对第一导电材料进行干燥处理；

S223、去除第一介质层140和第二介质层150；

S224、对第一导电材料进行烧结处理。

在本实施例中，通过对第一导电材料进行干燥处理，可使第一导电材料得到定型固化，以便去除第一介质层140和第二介质层150，避免去除第一介质层140和第二介质层150的工序对第一导电材料造成影响；最后对第一导电材料进行烧结处理，一来可避免烧结温度高造成第一介质层140和第二介质层150软化，增加第一介质层140和第二介质层150的去除难度；二来，通过烧结处理可增加第一导电材料与基板110的结合力，提高封装载板10的封装效果和封装可靠性。

在一个具体示例中，干燥温度为100℃～200℃。具体地，干燥温度可为100℃、120℃、150℃、170℃、200℃。

在一个具体示例中，烧结温度为200℃～500℃。具体地，烧结温度可为200℃、250℃、300℃、350℃、400℃、450℃、500℃。

如图10和图12所示，在其中一个实施例中，在S20之后，该封装载板10的制作方法还包括：

S30、在基板110的第二面110b形成与一体式导电结构120连接的导电层130。

由此，通过导电层130和一体式导电结构120，可方便位于基板110两侧的电子元器件的连接。

如图11和图12所示，在其中一个实施例中，在S30中，在基板110的第二面110b形成与一体式导电结构120连接的导电层130，包括：

S310、在基板110的第二面110b形成第二导电材料层；

具体地，可采用物理气相沉积工艺（Physical Vapor Deposition，简称PVD）在基板110的第二面110b形成第二导电材料层，也就是种子层，第二导电材料层的厚度为0.1um～2um，厚度薄，可降低第二导电材料层的应力，从而可降低基板110出现破片、裂纹等问题的几率，增加第二导电材料层与基板110之间的粘附力。

S320、在第二导电材料层背离基板110的一侧形成第三介质层160，并对第三介质层160进行图案化处理，以在第三介质层160上定义出第二窗口161，第二窗口161与通孔111在基板110的厚度方向上的正投影至少部分重合；

可通过光刻工艺对第三介质层160进行图案化处理，以在第三介质层160上定义出第二窗口161，且第二窗口161和通孔111在基板110的厚度方向上的正投影至少部分重合。

S330、形成位于第二窗口161内的第二子导电层132；

可采用电镀工艺形成位于第二窗口161内的第二子导电层132，也就是说，采用电镀工艺在局部区域形成第二子导电层132，相较于整面制作再进行图案化以得到第二子导电层132，可降低成本，利于提高生产效率，同时可降低导电层的应力，降低基板110出现破片、裂纹等问题的几率。

S340、去除第三介质层160，并对第二导电材料层进行图案化处理，得到第一子导电层131，从而完成导电层130制作。

如图3所示，第三方面，本申请实施例提供一种半导体器件20，包括根据第一方便中任一实施例中的封装载板10和半导体芯片210，半导体芯片210搭载于封装载板10上，半导体芯片210与封装载板10上的一体式导电结构120电连接。

由此，可降低半导体器件20的制作难度和成本，同时克服相关技术中因基板与金属两种材料热膨胀系数差异大，热失配产生热应力问题，降低半导体芯片210在工作中出现性能下降、甚至功能失效问题的几率，提高半导体器件20的稳定性。

如图3所示，在其中一个实施例中，还包括第一绝缘层220和第一重布线层230；第一绝缘层220设置于第二面110b并覆盖导电层130；第一绝缘层220上设置有第一过孔221；第一重布线层230设置于第一绝缘层220背离基板110的一侧；第一重布线层230通过第一过孔221与导电层130连接；半导体芯片210设置于第一重布线层230背离基板110的一侧，并与第一重布线层230电连接。

由此，通过第一绝缘层220将第一重布线层230与导电层130隔开，并使两者彼此绝缘，通过第一过孔221可方便将第一重布线层230与导电层130连接，从而使第一重布线层230与一体式导电结构120电连接，半导体芯片210通过第一重布线层230搭接于封装载板10上；另外，第一重布线层230可满足高精度布线要求，可提高半导体芯片210与封装载板10的一体式导电结构120的可靠性。

如图4所示，在其中一个实施例中，第一重布线层230包括第三子导电层231、第四子导电层232和导电体233；第三子导电层231设置于第一绝缘层220背离基板110的一侧；第四子导电层232位于第三子导电层231背离基板110的一侧；导电体233填充于第一过孔221，导电体233与导电层130、第三子导电层231和第四子导电层232电连接。

第一重布线层230可采用PVD工艺和电镀工艺相结合来制作，也就是第一重布线层230的制作工艺可以与导电层130的制作工艺相同，由此，可使第一重布线层230满足高精度布线要求，同时，可方便第一重布线层230的制作，提高制作效率，降低制作成本。

如图4所示，在其中一个实施例中，导电体233包括第五子导电层2331和第六导电部2332，第六导电部2332位于第一过孔221内，并与第四子导电层232连接；第五子导电层2331覆盖第一过孔221的侧壁，第五子导电层2331背离第一过孔221侧壁的一侧与第六导电部2332连接；第五子导电层2331与第六导电部2332均与导电层130连接。

由此，可便于形成填充第一过孔221的导电体233，以保证第一重布线层230与导电层130的电连接。

如图4所示，在其中一个实施例中，第五子导电层2331与第三子导电层231同层设置且相互连接。

也就是说，第五子导电层2331与第三子导电层231可同步制作，例如，可采用物理气相沉积工艺制作导电膜层，进行图案化处理得到第五子导电层2331和第三子导电层231，从而可提高制作效率。

如图4所示，在其中一个实施例中，第四子导电层232和第六导电部2332为一体成型。具体地，可采用电镀工艺制作一体成型的第四子导电层232和第六导电部2332，

由此，可提高制作效率。

如图3所示，在其中一个实施例中，还包括第一导电凸部240，第一导电凸部240设置于半导体芯片210和第一重布线层230之间，第一导电凸部240的一端连接半导体芯片210，第一导电凸部240的另一端连接第一重布线层230。

由此，通过第一导电凸部240可方便半导体芯片210与第一重布线层230的电连接。

如图3所示，在其中一个实施例中，还包括封装层250，封装层250设置于半导体芯片210背离基板110的一侧；封装层250覆盖半导体芯片210、第一重布线层230和第一绝缘层220。

由此，可对半导体芯片210、第一重布线层230进行封装，提高半导体器件20的可靠性。

第四方面，如图5所示，本申请实施例提供一种半导体组件30，包括上述任一实施例中的半导体器件20和印刷电路板310；印刷电路板310位于封装载板10背离半导体芯片210的一侧，印刷电路板310通过一体式导电结构120与半导体芯片210电连接。

由此，可降低半导体组件30的制作难度和成本，提高半导体组件30的稳定性。

如图5所示，在其中一个实施例中，还包括第二绝缘层320和第二重布线层330；第二绝缘层320设置于第一面110a，并覆盖第二部分122；第二绝缘层320上设置有第二过孔321，第二重布线层330通过第二过孔321与第二部分122连接；印刷电路板310设置于第二重布线层330背离基板110的一侧，并与第二重布线层330电连接。

由此，通过第二绝缘层320将第二重布线层330与第二部分122隔开，并使两者彼此绝缘，通过第二过孔321可方便将第二重布线层330与第二部分122电连接，也就是第二重布线层330与封装载板10的一体式导电结构120的电连接，从而实现印刷电路板310与半导体芯片210的电连接。

如图5所示，在其中一个实施例中，第二重布线层330包括第一子部331和第二子部332，第一子部331填充于第二过孔321内，并与第二部分122连接；第二子部332设置于第二绝缘层320背离基板110的一侧，并与第一子部331连接。

由此，通过第一子部331和第二子部332可方便第二重布线层330与第二部分122的电连接，从而可方便第二重布线层330与一体式导电结构120的电连接。

在其中一个实施例中，第一子部331和第二子部332为一体成型。具体地，可采用丝网印刷工艺制作第二重布线层330，从而得到包括一体成型的第一子部331和第二子部332的第二重布线层330，既可满足印刷电路板310的连接精度要求，又可降低工艺难度，降低制作成本。

如图5所示，在其中一个实施例中，还包括第二导电凸部340，第二导电凸部340设置于印刷电路板310和第二重布线层330之间，第二导电凸部340的一端连接印刷电路板310，第二导电凸部340的另一端连接第二重布线层330。

由此，通过第二导电凸部340可方便印刷电路板310与第二重布线层330的电连接。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种封装载板，其特征在于，包括：

基板，所述基板上设置有沿所述基板的厚度方向贯通的通孔；

一体式导电结构，所述一体式导电结构的至少部分填充于所述通孔。

2.根据权利要求1所述的封装载板，其特征在于，所述一体式导电结构包括第一部分，所述第一部分填充于所述通孔；

可选地，所述第一部分包括相对设置的第一端面和第二端面，以及连接所述第一端面和所述第二端面的连接侧面，所述连接侧面覆盖所述通孔的侧壁；所述基板包括沿其厚度方向相对设置的第一面和第二面，所述第一端面位于所述第一部分靠近所述第一面的一侧，所述第二端面位于所述第一部分靠近所述第二面的一侧；

可选地，所述第一端面与所述第一面平齐，所述第二端面与所述第二面平齐；

可选地，所述一体式导电结构包括第二部分，所述第二部分设置于所述第一面，且与所述第一部分连接；

可选地，所述第二部分覆盖所述第一部分的第一端面；

可选地，所述一体式导电结构的材质包括导电膏、导电油墨中的一种。

3.根据权利要求2所述的封装载板，其特征在于，所述封装载板还包括导电层；所述导电层设置于所述第二面，并与所述第一部分连接；

可选地，所述导电层包括第一子导电层和第二子导电层；所述第一子导电层设置于所述第二面，并与所述第一部分连接；所述第二子导电层设置于所述第一子导电层背离所述基板的一侧；

可选地，所述第一子导电层覆盖所述第一部分的第二端面；

可选地，所述第一子导电层的厚度为0.1um～2um；

可选地，所述第二子导电层的厚度为2um～20um；

可选地，所述第一子导电层的材质包括金属材料；

可选地，所述第二子导电层的材质包括金属材料；

可选地，所述第一子导电层的材质为钛、铜、铝、镍、金、锡、银中的至少一种；

可选地，所述第二子导电层的材质包括铜、铝、镍、金、锡、银中的至少一种。

4.一种封装载板的制作方法，其特征在于，包括：

提供基板，并在所述基板上形成沿所述基板的厚度方向贯通的通孔；

形成至少部分填充于所述通孔的一体式导电结构。

5.根据权利要求4所述的封装载板的制作方法，其特征在于，所述基板包括沿其厚度方向相对设置的第一面和第二面；

所述形成至少部分填充于所述通孔的一体式导电结构的步骤，包括：

于所述基板的第二面形成第二介质层；

采用丝网印刷工艺于所述通孔内填充第一导电材料，以形成所述一体式导电结构；

可选地，所述形成至少部分填充于所述通孔的一体式导电结构的步骤，还包括：

在所述基板的第一面形成第一介质层；

对所述第一介质层进行图案化处理，以在所述第一介质层上定义出第一窗口，所述第一窗口与所述通孔在所述基板的厚度方向上的正投影至少部分重合；

可选地，所述采用丝网印刷工艺于所述通孔内填充第一导电材料，以形成所述一体式导电结构的步骤，包括：

采用丝网印刷于所述通孔以及所述第一窗口内填充第一导电材料；对所述第一导电材料进行干燥和烧结，并去除所述第一介质层和所述第二介质层；

可选地，所述对所述第一导电材料进行干燥和烧结，其中，干燥温度为100℃～200℃；烧结温度为200℃～500℃。

6.根据权利要求4所述的封装载板的制作方法，其特征在于，在所述形成至少部分填充于所述通孔的一体式导电结构的步骤之后，所述制作方法还包括：

在所述基板的第二面形成与所述一体式导电结构连接的导电层；

可选地，所述在所述基板的第二面形成与所述一体式导电结构连接的导电层的步骤，包括：

在所述基板的第二面形成第二导电材料层；

在所述第二导电材料层背离所述基板的一侧形成第三介质层，并对所述第三介质层进行图案化处理，以在所述第三介质层上定义出第二窗口，所述第二窗口与所述通孔在所述基板的厚度方向上的正投影至少部分重合；

形成位于所述第二窗口内的第二子导电层；

去除所述第三介质层，并对第二导电材料层进行图案化处理，得到第一子导电层。

7.一种半导体器件，其特征在于，包括根据权利要求1至3任一项所述的封装载板和半导体芯片，所述半导体芯片搭载于所述封装载板上，所述半导体芯片与所述封装载板上的一体式导电结构电连接。

8.根据权利要求7所述的半导体器件，其特征在于，还包括第一绝缘层和第一重布线层；所述第一绝缘层设置于所述第二面并覆盖所述导电层；所述第一绝缘层上设置有第一过孔；所述第一重布线层设置于第一绝缘层背离所述基板的一侧；所述第一重布线层通过所述第一过孔与所述导电层电连接；所述半导体芯片设置于所述第一重布线层背离所述基板的一侧，并与所述第一重布线层电连接；

可选地，所述第一重布线层包括第三子导电层、第四子导电层和导电体；所述第三子导电层设置于所述第一绝缘层背离所述基板的一侧；所述第四子导电层位于所述第三子导电层背离所述基板的一侧；所述导电体填充于所述第一过孔，所述导电体与所述导电层、所述第三子导电层和所述第四子导电层电连接；

可选地，所述导电体包括第五子导电层和第六导电部，第六导电部位于所述第一过孔内，并与所述第四子导电层连接；所述第五子导电层覆盖所述第一过孔的侧壁，所述第五子导电层背离所述第一过孔侧壁的一侧与所述第六导电部连接；所述第五子导电层与所述第六导电部均与所述导电层连接；

可选地，所述第五子导电层与所述第三子导电层同层设置且相互连接；

可选地，所述第四子导电层和所述第六导电部为一体成型；

可选地，还包括第一导电凸部，第一导电凸部设置于所述半导体芯片和所述第一重布线层之间，所述第一导电凸部的一端连接所述半导体芯片，所述第一导电凸部的另一端连接所述第一重布线层；

可选地，还包括封装层，所述封装层设置于所述半导体芯片背离所述基板的一侧；所述封装层覆盖所述半导体芯片、第一重布线层和所述第一绝缘层。

9.一种半导体组件，其特征在于，包括根据权利要求7或8所述的半导体器件和印刷电路板；所述印刷电路板位于所述封装载板背离所述半导体芯片的一侧，所述印刷电路板通过所述一体式导电结构与所述半导体芯片电连接。

10.根据权利要求9所述的一种半导体组件，其特征在于，还包括第二绝缘层和第二重布线层；所述第二绝缘层设置于所述第一面，并覆盖所述第二部分；所述第二绝缘层上设置有第二过孔，所述第二重布线层通过所述第二过孔与所述第二部分电连接；所述印刷电路板设置于所述第二重布线层背离所述基板的一侧，并与所述第二重布线层电连接；

可选地，所述第二重布线层包括第一子部和第二子部，所述第一子部填充于所述第二过孔内，并与所述第二部分连接；所述第二子部设置于所述第二绝缘层背离所述基板的一侧，并与所述第一子部连接；

可选地，所述第一子部和所述第二子部为一体成型；

可选地，还包括第二导电凸部，所述第二导电凸部设置于所述印刷电路板和所述第二重布线层之间，所述第二导电凸部的一端连接所述印刷电路板，所述第二导电凸部的另一端连接所述第二重布线层。