KR20040006409A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

Info

Publication number
KR20040006409A
KR20040006409A KR1020020040687A KR20020040687A KR20040006409A KR 20040006409 A KR20040006409 A KR 20040006409A KR 1020020040687 A KR1020020040687 A KR 1020020040687A KR 20020040687 A KR20020040687 A KR 20020040687A KR 20040006409 A KR20040006409 A KR 20040006409A
Authority
KR
South Korea
Prior art keywords
film
capacitor
sio
storage node
semiconductor device
Prior art date
Application number
KR1020020040687A
Other languages
English (en)
Inventor
양영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020040687A priority Critical patent/KR20040006409A/ko
Publication of KR20040006409A publication Critical patent/KR20040006409A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 폴리실리콘으로 스토러지 노드 전극을 형성한 후, 화학적 세정 공정을 실시하고, 플라즈마 질화 공정으로 스토러지 노드 전극의 표면을 질화시켜 제1 Si3N4막을 형성하고, 제1 질화물-산화 공정으로 제1 Si3N4막의 표면을 산화시켜 제1 SiO2막을 형성하고, 저압 화학기상증착법으로 제1 SiO2막 상에 질화물을 증착하여 제2 Si3N4막을 형성하고, 제2 질화물-산화 공정으로 제2 Si3N4막의 표면을 산화시켜 제2 SiO2막을 형성하여 제1 Si3N4막/제1 SiO2막/제2 Si3N4막/제2 SiO2막이 적층된 NONO 구조의 유전체층을 형성하고, 유전체층 상에 플레이트 전극을 형성하여 캐패시터를 제조한다. 본 발명은 유전체층을 다층으로 형성하여 캐패시터의 누설전류 특성을 개선하면서도 그 두께를 얇게 형성하여 캐패시터의 정전용량을 확보한다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 유전체층을 NONO 구조의 다층으로 형성하면서도 그 두께를 얇게 형성하여 캐패시터의 누설전류 특성을 개선시킬 수 있고, 캐패시터의 정전용량을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 단위 셀당 캐패시터의 스토러지 노드 전극(storage node electrode)이 차지하는 면적이 줄어들고 있다. 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 최소한의 캐패시터의 정전 용량(capacitance)은 확보되어야 한다.
캐패시터의 정전 용량을 확보하기 위해, 제한된 면적 하에서 스토러지 노드 전극의 유효 표면적을 극대화시키기 위한 연구가 진행되고 있으며, 실린더 구조, 스택 구조, 벨로우즈 구조, 핀 구조 등 다양한 구조가 제시되고 있다. 또한, 이러한 구조에 선택적 다결정 실리콘 성장 기술을 적용하여 전하저장전극의 유효 표면적을 더욱 극대화시키고 있다.
캐패시터의 정전 용량을 증대시키기 위한 다른 방법은 유전체층을 고유전 상수 값을 갖는 유전체 물질을 사용하는 것인데, 고유전체 물질을 적용함에 있어 공정상 어려움이 많아 비교적 공정이 용이한 NO나 ONO 구조와 같이 적어도 Si3N4막이 포함된 것을 유전체층으로 널리 사용하고 있다. Si3N4는 유전 상수가 약 7 정도이며, SiO2는 유전 상수가 약 4 정도이다.
도 1a 내지 도 1c는 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 하지층이 형성된 기판(10) 상에 층간 절연층(11)을 형성하고, 층간 절연층(11)의 일부분을 식각하여 캐패시터 홀(12)을 형성한다. 캐패시터 홀(12)에 스토러지 노드 전극(storage node electrode; 13)을 형성한다. 스토러지 노드 전극(13)의 표면에 존재하는 금속 오염원이나 자연 산화물(native oxide)을 제거하기 위하여 화학 세정(chemical cleaning) 공정을 실시한 후, 스토러지 노드 전극(13)을 포함한 층간 절연층(11) 표면을 따라 Si3N4막(14a)을 형성한다.
상기에서, 스토러지 노드 전극(13)은 SiH4또는 Si2H6와 같은 실리콘 소오스와 인-시튜 도프트 실리콘(in-situ doped Si)을 형성하기 위해 PH3를 동시에 주입하여 저압 화학기상증착(LPCVD)법으로 캐패시터 홀(12)을 포함한 층간 절연층(11) 표면을 따라 폴리실리콘층을 형성한 후, 포토(photo) 공정과 식각 공정으로 캐패시터 홀(12) 내에 실린더 구조로 형성된다. Si3N4막(14a)은 600 ~ 800℃의 온도 범위에서 SiH2Cl2및 NH3를 1 : 10~20의 비율로 혼합한 가스를 열분해 및 재결합하는 저압 화학기상증착(LPCVD)법으로 질화물(nitride)을 증착하여 형성한다.
도 1b를 참조하면, Si3N4막(14a)의 표면 상에 SiO2막(14b)을 형성하고, 이로 인하여 Si3N4막(14a) 및 SiO2막(14b)이 적층된 NO 구조의 유전체막(14)이 형성된다.
상기에서, SiO2막(14b)은 650 ~ 850℃의 온도 범위에서 H2및 O2를 혼합한 스팀 산화(steam oxidation)로 Si3N4막(14a)의 표면을 산화시켜 형성된다. 한편, 스토러지 노드 전극(13)의 표면 세정 공정시 화학 산화물(chemical oxide)을 첨가하여 화학 세정 공정을 실시할 경우, 스토러지 노드 전극(13)의 표면이 산화되어 SiO2막이 형성되기 때문에 ONO 구조의 유전체막(14)으로 형성할 수 있다.
도 1c를 참조하면, Si3N4막(14a) 및 SiO2막(14b)이 적층된 NO 구조의 유전체막(14) 상에 플레이트 전극(plate electrode; 15)을 형성하여 캐패시터 제조를 완성한다.
상기한 종래의 방법에서, 캐패시터의 정전용량을 증대시키려면 유전 상수가 높은 Si3N4막(14a)의 두께를 줄여야 하는데, 두께가 얇아질수록 막질이 나빠져 누설전류(leakage current)가 증가하고, 이로 인하여 캐패시터의 리텐션 타임(retention time) 즉, 리프레시 타임(refresh time)이 짧아지고 효율이 낮아지는 문제가 발생한다. 따라서, Si3N4막(14a)의 두께를 줄이는데 한계가 있어 소자의 고집적 실현을 어렵게 한다.
따라서, 본 발명은 유전체층을 NONO 구조의 다층으로 형성하면서도 그 두께를 얇게 형성하여 캐패시터의 누설전류 특성을 개선시킬 수 있고, 캐패시터의 정전용량을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법은 스토러지 노드 전극을 형성하는 단계; 상기 스토러지 노드 전극 상에 제 1 Si3N4막을 형성하는 단계; 상기 제 1 Si3N4막 상에 제 1 SiO2막을 형성하는 단계; 상기 제 1 SiO2막 상에 제 2 Si3N4막을 형성하는 단계; 상기 제 2 Si3N4막 상에 제 2 SiO2막을 형성하고, 이로 인하여 상기 제 1 Si3N4막, 상기 제 1 SiO2막, 상기 제 2 Si3N4막 및 상기 제 2 SiO2막이 적층된 유전체층이 형성되는 단계; 및 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 기판11, 21: 층간 절연층
12, 22: 캐패시터 홀13, 23: 스토러지 노드 전극
14, 24: 유전체층14a, 24a, 24c: Si3N4막
14b, 24b, 24d: SiO2막15, 25: 플레이트 전극
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 하지층이 형성된 기판(20) 상에 층간 절연층(21)을 형성하고, 층간 절연층(21)의 일부분을 식각하여 캐패시터 홀(22)을 형성한다. 캐패시터 홀(22)에 스토러지 노드 전극(storage node electrode; 23)을 형성한다. 스토러지 노드 전극(23)의 표면에 존재하는 금속 오염원이나 자연 산화물(native oxide)을 제거하기 위하여 화학 세정(chemical cleaning) 공정을 실시한 후, 스토러지 노드 전극(23) 표면을 따라 제 1 Si3N4막(24a)을 형성한다.
상기에서, 스토러지 노드 전극(23)은 SiH4또는 Si2H6와 같은 실리콘 소오스와 인-시튜 도프트 실리콘(in-situ doped Si)을 형성하기 위해 PH3를 동시에 주입하여 저압 화학기상증착(LPCVD)법으로 캐패시터 홀(22)을 포함한 층간 절연층(21) 표면을 따라 폴리실리콘층을 형성한 후, 포토(photo) 공정과 식각 공정으로 캐패시터 홀(22) 내에 실린더 구조로 형성된다. 제 1 Si3N4막(24a)은 플라즈마 질화(plasma nitridation) 공정으로 스토러지 노드 전극(23)의 표면을 질화시켜 형성하는데, 플라즈마 질화 공정은 수 torr의 저압 상태에서 플라즈마를 턴-온(turn-on)하고, 플라즈마 고주파 전력(plasma RF power)을 수십 W ~ 수 kW로 하고, 500℃ 이하의 온도, 바람직하게는 300 ~ 500℃의 온도 범위에서 NH3나 N2를 사용하여 실시한다. 한편, 제 1 Si3N4막(24a)은 급속 열 질화(rapid thermal nitridation) 공정으로 스토러지 노드 전극(23)의 표면을 질화시켜 형성할 수도 있는데, 급속 열 질화 공정은 700℃ 이상의 온도, 바람직하게는 700 ~ 1100℃의 온도 범위에서 NH3나 N2를 사용하여 실시한다.
도 2b를 참조하면, 제 1 Si3N4막(24a)의 표면 상에 제 1 SiO2막(24b)을 형성한다. 제 1 SiO2막(24b)은 제 1 질화물-산화(first nitride oxidation) 공정으로 제 1 Si3N4막(24a)의 표면을 산화시켜 형성하는데, 제 1 질화물-산화 공정은 650 ~ 850℃의 온도 범위에서 H2및 O2를 혼합한 스팀 산화(steam oxidation)로 실시한다.
도 2c를 참조하면, 제 1 SiO2막(24b) 상에 질화물을 증착하여 제 2 Si3N4막(24c)을 형성한다.
상기에서, 제 2 Si3N4막(24c)은 600 ~ 800℃의 온도 범위에서 SiH2Cl2및 NH3를 1 : 10~20의 비율로 혼합한 가스를 열분해 및 재결합하는 저압 화학기상증착(LPCVD)법으로 질화물(nitride)을 증착하여 형성한다.
도 2d를 참조하면, 제 2 Si3N4막(24c)의 표면 상에 제 2 SiO2막(24d)을 형성하고, 이로 인하여 제 1 Si3N4막(24a), 제 1 SiO2막(24b), 제 2 Si3N4막(24c) 및 제 2 SiO2막(24d)이 적층된 NONO 구조의 유전체층(24)이 형성된다.
상기에서, 제 2 SiO2막(24d)은 제 2 질화물-산화 공정으로 제 2 Si3N4막(24c)의 표면을 산화시켜 형성하는데, 제 2 질화물-산화 공정은 650 ~ 850℃의 온도 범위에서 H2및 O2를 혼합한 스팀 산화(steam oxidation)로 실시한다. 한편, 스토러지 노드 전극(23)의 표면 세정 공정시 화학 산화물(chemical oxide)을 첨가하여 화학 세정 공정을 실시할 경우, 스토러지 노드 전극(23)의 표면이 산화되어 SiO2막이 형성되기 때문에 ONONO 구조의 유전체막(24)으로 형성할 수 있다.
도 2e를 참조하면, NONO 구조의 유전체층(24) 상에 플레이트 전극(plate electrode; 25)을 형성하여 캐패시터 제조를 완성한다.
상술한 바와 같이, 본 발명은 유전체층을 NONO 구조 또는 ONONO 구조의 다층으로 형성하면서도 질화물층의 두께를 얇게 형성할 수 있어, 캐패시터의 누설전류 특성을 개선시킬 수 있고, 캐패시터의 정전용량을 확보할 수 있으며, 안정적인 셀 리프레시(cell refresh)를 얻을 수 있다.

Claims (11)

  1. 스토러지 노드 전극을 형성하는 단계;
    상기 스토러지 노드 전극 상에 제 1 Si3N4막을 형성하는 단계;
    상기 제 1 Si3N4막 상에 제 1 SiO2막을 형성하는 단계;
    상기 제 1 SiO2막 상에 제 2 Si3N4막을 형성하는 단계;
    상기 제 2 Si3N4막 상에 제 2 SiO2막을 형성하고, 이로 인하여 상기 제 1 Si3N4막, 상기 제 1 SiO2막, 상기 제 2 Si3N4막 및 상기 제 2 SiO2막이 적층된 유전체층이 형성되는 단계; 및
    상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 스토러지 노드 전극은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 Si3N4막을 형성하기 전에 상기 스토러지 노드 전극의 표면에 존재하는 금속 오염원이나 자연 산화물을 제거하기 위하여 화학 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 화학 세정 공정시 화학 산화물을 첨가하여 상기 스토러지 노드 전극의 표면에 SiO2막이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 Si3N4막은 플라즈마 질화 공정으로 상기 스토러지 노드 전극의 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 질화 공정은 수 torr의 저압 상태에서 플라즈마를 턴-온하고,플라즈마 고주파 전력을 수십 W ~ 수 kW로 하고, 300 ~ 500℃의 온도 범위에서 NH3나 N2를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 Si3N4막은 급속 열 질화 공정으로 상기 스토러지 노드 전극의 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 7 항에 있어서,
    상기 급속 열 질화 공정은 700 ~ 1100℃의 온도 범위에서 NH3나 N2를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 SiO2막은 제 1 질화물-산화 공정으로 상기 제 1 Si3N4막의 표면을 산화시켜 형성하고, 상기 제 2 SiO2막은 제 2 질화물-산화 공정으로 상기 제 2 Si3N4막의 표면을 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 질화물-산화 공정은 650 ~ 850℃의 온도 범위에서 H2및 O2를 혼합한 스팀 산화로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 2 Si3N4막은 600 ~ 800℃의 온도 범위에서 SiH2Cl2및 NH3를 1 : 10~20의 비율로 혼합한 가스를 열분해 및 재결합하는 저압 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
KR1020020040687A 2002-07-12 2002-07-12 반도체 소자의 캐패시터 제조 방법 KR20040006409A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020040687A KR20040006409A (ko) 2002-07-12 2002-07-12 반도체 소자의 캐패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020040687A KR20040006409A (ko) 2002-07-12 2002-07-12 반도체 소자의 캐패시터 제조 방법

Publications (1)

Publication Number Publication Date
KR20040006409A true KR20040006409A (ko) 2004-01-24

Family

ID=37316302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020040687A KR20040006409A (ko) 2002-07-12 2002-07-12 반도체 소자의 캐패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR20040006409A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769135B1 (ko) * 2005-08-12 2007-10-22 동부일렉트로닉스 주식회사 반도체 장치의 게이트 유전막 형성 방법
US9502494B2 (en) 2013-12-18 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769135B1 (ko) * 2005-08-12 2007-10-22 동부일렉트로닉스 주식회사 반도체 장치의 게이트 유전막 형성 방법
US9502494B2 (en) 2013-12-18 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same

Similar Documents

Publication Publication Date Title
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
JPH06244364A (ja) 半導体装置の製造方法
US6878585B2 (en) Methods of forming capacitors
KR20040006409A (ko) 반도체 소자의 캐패시터 제조 방법
KR20040059889A (ko) 캐패시터의 제조 방법
US7101802B2 (en) Method for forming bottle-shaped trench
KR100489531B1 (ko) 캐패시터의 제조 방법
US20050272210A1 (en) Method for manufacturing gate electrode of semiconductor device using aluminium nitride film
KR100518235B1 (ko) 반도체소자의 캐패시터 제조방법
KR100434704B1 (ko) 반도체소자의캐패시터 및 그 제조방법
KR100240891B1 (ko) 반도체장치의 캐패시터용 하부전극 형성방법
KR100875648B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100424715B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100611386B1 (ko) 탄탈륨산화막 커패시터의 제조방법
KR101061169B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100449253B1 (ko) 커패시터 제조방법
KR100887052B1 (ko) 반도체소자의 캐패시터 제조방법
KR100359783B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20040061278A (ko) 반도체소자의 캐패시터 제조방법
KR100253587B1 (ko) 반도체소자의 커패시터 형성방법
KR100574473B1 (ko) 반도체장치의 커패시터 제조방법_
KR100483627B1 (ko) 반도체소자의 캐패시터 형성방법
KR100521416B1 (ko) 하프늄나이트라이드를 하부전극으로 이용하는 캐패시터 및그 제조 방법
KR100235973B1 (ko) 반도체소자의 캐패시터 형성방법
KR20020045266A (ko) 커패시터의 유전체막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination