KR100875648B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 고집적화에 따른 충분한 캐패시터 용량을 확보하면서 누설전류 및 브레이크다운 전압 등의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다. 본 발명의 일 측면에 따르면, 소정의 공정이 완료된 반도체 기판 상에 하부전극을 형성하는 단계; 상기 하부전극의 표면을 전세정하여 자연산화막을 형성하는 단계; 상기 자연산화막이 형성된 하부전극에 불순물을 도핑하는 단계; 상기 자연산화막 상에 질화막을 형성하는 단계; 상기 질화막 상에 고유전율 산화막을 형성하여 상기 자연산화막, 질화막 및 고유전율산화막의 적층구조로 이루어진 유전막을 형성하는 단계; 상기 고유전율 산화막을 열처리하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법이 제공된다. 여기서, 자연산화막은 하부전극의 표면을 SC-1으로 전세정하여 5 내지 10Å의 두께로 형성하고, 불순물을 도핑하는 단계는 500 내지 800℃의 온도 및 0.1 내지 100Torr의 압력하에서 N2 개스 분위기로 PH3 개스를 사용한 PH3 도핑공정으로 실시한다.
EFN, 화학적 자연산화막, SC-1, 탄탈륨산화막, 고유전율

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2 내지 도 4는 화학적 자연산화막의 적용 및 PH3 도핑을 실시한 본 발명의 경우(A)와 실시하지 않은 종래의 경우(B)에 대한 캐패시턴스, 누설전류밀도, 및 브레이크다운 전압의 특성을 각각 나타낸 그래프.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 플러그 13, 16B : 질화막
14 : 캐패시터 산화막 15 : 하부전극
16A : 화학적 자연산화막 16C : Ta2O5막
16 : 유전막 17 : 상부전극
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 탄탈륨산화막(Ta2O5)과 같은 고유전율의 유전막을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리셀에 사용되는 캐패시터는 스토리지(storage)용 하부 전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어지며, 제한된 면적 내에서 큰 커패시턴스를 얻기 위하여, 캐패시터의 높이를 증가시키고 MPS 등을 적용하면서 탄탈륨산화막(Ta2O5)과 같은 고유전율의 유전막을 적용하고 있다.
한편, 이러한 Ta2O5는 일반적으로 비정질 상태로 증착이 이루어지기 때문에 막질개선을 위하여 증착 후 산소 분위기에서 고온의 열처리 공정을 수행하여야 하는데, 이때 하부전극인 폴리실리콘의 산화로 인하여 유효 유전막 두께가 증가되는 문제가 발생한다. 따라서, 종래에는 Ta2O5를 증착하기 전에 강화-노-질화(Enhanced -Furnace-Nitrification; EFN) 공정으로 하부전극 상에 5 내지 50Å의 두께로 질화막을 형성하여 캐패시터의 유전막을 Ta2O5막/질화막의 이중막으로 적용함으로써, 하부전극의 산화를 방지하면서 캐패시턴스를 향상시켰다.
그러나, 고집적화에 따른 디자인룰 감소에 따라, 예컨대 0.1㎛ 이하 기술에도 동일한 유전막의 두께를 적용하게 되면, 작아진 셀크기(cell size)에 의해 유전 막인 Ta2O5막의 형성시 열악한 스텝 커버리지(step coverage) 특성으로 인하여 캐패시터 저부의 유전막 두께가 상부에 비해 매우 얇아지게 됨으로써, 누설전류 및 브레이크다운 전압(voltage) 등의 전기적 특성이 저하된다. 또한, 전기적 특성을 향상시키기 위하여 Ta2O5막의 두께를 증가시키게 되면 상대적으로 캐패시턴스가 감소되므로, 결국 고집적화에 따른 충분한 캐패시터 용량을 확보하기가 어렵게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고집적화에 따른 충분한 캐패시터 용량을 확보하면서 누설전류 및 브레이크다운 전압 등의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 본 발명의 목적은, 소정의 공정이 완료된 반도체 기판 상에 하부전극을 형성하는 단계; 상기 하부전극의 표면을 전세정하여 자연산화막을 형성하는 단계; 상기 자연산화막이 형성된 하부전극에 불순물을 도핑하는 단계; 상기 자연산화막 상에 질화막을 형성하는 단계; 상기 질화막 상에 고유전율 산화막을 형성하여 상기 자연산화막, 질화막 및 고유전율산화막의 적층구조로 이루어진 유전막을 형성하는 단계; 상기 고유전율 산화막을 열처리하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 자연산화막은 하부전극의 표면을 SC-1으로 전세정하여 5 내지 10Å의 두께로 형성하고, 불순물을 도핑하는 단계는 500 내지 800℃의 온도 및 0.1 내지 100Torr의 압력하에서 N2 개스 분위기로 PH3 개스를 사용한 PH3 도핑공정으로 실시한다.
또한, 질화막은 노를 이용하여 자연산화막의 표면을 질화시킨 후 질화된 표면에 질화막을 증착하는 EFN 공정으로 5 내지 50Å의 두께로 형성하는데, 질화는 500 내지 800℃의 온도 및 NH3 개스 분위기에서의 열처리로 수행하고, 질화막의 증착은 상기 질화와 동일한 온도 및 개스 분위기와 약 10Torr 이하의 압력에서 DCS 소오스를 사용하여 수행한다.
또한, 고유전율산화막은 탄탈륨산화막(Ta2O5), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 중 선택되는 하나의 박막, 바람직하게 Ta2O5막으로 20 내지 100Å의 두께로 형성하고, Ta2O5막은 소오스 개스로서 Ta(C2H5O)5를 사용하고 반응개스로서 O2를 사용하여 300 내지 500℃의 온도 및 0.1 내지 1.0Torr의 압력하에서 형성한다.
또한, 고유전율산화막의 열처리는 노를 이용하여 500 내지 800℃의 온도에서 N2O 또는 O2 분위기로 수행한다.
또한, 하부전극은 도핑된 폴리실리콘막으로 형성하거나, 도핑된 폴리실리콘막과 도핑되지 않은 폴리실리콘막을 순차적으로 증착한 후 PH3 도핑을 실시하여 형 성하되, PH3 도핑은 500 내지 700℃의 온도에서 N2 분위기로 실시하고, 상부전극은 TiN막과 폴리실리콘막의 적층막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(11) 상에 플러그용 도전막으로 도핑된 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etchback) 공정으로 폴리실리콘막을 전면식각하여 플러그(12)를 형성한다. 그 후, 기판 전면 상에 300 내지 1000Å의 두께로 질화막(13)을 증착하고, 질화막(13) 상부에 5000 내지 30000Å의 두께로 PETEOS막의 캐패시터 산화막(14)을 증착한다. 여기서, 질화막(13)은 이후 캐패시터 산화막(14)의 제거시 식각정지막으로서 작용한다.
도 1b를 참조하면, 플러그(12) 및 플러그(12) 주변의 일부가 노출되도록 캐패시터산화막(14) 및 질화막(13)을 식각하여 캐패시터용 홀을 형성한 후, 상기 홀 표면 및 캐패시터산화막(14) 상부에 100 내지 600Å의 두께로 하부전극(15)을 형성한다. 여기서, 하부전극(15)은 도핑된 폴리실리콘막을 100 내지 600Å의 두께로 증착하여 형성하거나, 먼저 50 내지 300Å의 두께로 도핑된 폴리실리콘막을 증착한 후 다시 50 내지 300Å의 두께로 도핑되지 않은 폴리실리콘막을 증착한 후 500 내지 700℃의 온도에서 N2 분위기로 PH3 도핑을 실시하여 형성할 수 있다.
도 1c를 참조하면, CMP 공정이나 에치백 공정으로 캐패시터산화막(14)의 표면이 노출되도록 하부전극(15)을 전면 식각하여 하부전극(15)을 분리시킨다. 그 다음, 도 1d에 도시된 바와 같이, 질화막(13)을 식각정지막으로 하여 캐패시터산화막(14)을 식각하여 하부전극(15)을 노출시킨다. 바람직하게, 캐패시터산화막(14)의 식각은 HF나 BOE(Buffer Oxide Etchant)를 이용한 습식식각으로 수행한다.
도 1e를 참조하면, 하부전극(15)인 폴리실리콘막의 표면을 SC-1(NH4OH : H2O2 : H2O)을 이용하여 전세정하여 하부전극(15) 표면에 5 내지 10Å의 두께로 화학적(chemcial) 자연산화막(16A)을 형성한 다음, 500 내지 800℃의 온도 및 0.1 내지 100Torr의 압력하에서 N2 개스 분위기로 PH3 개스를 사용하여 PH3 도핑공정을 실시하여 캐패시터 동작시 발생하는 공핍현상을 최소화함과 동시에 화학적 자연산화막(16A)의 치밀도를 증가시킨다. 이에 따라, 후속 Ta2O5막의 증착 후 수행되는 열처리공정시 하부전극(15)의 산화가 방지되며 누설전류 및 브레이크다운 전압 특성이 향상될 수 있다. 그리고 나서, EFN 공정을 실시하여 화학적 자연산화막(16A) 상부에 5 내지 50Å의 두께로 질화막(16B)을 형성한다. 여기서, EFN 공정은 먼저 노(Furnace)를 이용하여 500 내지 800℃의 온도에서 NH3 개스 분위기로 열처리를 수행하여 자연산화막(16A)의 표면을 질화(nitridation)시킨 후, 동일한 온도 및 개스 분위기와 약 10Torr 이하의 압력에서 DCS(Dichlorosilane) 소오스를 사용하여 질화된 표면에 Si3N4와 같은 질화막을 증착하는 것으로 이루어진다. 그 다음, 질화막(16B) 상부에 고유전율의 산화막으로서 Ta2O5막, Al2O3막, HfO2 중 선택되는 하나의 박막, 바람직하게 Ta2O5막(16C)을 20 내지 100Å의 두께로 형성하여, Ta2O5막/질화막/화학적 자연산화막의 3층으로 이루어진 유전막(16)을 형성한다. 바람직하게, Ta2O5막(16C)은 소오스 개스로서 Ta(C2H5O)5를 사용하고 반응개스로서 O2를 사용하여 300 내지 500℃의 온도 및 0.1 내지 1.0Torr의 압력하에서 형성한다. 이때, Ta2O5막(16C) 하부에 형성된 화학적 자연산화막(16A)에 의해 누설전류 및 브레이크 다운 특성 등이 해결되기 때문에 Ta2O5막(16C)의 두께를 감소시키는 것이 가능해지므로 종래와 유사한 수준의 캐패시턴스를 얻을 수 있다. 그 후, Ta2O5막(16C)의 특성향상 및 결정화를 위하여 노를 이용하여 500 내지 800℃의 온도에서 N2O 또는 O2 분위기로 열처리를 수행한다.
그리고 나서, 유전막(16) 상부에 화학기상증착(Chemical Vapor Deposition; CVD)으로 TiN막을 증착한 후 연속적으로 폴리실리콘막을 증착하여 상부전극(17)을 형성한 후, 노를 이용하여 500 내지 700℃의 온도에서 질소(nitrogen) 분위기로 활성화 어닐링(activation annealing)을 실시한다.
상기 실시예에 의하면, 유전막(16)을 Ta2O5막/질화막/화학적 자연산화막의 3 층으로 형성하고, 자연산화막이 형성된 하부전극인 폴리실리콘막에 PH3 도핑공정을 수행함으로써 누설전류 및 브레이크다운 전압 등의 전기적 특성을 향상시킬 수 있을 뿐만 아니라 종래와 유사한 수준의 캐패시턴스를 확보할 수 있다. 즉, 도 2 내지 도 4는 화학적 자연산화막의 적용 및 PH3 도핑공정을 실시한 본 발명의 경우(A)와 실시하지 않은 종래의 경우(B)에 대하여 캐패시턴스, 누설전류밀도, 및 브레이크다운 전압의 특성을 각각 나타낸 그래프로서, 본 발명의 경우(A) 종래의 경우(B)와 유사한 캐패시턴스를 확보하면서 우수한 누설전류 및 브레이크다운 전압 특성을 얻을 수 있음을 알 수 있다.
한편, 상기 실시예에서는 자연산화막에 대한 PH3 도핑공정을 자연산화막의 형성 후 수행하였지만, PH3 도핑공정을 EFN 공정 중 질화공정시 동시에 실시할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 고집적화에 따른 충분한 캐패시터 용량을 확보하면서 누설전류 및 브레이크다운 전압 등의 전기적 특성을 향상시킬 수 있다.

Claims (15)

  1. 소정의 공정이 완료된 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극의 표면을 전세정하여 자연산화막을 형성하는 단계;
    상기 자연산화막이 형성된 하부전극에 불순물을 도핑하는 단계;
    상기 자연산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 고유전율 산화막을 형성하여 상기 자연산화막, 질화막 및 고유전율산화막의 적층구조로 이루어진 유전막을 형성하는 단계;
    상기 고유전율 산화막을 열처리하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 자연산화막은 상기 하부전극의 표면을 SC-1으로 전세정하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 자연산화막은 5 내지 10Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 불순물을 도핑하는 단계는,
    500 내지 800℃의 온도 및 0.1 내지 100Torr의 압력하에서 N2 개스 분위기로 PH3 개스를 사용한 PH3 도핑공정으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 질화막은 노를 이용하여 상기 자연산화막의 표면을 질화시킨 후 질화된 표면에 질화막을 증착하는 강화-노-질화(EFN) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 질화막은 5 내지 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 5 항에 있어서,
    상기 질화는 500 내지 800℃의 온도 및 NH3 개스 분위기에서의 열처리로 수행하고, 상기 질화막의 증착은 상기 질화와 동일한 온도 및 개스 분위기와 약 10Torr 이하의 압력에서 DCS 소오스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 고유전율 산화막은 알루미늄산화막 또는 하프늄산화막 중 선택되는 하나의 박막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 고유전율 산화막은 탄탈륨산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 탄탈륨산화막은 20 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 탄탈륨산화막은 소오스 개스로서 Ta(C2H5O)5를 사용하고 반응개스로서 O2를 사용하여 300 내지 500℃의 온도 및 0.1 내지 1.0Torr의 압력하에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 열처리는 노를 이용하여 500 내지 800℃의 온도에서 N2O 또는 O2 분위기로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 하부전극은 도핑된 폴리실리콘막으로 형성하거나, 도핑된 폴리실리콘막과 도핑되지 않은 폴리실리콘막을 순차적으로 증착한 후 PH3 도핑을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 13 항에 있어서,
    상기 PH3 도핑은 500 내지 700℃의 온도에서 N2 분위기로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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