KR20020010784A - 캐패시터의 제조 방법 - Google Patents

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오훈정
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한일근
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박종섭
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Abstract

본 발명은 하부전극상에 NO막을 형성하기전 실시되는 전세정공정으로 인한 누설전류 증가 및 절연파괴전압 감소를 방지하는데 적합한 캐패시터의 제조 방법에 관한 것으로, 소정공정이 완료된 반도체기판상에 하부전극을 형성하는 제 1 단계; 상기 하부전극의 표면을 질화시켜 제 1 질화막을 형성하는 제 2 단계; 상기 제 2 단계의 결과물상에 제 2 질화막을 형성하는 제 3 단계; 상기 제 2 질화막을 산화시키는 제 4 단계; 및 상기 제 4 단계의 결과물상에 상부전극을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.

Description

캐패시터의 제조 방법{METHOD FOR FORMING CAPACITOR}
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 NO(Nitride Oxide) 캐패시터의 형성시 충전용량 및 절연파괴전압 특성을 향상시키도록 한 캐패시터의 제조 방법에 관한 것이다.
도 1은 종래기술에 따라 형성된 캐패시터를 도시한 도면으로서, NO, 즉, Si3N4/SiO2를 이용하는 종래기술의 캐패시터는 소정공정이 완료된 반도체기판(11)상에 하부전극(12)을 형성한 후, HF용액으로 상기 하부전극(12) 표면의 산화막을 제거하는 전세정(Precleaning)을 실시한다.
이어 상기 하부전극(12)상에 Si3N4막(13)을 증착한 다음, 산화공정을 실시하여 산화막(14)을 형성한 후, 상기 산화막(14)상에 플레이트전극(Plate electrode) (15)을 형성한다.
그러나, 전세정 공정시 주변영역 또는 웨이퍼모서리 경계면에서 하부전극으로 사용되는 폴리실리콘막의 리프팅(Lifting)이 발생하여 셀사이의 브릿지(Bridge)를 유발시켜 수율을 크게 저하시키며, 하부전극(12)과 Si3N4막(13)과의 계면특성이 불안정하여 캐패시터의 전기적 특성을 열화시키는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 스토리지노드의 표면을 질화시켜 충전용량 및 누설전류의 증가를 방지하는데 적합한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따라 형성된 캐패시터를 도시한 도면,
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 공정 흐름도,
도 3은 본 발명의 실시예에 따라 형성된 캐패시터를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 하부전극
23 : 제 1 ONO막 24 : 제 2 ONO막
25 : 제 3 ONO막 26 : 상부전극
상기의 목적을 달성하기 위한 본 발명은 소정공정이 완료된 반도체기판상에하부전극을 형성하는 제 1 단계; 상기 하부전극의 표면을 질화시켜 제 1 질화막을 형성하는 제 2 단계; 상기 제 2 단계의 결과물상에 제 2 질화막을 형성하는 제 3 단계; 상기 제 2 질화막을 산화시키는 제 4 단계; 및 상기 제 4 단계의 결과물상에 상부전극을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 공정 흐름도이고, 도 3은 도 2에 따라 형성된 캐패시터를 도시한 도면으로서, 도 2 및 도 3을 참조하여 설명하기로 한다.
먼저 소정공정이 완료된 반도체 기판(21)상에 캐패시터의 하부전극(22)으로서 도우프드 폴리실리콘을 형성한 다음(S1), 상기 하부전극(22)의 면적을 증가시키기 위해 MPS(Metastable PolySilicon)(도시 생략)를 형성한다. 여기서, 상기 MPS는 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 비정질 실리콘 또는 폴리실리콘상에 SiH4, Si2H6, SiH2Cl2의 가스를 사용하여 570∼585℃의 온도와 0.2∼1Torr의 압력에서 3분∼10분동안 실시하여 형성된다. 또한, 상기 MPS는 비정질실리콘위에 SiH4, Si2H6, SiH2Cl2의 실리콘계가스를 반응챔버내로 흘려 시드(Seed)를 형성하고 진공 어닐링(Vacuum annealing)을 실시하여 형성할 수 있다.
이어 상기 MPS을 포함한 하부전극(22)을 질화처리하여 제 1 ONO막(23)을 형성하는데(S2), 상기 제 1 ONO막(23)은 급속열처리, 플라즈마열처리 노열처리 중 어느 하나의 방법을 이용하여 Si3N4, SiON막을 상기 하부전극(22) 및 MPS의 표면에 형성한다. 이 때, 상기 제 1 ONO막(23) 형성시, HF 증기, 플라즈마등을 이용하여 하부전극 표면의 산화막을 제거하고 급속열처리, 플라즈마열처리, 노열처리 등의 방법을 이용하여 Si3N4, SiON막을 형성할 수 있으며, 상기 제 1 ONO막(23)은 10∼30Å의 두께로 형성된다.
이어 상기 제 1 ONO막(23)상에 제 2 ONO막(24)으로서 화학적기상증착법(CVD)을 이용하여 0.1∼10Torr, 600℃∼700℃의 증착온도에서 Si3N4을 30Å∼60Å의 두께로 형성한다(S3).
이어 상기 제 2 ONO막(24)을 산화처리하여 제 3 ONO막(25)을 형성하는데 (S4), 상기 제 3 ONO막(25)은 H2, O2, DCE(DiChloroEthylene) 또는 TCA (TetraChloroAcethylene) 중 어느 하나의 가스를 이용한 산화분위기와 600℃∼800℃에서 형성된다. 이 때, 상기 제 1 ONO막(23)의 두께가 충분할 경우 생략할 수 있고, 상기 제 1 ONO막(23)과 제 3 ONO막(25)은 누설전류의 전도장벽으로 이용된다.
이어 상기 제 3 ONO막(25)상에 상부전극(26)으로서 도우프드 폴리실리콘을 형성한 다음(S5), 상기 하부전극(22)과 제 1 ONO막(23)의 계면, 제 2 ONO막(24)과 제 3 ONO막(25)의 계면특성을 향상시키고 상기 하부전극(22)과 제 3 ONO막(25)의 도펀트의 활성화정도를 증가시키기 위해 열처리를 실시한다(S6). 이 때, 상기 열처리는 급속열처리를 이용하는데 상압, 600∼1100℃에서 300초 미만으로 실시하거나, 10Torr이하의 진공에서 600∼1100℃에서 300초 미만으로 실시한다.
상기한 바와 같이, 급속열처리로 고온열처리하면 유전체와 상하부전극과의 계면에 존재하는 결함들의 농도가 감소하게 되어 분극의 피닝(Pinning)이 감소하게 되므로 유전율이 증가하며 상하부전극의 P형 도펀트의 활성화가 증가하여 디플리션이 감소하므로 캐패시터의 충전용량을 더욱 증가시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 하부전극 표면의 산화막을 질화시키므로써, 비트페일의 발생을 억제할 뿐만 아니라 계면특성이 안정화되어 누설전류를 감소시키고 절연파괴전압이 증가하는 효과가 있다.
또한, Si3N4의 산화공정을 생략하여 Si3N4의 표면이 산화되어 유전율이 감소하는 현상을 방지하므로 산화막의 두께를 감소시켜 충전용량을 증가시킬 수 있는 효과가 있으며, 고유전율막을 사용하지 않고 캐패시터의 충전용량 및 절연파괴전압을 향상시켜 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 반도체소자의 제조 방법에 있어서,
    소정공정이 완료된 반도체기판상에 하부전극을 형성하는 제 1 단계;
    상기 하부전극의 표면을 질화시켜 제 1 질화막을 형성하는 제 2 단계;
    상기 제 2 단계의 결과물상에 제 2 질화막을 형성하는 제 3 단계;
    상기 제 2 질화막을 산화시키는 제 4 단계; 및
    상기 제 4 단계의 결과물상에 상부전극을 형성하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계는,
    급속열처리, 플라즈마열처리 또는 노열처리 중 어느 하나의 열처리를 이용하여 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 단계후,
    HF증기 또는 플라즈마 중 어느 하나를 이용하여 상기 하부전극 표면의 산화막을 제거하는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계에서,
    상기 제 1 질화막은 10Å∼30Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 3 단계에서,
    상기 제 2 질화막은 화학적기상증착법을 이용하여 30Å∼60Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 질화막은 0.1Torr∼10Torr의 압력과 600℃∼700℃의 온도에서 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 4 단계는,
    H2, O2, DCE 또는 TCA 중 어느 하나의 산화분위기와 600℃∼800℃의 온도에서 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 도우프드 폴리실리콘을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 5 단계 후,
    600℃∼1100℃에서 급속열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 단계는,
    상기 하부전극의 표면에 MPS를 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
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