KR100252758B1 - 반도체소자의캐패시터제조방법 - Google Patents

Abstract

본 발명은 반구형 표면을 가진 실리콘(hemispherical grain; HSG)을 이용한 캐패시터에서 가장취약한 CCST(constant current stress time) 특성을 개선한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체기판(1), 소자분리절연막(2), 드레인(3), 소오스(4), 게이트산화막(5), 게이트전극(6), 절연층(7)을 갖는 MOSFET의 반도체 소자의 캐패시터 제조방법에 있어서, 상기 소오스(4)를 마스크패턴 하고 콘택홀을 형성 하여 전하보존실리콘층(8)을 증착한 다음에 기존의 반구형 표면을 형성 하는 제1단계, 상기 제1단계 후에 상기 반구형 표면의 뾰족한 끝부분을 산화시키는 제2단계, 및 상기 제2단계 후에 상기 산화된 반구형 표면의 뾰족한 끝부분을 제거하는 제3단계를 포함 하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

Description

반도체 소자의 캐패시터 제조방법

제1도는 종래 반도체 소자의 캐패시터 형성도.

제2도는 본 발명에 따른 반도체 소자의 캐패시터 형성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 소자분리절연막

3 : 드레인 4 : 소오스

5 : 게이트산화막 6 : 게이트전극

7 : 절연층 8 : 전하보존실리콘층

본 발명은 반구형 표면을 가진 실리콘(hemispherical grain; HSG)을 이용한 캐패시터에서 가장취약한 CCST(constant current stress time)특성을 개선한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

일반적으로 회로의 고집적화에 따라 DRAM 셀의 캐패시터가 차지하는 면적이 점차 감소되어 캐패시터 용량이 감소하게 되는데 이 감소되는 캐패시터의 용량을 증대시키고자 전하 보존 전극의 표면적을 증대시켜 캐패시터 용량을 증대 시키는 연구가 진행되어 왔었다.

이에 따른 종래의 캐패시터 증가 방법중의 하나를 제1도를 통하여 상세히 설명하면, 도면에서 1은 반도체기판, 2는 소자분리절연막, 3은 드레인, 4는 소오스, 5는 게이트산화막, 6은 게이트전극, 7는 절연층, 8은 전하보존실리콘층을 각각 나타낸다.

도면에 도시된 바와 같이 반도체기판(1)에 소정의 간격으로 형성된 소자분리절연막(2), 드레인(3), 소오스(4), 게이트산화막(5), 게이트전극(6), 절연층(7)을 갖는 일반적인 MOSFET구조에서 상기 소오스(4)를 마스크패턴 하여 콘택홀을 형성 하여 전하보존 실리콘층(8) 증착하고 캐패시터의 유효 면적을 주기 위해 이 전하 보존실리콘층(8)에 요철을 형성 하게 되는데, 이러한 요철을 형성함에 있어 전하보존실리콘층 증착시 증착 온도가 550 내지 615℃, 압력은 1000mtorr 이하에서 SiH₄가스를 증착하면 반구형 요철 표면을 갖게되고 유효면적이 넓게되어 캐패시터의 축전용량을 기존에 비해 50 내지 100%로 까지 증대 시킬 수 있다.

그러나, 종래의 방법은 전하보존전극의 표면적이 반구형 요철로 이루어져 캐패시터를 형성하면 캐패시터의 용량은 크게 증가되나 캐패시터 특성중에서 CCST특성이 매우 취약하게 된다. 이는 캐패시터의 수명에 관계되는 것으로 어느 정도의 전류를 계속 가해주어 얼마만큼캐패시터가 견디는가를 나타내는 것인데, 일반적으로 캐패시터는 10μA정도의 전류를 계속해서 가할때 수십초 정도를 견디나 반구형 요철 표면을 가진 캐패시터는 5초 이상을 견디지 못해 그 특성이 매우나빠 실제 실용적인 캐패시터의 제 역할을 하지 못하는 문제점이 있었다.

상기 문제점을 해결 하기 위하여 안출된 본 발명은 반구형 요철 표면의 실리콘층을 약간 산화 시킨 후 산화된 실리콘을 제거하여 캐패시터를 형성함으로써 축전용량은 다소 감소하나 CCST특성을 크게 향상 시키는 반도체 소자의 캐패시터 제조방법을 제공 하는데 그 목적이 있다.

상기 목적을 달성 하기 위하여 본 발명은 반도체기판(1), 소자분리절연막(2), 드레인(3), 소오스(4), 게이트산화막(5), 게이트 전극(6), 절연층(7)을 갖는 MOSFET의 반도체 소자의 캐패시터 제조방법에 있어서, 상기 소오스(4)를 마스크패턴 하고 콘택홀을 형성 하여 전하보존실리콘층(8)을 증착한 다음에 기존의 반구형 표면을 형성 하는 제1단계, 상기 제1단계 후에 상기 반구형 표면의 뾰족한 끝부분을 산화 시키는 제2단계, 및 상기 제2단계후에 상기 산화된 반구형 표면의 뾰족한 끝부분을 제거하는 제3단계를 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 제2도는 본 발명에 따른 반도체 소자의 캐패시터 형성도이다.

도면에 도시된 바와 같이 종래와 같은 방법으로 반도체기판(1)에 소정의 간격으로 형성된 소자분리절연막(2), 드레인(3), 소오스(4), 게이트산화막(5), 게이트전극(6), 절연층(7)을 갖는 일반적인 MOSFET에서 상기 소오스(4)를 마스크패턴 하여 콘택홀을 형성 하여 전하보존실리콘층(8)을 증착한 다음에 기존의 반구형 요철 표면을 형성 한다. 이어서 상기 형성된 반구형 요철 표면의 윗부분인 뾰족한 끝을 약간 산화 시킨후에 이 산화된 산화막을 제거하여 완만한 굴곡을 갖는 캐패시터를 형성 하게 된다. 즉, 요철상부끝 50 내지 200Å정도를 산화 시킨 후에 이 산화막을 제거함으로써 완만한 캐패시터를 형성 하는 것이다. 그리고 상기 캐패시터 형성은 도면에 도시되어 있지 않지만 상기 산화막 제거 후에 유전체막을 증착 하고 플레이트 전극을 증착 하여 캐패시터를 형성 하게된다.

상기 본 발명의 캐패시터 형성은 반구형 표면을 형성 하게되어 반구형 표면을 갖지않는 캐패시터보다 20 내지 50%의 축전용량 향상을 가져옴과 동시에 우수한 CCST 특성을 얻을 수 있는 효과가 있다.

Claims (2)

1. 반도체기판(1), 소자분리절연막(2), 드레인(3), 소오스(4), 게이트산화막(5), 게이트전극(6), 절연층(7)을 갖는 MOSFET의 반도체 소자의 캐패시터 제조방법에 있어서,

   상기 소오스(4)를 마스크패턴 하고 콘택홀을 형성 하여 전하보존실리콘층(8)을 증착한 다음에 기존의 반구형 표면을 형성 하는 제1단계,

   상기 제1단계 후에 상기 반구형 표면의 뾰족한 끝부분을 산화시키는 제2단계, 및

   상기 제2단계 후에 상기 산화된 반구형 표면의 뾰족한 끝부분을 제거하는 제3단계로 구비되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제1항에 있어서, 전하보존실리콘층(8)은 SiH₄가스를 증착 온도 550 내지 615℃, 압력 1000mtorr 이하에서 증착되어 지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.