KR930010111B1 - 고집적 반도체 메모리장치의 커패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

고집적 반도체 메모리장치의 커패시터 제조방법

제 1a 도 내지 제 1b 도는 종래 방법에 의한 커패시터 제조방법을 도시한 단면도.

제 2a 도 내지 제 2g 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 일실시예를 도시한 단면도.

제 3a 도 내지 제 3d 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 다른 실시예를 도시한 단면도.

제 4a 도 내지 제 4c 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또다른 실시예를 도시한 단면도.

제 5a 도 내지 제 5b 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또다른 실시예를 도시한 단면도.

제 6a 도 내지 제 6d 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또다른 실시예를 도시한 단면도.

제 7a 도 내지 제 7b 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로서, 특히 자지정합(self-align)적인 방법에 의해 매몰접촉창(burried contact hole)을 형성하는 고집적 반도체 메모리장치의 커패시터의 제조방법에 관한 것이다.

반도체 메모리장치, 특히 디램(DRAM ; Dynamic Random Access Memory)의 고집적화 추세는 4Mb DRAM의 양산체제에서 16Mb DRAM 양산체제로 바뀌고 있으며 64Mb 및 256Mb DRAM은 연구단계에 있다.

고집적화는 각 메모리셀들이 차지하는 영역을 줄이는 것에 의해 가능한데, 특히 DRAM셀에 있어서는 셀커패시터가 차지하는 면적을 줄이는 것이 중요하다. 이는 하나의 커패시터와 하나의 트랜지스터로 구성된 상기 DRAM에 있어서 그 대부분의 면적은 일정 수준 이상의 셀 커패시턴스를 저장하기 위한 유효 커패시터 면적을 늘이는데 사용되기 때문이다.

커패시터에 대한 연구, 특히 스토리지전극 구조에 관한 연구는 작은 셀 커패시터 영역에서도 높은 셀 커패시턴스 확보를 가능하게 하였는데, 후지쯔(Fujitsu)사의 핀구조(Fin Structure)전극, 도시바(Toshiba)사의 박스구조(Box Structure)전극과 SSC 구조전극 및 미쯔비시(Mitsubishi)사의 원통구조(Cylindrical Structure)전극등의 그 대표적인 구조이다.

셀 커패시터는 스토리지전극, 유전체막 및 플레이트전극으로 구성되는데, 이중 스토리지전극은 트랜지스터의 소오스 영역과 접촉하여 상기 소오스영역을 통해 정보를 전달하는 역할을 한다. 이때 소오스 영역과 스토리지전극을 연결하기 위한 매몰접촉창(contact hole)은 상기 소오스영역의 면적과 비슷하거나 작은 크기로 형성되는데 고집적화의 추세에 따라 그 크기의 축소는 필연적이다. 64Mb급 DRAM에 있어서, 상기 접촉창은 그 크기가 0.2μm~0.3μm 정도가 되어야 하는데, 디자인룰의 최소 크기는 그 축소에 있어서 한계를 보이고 있기 때문에 신뢰성 있는 접촉창 형성을 어렵게 한다.

제 1a 도 내지 제 1b 도는 종래 방법에 의한 커패시터 제조방법을 도시한 단면도로서, 고집적화에 따라 발생하는 매몰 접촉창에서의 문제점을 설명하고자 도시하였다.

필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판의 상기 활성영역에 드레인(16) 및 상기 드레인과 연결되는 비트라인(20)을 공유하고, 각각이 하나씩의 소오스(14) 및 게이트전극(18)을 구비한 트랜지스터를 형성한 후, 제 1 절연물질(24)을 도포하고 상기 제 1 절연물질 전면에 제 2 절연물질(26)을 도포한다. 이어서, 각 소오스영역 상에 도포되어 있는 상기 제 2 절연물질 선택적으로 식각하므로 실린더형 스토리지전극 형성을 위한 개구부(5)를 만들고, 스토리지전극을 소오스영역과 연결하기 위한 매몰접촉창(7)을 형성한다. 이때 상기 매몰접촉창은 마스크의 미스어라인(mis-align)등에 마아진(margin)이 거의 없기 때문에, 제 1a 도에서 도시한 것과 같이 게이트 전극의 일부(9)를 노출시키는 모양으로 형성될 가능성이 크다. 상기 가능성은 언급한 미스어라인에 의해서 뿐만아니라 디자인룰의 한계에 의해서도 증가되는데, 이는 트랜지스터의 크기에 줄어드는 반면 최소 디자인룰의 축소에는 그 한계를 보며 축소된 소오스영역의 크기에 비해 상기 매몰 접촉창의 최소 크기는 줄어들지 않기 때문이다.

게이트전극의 일부(9)가 노출된 반도체기판 전면에 스토리지전극을 형성하기 위한 제 1 도전층(28)을 증착하고 상기 제 1 도전층을 각 셀 단위로 한정하기 위한 식각공정을 행한 후, 남아있는 상기 제 2 절연물질을 제거하면, 매몰접촉창을 통해 소오스영역과 접촉되는 스토리지전극(30)이 완성된다. 이때 상기 스토리지전극은 노출된 상기 게이트전극의 일부와 접촉하는 형태로 형성되는데(제 1b 도), 이는 64Mb 및 256Mb급으로 고집적화되는 메모리셀의 전기적특성을 저하시키는 심각한 요인이 되기 때문에 그 해결책에 대한 연구가 시급하다.

본 발명의 목적은 고집적화된 메모리장치의 신뢰도를 증가시키기 위해 디자인룰에 마스크패턴에 관계없이 자기정합적으로 매몰 접촉창을 형성하는 고집적 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 셀 커패시턴스를 증가시키기 위한 고집적 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.

본 발명의 상기 목적 및 다른 목적을 달성하기 위한 일 실시예는, 하나의 트랜지스터와 하나의 커패시터로 구성된 DRAM셀에 있어서, 실린더형 스토리전극, 유전체막 및 플레이트전극을 구비하는 커패시터 제조공정은, 트랜지스터가 형성되어 있는 반도체기판 전면에 소정 두께로 제 1 절연물질을 형성하는 공정, 상기 제 1 절연물질 상에 그 표면이 평탄하게 제 2 절연물질을 형성하는 공정, 상기 제 2 절연물질 상에 포토레지스트를 도포한후 도포된 포토레지스트에 개구를 형성하는 공정, 상기 개구내에 노출된 제 2 절연물질을 소정의 깊이로 이방성식각하고, 이어서 제 1 절연물질이 노출될 때 까지 등방성식각하는 공정, 상기 개구 아래에 노출된 상기 제 1 절연물질을 이방성식각하여 상기 트랜지스터의 소오스영역상에 자기정합된 매몰접촉창을 형성하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 매몰접촉창이 형성되어 있는 반도체기판 전면에 제 1 도전층을 형성하는 공정, 각 셀 단위로 한정되도록 상기 제 1 도전층을 패터닝하여 상기 실린더형 스토리지 전극을 형성하는 공정, 남아있는 상기 제 2 절연물질을 제거하는 공정, 상기 제 2 절연물질이 제거된 반도체기판 전면에 유전체막을 형성하는 공정 및 상기 유전체막 전면에 제 2 도전층을 형성하여 상기 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.

본 발명의 상기 목적 및 다른 목적을 달성하기 위한 다른 실시예는 상기 일 실시예의 방법에 의해 매몰접촉창을 형성한 후, 상기 매몰접촉창이 형성되어 있는 반도체기판 전면에 제 1 도전층을 증착하는 공정, 제 2 절연물질의 표면이 드러날때 까지 상기 제 1 도전층을 이방성식각하므로 제 1 및 제 2 절연물질의 측벽에 제 1 도전층으로 된 스페이서를 형성하는 공정, 제 1 도전층으로 된 상기 스페이서가 형성되어 있는 반도체기판 전면에 제 2 도전층을 형성하는 공정, 및 각 셀 단위로 한정되도록 상기 제 2 도전층을 패터닝하여 실린더형 스토리지전극을 형성하는 공정을 진행하고, 유전체막 및 플레이트전극을 형성하는 것을 특징으로 한다.

본 발명의 상기 목적 및 다른 목적을 달성하기 위한 또 다른 실시예는 제 2 절연물질을 습식식각하는 공정을 다르게 한 것으로, 포토레지스트를 마스크로 하여 상기 개구내에 노출된 제 2 절연물질을 소정의 깊이로 이방성식각한 후, 반도체기판 전면에 상기 제 2 절연물질의 횡방향 식각을 완화시킬 수 있는 식각완화층을 형성하는 공정, 상기 식각완화층을 이방성식각하여 포토레지스트 및 식각된 제 2 절연물질의 측벽에 상기 식각완화층으로 된 스페이서를 형성하는 공정, 및 상기 스페이서 및 개구아래에 노출된 제 2 절연물질을 상기 제 1 절연물질이 노출될 때까지 등방성식각하는 공정으로 진행되는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.

제 2a 도 내지 제 2g 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 일 실시예를 도시한 단면도들이다.

먼저, 제 2a 도를 참조하면, 트랜지스터가 형성되어 있는 반도체기판 전면에 제 1 절연물질(22)을 형성하는 공정을 도시한 것으로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분된 반도체기판에 드레인영역(16)과 상기 드레인영역과 접촉하는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14) 및 게이트전극(18)을 가지는 트랜지스터를 형성한다. 이어서 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 제 1 절연물질, 예컨대 고온산화막(High Temperature Oxide : HTO)을 저압증착법(Low Pressure Chemical Vapor Deposition : LPCVD)으로 증착하는데, 이는 상기 게이트전극 및 비트라인을 커패시터로 부터 절연시키고자 하는 목적으로 형성한다.

제 2b 도를 참조하면, 제 1 절연물질(22)이 형성된 반도체기판 전면에 그 표면이 평탄하게 제 2 절연물질(40)을 도포한 후 개구를 형성하는 공정을 도시한 것으로서, 제 1 절연물질(22)이 형성되어 있는 상기 반도체기판 전면에 제 2 절연물질(40)로, 예컨대 유기성도포산화막(Origanic SOG)을 초기 베이크온도를 200℃에서 300℃ 사이로 유지하면서 1회 또는 2회 도포한 후 상기 유기성도포산화막 상에 포토레지스트패턴(90)을 형성하는데, 이때 상기 포토레지스트패턴은 스토리지전극이 형성될 영역의 포토레지스트가 제거되어 그 영역에 형성되어 있는 제 2 절연물질이 표면으로 노출되어 있는 모양으로 형성하며, 상기 유성도포산화막의 초기 베이크온도는 후속공정으로 행해지는 습식식각에 대한 상기 유기성 도포산화막의 식각율 및 유기성도포산화막과 고온산화막의 식각선택비를 고려하여 조절한다. 이어서 상기 포토레지스트패턴을 마스크로 하여 제 2 절연물질에 이방성식각을 행하여 개구를 형성한다. 이때 상기 이방성식각 공정은 제 1 절연물질(22)의 일부가 드러날때까지 행하는데, 이는 제 2 절연물질을 습식식각 할때 횡방향으로 식각되는 상기 제 2 절연물질의 양을 최소로 줄이기 위해서이다.

제 2c 도를 참조하면, 포토레지시트패턴에 의해 노출된 영역에 있는 상기 제 2 절연물질(40)을 제거하는 공정을 도시한 것으로서, 개구(1)가 형성되어 있는 상기 반도체기판을 제 2 절연물질 애천트에 담구면(습식식각) 포토레지스트패턴에 의해 표면으로 노출된 상기 제 2 절연물질이 부분적으로 제거된다. 이때 상기 제 2 절연물질은 종방향으로 뿐만아니라 횡방향으로 식각되는 경향이 있는 이는 습식식각이 등방성식각의 일종이기 때문이다. 횡방향으로도 식각되는 상기 습식식각의 특성에 의해 상기 애천트의 농도가 높거나 식각시간이 길어지면 상기 제 2 절연물질은 포토레지스트 패턴 아래 깊숙히까지 제거되는 경우가 생기게 되는데, 이는 스토리지전극들 사이의 간격을 최소 유지간격보다 작게하여 기생 커패시터 누설전류등의 문제를 일으킨다.

습식식각에 의해 포토레지스트패턴(90) 아래의 상기 제 2 절연물질이 과다하게 식각되는 것을 방지하기 위한 방법으로, 상기 개구(1)의 깊이를 깊게하는데, 이는 개구 아래에 남겨진 제 2 절연물질의 종방향 깊이를 낮추는 역할을 하므로, 결과적으로 상기 포토레지스트패턴 아래부분에 있는 제 2 절연물질이 횡방향으로 식각되는 정도를 줄일 수 있어, 스토리지 전극들 사이의 간격을 적정 간격으로 유지하는 것을 가능하게 한다.

[표 1]

유기성도포산호막(SOG)과 고온산화막(HTO)의 100 : 1 습식식각율 및 식각선택비

상기 표 1에 의하면, 유기성도포산화막의 100 : 1HF 습식식각율과 유기성도포산화막과 고온산화막의 100 : 1HF 습식식각선택비는 상기 유기성 도포산화막의 베이크온도에 따라 변한다는 것을 알수 있다.

상기 제 2c 도는 본 발명의 목적인 자기정합적 매몰접촉창을 형성하기 위한 주요핵심공정인 제 2 절연물질 습식식각공정을 설명하고 있는데, 상기 주요핵심공정을 성공적으로 행하기 위해서는, 상기 습식식각공정시, 유기성 도포산화막과 고온산화막의 식각선택비를 최소한 6 : 1 이상으로 하여야 하며, 이를 위해서는, 유기성도포산화막의 베이크온도는 300℃ 이하여야 한다는 것을 알수 있다. 또한, 상기 유기성도포산화막의 횡방향식각을 가급적 작게 유지하기 위해서는 식각율이 작은게 유리할 것 같다. 이들을 고려한다면, 유기성도포산화막의 초기 베이크온도는 200℃ 또는 300℃ 사이에서 이루어져야 한다.

제 2d 도를 참조하면, 스토리지전극을 트랜지스터의 소오스영역과 접촉시키기 위한 매몰접촉창(3)을 형성하는 공정을 도시한 것으로서, 습식식각에 의해 개구(1) 아래부분의 제 2 절연물질이 제거되어 있는 반도체 기판에 제 1 절연물질을 식각하기 위한 에천트로 상기 제 1 절연물질을 이방성식각한다. 이때 상기 이방성식각 공정은 포토레지스트패턴(70) 및 남아있는 제 2 절연물질(40)을 마스크로 하여 행해지기 때문에 소오스(14) 영역상에는 매몰접촉창(3)이 형성되고 비트라인(20) 및 게이트전극(18)의 측벽에는 그 측벽이 노출되지 않은 형태, 즉 제 1 절연물질로된 스페이서가 형성된 형태로 상기 제 1 절연물질이 제거된다. 이는 별도의 마스크공정 없이 최소 디자인룰 크기 이하의 크기로 매몰접촉창(3)을 형성하는 것을 가능하게 하기 때문에 고집적화에 유리하다.

제 2e 도를 참조하면, 스토리지전극(100) 패턴을 형성하는 공정을 도시한 것으로서, 제 2 절연물질(40)상에 형성되어 있는 포토레지스트패턴(70)을 제거한 후, 남아있는 제 2 절연물질, 즉 유기성도포산화막을 예컨대 400℃ 온도에서 최종 베이크한다. 이어서 제 1 도전층으로, 예컨대 불순물이 도우프된 다결정실리콘을 0.3μm 정도의 두께로 최종 베이크된 유기성도포산화막이 형성되어 있는 반도체기판 전면에 증착한다.

일반적으로, 유기성도포산화막은, 도포산화막(SOG)의 특징중의 하나인 균열(Crack)을 방지하기 위해 막내에 C₂H₅기를 함유하고 있고, 이 C₂H₅기는 유기성도포산화막의 식각율을 저하시키는데, 유기성도포 산화막에 함유된 상기 C₂H₅기는 가해지는 열에너지가 일정수준(대개 500℃)을 넘으면 점차 소멸되기 시작하여 상기 유기성도포산화막을 무기성도포산화막으로 변화시킨다. 제 1 도전층으로 증착된 상기 다결정 실리콘은 대개 570℃ 정도의 온도에서 증착되는데, 상기 온도는 유기성도포산화막 내에 있는 C₂H₅기를 소멸시키기에 충분한 온도로서, 제 2 절연물질로 도포된 상기 유기성도포산화막을 무기성도포산화막(41)으로 변화시킨다.

이어서, 상기 제 1 도전층을 각 셀 단위로 한정하기 위한 사진식각공정을 행하여 트랜지스터의 소오스(14) 영역과 접속된 스토리지전극(100) 패턴을 완성한다.

제 2f 도를 참조하면, 제 2 절연물질(41)을 제거하므로 스토리지전극(100)을 완성하는 공정을 도시한 것으로서, 무기성도포산화막으로 변화한 상기 제 2 절연물질(41)이 형성되어 있는 반도체기판을 100 : 1 HF에 천트에 담구어 남아있는 제 2 절연물질(41)을 완전히 제거해내므로 트랜지스터의 소오스(14)영역과 접촉하고, 각 셀 단위로 한정되어 있으며, 실린더 모양으로 형성된 스토리지전극(100)을 완성한다. 이때 상기 무기성도포산화막의 습식식각율은 5000Å/min이고, 무기성도포산화막과 고온 산화막과의 식각선택비는 10 : 1 이다. 상기 도면 (제 2f 도)에서, 제 1 절연물질(22) 표면에 표시된 점선은 무기성도포산화막을 제거하기 위한 습식식각시, 100 : 1 HF 에천트에 의해 제 1 절연물질의 표면이 손상된 것을 나타내는데, 식각선택비가 크기 때문에 그 손상의 정도는 무시할 수 있다.

제 2g 도를 참조하면, 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 스토리지전극(100)이 형성되어 있는 반도체기판 전면에 고유전물질을 도포하여 유전체막(110)을 형성하고, 이어서, 제 2 도전층으로, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 플레이트전극(120)을 형성하므로, 자기정합적으로 형성된 매몰접촉창(3), 상기 매몰접촉창을 통해 트랜지스터의 소오스(14)영역과 접촉한 실린더형 스토리지전극(100), 상기 스토리지전극 전면에 형성된 유전체막(110), 및 플레이트전극(120)으로 구성된 고집적 반도체 메모리장치의 커패시터를 완성한다.

따라서, 매몰접촉창을 형성하기 위한 별도의 마스크공정을 실시하지 않기 때문에, 게이트전극 및 비트라인을 노출시키지 않는 디자인룰 이하 크기(0.2μm~0.3μm정도)를 가지며, 공정 마아진이 큰 매몰접촉창을 형성할 수 있어, 고집적화 되고 고신뢰화된 반도체 메모리장치의 제조를 가능하게 한다.

제 3a 도 내지 제 3d 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 다른 실시예를 도시한 단면도로서, 제 1 및 제 2 절연물질에 대해 스텝커버리지가 좋은 스토리지전극을 형성하기 위해 제안되었다.

상기 일실시예의 방법에 의해 매몰접촉창(3)이 형성되어 있는 반도체기판 전면에 제 1 도전층(101), 예컨대 불순물이 도우프된 다결정실리콘을 0.5μm 정도의 두께로 증착한 후(제 3a 도), 상기 제 1 도전층에 이방성식각을 행하여 제 1 및 제 2 절연물질의 측벽에 제 1 도전층으로 된 스페이서(101a)를 형성한다 (제 3b 도). 이어서 상기 스페이서(101a)가 형성되어 있는 반도체기판 전면에 제 2 도전층, 예컨대 불순물이 도우프된 다결정실리콘을 0.3μm 정도의 두께로 증착하고, 상기 제 2 도전층을 각 셀 단위로 한정하기 위한 사진식각 공정을 행하여 트랜지스터의 소오스(14)영역과 접촉된 스토리지전극(100) 완성한다(제 3c 도). 이어서, 상기 제 1 및 제 2 도전층증착공정에 의해 무기성도포산화막으로 변한 제 2 절연물질(41)을 제거하고, 상기 제 2 절연물질이 제거된 반도체기판 전면에 고유전물질, 및 제 3 도전층을 적층하므로, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 구성된 커패시터(C1 및 C2)를 완성한다(제 3d 도).

상기 다른 실시예는 스토리지전극을 형성하기 위해 도포되는 물질, 예컨대 불순물이 도우프된 다결정실리콘과 같은 물질의 단차도포성을 좋게하기 위한 것으로, 실린더형 스토리지전극을 형성하기 위해서는 좁고 골이 깊은 영역에 도전물질을 증착해야 하는 경우가 생기는데, 골의 측벽에 증착되는 상기 도전물질의 증착특성이 좋지않아, 후속공정시, 상기 도전물질이 골의 측벽과 분리되는 경우가 발생한다. 상기 다른 실시예는 증착될 물질과 같거나 다른 물질을, 상기 영역에 먼저 증착한 후 이방성식각하여 급격한 경사를 이루는 골의 측벽에 증착될 물질과 같거나 다른 물질로 된 스페이서를 형성하므로 상기 스페이서에 의해 상기 증착될 물질의 단차도포성을 높인다.

제 4a 도 내지 제 4c 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도로서, 스토리지 전극의 윤곽(delineation)을 좋게하면서 커패시턴스를 증가시키기 위해 제안되었다.

매몰접촉창이 형성되어 있는 반도체기판에 제 1 도전층(101)을 증착한 후 (제 4a 도) 포토레지스트패턴(92)을 적용하여 각 셀 단위로 스토리지전극(100)을 형성하고 (제 4b 도), 유전체막(110) 및 플레이트전극(120)을 형성하여 셀 커패시터를 완성한다(제 4c 도).

상기 또 다른 실시예는, 제 2 절연물질의 두께를 일 실시예 및 다른 실시예 보다 두껍게 하므로 셀 커패시턴스 증가를 꾀했으며, 포토레지스트패턴을 이웃하는 스토리지전극의 간격을 고려하여 형성하므로 윤곽이 좋은 실린더형 스토리지전극을 형성할 수 있게 하였다.

제 5a 도 내지 제 5b 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도로서, 각 셀 단위로 스토리지전극을 한정하는 공정을 다르게 실시한 것이다.

상기 또 다른 실시예는, 제 1 도전층(101)이 형성되어 있는 반도체기판 전면에 포토레지스트를 도포한 후, 상기 제 1 도전층이 드러날 때까지 에치백하므로 제 1 도전층에 형성된 골을 충전하는 형태로 포토레지스트패턴(94)을 형성하고(제 5a 도), 상기 포토레지스트패턴(94)을 마스크로하여 상기 제 1 도전층을 식각해 내므로 각 셀 단위로 한정된 스토리지전극(100)을 완성하는 공정으로 (제 5b 도) 진행되는데, 이는 별도의 마스크 공정의 추가없이 각 셀 단위로 상기 스토리지전극을 한정할 수 있으므로 마스크의 미스어라인에서 발생하는 여러가지 문제점을 방지할 수 있을 뿐만아니라 공정의 단순화도 꾀할 수 있다.

제 6a 도 내지 제 6d 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도로서, 상기 유기성 도포산화막의 횡방향 식각을 줄이기 위해 제안되었다.

개구(1)가 형성되어 있는 반도체기판(제 6a 도) 제 2 절연물질 에천트에 대해 상기 제 2 절연물질보다 식각율이 낮은 물질 즉, 식각완화 물질로, 예컨대 플라즈마산화막이나 질화막을 얇게 증착한 후 이방성식각하여 포토레지스트패턴(90) 및 개구(1) 측벽에 스페이서(43)을 형성한다(제 6b 도). 이어서 상기 스페이서가 형성되어 있는 반도체기판을 제 2 절연물질 에천트에 담구어 상기 개구 아래에 있는 제 2 절연물질을 제거한 후 (제 6c 도), 일 실시예의 방법과 같은 후속공정(매몰접촉창형성공정, 스토리지전극형성공정…)을 행하여 스토리지 전극(100), 유전체막(110), 및 플레이트전극(120)을 구비한 커패시터를 완성한다(제 6d 도). 상기 또 다른 실시예는 식각율이 낮은 상기 스페이서 의해 포토레지스트패턴 아래의 제 2 절연물질이 침식당하는 것을 최소화할 수 있어 과다식각에 의한 누설전류, 기생 커패시터등을 방지할 수 있다.

제 7a 도 내지 제 7b 도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도로서, 제 1 절연물질과 제 2 절연물질 사이에 식각저지층(23)을 개재하므로(제 7a 도), 무기성도포산화막으로 변한 제 2 절연물질을 식각하는 공정에서, 제 2 절연물질 식각 에천트에 의해 상기 제 1 절연물질이 침식당하는 것을 최소화 할 수 있다(제 7b 도).

따라서, 건식식각 및 습식식각에 대해 식각율이 각각 다른 두 물질을 사용하여 자기적합적으로 매몰접촉창을 형성하므로, 현재까지 연구된 사진식각공정으로 형성하기 어려운 0.2μm ~0.3μm 크기의 매몰접촉창 형성을 가능하게 하였으며, 제 2 절연물질의 두께 증가에 따라 유효 커패시터 면적을 증가시킬 수 있어 셀 커패시턴스 확보를 용이하게 하였다.

본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (18)

1. 하나의 트랜지스터와, 하나의 커패시터로 구성된 디렘셀에 있어서, 실린더형 스토리지전극, 유전체막 및 플레이트전극을 구비하는 커패시터 제조공정은, 트랜지스터가 형성되어 있는 반도체기판 전면에 소정 두께로 제 1 절연물질을 형성하는 공정 ; 상기 제 1 절연물질 상에 그 표면이 평탄하게 제 2 절연물질을 형성하는 공정 ; 상기 제 2 절연물질 상에 포토레지스트를 도포한후 도포된 포토레지스트에 개구를 형성하는 공정 ; 상기 개구내에 노출된 제 2 절연물질을 소정의 깊이로 이방성식각하고, 이어서 제 1 절연물질이 노출될때 까지 등방성식각하는 공정 ; 상기 개구아래에 노출된 상기 제 1 절연물질을 이방성식각하여 상기 트랜지스터의 소오스영역상에 자기정합된 매몰접촉창을 형성하는 공정 ; 상기 포토레지스트를 제거하는 공정 ; 상기 매몰접촉창이 형성되어 있는 반도체기판 전면에 제 1 도전층을 형성하는 공정 ; 각 셀 단위로 한정되도록 상기 제 1 도전층을 패터닝하여 상기 실린더형 스토리지전극을 형성하는 공정 ; 남아있는 상기 제 2 절연물질을 제거하는 공정 ; 상기 제 2 절연물질이 제거된 반도체기판 전면에 유전체막을 형성하는 공정 ; 및 상기 유전체막 전면에 제 2 도전층을 형성하여 상기 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
2. 제 1 항에 있어서, 상기 제 2 절연물질은 상기 제 1 절연물질보다 습식식각율이 큰 물질인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
3. 제 2 항에 있어서, 상기 제 2 절연물질과 제 1 절연물질의 식각선택비는 약 6 : 1인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
4. 제 2 항에 있어서, 상기 제 2 절연물질은 유기성도포산화막인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
5. 제 4 항에 있어서, 상기 제 1 절연물질은 고온산화막(HTO)인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
6. 제 5 항에 있어서, 상기 유기성도포산화막은 고온산화막의 습식식각선택비가 6 : 1이 되는 온도로 베이크하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
7. 제 1 항에 있어서, 제 1 도전층을 각 셀 단위로 한정하는 공정은 리소그라피(Lithography) 공정에 의한 것인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
8. 제 7 항에 있어서, 상기 리소그라피 공정에 이용되는 포토레지스트 패턴의 크기는 상기 개구의 직경보다 큰 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
9. 제 7 항에 있어서, 상기 리소그라피 공정에 이용되는 포토레지스트 패턴의 크기는 상기 개구의 크기와 같은 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
10. 제 1 항에 있어서, 제 1 도전층을 각 셀 단위로 한정하는 공정은, 제 1 도전층이 형성되어 있는 반도체 기판 전면에 포토레지스트를 도포한 후 남아있는 제 2 절연물질 상에 형성된 제 1 도전층의 표면이 드러날 때까지 상기 포토레지스트를 에치백하고, 이어서 남아있는 포토레지스트를 식각마스크로 하여 표면으로 노출되어 있는 상기 제 1 도전층을 식각해내는 공정으로 된 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
11. 하나의 트랜지스터와 하나의 커패시터로 구성된 디렘셀에 있어서 실린더형 스토리지전극, 유전체막, 유전체막 및 플레이트전극을 구비하는 커패시터 제조공정은, 트랜지스터가 형성되어 있는 반도체기판 전면에 소정두께로 제 1 절연물질을 형성하는 공정 ; 상기 제 1 절연물질 상에 그 표면이 평탄하게 제 2 절연물질을 형성하는 공정 ; 상기 제 2 절연물질 상에 포토레지스트를 도포한 후 도포된 포토레지스트에 개구를 형성하는 공정 ; 상기 개구내에 노출된 제 2 절연물질을 소정깊이로 이방성식각하고, 이어서, 제 1 절연물질이 노출될 때까지 등방성식각하는 공정 ; 상기 개구아래에 노출된 상기 제 1 절연물질을 이방성식각하여 상기 트랜지스터의 소오스영역상에 자기정합된 매몰접촉창을 형성하는 공정 ; 상기 포토레지스트를 제거하는 공정 ; 상기 매몰접촉창이 형성되어 있는 반도체기판 전면에 제 1 도전층을 형성하는 공정 ; 제 2 절연물질의 표면이 드러날 때까지 상기 제 1 도전층을 이방성식각하여 제 1 및 제 2 절연물질의 측벽에 제 1 도전층으로 된 스페이서를 형성하는 공정 ; 제 1 도전층으로 된 상기 스페이서가 형성되어 있는 반도체기판 전면에 제 2 도전층을 형성하는 공정 ; 각 셀 단위로 한정되도록 상기 제 2 도전층을 사진식각하여 상기 실린더형 스토리지 전극을 형성하는 공정 ; 남아있는 상기 제 2 절연물질을 제거하는 공정 ; 상기 제 2 절연물질이 제거된 반도체기판 전면에 유전체막을 형성하는 공정 ; 및 상기 유전체막 전면에 제 3 도전층을 형성하여 상기 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
12. 제 11 항에 있어서, 상기 제 1, 제 2 및 제 3 도전층은 불순물이 도우프된 다결정실리콘으로 된 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
13. 하나의 트랜지스터와 하나의 커패시터로 구성된 디렘셀에 있어서, 실린더형 스토리전극, 유전체막 및 플레이트전극을 구비하는 커패시터 제조공정은, 트랜지스터가 형성되어 있는 반도체기판 전면에 소정두께로 제 1 절연물질을 형성하는 공정 ; 상기 제 1 절연물질 상에 그 표면이 평탄하게 제 2 절연물질을 형성하는 공정 ; 상기 제 2 절연물질 상에 포토레지스트를 도포한 후 도포된 포토레지스트에 개구를 형성하는 공정 ; 상기 개구내에 노출된 제 2 절연물질을 소정의 깊이로 이방성식각하는 공정 ; 상기 이방성식각 공정후, 반도체기판 전면에 상기 제 2 절연물질의 횡방향 식각을 완화시킬 수 있는 식각완화층을 형성하는 공정 ; 상기 식각완화층을 이방성식각하여 포토레지스트 및 식각된 제 2 절연물질의 측벽에 상기 식각완화층으로 된 커패시터를 형성하는 공정 ; 상기 스페이서 및 개구 아래에 노출된 제 2 절연물질을 상기 제 1 절연물질이 노출될 때까지 등방성식각하는 공정 ; 상기 개구 아래에 노출된 상기 제 1 절연물질을 이방성식각하여 상기 트랜지스터의 소오스영역 상에 자기정합된 매몰접촉창을 형성하는 공정 ; 상기 포토레지스트를 제거하는 공정 ; 상기 매몰접촉창이 형성되어 있는 반도체기판 전면에 제 1 도전층을 형성하는 공정 ; 각 셀 단위로 한정되도록 상기 제 1 도전층을 사진식각하여 상기 실린더형 스토리지 전극을 형성하는 공정 ; 남아있는 상기 제 2 절연물질을 제거하는 공정 ; 상기 제 2 절연물질이 제거된 반도체기판 전면에 유전체막을 형성하는 공정 ; 및 상기 유전체막 전면에 제 2 도전층을 형성하여 상기 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
14. 제 13 항에 있어서, 상기 식각완화층은 제 2 절연물질 에천트에 대해 상기 제 2 절연물질보다 식각율이 작은 물질로 이루어진 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
15. 제 14 항에 있어서, 상기 식각율이 작은 물질은 플라즈마 산화막인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
16. 제 14 항에 있어서, 상기 식각율이 작은 물질은 질화막인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
17. 제 13 항에 있어서, 상기 제 1 절연물질을 형성한 후 상기 제 1 절연물질 상에 소정두께의 식각저지층을 형성하는 공정, 및 상기 제 1 절연물질의 등방성식각 공정후, 노출된 상기 식각저지층을 제거하는 공정을 더 구비하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
18. 제 17 항에 있어서, 상기 식각저지층은 질화물로 된 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.