KR100266281B1 - 트렌치를 이용한 반도체소자의 커패시터 형성방법 - Google Patents
트렌치를 이용한 반도체소자의 커패시터 형성방법 Download PDFInfo
- Publication number
- KR100266281B1 KR100266281B1 KR1019970053765A KR19970053765A KR100266281B1 KR 100266281 B1 KR100266281 B1 KR 100266281B1 KR 1019970053765 A KR1019970053765 A KR 1019970053765A KR 19970053765 A KR19970053765 A KR 19970053765A KR 100266281 B1 KR100266281 B1 KR 100266281B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- capacitor
- trench
- semiconductor substrate
- polysilicon
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000003990 capacitor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 14
- 230000000873 masking effect Effects 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 claims description 95
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 커패시터 및 게이트를 형성하는 방법에 관한 것으로서, 특히, 반도체기판 상에 패드산화막과 실리콘나이트라이드막을 마스킹 식각을 하여 일정 간격으로 다수개의 트렌치를 형성하는 단계와, 상기 단계 후에 반도체기판 상에 남겨져 있는 패드산화막과 실리콘나이트라이드막을 제거하는 단계와, 상기 단계 후에 트렌치를 갖는 반도체기판 상에 게이트산화막, 제1폴리실리콘막, 유전막 및 제2폴리실리콘막을 순차적으로 적층하는 단계와, 상기 단계 후에 두 개의 트렌치중에 하나의 트렌치에 커패시터를 형성하기 위하여 마스킹 식각공정을 통하여 제2폴리실리콘막과 유전막을 식각하는 단계와, 상기 단계 후에 커패시터가 형성된 부분의 트렌치 일측의 반도체기판 상부면에 소정 간격의 제1폴리실리콘막과 게이트산화막을 식각하여 게이트를 형성하고, 그 이외 부분에 있는 제1폴리실리콘막 및 게이트산화막을 제거하는 단계로 이루어진 트렌치를 이용한 반도체소자의 커패시터 형성방법인 바, 트렌치를 이용하여 아이솔레이션 캡필링하기 전에 바로 커패시터 및 게이트전극을 형성하므로 별도의 추가 공정없이도 고유전 용량의 커패시터를 제조하여 제품의 성능을 향상시키고, 제조단가를 줄이도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 반도체소자에서 커패시터를 형성하는 방법에 관한 것으로, 특히, 반도체기판에 패드산화막과 실리콘나이트라이드막을 적층시킨 후에 마스킹공정을 통하여 커패시터영역에 트렌치를 형성하고, 이 트렌치를 이용하여 아이솔레이션 캡필링하기 전에 바로 커패시터 및 게이트전극을 형성하므로 별도의 추가 공정없이도 고유전 용량의 커패시터를 형성하도록 하는 반도체소자의 커패시터 형성방법에 관한 것이다.
일반적으로, 반도체소자의 종류에는 여러 가지가 있으며, 이 반도체소자 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)와, 실리콘기판에 비하여 전자의 이동 속도가 6배나 큰 갈륨아세나이드(GaAs)를 기판으로 사용하여 전계효과를 내는 메스형 전계효과 트랜지스터(MESFET; metal semiconductor field effect transistor)와, 그 이외에 절연 게이트형 전계효과 트랜지스터(IGEFT; insulator gate field effect transistor)등이 있으며, 이 트랜지스터의 측면부분에 커패시터를 형성하여 사용하게 되는 것이다.
종래의 일반적인 반도체소자, 특히, 모스형 전계효과 트랜지스터 및 커패시터는 반도체기판의 상부면에 소자 간의 격리막인 필드산화막을 형성한 다음에 반도체기판의 표면에 절연막인 게이트산화막을 얇게 형성시킨 후에 게이트 전극을 증착하여 게이트를 형성함과 동시에 필드산화막 상에 상부전극 및 하부전극을 형성하여 커패시터를 형성하고, 이후 게이트 양측면에 N+이온을 주입하여 소스와 드레인을 형성하게 되어 게이트 전극에 인가된 전압에 의한 전계효과를 캐리어 공핍 혹은 축적시켜서 소스/드레인 상의 전류를 차단하거나 통과하도록 한다.
이와 같이, 모스형 전계효과 트랜지스터의 상부면에는 소자 사이에 전류가 이동하는 것을 방지하기 위하여 차단막 역할을 하고, 반도체기판의 상부면을 산화시켜 형성한 필드산화막이 형성되어 진다.
그런데, 상기한 바와 같이, 종래의 일반적인 필드산화막은 LOCOS공정 및 R-LOCOS공정 혹은 PBL공정을 사용하여 반도체기판상에 열을 가하면서 성장하여 형성시키는 것으로서, 필드산화막의 양측이 새의 부리 형상으로 벌려지는 버어즈 빅(Bird,s Beak)이 형성되어지게 되며, 이러한 버어즈 빅은 소자 사이의 활성 영역(Active Drain)의 면적을 축소시켜 소자 사이의 간격이 소형화, 집적화 되어진 서브 마이크론급 반도체장치, 특히, 0.35㎛의 고집적 회로를 제조하는 데 큰 제약으로 작용할 뿐만 아니라 반도체기판에 마스킹하여 콘택홀을 형성할 때에도 어려움을 야기시키는 등의 다양한 문제점이 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 패드산화막과 실리콘나이트라이드막을 적층시킨 후에 마스킹공정을 통하여 커패시터영역에 트렌치를 형성하고, 이 트렌치를 이용하여 아이솔레이션 캡필링하기 전에 바로 커패시터 및 게이트전극을 형성하므로 별도의 추가 공정없이도 고유전 용량의 커패시터를 제조하여 제품의 성능을 향상시키고, 제조단가를 줄이도록 하는 것이 목적이다.
도 1 내지 도 7는 본 발명에 따른 커패시터 형성방법을 이용하여 반도체소자를 순차적으로 제조하는 공정을 개략적으로 예시한 도면이다.
-도면의 주요부분에 대한 부호의 설명-
10 : 반도체기판 20 : 패드산화막
30 : 실리콘나이트라이드막 40 : 트렌치
50 : 게이트산화막 60 : 제1폴리실리콘막
70 : 유전막 80 : 제2폴리실리콘막
90 : 커패시터 95 : 게이트
100 : 절연막 110 : 소자분리막
이러한 목적은 반도체기판 상에 패드산화막과 실리콘나이트라이드막을 순차적으로 적층하는 단계와, 상기 단계 후에 마스킹 식각을 통하여 일정 간격으로 다수개의 트렌치를 형성하는 단계와, 상기 단계 후에 반도체기판 상에 남겨져 있는 패드산화막과 실리콘나이트라이드막을 제거하는 단계와, 상기 단계 후에 트렌치를 갖는 반도체기판 상에 게이트산화막, 제1폴리실리콘막, 유전막 및 제2폴리실리콘막을 순차적으로 적층하는 단계와, 상기 단계 후에 두 개의 트렌치중에 하나의 트렌치에 커패시터를 형성하기 위하여 마스킹 식각공정을 통하여 제2폴리실리콘막과 유전막을 식각하는 단계와, 상기 단계 후에 커패시터가 형성된 부분의 트렌치 일측의 반도체기판 상부면에 소정 간격의 제1폴리실리콘막과 게이트산화막을 식각하여 게이트를 형성하고, 그 이외 부분에 있는 제1폴리실리콘막 및 게이트산화막을 제거하는 단계와, 상기 단계 후에 커패시터, 게이트 및 트렌치가 형성된 반도체기판 상에 절연막을 도포하고 충진하여 소자 사이를 차단시키는 소자분리막을 형성하는 단계로 이루어진 트렌치를 이용한 반도체소자에서 커패시터 및 게이트를 형성하는 방법을 제공함으로써 달성된다.
그리고, 상기 패드산화막의 두께는 100 ∼ 200Å이고, 상기 실리콘나이트라이드막은 1500 ∼ 2500Å이며, 상기 트렌치의 깊이는 4000 ∼ 5000Å정도로 형성하는 것이 바람직하다.
또한, 상기 게이트산화막은 50 ∼ 100Å이고, 상기 제1폴리실리콘막은 1500 ∼ 2500Å이며, 상기 제2폴리실리콘막은 1000 ∼ 2000Å정도로 형성하는 것이 바람직하나 반드시 여기에 한정시킬 필요는 없다.
한편, 상기 유전막은 ONO(옥사이드/나이트라이드/옥사이드층)박막이고, 두께가 약 60Å이며, 상기 절연막은 두꼐를 두껍게 형성하기 위하여 O3-TEOS막을 사용하도록 하고, 두께는 12000 ∼ 14000Å정도로 형성시킨다.
또한, 상기 유전막은 저압 화학기상증착법(LP CVD법)으로 증착하고, 증착온도는 650 ∼ 680℃로서 150mTorr의 압력으로 증착하며, 상기 절연막을 적층하는 단계 후에 절연막의 상부면을 CMP(Chemical mechanical polishing)법으로 연마시키는 단계를 더 포함시킬 수 있다.
이하, 첨부한 도면에 의거하여 본 발명에 따른 커패시터 형성방법에 대하여 상세히 설명한다.
우선, 도 1에 도시된 바와 같이, 반도체기판(10) 상에 패드산화막(20)의 두께는 100 ∼ 200Å으로 하고, 실리콘나이트라이드막(30)의 두께는 1500 ∼ 2500Å으로하여 순차적으로 적층하도록 한다.
그리고, 도 2는상기 단계 후에 마스킹 식각을 통하여 일정 간격으로 다수개의 트렌치(40)를 두 개 씩 형성하고 일정 간격을 두고서 다시 두 개씩을 형성하는 방법으로 연속적으로 계속하여 4000 ∼ 5000Å정도의 깊이로 형성하는 상태를 보이고 있다.
또한, 도 3은 상기 단계 후에 반도체기판(10) 상에 남겨져 있는 패드산화막(20)과 실리콘나이트라이드막(30)을 순차적으로 제거하는 상태를 보이고 있다.
그리고, 도 4는 상기 단계 후에 트렌치(40)를 갖는 반도체기판(10) 상에 50 ∼ 100Å의 두께를 갖는 게이트산화막(50), 1500 ∼ 2500Å의 두께를 갖는 제1폴리실리콘막(60), 약 60Å의 두께를 갖는 유전막(70) 및 1000 ∼ 2000Å의 두께를 갖는 제2폴리실리콘막(80)을 순차적으로 적층하는 상태를 보이고 있으며, 유전막(70)은 ONO박막이고, 이때, 유전막은 저압화학기상증착법(LP CVD)으로 증착하고, 증착온도는 650 ∼ 680℃이며, 150mTorr의 압력으로 증착시키는 상태를 개략적으로 보이고 있다.
또한, 도 5는상기 단계 후에 두 개의 트렌치(40)중에 하나의 트렌치(40)에 커패시터를 형성하기 위하여 마스킹 식각공정을 통하여 제2폴리실리콘막(80)과 유전막(70)을 식각하는 상태를 보이고 있다.
그리고, 도 6은 상기 단계 후에 커패시터(90)가 형성된 부분의 트렌치(40) 일측의 반도체기판(10) 상부면에 소정 간격의 제1폴리실리콘막(60)과 게이트산화막(50)을 식각하여 게이트(95)를 형성하고, 그 이외 부분에 있는 제1폴리실리콘막(60) 및 게이트산화막(50)을 제거한 상태를 보이고 있다.
한편, 도 7에 도시된 바와 같이, 상기 커패시터(90), 게이트(95) 및 트렌치(40)가 형성된 반도체기판(10) 상에 O3-TEOS막 이면서, 두께는 12000 ∼ 14000Å인 절연막(100)을 도포하고 충진하여 소자 사이를 차단시키는 소자분리막(110)을 형성하고, 상기 절연막(100)을 적층시킨 후에는 절연막(100)의 상부면을 화학적기계적 연마(CMP)법으로 연마시키도록 한다.
따라서, 상기한 바와 같이 본 발명에 따른 커패시터 형성벙법을 이용하게 되면, 반도체기판에 패드산화막과 실리콘나이트라이드막을 적층시킨 후에 마스킹공정을 통하여 커패시터영역에 트렌치를 형성하고, 이 트렌치에 절연막을 도포하여 소자분리막을 형성하기 전에 바로 커패시터 및 게이트전극을 간단한 공정을 통하여 형성하므로 별도의 추가 공정없이도 고유전 용량의 커패시터를 제조하여 제품의 성능을 향상시키고, 제조단가를 줄이도록 하는 매우 유용하고 효과적인 발명인 것이다.
Claims (11)
- 반도체소자의 반도체기판 상에 커패시터를 형성하는 방법에 있어서,상기 반도체기판 상에 패드산화막과 실리콘나이트라이드막을 순차적으로 적층하는 단계와, 상기 단계 후에 마스킹 식각을 통하여 일정 간격으로 다수개의 트렌치를 형성하는 단계와, 상기 단계 후에 반도체기판 상에 남겨져 있는 패드산화막과 실리콘나이트라이드막을 제거하는 단계와, 상기 단계 후에 트렌치를 갖는 반도체기판 상에 게이트산화막, 제1폴리실리콘막, 유전막 및 제2폴리실리콘막을 순차적으로 적층하는 단계와, 상기 단계 후에 두 개의 트렌치중에 하나의 트렌치에 커패시터를 형성하기 위하여 마스킹 식각공정을 통하여 제2폴리실리콘막과 유전막을 식각하는 단계와, 상기 단계 후에 커패시터가 형성된 부분의 트렌치 일측의 반도체기판 상부면에 소정 간격의 제1폴리실리콘막과 게이트산화막을 식각하여 게이트를 형성하고, 그 이외 부분에 있는 제1폴리실리콘막 및 게이트산화막을 제거하는 단계와, 상기 단계 후에 커패시터, 게이트 및 트렌치가 형성된 반도체기판 상에 절연막을 도포하고 충진하여 소자 사이를 차단시키는 소자분리막을 형성하는 단계로 이루어진 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 패드산화막의 두께는 100 ∼ 200Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 실리콘나이트라이드막은 1500 ∼ 2500Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 트렌치의 깊이는 4000 ∼ 5000Å인 것을 특징을 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 게이트산화막은 50 ∼ 100Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘막은 1500 ∼ 2500Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 제2폴리실리콘막은 1000 ∼ 2000Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 유전막은 ONO박막이고, 두께가 50∼100Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 절연막은 O3-TEOS막이고, 두께는 12000 ∼ 14000Å인 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항 또는 제 8 항에 있어서, 상기 유전막은 LP CVD법으로 증착하고, 증착온도는 650 ∼ 680℃이며, 150mTorr의 압력으로 증착하는 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
- 제 1 항에 있어서, 상기 절연막을 적층하는 단계 후에 절연막의 상부면을 CMP법으로 연마시키는 단계를 더 포함하는 것을 특징으로 하는 트렌치를 이용한 반도체소자의 커패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053765A KR100266281B1 (ko) | 1997-10-20 | 1997-10-20 | 트렌치를 이용한 반도체소자의 커패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053765A KR100266281B1 (ko) | 1997-10-20 | 1997-10-20 | 트렌치를 이용한 반도체소자의 커패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990032670A KR19990032670A (ko) | 1999-05-15 |
| KR100266281B1 true KR100266281B1 (ko) | 2000-09-15 |
Family
ID=19523060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970053765A KR100266281B1 (ko) | 1997-10-20 | 1997-10-20 | 트렌치를 이용한 반도체소자의 커패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100266281B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8053309B2 (en) | 2006-07-06 | 2011-11-08 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017088A (ko) * | 1999-08-07 | 2001-03-05 | 박종섭 | 아날로그 커패시터의 콘택홀 형성방법 |
| KR20040001962A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 머지드 트렌치 디램 로직 소자 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194661A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-10-20 KR KR1019970053765A patent/KR100266281B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194661A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8053309B2 (en) | 2006-07-06 | 2011-11-08 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990032670A (ko) | 1999-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6737333B2 (en) | Semiconductor device isolation structure and method of forming | |
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US4363830A (en) | Method of forming tapered contact holes for integrated circuit devices | |
| US20020115268A1 (en) | Silicon-on-insulator (SOI) substrate and method for manufacturing the same | |
| KR100268878B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR100266281B1 (ko) | 트렌치를 이용한 반도체소자의 커패시터 형성방법 | |
| JP2002026309A (ja) | 電界効果型トランジスタの製造方法 | |
| US20040203213A1 (en) | Method for manufacturing an MOS varactor | |
| KR100745951B1 (ko) | 금속 게이트 제조 방법 | |
| KR100477827B1 (ko) | 게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의제조방법 | |
| KR100519511B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR100486109B1 (ko) | 아날로그 반도체소자의 제조방법 | |
| KR960016230B1 (ko) | 단차비가 감소된 반도체 소자의 콘택홀 형성방법 | |
| KR100607656B1 (ko) | 반도체장치의 텅스텐플러그 형성방법 | |
| KR100239904B1 (ko) | 아날로그 반도체소자의 전극구조 및 그 제조방법 | |
| KR20000004748A (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR20000027850A (ko) | 반도체소자의 소자분리막형성방법 | |
| KR100447729B1 (ko) | 반도체 장치의 제조 방법 | |
| KR910005402B1 (ko) | 측면 트랜지스터 제조방법 | |
| KR100404221B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20000020239A (ko) | 아날로그 반도체장치의 커패시터 형성방법 | |
| KR950011649B1 (ko) | 박막 트랜지스터형 sram 셀의 형성시 역방향 기생 pn 다이오드 제거방법 | |
| KR20000020237A (ko) | 반도체장치의 필드산화막 형성방법 | |
| KR20030011706A (ko) | 고주파 반도체 소자 및 그 제조 방법 | |
| KR20000027849A (ko) | 험프특성 개선한 필드산화막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050524 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |