KR20000020239A - 아날로그 반도체장치의 커패시터 형성방법 - Google Patents

Abstract

본 발명은 아날로그 반도체소자에 관한 것으로서, 특히, 커패시터형성부위에 여러번에 걸쳐 에너지를 다르게 하여 산소를 주입한 후 ISO마스크를 제거하고 어닐링공정으로 주입된 산소와 실리콘을 반응시켜 실리콘옥사이드로된 필드산화막을 형성하는 단계와; 상기 결과물상에 필드산화막이 일정폭으로 개방되도록 폴리마스크를 적층한 후 커패시터의 하부전극이 형성된 부분에 필드산화막이 일정깊이 함몰된 필드패턴부위를 형성하는 단계와; 상기 결과물상의 전면에 커패시터의 하부전극 역할을 하는 하부폴리실리콘층을 적층한 후 화학기계적연마공정으로 상기 필드산화막의 필드패턴부위 이외의 부분을 제거하여 하부전극을 형성하는 단계와; 상기 결과물의 전면에 열산화막을 성장시킨 후 ISO마스크를 이용하여 필드산화막의 상측부분을 제외한 부분의 산화막을 제거하는 단계와; 상기 결과물상의 전영역에 폴리실리콘층 및 텅스텐실리사이드층을 적층하여 식각으로 트랜지스터영역에는 게이트전극을 형성하고, 커패시터영역에는 커패시터의 상부전극을 형성하는 단계로 이루어진 아날로그 반도체장치의 커패시터 형성방법인 바, 커패시터의 하부전극을 필드산화막에 몰입하여 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

아날로그 반도체장치의 커패시터 형성방법

본 발명은 아날로그 반도체소자에 관한 것으로서, 특히, 필드산화막에 일정깊이 함몰된 필드패턴부위를 형성하고, 그 패턴부위에 커패시터의 하부전극을 몰입 형성하고, 그 후속공정으로 트랜지스터의 게이트전극 및 커패시터의 상부전극을 동시에 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 아날로그 반도체장치의 커패시터 형성방법에 관한 것이다.

일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.

상기한 모스형 전계효과트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.

이러한 반도체 장치에는 모스형 전계효과트랜지스터에서 아날로그 신호를 디지털 신호로 변화시켜야 하는 옵션프로세스가 적용되는 경우에 트랜지스터(Transistor) 영역을 형성하면서 동시에 아날로그(Analogue) 회로용으로 사용되는 커패시터(Capacitor) 영역이 형성된 아날로그형 반도체소자를 제조하여 사용하고 있으며, 본 발명은 아날로그 회로용으로 사용되는 커패시터의 특성을 개선시킨 새로운 발명을 제안하고 있다.

도 1은 종래의 아날로그 반도체장치의 공정 단면을 개략적으로 예시하여 보인 도면으로서, 종래의 공정은 반도체기판(1) 상에 필드산화막(2) 및 게이트산화막(3)을 형성하고, 이 필드산화막(2) 및 게이트산화막(3)상에 트랜지스터 영역의 게이트전극인 동시에 커패시터 영역의 하부전극으로 사용되는 제1폴리실리콘층(4) 및 텅스텐실리사이드층(5)을 연속적으로 도포하여 형성한다.

그리고, 계속하여 상기 텅스텐실리사이드층(4) 상에 커패시터 영역의 하부전극의 절연을 방지하면서 폴리사이드게이트 마스크 작업시 노광공정에서 조사되는 빛의 반사를 방지하기 위한 인터폴리산화막(6)을 적층하고서 그 위에 커패시터 영역에서 상부전극으로 사용되는 제2폴리실리콘층(7)을 연속하여 도포한다.

그 이후에 제1마스킹 공정을 통하여 커패시터 영역의 제2폴리실리콘층(7)을 식각하게 되면, 트랜지스터 영역에 있던 제2폴리실리콘층(7) 역시 식각되어 제거되며, 그 후에 제2마스킹 공정을 통하여 트랜지스터 및 커패시터 영역의 텅스텐실리사이드막(5) 및 폴리실리콘막(4) 역시 동시에 식각해 내고 트랜지스터 영역의 게이트전극과 커패시터 영역의 커패시터 전극을 형성하게 되는 것이다.

그런데, 상기한 바와 같이, 종래의 필드산화막은 LOCOS(Local Oxidation Of Silicon)공정 혹은 PBL(Poly Buffered LOCOS)공정에 의하여 형성되므로 반도체기판으로 부터 필드산화막 두께의 55%정도가 상부로 돌출되어지고, 그 필드산화막 상에 커패시터가 형성되므로 결과적으로 높은 위상차를 갖는 상태에서 커패시터의 상층부위에 메탈이 형성되는 공정을 진행하게 되면, 빽엔드(Back-End)공정중에서 특히, 마스크 공정진행시에 마스크의 균일도가 나빠져서 마스크의 형성상태가 불량하여지는 문제를 지니고 있었으며, 연이어서 진행되는 식각공정시에 커패시터의 상부전극이 높은 위상차로 인하여 공격(Attack)을 받아서 커패시터가 파손되는 문제를 지니고 있었다.

또한, 종래의 트랜지스터 및 커패시터를 형성하는 방법은 공정이 전반적으로 복잡하고, 제1,제2폴리실리콘층을 적층하여 커패시터를 형성할 때 인터폴리산화막층은 화학기상증착법(Chemecal Mechanical Deposition)을 주로 사용하여 형성하므로 적층되는 필림의 질이 저하되어 소자의 신뢰성이 저하되는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 여러번의 산소 임플란트공정으로 거쳐 필드산화막을 반도체기판에서 돌출되지 않도록 형성한 후에 그 필드산화막에 일정깊이 함몰된 필드패턴부위를 형성하고, 그 패턴부위에 커패시터의 하부전극을 몰입 형성하고, 그 후속공정으로 트랜지스터의 게이트전극 및 커패시터의 상부전극을 동시에 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 것이 목적이다.

도 1은 종래의 아날로그 반도체장치의 트랜지스터 및 커패시터의 구성을 개략적으로 예시하여 보인 단면도이고,

도 2 내지 도 9는 본 발명에 따른 아날로그 반도체장치에서 트랜지스터 및 커패시터를 형성하는 공정을 순차적으로 보인 도면이다.

-도면의 주요부분에 대한 부호의 설명-

12,14,16,18 : 임플랜트부위 20 : 반도체기판

25 : 이니셜산화막 30 : ISO마스크

35 : 커패시터형성부위 40 : 필드산화막

45 : 폴리마스크 50 : 필드패턴부위

55 : 하부폴리실리콘층 60 : 하부전극

65 : 열산화막 70 ; 게이트산화막

이러한 목적은 반도체기판상에 이니셜산화막을 적층하고 커패시터가 형성될 커패시터형성부위에 콘택부위를 갖는 ISO마스크를 이용하여 이니셜산화막을 식각하는 단계와; 상기 커패시터형성부위에 여러번에 걸쳐 에너지를 다르게 하여 산소를 주입한 후 ISO마스크를 제거하고 어닐링공정으로 주입된 산소와 실리콘을 반응시켜 실리콘옥사이드로된 필드산화막을 형성하는 단계와; 상기 결과물상에 필드산화막이 일정폭으로 개방되도록 폴리마스크를 적층한 후 커패시터의 하부전극이 형성부분에 필드산화막이 일정깊이 함몰된 필드패턴부위를 형성하는 단계와; 상기 결과물상의 전면에 커패시터의 하부전극 역할을 하는 하부폴리실리콘층을 적층한 후 화학기계적연마공정으로 상기 필드산화막의 필드패턴부위 이외의 부분을 제거하여 하부전극을 형성하는 단계와; 상기 결과물의 전면에 열산화막을 성장시킨 후 ISO마스크를 이용하여 필드산화막의 상측부분을 제외한 부분의 산화막을 제거하는 단계와; 상기 결과물상의 전영역에 게이트산화막을 적층하여 커패시터영역의 열산화막을 더 성장시켜 커패시터의 인터폴리산화막을 형성한 후 그 위에 연속으로 폴리실리콘층 및 텅스텐실리사이드층을 적층하는 단계와; 상기 단계 후에 트랜지스터영역 및 커패시터영역의 텅스텐실리사이드층상에 감광막을 적층하여 식각으로 트랜지스터영역에는 게이트전극을 형성하고, 커패시터영역에는 커패시터의 상부전극을 형성하는 단계로 이루어진 아날로그 반도체장치의 커패시터 형성방법을 제공함으로써 달성된다.

그리고, 상기 이니셜산화막의 적층 두께는 250∼350Å이며, 상기 커패시터형성부위를 통하여 산소를 주입하는 단계는 주입 깊이를 다르게 하여 제1,제2,제3,제4임플랜트부위를 형성하며, 이때, 제1임플랜트부위는 4300∼4700Å의 깊이로 주입되어지고, 상기 제2임플래트부위는 3300∼3700Å의 깊이로 주입되어지고, 제3임플랜트부위는 1800∼2200Å의 깊이로 주입되어지며, 제4임플랜트부위는 300∼700Å의 깊이로 주입되어진다.

또한, 상기 하부폴리실리콘층은 1500∼2500Å의 두께로 적층되고, 상기 열산화막은 200∼300Å의 두께로 적층되도록 한다.

이하, 첨부한 도면에 의거하여 본 발명에 따른 아날로그 반도체장치의 커패시터형성방법의 일실시예에 의하여 상세히 설명한다.

도 2 내지 도 9는 본 발명에 따른 아날로그 반도체장치에서 트랜지스터 및 커패시터를 형성하는 공정을 순차적으로 보인 도면이다.

우선, 도 1은 반도체기판(20)상에 이니셜산화막(25)을 적층하고 커패시터가 형성될 커패시터형성부위(30)에 콘택부위를 갖는 ISO마스크(30)을 이용하여 이니셜산화막(25)을 식각하는 상태를 도시하고 있다.

도 2 및 도 3은 상기 커패시터형성부위(35)에 여러번에 걸쳐 에너지를 다르게하여 산소를 주입한 후 ISO마스크(30)를 제거하고 어닐링공정으로 주입된 산소와 실리콘을 반응시켜 실리콘옥사이드로된 필드산화막(40)을 형성하는 상태를 도시하고 있다.

이때, 상기 이니셜산화막(25)의 적층 두께는 250∼350Å이며, 상기 커패시터형성부위(35)를 통하여 산소를 주입하는 단계는 주입 깊이를 다르게 하여 산소플라즈마공정으로 제1,제2,제3,제4임플랜트부위(12)(14)(16)(18)를 형성하는것으로, 상기 제1임플랜트부위(12)는 4300∼4700Å의 깊이로 주입되어지고, 상기 제2임플래트부위(14)는 3300∼3700Å의 깊이로 주입되어지고, 제3임플랜트부위(16)는 1800∼2200Å의 깊이로 주입되어지며, 제4임플랜트부위(18)는 300∼700Å의 깊이로 주입되어지도록 한다.

도 4는 상기 결과물상에 필드산화막(40)이 일정폭으로 개방되도록 폴리마스크(45)를 적층한 후 커패시터의 하부전극이 형성부분에 필드산화막(40)이 일정깊이 함몰된 필드패턴부위(50)를 형성하는 상태를 도시하고 있다.

도 5는 상기 결과물상의 전면에 커패시터의 하부전극 역할을 하는 하부폴리실리콘층(55)을 1500∼2500Å의 두께로 적층한 상태를 도시하고 있다.

그리고, 도 6은 상기 하부폴리실리콘층(55)을 식각하여 화학기계적연마(Chemical Mechanial Polishing)공정으로 상기 필드산화막(40)의 필드패턴부위(50) 이외의 부분을 제거하여 하부전극(60)을 형성하는 상태를 도시하고 있다.

도 7은 상기 결과물의 전면에 열산화막(65)을 200∼300Å의 두께로 성장시킨 후 ISO마스크를 이용하여 필드산화막(40)위의 부분을 제외한 산화막을 제거하는 상태를 도시하고 있다.

도 8은 상기 결과물위 전영역에 게이트산화막(70)을 적층하여 커패시터영역(b)의 열산화막(65)을 더 성장시켜 커패시터에는 인터폴리산화막(75)을 형성한 후 그 위에 연속으로 폴리실리콘층(80) 및 텅스텐실리사이드층(85)을 적층하고, 트랜지스터영역(a) 및 커패시터영역(b)의 텅스텐실리사이드층(85)상에 감광막(95)을 적층한 상태를 도시하고 있다.

도 9는 상기 감광막(95)으로 불필요한 부분을 식각하여 트랜지스터영역(a)에는 게이트전극(87)을 형성하고, 커패시터영역(b)에는 커패시터의 상부전극(90)을 형성하는 상태를 도시하고 있다.

그러므로, 종래의 커패시터에서 하부전극이 필드산화막의 상부면으로 돌출되어 커패시터의 전체적인 위상차가 높은 반면에 본 발명으로 제조된 커패시터의 경우에는 하부전극(60)이 필드산화막(40)의 내부로 몰입되어 형성되므로 커패시터의 위상차가 낮아져서 게이트전극의 높이와 거의 동일하게 되어 후속되는 메탈콘택공정에서 커패시터상부전극이 어택(Attack)을 받지 않게 된다.

따라서, 상기한 바와 같이 본 발명에 따른 아날로그 반도체장치의 커패시터형성방법을 사용하게 되면, 반도체기판에 여러번의 산소 임플란트공정으로 거쳐 필드산화막을 반도체기판에서 돌출되지 않도록 형성한 후에 그 필드산화막에 일정깊이 함몰된 필드패턴부위를 형성하고, 그 패턴부위에 커패시터의 하부전극을 몰입 형성하고, 그 후속공정으로 트랜지스터의 게이트전극 및 커패시터의 상부전극을 동시에 형성하므로 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

또한, 필드산화막을 산소플라즈마공정으로 형성시킴으로써 공정을 단순화시킨 수 있으며, 종래의 인터폴리산화막이 확학기상증차겁에 의하여 형성되는 반면에 본 발명의 경우에는 인터폴리산화막이 열공정에 의하여 성장되므로 필림의 질이 증가되어 소자의 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (6)

1. 반도체기판상에 이니셜산화막을 적층하고 커패시터가 형성될 커패시터형성부위에 콘택부위를 갖는 ISO마스크를 이용하여 커패시터 형성부위만 노출되도록 이니셜산화막을 식각하는 단계와;

   상기 단계 후 커패시터 형성될 부위에 산소를 주입하는 단계와;

   상기 단계 후 ISO마스크를 제거하고 어닐링공정으로 주입된 산소와 실리콘을 반응시켜 실리콘옥사이드로된 필드산화막을 형성하는 단계와;

   상기 결과물상에 필드산화막이 일정폭으로 개방되도록 폴리마스크를 적층한 후 커패시터의 하부전극이 형성부분에 필드산화막이 일정깊이 함몰된 필드패턴부위를 형성하는 단계와;

   상기 결과물상의 전면에 커패시터의 하부전극 역할을 하는 하부폴리실리콘층을 적층한 후 화학기계적연마공정으로 상기 필드산화막의 필드패턴부위 이외의 부분을 제거하여 하부전극을 형성하는 단계와;

   상기 결과물의 전면에 열산화막을 성장시킨 후 ISO마스크를 이용하여 필드산화막의 상측부분을 제외한 부분의 산화막을 제거하는 단계와;

   상기 결과물상의 전영역에 게이트산화막을 적층하여 커패시터영역의 열산화막을 더 성장시켜 커패시터의 인터폴리산화막을 형성한 후 그 위에 연속으로 폴리실리콘층 및 텅스텐실리사이드층을 적층하는 단계와;

   상기 단계 후에 트랜지스터영역 및 커패시터영역의 텅스텐실리사이드층상에 감광막을 적층하여 식각으로 트랜지스터영역에는 게이트전극을 형성하고, 커패시터영역에는 커패시터의 상부전극을 형성하는 단계로 이루어진 것을 특징으로 하는 아날로그 반도체장치의 커패시터 형성방법.
2. 제 1 항에 있어서, 상기 이니셜산화막의 적층 두께는 250∼350Å인 것을 특징으로 하는 아날로그 반도체장치의 커패시터 형성방법.
3. 제 1 항에 있어서, 상기 커패시터형성부위를 통하여 산소를 주입하는 단계는 주입 깊이를 다르게 하는 산소플라즈마공정으로 4회에 걸쳐 임플랜트부위를 형성하는 것을 특징으로 하는 아날로그 반도체장치의 커패시터 형성방법.
4. 제 3 항에 있어서, 상기 제1임플랜트부위는 4300∼4700Å의 깊이로 주입되어지고, 상기 제2임플랜트부위는 3300∼3700Å의 깊이로 주입되어지고, 제3임플랜트부위는 1800∼2200Å의 깊이로 주입되어지며, 제4임플랜트부위는 300∼700Å의 깊이로 주입되어지는 것을 특징으로 하는 아날로그 반도체장치의 커패시터 형성방법.
5. 제 1 항에 있어서, 상기 하부폴리실리콘층은 1500∼2500Å의 두께로 적층되는 것을 특징으로 하는 아날로그 반도체장치의 커패시터 형성방법.
6. 제 1 항에 있어서, 상기 열산화막은 200∼300Å의 두께로 적층되는 것을 특징으로 하는 아날로그 반도체장치의 커패시터 형성방법.