KR100607656B1 - 반도체장치의 텅스텐플러그 형성방법 - Google Patents
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Abstract
본 발명은, 반도체장치의 텅스텐플러그 형성방법에 관한 것으로서, 반도체기판 상에 메탈1을 형성하고, 층간절연막에 금속층을 매립하여 텅스텐프러그를 형성한 후, 층간절연막을 일정 두께로 식각하여 금속플러그를 노출시킨 후 티타늄층을 적층하여 어닐링공정으로 금속플러그 상에 넓은 면적을 갖는 티타늄텅스텐층을 형성하므로 후속 공정에서 텅스텐플러그상에 적층되는 메탈2층의 오버랩 마아진을 충분하게 확보하여 저항의 증가를 방지하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.
메탈라인, 텅스텐 플러그 미스얼라인 절연막 질화막 마아진 티타늄
Description
도 1은 종래의 일실시예에 따른 텅스텐플러그의 형성구조를 보인 도면이고,
도 2는 종래의 다른 실시예에 따른 텅스텐플러그의 형성구조를 보인 도면이며,
도 3a 내지 도 3i은 본 발명에 따른 텅스텐플러그 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 메탈라인
20 : 층간절연막 25 : 콘택홀
30 : 티타늄막 35 : 티타늄질화막
40 : 텅스텐층 45 : 텅스텐플러그
50 : 티타늄층 55 : 티타늄질화막
60 : 티타늄텅스텐층
본 발명은 반도체장치에서 금속배선라인을 형성하는 방법에 관한 것으로서, 특히, 반도체기판 상에 메탈라인을 형성하고, 층간절연막에 금속층을 매립하여 텅스텐프러그를 형성한 후, 층간절연막을 일정 두께로 식각하여 금속플러그를 노출시킨 후 티타늄층을 적층하여 어닐링공정으로 금속플러그 상에 넓은 면적을 갖는 티타늄텅스텐층을 형성하므로 후속 공정에서 마아진을 확보하도록 하는 반도체장치의 텅스텐플러그 형성방법에 관한 것이다.
일반적으로, 반도체장치의 종류에는 여러 가지가 있고, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)와, 실리콘기판에 비하여 전자의 이동 속도가 6배나 큰 갈륨아세나이드 (GaAs)를 기판으로 사용하여 전계효과를 내는 메스형 전계효과트랜지스터(MESFET; metal semiconductor field effect transistor)와, 그 이외에 절연 게이트형 전계효과 트랜지스터(IGEFT; insulator gate field effect transistor) 등의 다양한 방식의 반도체장치가 사용되고 있다.
이와 같이, 반도체장치에는 배선라인(Metal Line)과 배선라인을 서로 연결하기 위하여 텅스텐층을 증착한 후에 식각하여서 상부배선라인과 하부배선라인을 서 로 연결시키는 텅스텐 플러그(Tungsten Plug)를 형성시켜서 사용하고 있다.
도 1은 종래의 제1실시예에 의한 텅스텐플러그의 형성구조를 보인 도면이고, 도 2는 종래의 제2실시예에 의한 텅스텐플러그의 형성구조를 보인 도면으로서, 반도체기판(1)(1a) 상에 소정의 하부구조를 형성한 후에 금속층을 적층하여 식각하여 메탈라인(2)(2a)을 형성하도록 한다.
그리고, 상기 결과물 상에 층간절연막(3)(3a)을 적층하여 마스킹식각으로 비아홀을 형성한 후, 이 비아홀내에 텅스텐을 매립하고, 화학기계적연마공정으로 결과물을 평탄화한 후에 상부에 메탈2(5)(5a)를 형성하도록 한다.
한편, 상기 제1실시예의 경우에는 메탈2(5)가 텅스텐플러그(4)의 상부면에 넓게 오버랩(Overlap)되는 랜디드 비아(Landed Via) 타입이고, 상기 제2실시예의 경우에는 메탈2(5a)가 텅스텐프러그(4)에 정확하게 위치가 맞는 언랜디드 비아 (Unlanded Via) 타입이다.
그런데, 최근 들어서 칩 설계 디자인 룰이 타이트해지면서 메탈과 비아의 오버랩이 거의 없는 제2실시예의 언랜디드 비아타입의 공정을 사용하여 텅스텐플러그 (4a)에 메탈2(5a)를 정확하게 위치를 맞추어서 형성하도록 하고 있으나, 이 경우에 상위 메탈 패터닝과정에서 오버레이 베리에이션(Overlay Variation)에 의하여 메탈2(5a)의 미스얼라인(Misalign)으로 인하여 비아 저항(Via Resistance))이 커지고 그로 인하여 소자의 전기적인 특성이 저하되는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 메탈라인을 형성하고, 층간절연막에 금속층을 매립하여 텅스텐프러그를 형성한 후, 층간절연막을 일정 두께로 식각하여 금속플러그를 노출시킨 후 티타늄층을 적층하여 어닐링공정으로 금속플러그 상에 넓은 면적을 갖는 티타늄텅스텐층을 형성하므로 후속 공정에서 마아진을 확보하는 것이 목적이다.
이러한 목적은 반도체기판 상에 메탈라인을 형성한 후, 층간절연막을 적층하여, 식각으로 콘택홀을 형성하는 단계와; 상기 콘택홀 내에 텅스텐 폴리2층을 형성하는 단계와; 상기 단계 후에 상기 층간절연막을 일정 두께 식각하여 텅스텐플러그를 노출시키는 단계와; 상기 결과물 상에 티타늄층을 적층하는 단계와; 상기 결과물을 급속열처리하여 노출된 텅스텐플러그를 티타늄텅스텐층으로 다른 부위의 티타늄층을 티타늄질화층으로 형성하는 단계와; 상기 티타늄질화층을 식각으로 제거하여 티타늄텅스텐층을 노출시키는 단계로 구성된 것을 특징으로 하는 반도체장치의 텅스텐플러그 형성방법을 제공함으로써 달성된다.
그리고, 상기 텅스텐플러그를 노출하기 위한 층간절연막의 식각은, 300 ∼ 500Å의 두께로 진행하는 것이 바람직하다.
상기 층간절연막의 식각은, 습식식각(wet Etch)으로 진행하고, 100 ∼ 200 : 1의 비율로 희석된 HF용액을 사용하여 식각하는 것이 바람직 하다.
상기 텅스텐플러그 상에 적층되는 티타늄층은, 스퍼터링 증착법으로, 300 ∼ 500Å의 두께로 적층하는 것이 바람 직하다.
상기 티타늄텅스텐층을 형성하기 위한 어닐링공정은, 급속열처리법(RTP; Rapid Thermal Processing)으로, 400 ∼ 450℃의 온도범위에서 진행하는 것이 바람직 하다.
상기 티타늄질화층을 제거할 때, 10 ∼ 20중량%의 NH4OH 수용액을 사용하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3c에 도시된 바와 같이, 반도체기판(10)상에 메탈라인(15)을 형성한 후, 층간절연막(20)을 적층하여, 마스킹식각으로 콘택홀(25)을 형성하도록 한다.
도 3d에 도시된 바와 같이, 상기 콘택홀(25)내에 티타늄막(30) 및 티타늄질화막(35)을 순차적으로 박막의 상태로 적층한 후, 콘택홀(25)내에 텅스텐층(40)을 매립하도록 한다.
그리고, 도 3e에 도시된 바와 같이, 상기 결과물을 화학기계적연마법(CMP; Chemical Mechanical Polishing)으로 평탄화하도록 한다.
도 3f에 도시된 바와 같이, 상기 결과물에서 상기 층간절연막(20)을 일정 두께, 바람직 하게는 300 ∼ 500Å의 두께를 식각하여 텅스텐플러그(45)를 노출시키도록 한다.
상기 층간절연막(20)의 식각은, 습식식각으로 진행하고, 100 ∼ 200 : 1의 비율로 희석된 HF용액을 사용하여 식각하는 것이 바람직 하다.
도 3g에 도시된 바와 같이, 상기 결과물 상에 티타늄층(50)을 스퍼터링 증착법으로, 300 ∼ 500Å의 두께로 적층하도록 한다.
도 3h에 도시된 바와 같이, 상기 결과물을 어닐링(Annealing)하여 노출된 텅스텐플러그(45)를 티타늄텅스텐층(60)으로 형성하고, 다른 부위의 티타늄층(50)을 티타늄질화층(55)으로 형성하도록 한다.
상기 티타늄텅스텐층(60)을 형성하기 위한 어닐링공정은, 급속열처리법으로, 400 ∼ 450℃의 온도범위에서 진행하는 것이 바람직 하다.
도 3i에 도시된 바와 같이, 상기 티타늄질화층(55)을 식각으로 제거하여 티타늄텅스텐층(60)을 노출시키도록 한다.
상기 티타늄질화층(55)을 제거할 때, 10 ∼ 20중량%의 NH4OH 수용액을 사용하도록 한다.
이와 같이, 상기 텅스텐플러그(45) 상에 형성되는 티타늄텅스텐층(60)은, 0.06 ∼ 0.1㎛ 정도인 물리적인 면적을 가지며, 접시모양으로 형성되어진다.
상기한 바와 같이, 본 발명에 따른 반도체장치의 텅스텐플러그 형성방법을 이용하게 되면, 반도체기판 상에 메탈라인을 형성하고, 층간절연막에 금속층을 매립하여 텅스텐프러그를 형성한 후, 층간절연막을 일정 두께로 식각하여 금속플러그를 노출시킨 후 티타늄층을 적층하여 어닐링공정으로 금속플러그 상에 넓은 면적을 갖는 티타늄텅스텐층을 형성하므로 후속 공정에서 텅스텐플러그 상에 적층되는 메탈2층의 오버랩 마아진을 충분하게 확보하여 저항의 증가를 방지하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (5)
- 반도체기판 상에 메탈라인을 형성한 후, 층간절연막을 적층하여, 식각으로 콘택홀을 형성하는 단계와;상기 콘택홀 내에 텅스텐층을 형성하는 단계와;상기 단계 후에 상기 층간절연막의 300~500Å의 두께를 100 ~ 200:1의 비율로 희석된 HF 용액을 사용하여 식각하여 텅스텐플러그를 노출시키는 단계와;상기 결과물 상에 티타늄층을 적층하는 단계와;상기 결과물을 400 ~ 450℃의 온도에서 급속열처리하여 노출된 텅스텐플러그를 티타늄텅스텐층으로 다른 부위의 티타늄층을 티타늄질화층으로 형성하는 단계와;상기 티타늄질화층을 식각으로 제거하여 티타늄텅스텐층을 노출시키는 단계로 구성된 것을 특징으로 하는 반도체장치의 텅스텐플러그 형성방법.
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- 제 1 항에 있어서, 상기 티타늄질화층을 제거할 때, 10 ∼ 20중량%의 NH4OH 수용액을 사용하는 것을 특징으로 하는 반도체장치의 텅스텐플러그 형성방법.
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- 1999-12-30 KR KR1019990065782A patent/KR100607656B1/ko not_active IP Right Cessation
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