KR970018548A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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미오히오 다나까
유지 에자끼
가쯔오 유하라
미노루 오쯔까
도시까즈 구마이
조종수
도시유끼 가오리야마
게이조 가와끼다
도시히로 세끼구찌
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히데오 아오끼
아끼히꼬 곤노
기요미 가쯔야마
요시미 도리이
다까후미 도꾸가나
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가부시끼가이샤 히다찌 세이사꾸쇼
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Abstract

본 발명의 목적은 동적 RAM 등의 반도체 디바이스와 그 제조 방법을 제공하는데 있다. 다수 적층된 셀 캐패시터를 p형 실리콘 기판(1) 상에 정합 방향으로 소정의 간격으로 배열시킨다. 각각의 캐패시터는 거의 수직인 원통형의 하부 전극[원통형의 폴리실리콘층(96), 유전체막(질화 실리콘막(77)] 및 상부 전극[폴리실리콘으로 제조하는 플레이트 전극(78)]을 갖고 있다. 정합 방향으로의 간격은 하부 전극의 내경보다 작다.

Description

반도체 디바이스 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 동적 RAM을 제조하는 방법의 한 공정 단계의 확대 단면도.

Claims (19)

  1. 반도체 디바이스에 있어서, 반도체기판과, 상기 반도체기판상에 정합 방향으로 소정의 스페이싱으로 배열된 다수의 스크린 캐패시터를 포함하며, 상기 각각의 스크린 캐패시터는 내경을 갖는 거의 수직인 원통형이 하부 전극, 상부 상기 상부 전극과 상기 하부 전극 사이의 유전체막을 갖고 있으며, 상기 소정의 스페이싱은 상기 하부 전극의 내경보다 작은 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 하부 전극은 그 하부 엣지에서 그 상부 엣지까지 거의 수직인 내면을 가지며, 상기 하부 전극은 그 하부 엣지에서 그 상부 엣지의 중간 위치까지 거의 수직인 외면을 가지며, 상기 유전체막은 상기 하부 전극의 중간 위치에서 상기 하부 엣지의 상부 엣지까지 박막인 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 확산 영역을 갖는 메모리 셀과, 상기 하부 전극을 상기 확산 영역에 접속시키는 컨택트홀을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 반도체 디바이스의 제조 방법에 있어서, 반도체기판을 제공하는 단계와, 상기 반도체기판 상에 정합 방향으로 소정의 스페이싱으로 다수의 스크린 캐패시터를 배열시키는 단계와, 상기 다수의 스크린 캐패시터 각각을 거의 수직인 원통형의 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 간의 유전체막을 갖도록 형성하는 단계와, 상기 반도체기판상에 상기 다수의 스크린 캐패시터의 형상을 조절하는 스페이서 재료를 형성하는 단계와, 상기 스페이서 재료상에 정합 방향으로 소정의 스페이싱으로 다수의 마스크재료를 형성하되, 상기 정합 방향으로 스페이싱은 상기 마스크 재료의 직경 및 두께 미만이 되도록 하는 다수의 마스크 재료를 형성하는 단계와, 상기 마스크 재료를 사용하여 상기 스페이서 재료를 에칭하되, 상기 스페이싱의 영역 바로 아래에 있는 상기 스페이서 재료를 선택적으로 제거시켜 다수의 유닛으로 분할시키며, 상기 하부 전극의 내경은 상기각각의 스페이서 재료로 조절시키도록 하는 상기 스페이서 재료의 애칭 단계와, 상기 스페이서 재료의 표면에상기 하부 전극용의 구성 재료층을 접착시키는 단계와, 상기 스페이서 재료의 측면 상의 구성 재료층은 남겨두면서 상기 구성 재료층을 에칭하는 단계와, 상기 스페이서 재료를 제거시키고 상기 하부 전극을 형성시키는 단계와, 상기 하부 전극의 표면 상에 상기 유전체막을 형성하는 단계와, 상기 유전체막의 표면 상에 상기 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 제4항에 있어서, 상기 마스크 재료의 상기 스페이싱은 그 두께의 1/2 내지 1/10인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제4항에 있어서, 상기 마스크 재료의 상기 스페이싱은 상기 마스크 재료와 상기 스페이싱의 영역 바로 아래에서 에칭되어지는 재료의 결합된 두께의 1/2 내지 1/10 또는 그 미만인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제4항에 있어서, 이방성 특성을 가지며 에칭 재료를 거의 누적시키지 않는 에칭 가스를 이용하여 상기 스페이서 재료를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제4항에 있어서, 확산 영역을 갖는 메모리 셀을 형성하며 상기 하부 전극을 상기 확산 영역에 접속시키는 컨택트홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스에 있어서, 반도체기판과, 상기 반도체기판 상에 배열된 스크린 캐패시터를 포함하며, 상기 스크린 캐패시터 각각은 내경을 갖는 원통형의 하부 전극, 역 절두체 형상의 단면을 갖는 사부 전극, 및 상기 하부 전극과 상부 전극 간의 유전체막을 갖는 것을 특징으로 하는 반도체 디바이스.
  10. 제9항에 있어서, 상기 다수의 스크린 캐패시터는 상기 반도체기판 상에 정합 방향으로 소정의 스페이싱으로 배열되어 있으며, 상기 정합 방향으로의 상기 스페이싱은 상기 하부 전극의 내경 미만인 것을 특징으로 하는 반도체 디바이스.
  11. 제9항에 있어서, 상기 하부 전극은 그 하부 엣지에서 그 상부엣지까지 거의 수직인 내면을 가지며, 상기 하부 전극은 그 하부 엣지에서 그 상부 엣지의 중간 위치까지 거의 수직인 외면을 가지며, 상기 유전체막은 상기 하부 전극의 중간 위치에서 상기 하부 엣지의 상부 엣지까지 박막인 것을 특징으로 하는 반도체 디바이스.
  12. 제9항에 있어서, 확산영역을 갖는 메모리 셀과, 상기 하부 전극을 상기 메모리 셀의 상기 확산 영역에 접속시키는 컨택트 홀을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 반도체 디바이스의 제조 방법에 있어서, 반도체기판을 제공하는 단계와, 상기 반도체기판 상에 원통형의 하부 전극, 유전체막, 및 역 절도체형의 단면을 갖는 상부 전극을 각각 갖는 다수의 스크린 캐패시터를 제공하는 단계와, 상기 반도체기판 상에 상기 다수의 스크린 캐패시터의 형상을 조절하기 위한 스페이서 재료를 형성하는 단계와, 상기 스페이서 재료 상에 제1마스크를 형성하는 단계와, 상기 제1마스크 재료를 사용하여 마스크되지 않은 영역 바로 아래에 있는 상기 스페이서 재료를 선택적으로 제거시켜 상기 하부 전극의 외경을 정하도록 상기 스페이서 재료를 에칭하는 단계와, 상기 스페이서 재료의 표면에 상기 하부 전극영의 구성 재료층을 접착시키는 단계와, 상기 스페이서 재료의 상면 미만의 높이로 제거된 상기 스페이서 재료의 영역에 제2마스크 재료를 충전시키는 단계와, 상기 스페이서 재료상에 또한 그 부근에 노출된 상기 구성 재료층을 에칭하는 단계와, 상기 스페이서 재료의 측면 상의 상기 구성 재료층은 남겨두면서 상기 제2마스크 재료를 제거시키는 단계와, 상기 하부 전극이 형성되도록 상기 스페이서 재료를 제거시키는 단계와, 상기 하부 전극의 표면상에 상기 유전체막을 형성하는 단계와, 상기 유전체막의 표면상에 상기 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 반도체기판을 제공하는 단계와, 상기 반도체기판상에 원통형의 하부 전극, 유전체막 및 역 절두체형의 상부 전극을 각각 갖는 다수의 스크린 캐패시터를 상기 하부 전극의 내경보다 작은 정합 방향으로의 스페이싱으로 제공하는 단계를 포함한 반도체 디바이스의 제조 방법에 있어서, 상기 반도체 기판상에 상기 다수의 스크린 캐패시터의 형상을 조절하기 위한 스페이서 재료를 형성하는 단계와, 상기 스페이서 재료상에 다수의 제1마스크 재료를 소정의 스페이싱으로 정합 방향으로 배열시켜 형성하되, 상기 정합 방향으로의 스페이싱은 상기 마스크 재료의 직경 및 두께 미만이 되도록 하는 다수의 제1마스크 재료를 형성하는 단계와, 상기 제1마스크 재료를 사용하여 상기 스페이싱 영역 바로 아래에 있는 상기 스페이서 재료를 선택적으로 제거시켜 상기 스페이서 재료를 다수의 유닛으로 분할시켜 상기 각 스페이서 재료에 의해 상기 하부 전극의 내경이 정해지도록 상기 스페이서 재료를 에칭하는 단계와, 상기 스페이서 재료의 표면에 상기 하부 전극용의 구성 재료층을 접착시키는 단계와, 상기 분할된 다수의 스페이서 재료 사이에 상기 스페이서 재료의 상면 미만의 높이까지 제2마스크를 재료를 충전시키는 단계와, 상기 스페이서 재료 상에 그 부근에 노출된 상기 구성 재료층을 에칭하는 단계와, 상기 스페이서 재료의 측면 상의 상기 구성 재료층은 남겨두면서 상기 제2마스크 재료를 제거시키는 단계와, 상기 스페이서 재료를 제거시키며 상기 하부 전극을 형성하는 단계와, 상기 하부 전극의 적어도 일부 표면 상에 유전체막을 형성하는 단계와, 상기 유전체막의 표면상에 상기 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제14항에 있어서, 상기 스페이서 재료 중 마스크 되지 않은 영역의 직경이나 상기 제1마스크 재료의 스페이싱은 상기 제1마스크 재료의 두께의 1배 이상 내지 10배 미만인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제14항에 있어서, 상기 스페이서 재료 중 마스크 되지 않은 영역의 직경이나 상기 제1마스크 재료의 스페이싱은 상기 제1마스크 재료의 두께와 상기 마스크되지 않거나 상기 스페이싱 영역 바로 아래에서 에칭되는 재료 두께의 전체 결합 두께의 1배 이상 내지 10배 미만인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제14항에 있어서, 확산 영역을 갖는 메모리 셀부와, 상기 하부 전극을 상기 확산 영역에 접속시키는 컨택트 홀을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 반도체 디바이스의 제조 방법에 있어서, 반도체기판을 제공하는 단계와, 상기 반도체기판상에 원통형의 하부 전극, 유전체막 및 상부 전극을 각각 갖는 다수의 스크린 캐패시터를 제공하는 단계와, 스페이서 재료를 제공하는 단계와, 상기 스페이서 재료상에 마스크 재료를 형성하는 단계와, 상기 마스크를 재료를 사용하여 마스크되지 않은 영역 바로 아래에 있는 상기 스페이서 재료를 선택적으로 제거시켜 상기 하부 전극의 직경을 조절하도록 상기 스페이서 물질을 에칭하는 단계와, 상기 스페이서 재료의 표면에 상기 하부 전극용의 구성 재료층을 접착시키는 단계와, 산화물에 대해서는 에칭 선택도가 낮으며 등방성 에칭 성분이 제공되며 상기 스페이서 재료의 측면 상의 구성 재료층은 남겨두어 상기 구성 재료층의 상부 엣지에서 버(burr)가 발생되는 것을 방지시키는 에칭 조건 하에서 상기 구성 재료층을 에칭하는 단계와, 상기 스페이서 재료를 제거시켜 상기 하부 전극을 형성하는 단계와, 상기 하부 전극의 표면 상에 상기 유전체막을 형성하는 단계와, 상기 유전체막의 표면상에 상기 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 원통형의 하부 전극, 유전체막, 및 상부 전극을 각각 갖는 다수의 스크린 캐패시터를 제공하는 단계를 포함하는 반도체 디바이스의 제조방법에 있어서, 상기 반도체 기판 상에 상기 다수의 스크린 캐패시터의 형상을 조절하기 위한 스페이서 재료를 형성하는 단계와, 상기 스페이서 재료상에 마스크 재료를 형성하는 단계와, 상기 마스크 재료를 사용하여 상기 스페이서 재료를 에칭하는 단계와, 상기 하부 전극의 직경을 정하도록 마스크되지 않은 영역 바로 아래에 있는 상기 스페이서 재료를 선택적으로 제거시키는 단계와, 상기 스페이서 재료의 표면에 사익 하부 전극용의 구성 재료층은 애칭시키는단계와, 상기 구성 재료층의 상부 엣지에 대해 버가 제거되도록 등방성 에칭을 행하는 단계와, 상기 스페이서 재료를 제거시켜 상기 하부 전극을 형성하는 단계와, 상기 하부 전극의 표면 상에 유전체막을 형성하는 단계와, 상기 유전체막의 표면 상에 상기 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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