KR960002822A - 반도체장치 제조방법 - Google Patents

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다까시 이와끼리
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히로또 시노즈까
오사오미 에노모또
야스히로 오꾸모또
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윌리엄 이. 힐러
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Abstract

본 발명은 스크린형 구조의 원통형 스택 셀 캐패시터를 포함하는 다이나믹 RAM을 제조하는 방법에 관한 것이다. SiO2층(22)는 폴리실리콘층(11)(또는 반도체 기판(1))상에 형성되어 프리포옴 또는 스페이서로서 작용한다. 질화물층(31)은 SiO2층상에 적층되고, 질화물층(31) 및 SiO2층(22)는 실제로 동일한 패턴으로 가공된다. 그 다음, SiO2층(22)의 외부면은 질화물층(31)을 마스크로서 사용하여 에치되어, 질화물층(31)이 에치에 의해 제거된 영역에 측방 돌출 구조물(31A)를 형성하게 한다. 폴리실리콘층(23)은 돌출부를 포함하는 질화물층(31) 및 SiO2층(22)의 상부로부터, 캐패시터 하부 전극으로서 작용하는 실리콘층(11)의 상부에 접착된다.
질화물층(31)의 돌출부(31A) 바로 아래에 있는 SiO2층(22)의 외부면 상에 폴리실리콘층(23)의 일부를 남기도록 에칭된다.

Description

반도체장치 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제23도는 본 발명의 제1실시예에 따른 다이나믹 RAM메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.

Claims (3)

  1. 반도체 제조방법에 있어서, 베이스 상에 제1층을 형성하는 단계, 상기 제1층 상엥 제2층을 적층하는 단계, 상기 제2층 및 상기 제1층을 실질적으로 동일한 패턴으로 가공하는 단계, 상기 제2층을 마스크로 사용하여 상기 제1층을 외부면을 에칭하며, 이 에칭에 의해 제거된 영역에 상기 제2층을 돌출시키는 단계, 돌출부를 포함하는 상기 제2층 및 상기 제1층에서 베이스로 제3층을 접착시키는 단계, 및 상기 제3층의 일부가 상기제2층의 돌출부의 바로 아래에 있는 상기 제1층의 외부면 상에 남도록 상기 제3층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 제조방법.
  2. 제1항에 있어서, 상기 제3층을 접착한 후에, 상기 제3층 상에 제4층을 적층하는 단계, 및 상기 제4층의 일부가 상기 제2층 돌출부 내의 상기 제3층의 접착부 바로 아래에 있는 상기 제3층의 외부면 상에 남도록 상기 제4층의 전체표면을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 제조방법.
  3. 제1항에 있어서, 상기 제3층을 에칭한 후에, 최소한 상기 제2층 및 제1층을 에칭하여 제거하는 단계, 상기 제3층의 나머지 부분을 포함하는 상에 제5층을 형성하는 단계, 및 상기 제5층에 제6층을 접착함으로서, 상기 제3층과 상기 제6층이 대향 전극이고 사익 제5층이 유전막인 스크린형 구조의 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것
KR1019950016239A 1994-06-30 1995-06-19 반도체장치제조방법 KR100373964B1 (ko)

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