KR100373964B1 - 반도체장치제조방법 - Google Patents

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Abstract

본 발명은 스크린형 구조의 원통형 스택 셀 캐패시터를 포함하는 다이나믹 RAM을 제조하는 방법에 관한 것이다. SiO2층(22)은 폴리실리콘 층(11)(또는 반도체 기판(1)) 상에 형성되어 프리포옴 또는 스페이서로서 작용한다. 질화물 층(31)은 SiO2층 상에 적층되고, 질화물 층(31) 및 SiO2층(22)은 실제로 동일한 패턴으로 가공된다. 그 다음, SiO2층(22)의 외부면은 질화물 층(31)을 마스크로서 사용하여 에칭되어, 질화물 층(31)이 에칭에 의해 제거된 영역에 측방 돌출 구조물(31A)을 형성하게 한다. 폴리실리콘 층(23)은 돌출부를 포함하는 질화물 층(31) 및 SiO2층(22)의 상부로부터, 캐패시터 하부 전극으로서 작용하는 실리콘 층(11)의 상부에 접착된다. 폴리실리콘 층(23)은 질화물 층(31)의 돌출부(31A) 바로 아래에 있는 SiO2층(22)의 외부면 상에 폴리실리콘 층(23)의 일부를 남기기도록 에칭된다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 특히, 예를 들어 원통형 스택 셀 캐패시터를 갖고 있는 다이나믹 RAM에 관한 것이다.
종래에, 스크린형 구조의 소자, 예를 들어 캐패시턴스를 증가시키기 위해 원통형으로 형성된 스택 셀 캐패시터를 갖고 있는 다이나믹 RAM과 같은 반도체 집적 회로 장치는 제43도 내지 제50도에 도시된 바와 같은 공정을 거쳐 제조되었다.
제43도의 층이 있는 구조물을 제조하기 위해, 필드 SiO2막(2)은 게이트 산화막(5)이 열 산화법으로 형성된 후에 공지된 LOCOS 법으로 P형 실리콘 기판(1)의 주요 측면 상에 선택적으로 형성된다. 그 다음, 제1층의 폴리실리콘은 CVD법(화학증착법)으로 적층되고, 이것은 포토 에칭법에 의해 패턴되어 폴리실리콘 워드 라인(WL)을 형성한다. 그 다음, N형 불순물(예를 들어, 비소 또는 인)은 워드라인(WL)을 마스크로서 사용하여 이온 주입법으로 실리콘 기판에 주입된다. 그 다음, N+반도체 영역[3(소스 영역) 및 4(드레인 영역)]은 셀프-얼라인먼트(self-alignment)법으로 형성된다. 절연을 위해, 산화막(6)은 워드 라인(WL) 상에 실제로 동일한 패턴으로 형성된다.
CVD법을 사용하여, SiO2표면 안정화 막(7)은 전체 표면 상에 증착되고, 베이스 층을 보호하기 위해 Si3N4층(8) 및 SiO2층(9)이 연속적으로 적층되며, N+소스 영역(3) 상의 적층 막의 일부는 접촉 홀(10)을 형성하기 위해 드라이 에칭을 이용하여 오버커팅함으로써 선택적으로 제거된다.
다음에, 제2층 폴리실리콘 층(11)은 전체 표면 상에 CVD법으로 증착되고, 접촉 홀(10)을 포함하여 소스 영역(3)과 접속하며, SiO2층(12) 프리포옴(preform) 또는 스페이서는 스크린형 구조물을 형성하는데, CVD법에 의해 폴리실리콘 층(11) 상에 증착된다.
다음에, 제44도에 도시된 바와 같이, 포토 레지스트(13)는 규정된 패턴으로 접착되고, 패터닝은 하부 SiO2층(12)을 에칭함으로써 마스크로서 포토 레지스트를 이용하여 실행된다.
다음에, 제45도에 도시된 바와 같이, 포토 레지스트(13)의 제거 후에, 제3 폴리실리콘 층(13)이 CVD법으로 SiO2층(12) 및 폴리실리콘 층(11)의 전체 표면 상에 증착된다. 이 폴리실리콘 층(13)은 스크린 재료가 된다.
다음에, 제46도에 도시된 바와 같이, 폴리실리콘 층(13)의 전체 표면은 드라이 에칭으로 애칭되고, 폴리실리콘 층(13)은 측벽으로서 SiO2 층(12)의 외부면(외주)상에서만 에치 백에 의해 선택적으로 남겨진다. 이 폴리실리콘 층(13)은 원통형 형태로 남겨지고, 셀 캐패시터의 전극들 중 한 전극이 된다. 그러나, 워드 라인(WL) 및 이것 위의 적층 막(6, 7, 8 및 9)으로 인하여 에치 백 시에 아주 큰레벨 디퍼렌셜(level differential : 14)이 존재하므로, 비에칭된 폴리실리콘 잔류물(13a)이 이 레벨 디퍼렌셜의 하부에 남는다.
다음에, 제47도에 도시된 바와 같이, 프리포옴(스페이서)으로서 작용하는 SiO2층(12), 및 적층 막 SiO2층(9)이 에칭으로 선택적으로 제거되어, 폴리실리콘 층(11) 내에 핀(fin) 부분(11A)을 형성하는 동안 실린더로서 폴리실리콘 층(13)을 노출시킨다. 그러나, 폴리실리콘 잔류물(13a)이 에칭되지 않기 때문에, SiO2층(9)의 일부(9a)가 이것의 하부에 남는다.
다음에, 제48도에 도시된 바와 같이, 유전 막, 예를 들어 Si3N4층(15)은 CVD법으로 전체 표면 상에 증착되고, 핀 홀은 Si3N4층을 산화시킴으로써 산화막으로 채워져서 유전 막이 미세한 막으로 되게 한다.
다음에, 제49도에 도시된 바와 같이, 제4층 SiO2층(16)은 CVD법으로 전체 표면 상에 증착된다. 이것은 셀 캐패시터(Cap)의 상부 전극(플레이트 전극)이 된다.
도시되지는 않았지만, 층간 절연막은 CVD 법으로 상부 전극(16) 상에 적층되고, N+드레인 영역(4)에 도달하는 접촉 홀은 오픈된다. 비트 라인은, 예를 들어 64 메가비트의 다이나믹 RAM용 메모리 셀을 제조하기 위해 이 접촉 홀에 접착된다.
이러한 방식의 "측벽(sidewall)" 기술의 응용에 의해, 스크린형 구조의 원통형 스택 셀 캐패시터(Cap)를 갖고 있는 메모리 셀이 제조될 수 있지만, 본 발명가들은 이 제조 방법의 연구시에 다음의 결함을 발견하였다.
즉, 특히 제45도 및 제46도의 폴리실리콘 층(13)의 전체 표면 에칭 시에, 베이스가 편평한 경우에는 문제가 없지만, 설명되었던 바와 같이, 워드 라인(WL)의 측면 상에 상당히 큰 레벨 디퍼렌셜(14)이 있어서 비에칭된 폴리실리콘 잔류물(13a)이 레벨 디퍼렌셜(14)의 하부에 남는다.
제50도에 사선으로 도시되어 있는 바와 같이, 이 잔류물(13a)은 워드 라인(WL)을 따라 인접한 캐패시터들(Cap-Cap) 사이(특히, 제46도에 도시된 단계에서 폴리실리콘 층(13-13) 사이)에 존재하여 이들 캐패시터들을 접속시킨다. 또한 이러한 형태의 잔류물(13a)은 도시된 것의 외부 영역에도 유사하게 존재한다.
그 결과, 각각의 메모리 셀 사이에 캐패시터-캐패시터 쇼트가 발생하여 메모리 기능의 결합 동작 등과 같은 난관이 야기되어 정상 동작을 방해한다.
이러한 문제점의 방지에 있어서, 폴리실리콘 잔류물(13a)은 제51도에 도시된 바와 같이 폴리실리콘 층(13)의 전체 표면을 충분히 에칭함으로써 완전히 제거될 수 있다. 그러나, 이러한 경우에, 캐패시터의 하부 전극으로서 남아야 되는 폴리실리콘 층(13)이 더 에칭되고, 이것의 높이가 현저하게 감소된다.
이러한 경우에 캐패시터 전극 표면적(즉, 캐패시턴스)이 상당히 감소되기 때문에, 이러한 방법은 부적절하다. 또한, 몇몇 경우에, 레벨 디퍼렌셜(14)이 더욱 높을 때, 폴리실리콘 잔류물(13a)을 제거하려는 시도는 폴리실리콘 층(13)이 지나치게 에칭되어 사라지게 할 수 있다.
그러므로, 본 발명의 목적은 베이스가 편평하지 않을 때에도 스크린형 구조물이 제어가능하고 신뢰성있게 형성될 수 있는 반도체 장치를 제조하는 방법을 제공하기 위한 것이다.
본 발명의 요약
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 이 방법은 기판 상에 제1층(예를 들어, 후술될 프리포옴 또는 스페이서 역할을 하는 SiO2층(22))을 형성하는 공정, 제1층 상에 제2층(예를 들어, 후술될 질화물 층(31))을 적층하는 공정, 제2층과 제1층을 실질적으로 동일한 패턴으로 가공하는 공정, 이 공정 후에 제2층을 마스크로서 사용하여 제1층의 외부면을 에칭함으로써, 이 에칭에 의해 제거된 영역상에 제2층을 돌출시키고(즉, 측방 돌출 구조를 형성하고), 제3층(예를 들어, 후술될 캐패시터 하부 전극 역할을 하는 폴리실리콘 층(23))을 돌출부를 포함하는 제2층 및 제1층으로부터 기판으로 접착시키는 공정, 및 제3층의 일부가 돌출부의 바로 아래에 있는 제1층의 외부면 상에 남도록 제3층을 에칭하는 공정을 포함한다.
본 발명의 제조 방법은 상술된 레벨 디퍼렌셜(14)과 같은 레벨 디퍼렌셜이 에칭동안 제3층의 베이스에 존재할 때에도 실행될 수 있다. 즉, 제3층을 접착한 후에, 기판 상의 레벨 디퍼렌셜 부분을 포함하여, 이 제3층의 전체 표면이 에칭될 수 있다.
제3층을 접착한 후에, 제4층(예를 들어, 후술될 SiO2층(32))을 적층시키고 이 제4층의 전체 표면을 에칭하여, 제2층의 돌출부 내의 제3층의 접착 부분 바로아래에 있는 제3층의 외부면 상에 제4층의 일부를 남기고, 또한 이 제4층의 일부를 마스크로서 사용하여 제3층을 에칭하는 것이 바람직하다.
제3층을 에칭한 후에, 제3층과 제6층이 대향 전극으로서 작용하고, 제5층이 유전체 막으로서 작용하는 스크린형 구조의 캐패시터는 최소한 제2층과 제1층을 각각 에칭으로 제거하고, 제5층(예를 들어, 후술될 질화물 층(25))을 남아있는 제3층을 포함하는 표면 상으로 접착시키며, 제6층(예를 들어, 후술될 캐패시터 상부 전극으로서 작용하는 폴리실리콘 층(26))을 제5층에 접착시킴으로써 형성될 수 있다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제1도 내지 제25도는 제1 실시예를 도시한 것으로, 본 발명이 다이나믹 RAM에 적용된 것이다.
본 실시예에 따른 다이나믹 RAM(특히, 이것의 메모리 셀)을 제조하기 위해, 게이트 산화막(5)이 열 산화법(온도 850 ℃)에 의해 120 Å의 두께로 형성된 다음에, 필드 SiO2막(2)이 제1도에 도시된 바와 같이 공지된 LOCOS 법(산화 온도: 1100 ℃)에 의해 P형 실리콘 기판(1)의 주요 표면 상에 4000 Å의 두께로 선택적으로 형성된다.
다음에, 제1층의 인이 도핑된 폴리실리콘 층(41)은 CVD법에 의해 1500 Å의 두께로 증착된다. CVD 법(온도 800 Å)으로 이 층(41) 위에 2000 Å의 두께로 SiO2층(6)을 적층한 후에, 이 적층 막은 제2도에 도시된 바와 같이 포토 에칭법에 의해 패턴되고, 폴리실리콘 워드 라인(WL) 및 SiO2층(6)은 동일한 패턴으로 형성된다.
다음에, 제3도에 도시된 바와 같이, 두께가 120 Å인 얇은 SiO2막(6A)은 열산화에 의해 워드라인(WL)의 외부면 상에 형성되고, N형 불순물(예를 들어, 비소 또는 인)(40)은 SiO2층(6) 및 워드라인(WL)을 마스크로서 사용하여 40 keV,1013/cm3로 이온 주입법에 의해 실리콘 기판 내에 주입되어, 셀프 얼라인 방법에 의해 N+반도체 영역[3(소스 영역) 및 4(드레인 영역)]을 형성한다.
다음에, 제4도에 도시된 바와 같이, 표면 안정화용의 450 Å 두께의 SiO2층(7), 베이스 층을 보호하는 300 Å 두께의 Si3N4층(8), 및 캐패시터 핀 부분을 형성하는 700 Å 두께의 SiO2층(9)이 연속하여 적층된다. 높이가 약 3500 Å인 비교적 큰 레벨 디퍼렌셜(14)은 워드라인(WL)의 측면 상에 형성된다.
다음에, 제5도에 도시된 바와 같이, 포토 레지스트(42)는 규정된 패턴으로 실리콘 기판(1)의 표면 상에 형성되고, SiO2층(9), Si3N4층(8) 및 SiO2층(7)은 이 포토레지스트 패턴을 마스크로서 사용하여 연속하여 드라이 에칭되고, 소스 영역(3) 상에 적층된 막의 일부는 접촉 홀(10)을 형성하기 위해 제거된다.
다음에, 제6도에 도시된 바와 같이, 제2층의 인이 도핑된 층(11)은 접촉 홀(10)과 또한 접촉 소스 영역(3)을 포함하도록 1500 Å의 두께로 CVD 법으로 증착된다. 이 폴리실리콘 층(11)은 가상선으로 도시된 바와 같이 5000 Å의 두께로 증착된 후에, 화살표(43)로 표시된 바와 같이 에치 백되어 가상선(11')으로 표시된방식으로 형성될 수 있지만, 박막(예를 들어, 1500 Å)을 증착시키고, 표면적을 증가시킬 목적으로 베이스의 모양을 반영시키는 선택성이 주어질 수 있어서, 시작에서부터 실선으로 표시된 두께까지 증착시키는 것이 더 바람직하다.
다음에, 제7도에 도시된 바와 같이, 스크린형 구조물을 형성하는 SiO2층(22)프리포옴 또는 스페이서는 CVD법(온도 800 Å)으로 폴리실리콘 층(11) 상에 3500 Å의 두께로 증착된다. 그 다음, Si3N4층(31)은 CVD 법(온도 800 ℃)으로 1300 Å의 두께로 증착된다.
다음에, 제8도에 도시된 바와 같이, 포토 레지스트(33)는 규정된 패턴으로 접착되고, 하부 층 Si3N4층(31) 및 SiO2층(22)은 이것을 마스크로 사용하여 동일한 패턴으로 에칭된다. 이러한 경우에, 폴리실리콘 층(11)도 또한 동일한 정도로 에칭된다.
다음에, 제9도에 도시된 바와 같이, 포토 레지스트(33)의 제거 후, 베이스 SiO2층(22)은 Si3N4층(31)을 마스크로 사용하여 에칭되고(SiO2층(22)의 측표면이 언더커트되고), 폭 w=700 Å인 측방 돌출부(31A)가 Si3N4층(31)에 형성된다. 즉, SiO2층(22)의 외주는 700 Å 언더커트된다. 이 에칭은 불산(fluoric acid)을 사용하여 실행되어, SiO2층(22)이 언더커트됨과 동시에 폴리실리콘 층(11)의 표면을 세척한다.
다음에, 제10도에 도시된 바와 같이, 제3층의 인이 도핑된 폴리실리콘층(23)은 CVD법에 의해 Si3N4층(31), SiO2층(22), 및 폴리실리콘 층(11)의 전체 표면 상에 700 Å의 두께로 증착된다. 이 폴리실리콘 층(23)은 스크린 재료가 되는 것이고, 또한 Si3N4층(31)의 측방 돌출부(31A) 주위로 접착된다.
또한, SiO2층(32)은 CVD법(온도 800 ℃)에 의해 450 Å의 두께로 보호막으로서 폴리실리콘 층(23) 상에 증착된다. 이 경우에, Si3N4층(31) 및 이 측방 돌출부(31A)에 접착된 층들(32 및 23)의 총 두께(t)는 약 3300 Å이다. 폴리실리콘 층(23)은 증착시에 비정질 실리콘이고, 가열되어 폴리실리콘이 된다.
다음에, 제11도에 도시된 바와 같이, SiO2층(32)의 전체 표면은 에칭되고, SiO2층(32)의 일부는 Si3N4층(31)의 측방 돌출부(31A)의 바로 아래에 있는 폴리실리콘 층(23)의 측표면 상에서만 측벽으로서 선택적으로 남겨진다. 이때, SiO2층(32)은 Si3N4층(31)상에서 뿐만 아니라 이것의 측방 돌출부(31A) 주위에서 제10도에 도시된 바와 간이 두께(t)의 직경으로 제거되고, 이와 동시에 Si3N4층(31) 상의 폴리실리콘 층(23)의 대략 200 Å이 에칭으로 제거되어 500 Å의 두께를 남긴다.
다음에, 제12도에 도시된 바와 같이, 층(23)의 전체 표면은 드라이 에칭으로 에칭되고, 폴리실리콘 층(23)은 SiO2층(22)의 외부면(외주) 상에만 측벽으로서 선택적으로 남겨진다. 이 경우에, 바로 아래의 폴리실리콘 층(23)은 Si3N4층(31)의측방 돌출부(31A)에 의해 에칭으로부터 보호되고, 측벽으로서의 SiO2층(32)은 SiO2층(22)의 외부면 상의 폴리실리콘 층(23)의 외부를 보호한다. 이것은 SiO2층(22)의 측표면 상의 폴리실리콘 층(23)의 측방 돌출부(31A)의 아래에 있는 두께(또는 높이)만을 선택적으로 남게 할 수 있다.
그러므로, 이 에칭 시에, SiO2층(22)의 외부면 상에 남겨질 폴리실리콘 층(23)은 Si3N4층(31)의 측방 돌출부(31A)에 의해 보호되고, 이것의 외부면은 SiO2층(32)에 의해 보호되어 제어되므로, 폴리실리콘 층(23)은 제11도에 도시된 상태에서 시작하여 폴리실리콘 층을 충분히 에칭함으로써 측방 돌출부(31A)의 아래가 선택적으로 남겨질 수 있을 뿐만 아니라, 이것의 불필요한 부분을 완전히 제거할 수 있고, 나머지 폴리실리콘 층(23)의 외부면은 평활하게 될 수 있다.
즉, Si3N4층(31) 상의 폴리실리콘 층(23), 및 Si3N4층(31)과 SiO2층들(22 및 32) 외부의 영역에 있는 폴리실리콘 층(23 및 11)을 충분히 제거할 수 있고, 이와 동시에 이 재료를 레벨 디퍼렌셜(14)로부터 완전히 제거할 수 있으므로, 제40도에 잔류물(13a)로서 기술된 폴리실리콘 잔류물 형태의 레벨 디퍼렌셜(14)이 발생하지 않게 될 수 있고, 나머지 폴리실리콘 층(23)의 외부면이 에칭으로 파괴되지 않을 수 있다.
그러나, 폴리실리콘 층의 에칭이 Si3N4층(31)의 측방 돌출부(31A)의 존재로 인하여 충분히 실행되기 때문에, 폴리실리콘 에칭에 의해 중합된 증착물(에칭 부산물)(21)이 제12도에 도시된 바와 같이 폴리실리콘 층들(23 및 11)의 주변에 접착하려는 경향이 있다. 후술되는 바와 같이, 이들 증착물(21)은 폴리실리콘 층(11)의 에칭과 관련하여, 또한 SiO2층(22)을 형성할 때의 마스크 얼라인먼트와 관련하여 특히 유리하다는 효과가 있으며, 이에 대한 설명은 제13도 이후에 생략된다.
다음에, 제13도에 도시된 바와 같이, Si3N4층(31)은 고온 인산으로 에칭하여 제거되어, 스페이서로서 SiO2층(22)을 노출시킨다. 이 경우에, 폴리실리콘 층들(23 및 11)에 관련하여 Si3N4층(31)에 대해 충분히 빠른 에칭 속도를 사용할 필요가 있다.
다음에, 제14도에 도시된 바와 같이, SiO2층들(22, 32 및 9)은 불산으로 에칭하여 제거되고, 폴리실리콘 층(23)은 캐패시터 전극들 중 하나를 형성하는 실린더로서 노출되고, 핀 부분(11A)은 폴리실리콘 층(11) 상에 형성된다. 이 경우에, 폴리실리콘 층들(23 및 11)에 관련하여 SiO2층들(22, 32 및 9)에 대해 충분히 빠른 에칭 속도를 사용할 필요가 있다.
다음에, 제15도에 도시된 바와 같이, 유전체 막, 예를 들어 Si3N4막(25)은 CVD법(온도 700 ℃)에 의해 전체 표면 상에 75 Å의 두께로 증착되고, 핀 홀은 850 ℃의 온도에서 Si3N4층을 산화함으로써 산화막으로 채워져서 유전체 막을 미세한 막으로 되게 한다.
다음에, 제16도에 도시된 바와 같이, 제4층의 인이 도핑된 폴리실리콘층(26)은 CVD법에 의해 전체 표면 상에 700 Å의 두께로 증착되고; 이것은 셀 캐패시터(CAP)의 상부 전극(플레이트 전극)이 된다.
다음에, 제17도에 도시된 바와 같이, SiO2층(43)은 300 Å의 두께로 상부 전극(26) 상에 증착되고, SiO2층(44)은 CVD 법에 의해 85 Å의 두께로 더 증착된다.
다음에, 제18도에 도시된 바와 같이, SiO2층(45)은 500 Å의 두께로 증착되고, SiO2층(46)은 CVD 법에 의해 10,000 Å의 두께로 적층된다.
다음에, 제19도에 도시된 바와 같이, SiO2층(46)을 에칭한 후에 N+드레인 영역 상의 층들(45, 44 및 43)뿐만 아니라 SiO2층(46)은 베이스 SiO2 층(6)이 선택적으로 제거된 후에 드라이 에칭에 의해 선택적으로 제거되어, 접촉 홀로서 작용하는 홀(47)을 형성한다.
다음에, 제20도에 도시된 바와 같이, Si3N4층(8)은 전체 표면 상에 750 Å의 두께로 증착되어, CVD 법에 의해 홀(47)을 포함한다.
다음에, 제21도에 도시된 바와 같이, Si3N4층(8)의 전체 표면은 에칭되고, Si3N4층(8)은 홀(48)의 측표면 상에서만 남겨지고, 베이스 Si3N4층(8) 및 SiO2층(7)은 Si3N4층(8)을 마스크로서 사용하여 에칭함으로써 연속적으로 제거된다. 이것에 의해, N+드레인 영역(4)에 도달하는 접촉 홀(49)이 형성된다.
다음에, 제22도에 도시된 바와 같이, 인이 도핑된 폴리실리콘 층(50)은 CVD법에 의해 접촉 홀(49)을 포함하는 전체 표면 상에 5000 Å의 두께로 증착된다.
다음에, 제23도에 도시된 바와 같이, 폴리실리콘 층(50)은 텅스텐이 스퍼터링에 의해 전체 표면 상에 증착된 후에, 전체 표면을 에칭함으로써 에치 백되어, 접촉 홀(49) 내에서만 남아 있고; 그 다음 이것은 더 패턴되어 비트 라인(BL)을 형성한다.
이러한 방식으로, 메모리 셀은, 예를 들어 스크린형 구조의 원통형 스택 셀 캐패시터(CAP)를 갖고 있는 64 메가비트 다이나믹 RAM에 사용하기 위해 제조될 수 있다. 이 제조 공정에 사용된 본 발명에 기초한 방법은 다음과 같은 장점을 갖는다.
즉, 제9도 내지 제12도에 주어진 설명으로부터 명백해진 바와 같이, 측방 돌출부(31A)를 갖고 있는 Si3N4층(31)은 캐패시터(CAP)의 하부 전극으로서 작용하는 폴리실리콘 층(23)이 스크린형 구조로 에칭되는 것과 동시에 만들어지므로, 측방 돌출부(31A) 바로 아래의 폴리실리콘 층(23)은 측방 돌출부(31A)에 의해 에칭으로부터 효과적으로 보호된다. 그러므로, 폴리실리콘 층(23)의 전체 표면이 완전히 에칭되더라도, 정확히 측방 돌출부(31A) 아래의 두께(또는 높이)로 폴리실리콘 층(23)을 SiO2층(22)의 외부면 상에 선택적으로 남게 할 수 있다. 즉, 스페이서로 작용하는 SiO2층(22)의 막 두께를 사용하여 폴리실리콘 층(23)의 높이를 제어할 수있다. 이와 동시에, 폴리실리콘 층(23)은 상당한 레벨 디퍼렌셜(14)이 반도체 기판 상에 존재하더라도 레벨 디퍼렌셜(14)로부터 에칭함으로써 더욱 적절하게 제거될 수 있으므로, 남아있는 잔류물이 없게 된다(제24도 참조).
그 결과, 스크린형 구조의 하부 전극(폴리실리콘 층(23))은 항상 원하는 높이와 두께로 형성될 수 있고, 캐패시터(CAP)의 캐패시턴스는 증가될 수 있으며, 이미 설명된 바와 간이, 폴리실리콘 잔류물이 존재하지 않으므로, 캐패시터간의 쇼트가 없고, 일정한 정상 동작을 할 수 있는 메모리 셀이 제공될 수 있다.
SiO2층(32)은 폴리실리콘 층(23)의 전체 표면이 에칭될 때 폴리실리콘 층(23)의 외부면에 접착되어, 남아있는 폴리실리콘 층(23)의 외부면을 제어하여 폴리실리콘 층(23)의 원하는 두께를 유지할 수 있게 된다. 즉, 폴리실리콘 층(23)의 증착 두께가 결정되면, 두께가 그대로 유지되므로 두께의 제어성이 향상된다. 더욱이, SiO2층(32)에 의해, 폴리실리콘 층(23)의 외부면이 파괴되지 않아 이 외부면이 평활하게 될 수 있다.
이러한 방식으로, 하부 전극으로서 작용하는 폴리실리콘 층(23)은 항상 양호한 제어성으로 원하는 높이와 두께로 형성될 수 있어서, 수십 Å 정도의 높은 정확도로 제어 가능하다.
또한, 제25도에 도시된 바와 같이, 제12도에 도시된 공정으로 중합된 에칭 부산물(21)이 폴리실리콘 층들(23 및 11)의 주변에 접착할 경우, 스페이서로서 작용하는 SiO2층(22)이 패턴될 때의 마스크 얼라인먼트의 위치 오프셋은 제25(A)도에도시된 바와 같이 SiO2층(22)이 목표로 정해진 위치에 형성되지 않았다는 것을 의미하고, 에칭 부산물(21)은 SiO2층(22)의 종단 부분이 소스 영역(3) 상에서 오프셋되더라도 소스 영역(3) 상의 폴리실리콘 층(11)을 커버할 수 있다.
그 결과, 폴리실리콘 층(23)과 또한 폴리실리콘 층(11)이 제11도에 도시된 상태에서 에칭될 때, 에칭 부산물(21)은 소스 영역(3) 상의 폴리실리콘 층(11)을 에칭으로부터 보호하는 역할을 한다. 그러나, 제25(B)도에 나타낸 바와 같이, 에칭 부산물(21)이 존재하지 않는다면, 소스 영역(3) 상의 폴리실리콘 층(11)은 에칭될 수 있고, 홀(51)은 오픈될 수 있다. 이것은 각각의 후속하는 층에서의 막 형성의 어려움 등과 같은 문제를 일으킬 수 있다.
이러한 문제를 해결하기 위해, 한가지 해결책으로서 위치 오프셋이 존재하더라도 제25(B)도에 도시된 상황을 방지하기 위해 스페이서로서 작용하는 SiO2층(22)의 패턴을 확장시키는 것을 착상할 수 있지만, 이러한 패턴을 어떻게 확장시킬 것인지에 대한 패터닝의 기술적인 관점에서 제한이 있다. 이 실시예에 있어서, SiO2층(22) 패턴을 확장시키지 않고도 제25(A)도에 도시된 바와 같이 문제점이 해결될 수 있다는 사실은 유리하고, 제25(A)도에 도시된 바와 같은 극한 위치 오프셋이 없더라도 SiO2층(22) 패터닝 시의 마스크 얼라인먼트는 에칭 부산물(21)의 x 폭 마진으로 실행될 수 있어서, 또한 이 점에서 향상된 집적화 정도를 기대할 수 있다.
제26도 내지 제30도는 본 발명이 다이나믹 RAM에 적용된 제2 실시예를 도시한 것이다.
이 실시예에 따르면, 다이나믹 RAM 메모리 셀의 제조시의 상술된 제1도 내지 제9도에 대한 공정들은 유사하지만, 후속 공정에 있어서, 제26도에 도시된 바와 같이, 제3층의 인이 도핑된 실리콘 층(23)은 Si3N4층(31), SiO2층(22) 및 폴리실리콘 층(11)의 전체 표면 상에 CVD 법에 의해 700 Å의 두께로 증착된다. 이 폴리실리콘 층(23)은 스크린 재료가 되고, 또한 Si3N4층(31)의 측방 돌출부(31A)의 주변에 접착된다.
다음에, 제10도 및 제11도에 도시된 공정들과 달리, 폴리실리콘 층(23)은 제27도에 도시된 바와 같이 다이렉트 드라이 에칭에 의해 전체 표면 상에 에칭되고, 폴리실리콘 층(23)은 에칭에 의해 SiO2층(22)의 외부면(외주) 상에서만 측벽으로서 선택적으로 남겨진다. 이 경우에, Si3N4층(31)의 측방 돌출부(31A)는 바로 그 아래의 폴리실리콘 층(23)을 에칭으로부터 보호한다. 따라서, SiO2층(22)의 외부면 상의 폴리실리콘 층(23)의 아래의 층(31A)의 두께(또는 높이)만을 선택적으로 남게 할 수 있다.
그러므로, 폴리실리콘 층(23)의 에칭이 발생할 때, SiO2층(22)의 외부면 상에 남겨진 폴리실리콘 층(23)은 Si3N4층(31)의 측방 돌출부(31A)에 의해 보호되고, 측방 돌출부(31A) 아래의 폴리실리콘 층(23)은 폴리실리콘 층이 제26도에 도시된 상태에서 완전히 에칭될 때에도 선택적으로 남겨질 수 있으므로, 이것의 불필요한부분은 완전히 제거될 수 있다.
즉, Si3N4층(31) 및 SiO2 층(22) 외부 영역 내의 폴리실리콘 층들(23 및 11)뿐만 아니라 Si3N4층(31) 상의 폴리실리콘 층(23)은 충분히 제거될 수 있고, 그들은 또한 레벨 디퍼렌셜(14)로부터 완전히 제거될 수 있으며, 제46도에서 기술된 잔류물(13a)과 같은 레벨 디퍼렌셜(14)에서 폴리실리콘 잔류물이 발생하지 않는다.
그러나, 폴리실리콘의 에칭이 Si3N4층(31)의 측방 돌출부(31A)의 존재로 인하여 충분히 실행되기 때문에, 폴리실리콘 에칭에 의해 중합된 증착물(에칭 부산물)(21)이 제27도에 도시된 바와 같이 폴리실리콘 층들(23 및 11)의 주변에 접착하려는 경향이 있다. 후술되는 바와 같이, 이들 증착물(21)은 폴리실리콘 층(11)의 에칭과 관련하여, 또한 SiO2층(22)을 형성할 때의 마스크 얼라인먼트와 관련하여 특히 유리하다는 효과가 있으며, 이에 대한 설명은 제28도 이후에 생략된다.
다음에, 제28도에 도시된 바와 같이, Si3N4층(31)은 고온 인산으로 에칭하여 제거되어, 스페이서로서 작용하는 SiO2층(22)을 노출시킨다. 이 경우에, 폴리실리콘 층들(23 및 11)에 관련하여 충분히 빠른 Si3N4층(31) 에칭 속도를 사용할 필요가 있다.
다음에, 제29도에 도시된 바와 같이, SiO2층들(22 및 9)은 불산으로 에칭하여 제거되고, 폴리실리콘 층(23)은 캐패시터 전극들 중 하나를 형성하는 실린더로서 노출되고, 핀 부분(11A)은 폴리실리콘 층(11) 상에 형성된다. 이 경우에, 폴리실리콘 층들(23 및 11)에 관련하여 SiO2층들(22 및 9)에 대해 충분히 빠른 에칭 속도를 사용할 필요가 있다.
이후의 공정들은 제15도 내지 제23도에서 설명된 것과 동일하기 때문에 이것의 설명은 생략하겠다.
이러한 방식으로, 이 실시예에 따르면, 메모리 셀은, 예를 들어 스크린형 구조의 원통형 스택 셀 캐패시터(CAP)를 갖고 있는 64 메가비트 다이나믹 RAM에 사용하기 위해 제조될 수 있다. 이 제조 공정에 사용된 본 발명에 기초한 방법은 다음과 같은 장점을 갖는다.
즉, 제26도 내지 제27도에 주어진 설명으로부터 명백해진 바와 같이, 측방 돌출부(31A)를 갖고 있는 Si3N4층(31)은 캐패시터(CAP)의 하부 전극으로서 작용하는 폴리실리콘 층(23)이 스크린형 구조로 에칭되는 것과 동시에 제공되므로, 측방 돌출부(31A) 바로 아래의 폴리실리콘 층(23)은 측방 돌출부(31A)에 의해 에칭으로부터 효과적으로 보호된다. 그러므로, 폴리실리콘 층(23)의 전체 표면이 완전히 에칭되더라도, 정확히 측방 돌출부(31A) 아래의 두께(또는 높이)로 폴리실리콘 층(23)을 SiO2층(22)의 외부면 상에 선택적으로 남게 할 수 있다. 즉, 스페이서로 작용하는 SiO2층(22)의 막 두께를 사용하여 폴리실리콘 층(23)의 높이를 제어할 수 있다. 이와 동시에, 폴리실리콘 층(23)은 상당한 레벨 디퍼렌셜(14)이 반도체 기판 상에 존재하더라도 레벨 디퍼렌셜(14)로부터 에칭함으로써 더욱 적절하게 제거될 수 있으므로, 남아있는 잔류물이 없게 된다(제24도 참조).
그 결과, 스크린형 구조의 하부 전극(폴리실리콘 층(23))은 항상 원하는 높이와 두께로 형성될 수 있고, 캐패시터(CAP)의 캐패시턴스는 증가될 수 있고, 이미 설명된 바와 같이, 폴리실리콘 잔류물이 존재하지 않으므로, 캐패시터간의 쇼트가 없고, 일정한 정상 동작을 할 수 있는 메모리 셀이 제공될 수 있다.
또한, 제30도에 도시된 바와 같이, 제27도에 도시된 공정으로 중합된 에칭 부산물(21)이 폴리실리콘 층들(23 및 11)의 주변에 접착할 경우, 스페이서로서 작용하는 SiO2층(22)이 패턴될 때의 마스크 얼라인먼트의 위치 오프셋은, 제30(A)도에 도시된 바와 같이, SiO2층(22)이 목표로 정해진 위치에 형성되지 않았다는 것을 의미하고, 에칭 부산물(21)은 SiO2층(22)의 종단 부분이 소스 영역(3) 상에서 오프셋되더라도 소스 영역(3) 상의 폴리실리콘 층(11)을 커버할 수 있다.
그 결과, 폴리실리콘 층(23)과 또한 폴리실리콘 층(11)이 제26도에 도시된 상태에서 에칭될 때, 에칭 부산물(21)은 소스 영역(3) 상의 폴리실리콘 층(11)을 에칭으로부터 보호하는 역할을 한다. 그러나, 제30(B)도에 나타낸 바와 같이, 에칭 부산물(21)이 존재하지 않는다면, 소스 영역(3) 상의 폴리실리콘 층(11)은 에칭될 수 있고, 홀(51)은 오픈될 수 있다. 이것은 각각의 후속하는 층에서의 막 형성의 어려움 등과 같은 문제를 일으킬 수 있다.
이러한 문제를 해결하기 위해, 한가지 해결책으로서 위치 오프셋이 존재하더라도 제30(B)도에 도시된 상황을 방지하기 위해 스페이서로서 작용하는 SiO2층(22)의 패턴을 확장시키는 것을 착상할 수 있지만, 이러한 패턴을 어떻게 확장시킬 것인지에 대한 패터닝의 기술적인 관점에서 제한이 있다. 이 실시예에 있어서, SiO2층(22) 패턴을 확장시키지 않고도 제30(A)도에 도시된 바와 같이 문제점이 해결될 수 있다는 사실은 유리하고, 제30(A)도에 도시된 바와 같은 극한 위치 오프셋이 없더라도, SiO2층(22) 패터닝 시의 마스크 얼라인먼트는 에칭 부산물(21)의 x 폭 마진으로 실행될 수 있어서, 또한 이 점에서 향상된 정도의 집적화를 기대할 수 있다.
제31도 내지 제36도는 본 발명이 다이나믹 RAM에 적용된 제3 실시예를 도시한 것이다.
이 실시예에 따르면, 다이나믹 RAM 메모리 셀의 제조에 있어서, 제1도 내지 제8도의 제1 실시예에서 상술된 공정들은 동일한 방식으로 실행되지만, 후속적으로 제31도에 도시된 바와 같이, 폭이 1700 Å인 측방 돌출부(31A)는 SiO2층(22)의 에칭 공정 시에 1700 Å의 SiO2층(22)의 측면 언더커트 폭을 사용하여 Si3N4층에 형성된다.
다음에, 제32도에 도시된 바와 같이, 제3층의 인이 도핑된 실리콘 층(23)은 Si3N4층(31), SiO2층(22) 및 폴리실리콘 층(11)의 전체 표면 상에 CVD 법에 의해 700 Å의 두께로 증착된다. 이 폴리실리콘 층(23)은 스크린 재료가 되고, 또한 Si3N4층(31)의 측방 돌출부(31A)의 주변에 접착된다. 또한, SiO2층(32)은 CVD법(온도 800 ℃)에 의해 450 Å의 두께로 보호막으로서 폴리실리콘 층(23) 상에 증착된다. 폴리실리콘 층(23)은 증착시에 비정질 실리콘이고, 가열되어 폴리실리콘이 된다.
다음에, 제33도에 도시된 바와 같이, SiO2층(32)의 전체 표면은 에칭되고, SiO2층(32)의 일부는 Si3N4층(31) 상의 측방 돌출부(31A)의 아래에 배치된 폴리실리콘 층(23)의 표면 부분 상에서만 측벽의 형태로 선택적으로 남겨진다. 다음에, 제34도에 도시된 바와 같이, 폴리실리콘 층(23)은 전체 표면 상에 다이렉트 드라이 에칭으로 에칭되고, 에치 백에 의해 폴리실리콘 층(23)의 일부는 SiO2층(22)의 외부면(외주) 상에만 측벽으로서 선택적으로 남겨진다. 이 경우에, 측방 돌출부(31A) 아래에 배치된 폴리실리콘 층(23)은 Si3N4층(31)의 측방 돌출부(31A) 및 측벽 형태의 SiO2층(32)에 의해 에칭으로부터 보호된다. 또한, 측벽 형태의 SiO2층(32)은 SiO2층(22)의 외부면 상의 폴리실리콘 층(23)의 외부를 보호한다. 그러므로, 이것은 SiO2층(22)의 외부면 상에서 그 위에 증착된 폴리실리콘 층(23)의 두께만을 선택적으로 남게 할 수 있다.
그러므로, 폴리실리콘 층(23)의 에칭이 발생할 때, SiO2층(22)의 외부면 상에 남겨진 폴리실리콘 층(23)은 Si3N4층(31)의 측방 돌출부(31A)에 의해 보호되고, 측방 돌출부(31A) 아래의 폴리실리콘 층(23)은 폴리실리콘 층이 제33도에 도시된 상태에서 완전히 에칭될 때에도 선택적으로 남겨질 수 있으므로, 이것의 불필요한부분이 완전히 제거될 수 있고, 남아있는 폴리실리콘 층(23)의 외부면이 평활하게 될 수 있다.
즉, Si3N4층(31)과 SiO2층(22) 외부의 영역에 있는 폴리실리콘 층들(23 및 11)뿐만 아니라 Si3N4층(31) 상의 폴리실리콘 층(23)은 충분히 제거될 수 있고, 이들은 또한 레벨 디퍼렌셜(14)로부터 완전히 제거될 수 있으며, 제46도에서 설명된 잔류물(13a)과 같은 레벨 디퍼렌셜(14)에서 폴리실리콘 잔류물이 발생하지 않고, 나머지 폴리실리콘 층(23)의 외부면이 에칭으로 파괴되지도 않는다.
그러나, 폴리실리콘 층의 에칭이 Si3N4층(31)의 측방 돌출부(31A)의 존재로 인하여 충분히 실행되기 때문에, 폴리실리콘 에칭에 의해 중합된 증착물(에칭 부산물)(21)이 제1 실시예와 동일한 방식으로(제12도 참조) 폴리실리콘 층들(23 및 11)의 주변에 접착하려는 경향이 있으며, 이것은 제24도 내지 제36도에서 생략된다.
다음에, 제35도에 도시된 바와 같이, Si3N4층(31)은 고온 인산으로 에칭하여 제거되어, 스페이서로서 작용하는 SiO2층(22)을 노출시킨다. 이 경우에, 폴리실리콘 층들(23 및 11)에 관련하여 충분히 빠른 Si3N4층(31) 에칭 속도를 사용할 필요가 있다.
다음에, 제36도에 도시된 바와 같이, SiO2층들(22, 32 및 9)은 불산으로 에칭하여 제거되고, 폴리실리콘 층(23)은 캐패시터 전극들 중 하나로서 프린지 부분(또는 플랜지 부분)(23A)을 갖는 형태로 노출되고, 핀 부분(11A)은 폴리실리콘층(11) 상에 형성된다. 이 경우에, 폴리실리콘 층들(23 및 11)에 관련하여 SiO2층들(22, 32 및 9)에 대해 충분히 빠른 에칭 속도를 사용할 필요가 있다.
이후의 공정들은 제15도 내지 제23도에서 설명된 것과 동일하기 때문에 이것의 설명은 생략하겠다.
이러한 방식으로, 이 실시예에 따르면, 스크린형 구조의 스택 셀 캐패시터는 이것의 모양이 프린지 부분(23A)의 모양을 따르고 이것의 상부에 프린지 부분을 갖고 형성될 수 있으므로, 제1 실시예에서 상술된 장점 이외에 다음과 같은 장점이 더 있다.
즉, 프린지 부분(23A)은 스크린형 구조물을 형성하는 폴리실리콘 층(23)의 상부 부분 상에 형성되므로, 셀 캐패시터 전극의 표면적을 증가시킬 수 있고, 따라서 캐패시터의 캐패시턴스를 증가시킬 수 있다. 이 프린지 부분(23A)의 돌출 폭(y)은 SiO2층(22)의 측표면 언더커트 폭(W) 및 폴리실리콘 층(23)의 증착 두께를 조정함으로써 자유롭게 설정될 수 있다.
제37도는 본 발명이 다이나믹 RAM에 적용된 제4 실시예를 도시한 것이다.
이 실시예에 따르면, 상술된 실시예와 달리, 스크린형 구조의 스택 셀 캐패시터(CAP)는 폴리실리콘 층(23A), 및 이 폴리실리콘 층(23A) 내부의 위치에 수직으로 설치된 원통형 폴리실리콘 층(23B)에 집중된 원형 패턴으로 형성된다.
그러므로, 상술된 다른 실시예에 비하여, 캐패시터 전극 표면적, 즉 캐패시턴스를 중심 위치의 폴리실리콘 층(23B)을 사용하여 상당히 증가시킬 수 있다. 이폴리실리콘 층(23B)은 제9도에 도시된 공정에서 Si3N4층(31) 내부의 위치에 링 형상의 오프닝을 만들고, 이 오프닝의 형상으로 SiO2층(22)을 에칭하여, 제10도(또는 제26도)에 후속하는 공정을 실행함으로써 형성될 수 있다.
제38도 내지 제42도는 본 발명의 제5 실시예를 도시한 것이다. 이 실시예에 있어서, 본 발명은 상술된 다이나믹 RAM 메모리 셀에 적용되지 않고, 반도체 기판상에 형성된 상호 접속 배선에 적용된다.
즉, 제38도에 도시된 바와 같이, SiO2층(22) 및 Si3N4층(31)은 먼저 CVD 법으로 반도체 기판(1) 상에 형성된 절연층(62)(필드 SiO2막 등) 상에 연속적으로 적층된다. 막 형성 조건은 제7도에서 설명된 것과 동일하다.
다음에, 제39도에 도시되고 제8도에 설명된 바와 같이, Si3N4층(31) 및 SiO2층(22)은 동일한 패턴으로 에칭되고, 나머지를 남겨서 상호접속 배선 패턴으로 분리된다.
다음에, 제40도에 도시된 바와 같이, SiO2층(22)은 제8도에서 설명된 것과 동일한 방식으로 Si3N4층(31)을 마스크로서 사용하여 언더 에칭되고, 측방 돌출부(31A)는 각각의 Si3N4층(31)에 형성된다.
다음에, 제41도에 도시된 바와 같이, 인이 도핑된 폴리실리콘 층(63)은 상호 접속 배선 재료로서 제26도(또는 제10도)에 설명된 것과 동일한 방식으로 전체 표면상에 증착된다.
다음에, 제42도에 도시된 바와 같이, 폴리실리콘 층(63)은 제27도(또는 제12도)에서 설명된 것과 동일한 방식으로 전체 표면 상에 에칭되고, 폴리실리콘 층(63)은 Si3N4층(31)의 측방 돌출부(31A)의 바로 아래에만 남겨진다.
이러한 방식으로, 폴리실리콘 층(63)은 반도체 기판 상에 다수의 미세한 상호 접속 배선(즉, 대략 700 Å의 와이어 폭을 가짐)으로 형성된다.
이 상호 접속 배선(63)의 상호 접속 배선 폭 및 높이는 Si3N4층(31)의 측방 돌출부(31A) 및 스페이서(22)를 사용함으로써 원하는 값으로 일정하게 제어될 수 있으므로, 표준 포토리소그래피의 광학 패터닝을 사용하여 형성된 것에 비교할 때 더욱 미세한 패터닝이 가능하다.
이것은 Si3N4층(31) 패터닝 정확도를 간단하게 결정함으로써 후속하는 SiO2층(22)의 언더 에칭 및 Si3N4층(31)을 마스크로서 사용하는 폴리실리콘 층(63)의 전표면 에칭은 마스크 얼라인먼트 등과 같은 임의의 광학적 공정을 거치지 않고 셀프 얼라인먼트에 의해 실행될 수 있다. 즉, Si3N4층(31)을 광학적 패터닝에 의해 형성할 필요는 있지만, 폴리실리콘 층(63)은 폭(W)을 상기 광학적 패터닝을 사용하여 형성함으로써 간단하게 셀프 얼라인먼트로 라인 폭(w)에 관해 정확하게 형성될 수 있다.
지금까지 본 발명의 실시예에 대해 설명했지만, 상술된 실시예들은 본 발명의 기술적 개념에 기초하여 더욱 변경될 수 있다.
예를 들어, 상술된 Si3N4층(31)의 측방 돌출부(31A)의 돌출 정도는 언더 에칭의 정도에 따라 좌우되는 것 외에 SiO2층(22)의 정도(즉, 측방 돌출부(31A)의 돌출 정도)에 따라 변경될 수 있고, 이것의 두께는 SiO2층(22)의 외부 측면 상에 남겨질 폴리실리콘 층(23)이 이것의 전체 표면 상에서 에칭될 때 필요량 이하가 제거되도록 제어될 수 있다.
상술된 스크린형 구조는 또한 다양한 형태로 주어질 수 있고, 이것의 섹션 형태, 평면 패턴 등은 상술된 것에 제한되지 않는다. 제42도에서 설명된 상호접속 구조가 그대로 사용될 수도 있고 또는 Si3N4층(31)을 제거하고 전체 표면 상에 절연막을 증착하는 등과 같은 여러 가지 다른 방식으로 이루어질 수도 있다.
상술된 스크린형 구조를 포함하는 재료, 및 이것을 제조하는데 사용된 각각의 층들의 재료, 두께 및 막 형성 방법도 또한 변경될 수 있다. 스크린형 구조는 상술된 것에 제한되지 않고, 다른 기능 부분에 적용될 수도 있다.
예를 들어, Si3N4층(8)이 제20도 및 제21도의 접촉 홀에 선택적으로 접착되는 경우에, 상술된 실시예의 변화로서, Si3N4층을 먼저 형성한 다음에 측방 돌출부가 접촉홀로 돌출하는 방식으로 형성하고, SiO2를 증착하여, 이것의 전체 표면을 에칭함으로써 접촉 홀의 측벽 상에 Si3N4층(8)을 선택적으로 남길 수 있다. 또한, 상술된 Si3N4측방 돌출부를 사용하여 표준 측벽으로서 SiO2층을 형성할 수 있다(이것은 워드 라인(WL)의 측면 상의 측벽에 적용될 수 있다).
본 발명은 상술된 바와 같이 스택 셀 캐패시터를 갖고 있는 다이나믹 RAM으로 사용하는 이외에, 예를 들어 상술된 스택 셀 캐패시터가 SiO2막 상에 위치 설정되고, 이 캐패시터의 하부 전극이 전달 게이트 소스 영역과 접속하기 위해 연장되는 구조가 제공될 수도 있다. 또한, 상술된 반도체 영역 도전형은 변화될 수 있고, 본 발명은 반도체 메모리의 다른 부분, 다른 장치 등에 적용될 수도 있다.
상술된 바와 같이, 본 발명은 베이스(예를 들어, 상술된 폴리실리콘 층(11) 또는 반도체 기판(1)) 상에 제1층(예를 들어, 상술된 프리포옴 또는 스페이서 역할을 하는 SiO2층(22))을 형성하는 공정, 제1층 상에 제2층(예를 들어, 상술된 질화물 층(31))을 적층하는 공정, 제2층 및 제1층을 실제로 동일한 패턴으로 가공하는 공정, 이 공정 후에 제2층을 마스크로서 사용하여 제1층의 외부면을 에칭함으로써, 이 에칭에 의해 제거된 영역 상에 제2층을 돌출시키고(즉, 측방 돌출 구조를 형성하고), 제3층(예를 들어, 상술된 캐패시터 하부 전극 역할을 하는 폴리실리콘 층(23))을 돌출부를 포함하는 제2층 및 제1층으로부터 기판으로 접착시키는 공정, 및 제3층의 일부가 제2층의 돌출부의 바로 아래에 있는 제1층의 외부면 상에 남도록 제3층을 에칭시키는 공정을 포함하므로, 제3층은 제2층 돌출부 바로 아래의 에칭으로부터 효과적으로 보호된다. 그러므로, 제3층이 완전히 에칭될 때에도, 제3층의 측방 돌출부 아래의 두께(또는 높이)만이 제1층의 외부면 상에 선택적으로 남겨질 수 있고, 이와 동시에 레벨 디퍼렌셜에서의 제3층의 제거는 레벨 디퍼렌셜이 기판 상에 상당히 존재할 때에도 잔류물이 남지 않도록 에칭에 의해 더욱 적절하게 실행될 수 있다.
그 결과, 스크린형 구조의 제3층이 원하는 높이와 두께로 항상 형성될 수 있고, 제3층 에칭 잔류물이 존재하지 않으므로, 캐패시터들 사이에 쇼트 등이 없어서 일정한 정상 동작을 할 수 있는 반도체가 제공될 수 있다.
또한, 제3층 에칭 부산물이 이 제3층의 주변에 접착하는 경우에, 에칭 부산물은 제1층의 패터닝 시에 마스크 얼라인먼트 위치 오프셋으로 인하여 목표로 정해진 위치에 형성되지 않고, 종단 위치가 오프셋되더라도 이것의 종단부를 커버할 수 있다.
그 결과, 에칭 부산물이 제3층이 에칭될 때 베이스를 에칭으로부터 보호하는 효과가 있기 때문에, 제1층 패터닝 시의 마스크 얼라인먼트는 최소한 에칭 부산물의 폭과 동일한 마진 정도로 실행될 수 있고; 이점에서 집적화 정도의 향상을 더욱 기대할 수 있다.
제1도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 한 단계의 주요부를 도시한 단면도.
제2도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제3도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제4도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제5도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제6도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제7도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제8도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제9도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제10도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제11도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제12도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제13도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제14도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제15도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제16도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도(단면도는 제24도의 라인 XVI-XVI을 따라 절단하여 도시한 것임).
제17도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제18도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는공정의 다른 단계의 주요부를 도시한 단면도.
제19도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제20도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제21도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제22도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제23도는 본 발명의 제1 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제24도는 제16도에 대응하는 주요 부분의 평면도.
제25도는 제12도의 단계에서 발생하는 현상을 설명하는 단면도.
제26도는 본 발명의 제2 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 한 단계의 주요부를 도시한 단면도.
제27도는 본 발명의 제2 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제28도는 본 발명의 제2 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제29도는 본 발명의 제2 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는공정의 다른 단계의 주요부를 도시한 단면도.
제30도는 제27도의 단계에서 발생하는 현상을 설명하는 단면도.
제31도는 본 발명의 제3 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 한 단계의 주요부를 도시한 단면도.
제32도는 본 발명의 제3 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제33도는 본 발명의 제3 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제34도는 본 발명의 제3 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제35도는 본 발명의 제3 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제36도는 본 발명의 제3 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제37도는 본 발명의 제4 실시예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 한 단계의 주요부를 도시한 단면도.
제38도는 본 발명의 제5 실시예에 따른 상호 접속 배선 구조물을 제조하는 공정의 한 단계의 주요부를 도시한 단면도.
제39도는 본 발명의 제5 실시예에 따른 상호 접속 배선 구조물을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제40도는 본 발명의 제5 실시예에 따른 상호 접속 배선 구조물을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제41도는 본 발명의 제5 실시예에 따른 상호 접속 배선 구조물을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제42도는 본 발명의 제5 실시예에 따른 상호 접속 배선 구조물을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제43도는 본 발명의 제5 실시예에 따른 상호 접속 배선 구조물을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제44도는 종래예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 한 단계의 주요부를 도시한 단면도.
제45도는 종래예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제46도는 종래예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제47도는 종래예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제48도는 종래예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도.
제49도는 종래예에 따른 다이나믹 RAM 메모리 셀을 제조하는 공정의 다른 단계의 주요부를 도시한 단면도(단면도는 제44도의 라인 XXXXIX-XXXXIX을 따라 절단하여 도시한 것임).
제50도는 제49도에 대응하는 주요 부분의 평면도.
제51도는 제46도의 단계에서 과에칭된 경우를 도시한 유사한 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 3 : N+ 소스 영역
4 : N+드레인 영역
6, 7, 9, 12, 22, 32, 44, 45, 46, 62 : SiO2층
8, 31 : Si3N4층
11, 13, 16, 23, 26, 50 : 폴리실리콘 층
11A : 핀 부분
13a : 폴리실리콘 잔류물(polysilicon residue)
14 : 레벨 디퍼렌셜(level differential)
15, 25 : 유전체 막
21 : 에칭 부산물(etching by-product)
26 : 폴리실리콘 층(상부 전극)
31A : 측방 돌출부(lateral projection)
49 : 접촉 홀
WL : 워드라인 BL : 비트라인
Cap, CAP : 셀 캐패시터

Claims (4)

  1. 베이스 층을 구비하는 단계와,
    상기 베이스 층 상에 깊이 h의 SiO2의 프리포옴 층(preform layer)을 증착하는 단계와,
    상기 프리포옴 층 상에 Si3N4의 작업 층(working layer)을 증착하는 단계와,
    상기 작업 층과 상기 프리포옴 층이 각각의 주변 표면(peripheral surface)을 갖도록 상기 작업 층과 상기 프리포옴 층을 섬(island)으로 에칭하는 단계와,
    상기 작업 층의 돌출부(projection portion)가 상기 프리포옴 층 위로 거리 w만큼 돌출하도록, 상기 작업 층을 마스크로 사용하여 상기 프리포옴 층의 주변 표면을 산 에칭(acid etching)하는 단계와,
    상기 베이스 층과, 상기 작업 층의 상기 돌출부를 포함하여 상기 작업 층 및 상기 프리포옴 층을 피복하도록 비정질 실리콘의 제1 전극 층을 CVD 증착하고, 비정질 실리콘을 도전성 폴리실리콘으로 변환하도록 상기 제1 전극 층을 가열하는 단계와,
    상기 작업 층의 상기 돌출부 하부의 상기 프리포옴 층의 주변 표면 상에 높이 h, 두께 w의 잔류 부분(remainder portion)만이 잔류하도록, 상기 제1 전극 층을 직접 드라이 에칭하는 단계와,
    상기 제1 전극 층의 상기 잔류 부분을 노출하도록 상기 작업 층과 상기 프리포옴 층을 연속적으로 산 에칭하는 단계
    를 포함하는 것을 특징으로 하는 원통형 전극을 위한 반도체 제조 방법.
  2. 제1항에 있어서,
    상기 베이스 층은 도전성 베이스 층에 의해 피복된, 레벨 디퍼렌셜 부분(level differential portion)을 갖는 비도전성 보호 베이스 층을 구비하며,
    상기 제1 전극 층을 직접 드라이 에칭하는 단계는 잔류물(residue)을 남기지 않고 상기 비전도성 보호 베이스 층의 상기 레벨 디퍼렌셜 부분으로부터 상기 도전성 베이스 층을 깨끗하게 제거하는 단계를 포함하는 것을 특징으로 하는 원통형 전극을 위한 반도체 제조 방법.
  3. 제1항에 있어서,
    상기 제1 전극 층을 CVD 증착 및 가열하는 단계 후에, 상기 제1 전극 층 위에 SiO2의 보호 층을 증착하는 단계와,
    상기 작업 층의 상기 돌출부 하부에 있는 상기 제1 전극 층의 주변 표면 상에 상기 보호 층의 잔류 부분이 만입되어 잔류하도록 상기 보호 층의 전체 표면을 에칭하는 단계와,
    상기 작업 층과 상기 프리포옴 층을 연속적으로 산 에칭하는 단계 중에, 상기 보호 층의 잔류 부분도 에칭하는 단계
    를 더 포함하는 것을 특징으로 하는 원통형 전극을 위한 반도체 제조 방법.
  4. 제1항에 있어서,
    상기 작업 층과 상기 프리포옴 층을 연속적으로 산 에칭하는 단계 후에, 상기 제1 전극 층의 잔류 부분 위에 유전체 층을 형성하는 단계와,
    상기 유전체 층 상에 도전성 재료의 제2 전극 층을 증착함으로써, 상기 제1 전극, 유전체 층 및 상기 제2 전극이 캐패시터를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 제조 방법.
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