KR0152651B1 - 캐패시터의 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 제조방법에 관한 것으로, 게이트 전극 및 소스/드레인 영역으로 이루어진 트랜지스터가 형성된 반도체기판상에 상기 소스/드레인 영역과 접촉하도록 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층 위에 제1다결정시리콘층과 그레인 경계가 어긋나도록 제2다결정실리콘층을 형성하는 공정과, 상기 제2다결정실리콘층에 내화성금속을 확산시켜 제2다결정실리콘층의 그레인 경계상에 실리사이드를 형성하는 공정과, 상기 제2다결정실리콘층을 제거하는 공정을 포함하여 구성되며, 상기와 같이 다결정실리콘의 그레인 경계상에 실리사이드를 형성함으로써 단차의 증가없이 캐패시터의 면적을 증가시켜 후속공정시 배선의 불량을 가소시킬수 있으며, 충분한 캐패시턴스를 확보로 소자의 신뢰성을 높일 수 있는 효과가 있다.

Description

캐패시터의 제조방법

제1도는 종래의 기술에 의한 스택형 캐패시터의 제조방법을 도시한 단면도.

제2도는 종래의 기술에 의한 핀형 캐패시터의 단면도.

제3도는 본 발명에 의한 캐패시터의 제조방법을 도시한 단면도.

제4도는 본 발명에 의한 캐패시터의 평면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체기관 23 ; 제1다결정실리콘층

25 ; 제2다 결정실리콘층 27 : 그레인 경계

28 ; 내화성금속층 29 : 실리사이드

31 : 유전체막 33 : 플레이트 천국

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시턴스(cpapcitance)를 증가시키기 위한 캐패시터의 제조방법에 관한 것이다.

반도체 메로리 소자는 1970년대 디램(DRSM:Dynamic Random Access Memory) 이 결발된 이래 최근에는 256메가 디램은 개발에 이르기까지, 정보의 대용량화 고속화에 적합하도록 고집적을 위한 연구가 활발히 이루어지고 있다.

특히 캐패시턴스를 증가시키기 위해 유전체막을 이루는 물질을 개발하거나 캐패시터의 형태를 변형시키는 등 크게 두가지 방법이 사용되고 있는데, 상기 캐패시터의 형태를 변형시키는 방법으로는 그 일례로서 스택형(stack type) 캐패시터를 들수 있으며, 제1도를 참조하여 그 개략적인 제조방법을 설명하면 다음과 같다.

먼저, 제1도의 (a)에 도시한 바와 같이 반도체기판(100) 상에 활성영역과 비활성영역을 정의하기 위한 필드산화막(1)을 형성한 후 결과물 전면에 도전물질을 증착시키고 패터닝하여 게이트 전극(3)을 형성하고, 이어서 상기 게이트 전극(3)을 마스크로 하여 반도체기판상에 불순물을 주입시켜 소스/드레인 영역(7)을 형상한 다음 상기 게이트 전극(3)을 절연시키기 위한 게이트 절연막(5)을 형성한다.

계속하여, 제1도의 (b)에 도시한 바와 같이 상기 게이트 절연막(5)형성후 결과 물 전면에 도전물질로서 예를들면 불순물이 도핑된 다결정실리콘을 소정의 두께로 증착시킨 후 패터닝하며 스토리지 전극(9)을 형성하고, 마지막으로 제1도의 (c)도에 도시한 바와 같이 상기 스토리지 전극(9) 위에 유전물질을 도포하여 유전체막(11)을 형성한 후 결과물 전면에 불순물이 도핑된 다결정실리콘을 증착시켜 플레이트 전극(13)을 형성한다.

그러나 실제로 상기와 같은 스택형 캐패시터는 가장 단순한 형태로 캐패시턴스의 충분한 확보가 가능하므로, 후에 제2도에 도시한 바와 같이 다층의 불순물이 도핑된 다결정실리콘층으로 이루어진 스토리지 전극(9')을 구비하는 핀형(fin type)캐패시터 또는 도시하지 않았으나 실린더의 측벽을 이용할 수 있는 실린더형(cylinder type) 캐패시터가 개발되었다.

상기 핀형 캐패시터나 실린더형 캐패시터는 모두 단순한 스택형 캐패시터에 비해 보다 많은 캐패시턴스의 확보가 가능하나, 그 제조공정이 복잡하고 높이의 증가로 인한 단차 때문에 배선불량이 발생하며, 이에따라 신뢰성이 저하되는 문제점이 있다.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 다결정실리콘의 그래인 경계상에 실리사이드를 형성함으로써 단차의 발생없이 캐패시턴스를 증가시킬수 있는 캐패시터의 제좡법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조방법은, 게이트 전극 및 소스/드레인 영역으로 이루어진 트랜지스터가 형성된 반도체기판상에 상기 소스/드레인 영역과 접촉하도록 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층 위에 제1다결정실리콘층과 그레인 경계가 어긋나도록 제2다결정실리콘층을 형성하는 공정과, 상기 제2다결정실리콘층에 내화성금속을 도핑하여 제2다결정실리콘층의 그레인 경계상에 실리사이드를 형성하는 공정과, 상기 제2다결정실리콘층을 제거하는 공정을 포하하여 구성된 것을 특징으로 한다

이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 성명하고자 한다.

제3도는 본 발명의 캐피시터의 제조방법을 도시한 단면도로서, 우선 제3도의 (a)와 같이 게이트 전극 및 소스/드레인 영역으로 이루어진 트랜지스터가 형성된 반도체기판(21) 위에, 상기 소스/드레인 영역과 접촉하도록 불순물이 도핑된 다결정실리콘을 소정의 두께로 증착시켜 제1다결정실리콘층(23)을 형성한 후 다시 상기 제1다결정실리콘층(23)과 그레인 경계(27)가 어긋나도록 불순물이 도핑된 다결정실리콘을 증착시켜 제2다결정실리콘층(25)을 형성한다.

이어서, 제3도의 (b)와 같이 상기 제 2다결정실리콘층(25) 위에 내화성금속으로서 예를들면, 니켈(Ni)을 소정의 두께로 증착시켜 내화성 금속층(28)을 형성한 후 열처리한다.

이때 상기 내화성금속은 다른 부분보다 먼저 상기 제2다결정실리콘층(25)의 그레인 경계상에 확산하고, 다결정실리콘과 반응하여 실리사이드(29)를 형성한다.

이후, 제3도의 (c)와 같이 상기 내화성 금속층(28)과 제2다결정실리콘층(25)을 선택적으로 식각하며, 이때 상기 제1다결정실리콘층(23)은 제3도의 (a)의 공정에서 상기 제2다결정실리콘층(25) 보다 도우즈량을 줄여 식각선택비를 낮게함으로써 제2다결정실리층(25)의 식각시 함께 식각되지 않도록 한다.

상기와 같은 공정에 의해 형성된 스토리지 전극은 위에서 보게되면 제4도에 도시한 바와 같이 실리사이드(29)에 의해 벌집형태의 통구조를 갖게되며, 이에따라 벌집의 수와 면적만큼의 면적증가와 더불어 충분한 캐패시턴스를 확보할 수 있다.

그리고, 마지막으로 상기 제3도의 (c) 공정 후 제3도의 (d)와 같이 결과물 전면에 나이트 라이드와 산화물을 순차적으로 적층시킨 N/O 구조의 유전체막(31)을 형성하고 상기 유전체막(31) 위에 다시 불순물이 도핑된 다결정실리콘과 같은 도전물질을 증착시켜 플레이트 전극(33)을 형성한다.

이상에서와 같이 본 발명에 의하면 다결정실리콘의 그레인 경계상에 실리사이드를 형성함으로써 단차의 증가없이 캐패시터의 면적을 증가시켜 후속공정시 배선의 불량을 감소시킬 수 있으며, 충분한 캐패시턴스의 확보롤 소자의 신뢰성을 높일 수 있는 효과가 있다.

Claims (3)

1. 게이트 전극 및 소스/드레인 영역으로 이루어진 트랜지스터가 형성된 반도체기판상에 상기 소스/드레인 영역과 접촉하도록 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층 위에 그 제1다결정시리콘층과 그레인 경계가 어긋나도록 제2다결정실리콘층을 형성하는 공정과, 상기 제2다결정실리콘층에 내화성금속을 확산시켜 그 제2다결정실리콘층의 그레인 경계상에 실리사이드를 형성하는 공정과, 상기 제2다결정실리콘층을 제거하는 공정과, 상기 실리사이드 및 상기 제1다결정 실리콘층위에 유전체막을 형성하는 공정으로 이루어진 것을 특징으로 하는 캐패시터의 제조방법.
2. 제1항에 있어서, 상기 제2다결정실리콘층은 상기 제1다결정실리콘보다 식각선택비가 큰 것을 특징으로 하는 캐패시터의 제조방법.
3. 제1항에 있어서, 상기 내화성금속은 니켈(Ni)임을 특징으로 하는 캐패시터의 제조방법.