JPH0974174A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0974174A JPH0974174A JP7248499A JP24849995A JPH0974174A JP H0974174 A JPH0974174 A JP H0974174A JP 7248499 A JP7248499 A JP 7248499A JP 24849995 A JP24849995 A JP 24849995A JP H0974174 A JPH0974174 A JP H0974174A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【課題】 衝立型キャパシタにおいて電極の膜厚を十分
かつ均一にしてその要求性能を満たすと共に、集積度を
向上させ、正常動作を確実に行える信頼性の良好な半導
体装置及びその製造方法を提供すること。 【解決手段】 Ｐ- 型シリコン基板１上に複数のスタッ
クセルキャパシタＣＡＰが所定の間隔を置いて並置さ
れ、これらのキャパシタがほぼ垂直筒状の下部電極（円
筒状ポリシリコン層96）と誘電体膜（シリコンナイトラ
イド膜77）と上部電極（ポリシリコンのプレート電極7
8）とによってそれぞれ形成されていると共に、その並
置方向において前記間隔が前記下部電極の内径よりも小
さくなっているダイナミックＲＡＭ等の半導体装置。
かつ均一にしてその要求性能を満たすと共に、集積度を
向上させ、正常動作を確実に行える信頼性の良好な半導
体装置及びその製造方法を提供すること。 【解決手段】 Ｐ- 型シリコン基板１上に複数のスタッ
クセルキャパシタＣＡＰが所定の間隔を置いて並置さ
れ、これらのキャパシタがほぼ垂直筒状の下部電極（円
筒状ポリシリコン層96）と誘電体膜（シリコンナイトラ
イド膜77）と上部電極（ポリシリコンのプレート電極7
8）とによってそれぞれ形成されていると共に、その並
置方向において前記間隔が前記下部電極の内径よりも小
さくなっているダイナミックＲＡＭ等の半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置（特
に、衝立型の例えば円筒型スタックセルキャパシタを有
するダイナミックＲＡＭ：Random access memory）及び
その製造方法に関するものである。
に、衝立型の例えば円筒型スタックセルキャパシタを有
するダイナミックＲＡＭ：Random access memory）及び
その製造方法に関するものである。
【０００２】
【従来の技術】従来、メモリセル部に衝立型構造の素
子、例えば容量を増大させるために円筒型に形成された
スタックセルキャパシタを有するダイナミックＲＡＭ等
の半導体集積回路装置は、図28〜図33に示す如き工程を
経て製造している。
子、例えば容量を増大させるために円筒型に形成された
スタックセルキャパシタを有するダイナミックＲＡＭ等
の半導体集積回路装置は、図28〜図33に示す如き工程を
経て製造している。
【０００３】このメモリセル部では、図28に示すよう
に、Ｐ- 型シリコン基板１上にＬＯＣＯＳ（Local oxid
ation of silicon）法により形成したフィールドＳｉＯ
2 膜２によって素子領域を設け、この素子領域にゲート
酸化膜５を形成し、この上に、シリコンナイトライドの
サイドウォール60を設けたポリシリコンワードラインＷ
Ｌ及びＳｉＯ2 絶縁層６をＣＶＤ（Chemical vapor dep
osition)で形成し、このワードラインＷＬをマスクにし
たセルフアライン方式でＮ+ 型半導体領域３（ソース領
域）及び４（ドレイン領域）を形成している。
に、Ｐ- 型シリコン基板１上にＬＯＣＯＳ（Local oxid
ation of silicon）法により形成したフィールドＳｉＯ
2 膜２によって素子領域を設け、この素子領域にゲート
酸化膜５を形成し、この上に、シリコンナイトライドの
サイドウォール60を設けたポリシリコンワードラインＷ
Ｌ及びＳｉＯ2 絶縁層６をＣＶＤ（Chemical vapor dep
osition)で形成し、このワードラインＷＬをマスクにし
たセルフアライン方式でＮ+ 型半導体領域３（ソース領
域）及び４（ドレイン領域）を形成している。
【０００４】絶縁層６には、Ｎ+ 型ドレイン領域４に達
するコンタクトホール49を開け、ビットラインＢＬを被
着形成する。ビットラインＢＬの上面は絶縁層61で保護
され、その側面はサイドウォール62が設けられている。
ソース領域３上の絶縁層６及び70の一部分にはコンタク
トホール10を形成し、このコンタクトホール10を含みか
つソース領域３に接続されるようにキャパシタ下部電極
（ストレージノード）の一部をなすポリシリコン層11を
ＣＶＤで被着する。
するコンタクトホール49を開け、ビットラインＢＬを被
着形成する。ビットラインＢＬの上面は絶縁層61で保護
され、その側面はサイドウォール62が設けられている。
ソース領域３上の絶縁層６及び70の一部分にはコンタク
トホール10を形成し、このコンタクトホール10を含みか
つソース領域３に接続されるようにキャパシタ下部電極
（ストレージノード）の一部をなすポリシリコン層11を
ＣＶＤで被着する。
【０００５】このポリシリコン層11上には、後述する円
筒型スタックセルキャパシタの円筒型（クラウン形状）
ポリシリコン下部電極を形成する際の支柱となる（或い
はポリシリコン下部電極の形状を規定するスペーサとし
ての）シリケートガラスからなる酸化物絶縁層71をＣＶ
Ｄで形成し、更にこの絶縁層71をスペーサ形状にエッチ
ングするためのフォトレジストマスク72を所定パターン
に形成する。
筒型スタックセルキャパシタの円筒型（クラウン形状）
ポリシリコン下部電極を形成する際の支柱となる（或い
はポリシリコン下部電極の形状を規定するスペーサとし
ての）シリケートガラスからなる酸化物絶縁層71をＣＶ
Ｄで形成し、更にこの絶縁層71をスペーサ形状にエッチ
ングするためのフォトレジストマスク72を所定パターン
に形成する。
【０００６】そして、図29に示すように、マスク72を用
いて絶縁層71をドライエッチングし、非マスク領域73の
直下のシリケートガラス層71を選択的に除去する。この
ドライエッチングのエッチャントガスとしてＣＦ4 とＣ
ＨＦ3 とＡｒとの混合ガス（ＣＦ4 ／ＣＨＦ3 ／Ａｒ）
を使用するが、図示したように垂直にエッチングするの
は困難であり、斜面74を有する逆台形状にエッチングさ
れ易い。
いて絶縁層71をドライエッチングし、非マスク領域73の
直下のシリケートガラス層71を選択的に除去する。この
ドライエッチングのエッチャントガスとしてＣＦ4 とＣ
ＨＦ3 とＡｒとの混合ガス（ＣＦ4 ／ＣＨＦ3 ／Ａｒ）
を使用するが、図示したように垂直にエッチングするの
は困難であり、斜面74を有する逆台形状にエッチングさ
れ易い。
【０００７】この原因としては、図29において非マスク
領域73下の絶縁層表面領域がエッチングされると、エッ
チャントガスからの堆積物（特にＣＨＦ3 から生じるも
の）75が斜面上に被着し、垂直方向にエッチングされる
前に斜面を覆ってしまい、このような状態が絶縁層71の
厚み方向へ仮想線の如く次々と生じ、ドライエッチング
に対するマスク作用をなすからであると考えられる。こ
の堆積物75は、ドライエッチングでスペーサ形状に残さ
れた絶縁層71の側面に生じるが、以下の図では簡略化の
ために図示省略した。
領域73下の絶縁層表面領域がエッチングされると、エッ
チャントガスからの堆積物（特にＣＨＦ3 から生じるも
の）75が斜面上に被着し、垂直方向にエッチングされる
前に斜面を覆ってしまい、このような状態が絶縁層71の
厚み方向へ仮想線の如く次々と生じ、ドライエッチング
に対するマスク作用をなすからであると考えられる。こ
の堆積物75は、ドライエッチングでスペーサ形状に残さ
れた絶縁層71の側面に生じるが、以下の図では簡略化の
ために図示省略した。
【０００８】次いで、図30に示すように、ＣＶＤで全面
にキャパシタ下部電極となるポリシリコン層76を形成し
た後、図31に示すように、ポリシリコン層76を破線位置
から一様にエッチバックし、更に下地のポリシリコン層
11もエッチングして、スペーサ材71の側面にポリシリコ
ン層76を残す。このエッチバックには異方性に優れたＣ
ｌ2 とＯ2 との混合ガス（Ｃｌ2 ／Ｏ2 ）を使用する
が、上記したようにスペーサ材71の側面は斜面になって
いるために、エッチャントガスが斜面上のポリシリコン
層76に対して基板垂直方向（即ち、基板１と直角方向）
に作用すると同時にポリシリコン層76の厚み方向もエッ
チングされてしまう。
にキャパシタ下部電極となるポリシリコン層76を形成し
た後、図31に示すように、ポリシリコン層76を破線位置
から一様にエッチバックし、更に下地のポリシリコン層
11もエッチングして、スペーサ材71の側面にポリシリコ
ン層76を残す。このエッチバックには異方性に優れたＣ
ｌ2 とＯ2 との混合ガス（Ｃｌ2 ／Ｏ2 ）を使用する
が、上記したようにスペーサ材71の側面は斜面になって
いるために、エッチャントガスが斜面上のポリシリコン
層76に対して基板垂直方向（即ち、基板１と直角方向）
に作用すると同時にポリシリコン層76の厚み方向もエッ
チングされてしまう。
【０００９】この結果、図31に示したように、スペーサ
材71の側面には破線位置の厚みに残されるべきポリシリ
コン層76の厚さが薄くなってしまう。これでは、キャパ
シタ下部電極としての電気抵抗が増大するので、望まし
くない。
材71の側面には破線位置の厚みに残されるべきポリシリ
コン層76の厚さが薄くなってしまう。これでは、キャパ
シタ下部電極としての電気抵抗が増大するので、望まし
くない。
【００１０】なお、ポリシリコン層76を側面で支持して
いるスペーサ材71は、図32に示すようにＣＦ4 ／ＣＨＦ
3 ／Ａｒをエッチャントガスとするドライエッチング又
はウエットエッチングで除去し、基板１のＮ+ 型領域３
に接続された断面台形状の円筒型ポリシリコン下部電極
76を形成する。
いるスペーサ材71は、図32に示すようにＣＦ4 ／ＣＨＦ
3 ／Ａｒをエッチャントガスとするドライエッチング又
はウエットエッチングで除去し、基板１のＮ+ 型領域３
に接続された断面台形状の円筒型ポリシリコン下部電極
76を形成する。
【００１１】そして次に、図33に示すように、全面にＣ
ＶＤでシリコンナイトライドの高誘電体膜77及びポリシ
リコンのキャパシタ上部電極（プレート電極）78を積層
し、互いに分離された複数のスタックセルキャパシタＣ
ＡＰ’を有するＣＯＢ（CellOver Bitline）構造のメモ
リセルＭＣ’を作製する。
ＶＤでシリコンナイトライドの高誘電体膜77及びポリシ
リコンのキャパシタ上部電極（プレート電極）78を積層
し、互いに分離された複数のスタックセルキャパシタＣ
ＡＰ’を有するＣＯＢ（CellOver Bitline）構造のメモ
リセルＭＣ’を作製する。
【００１２】このような従来の製造プロセスでは、上記
したように、特に図29に示したスペーサ材71のパターニ
ングによってスペーサ材71の側面が斜面になってしまう
ため、図31に示したポリシリコン層76のエッチバック後
にその厚みが薄くなり易く、電極としての性能を劣化さ
せる原因となる。
したように、特に図29に示したスペーサ材71のパターニ
ングによってスペーサ材71の側面が斜面になってしまう
ため、図31に示したポリシリコン層76のエッチバック後
にその厚みが薄くなり易く、電極としての性能を劣化さ
せる原因となる。
【００１３】そこで、この問題を回避するために、図34
に示すようにポリシリコン層76の厚みを大きくし、図35
に示すエッチバックによってもスペーサ材71の側面に十
分な厚さに残すことが考えられる。
に示すようにポリシリコン層76の厚みを大きくし、図35
に示すエッチバックによってもスペーサ材71の側面に十
分な厚さに残すことが考えられる。
【００１４】しかし、これでは、隣接するスペーサ材71
−71間に被着されたポリシリコン層76の厚みも大きくな
るので、エッチバック後にスペーサ材71−71間にポリシ
リコン層76が残ることがあり、或いは下地のポリシリコ
ン層11が何らエッチングされないことがある。この結
果、図32及び図33の工程を経てキャパシタを形成して
も、隣接するキャパシタ間がその下部電極76及び11を介
して互いに導通し、その機能をなさないことがある。
−71間に被着されたポリシリコン層76の厚みも大きくな
るので、エッチバック後にスペーサ材71−71間にポリシ
リコン層76が残ることがあり、或いは下地のポリシリコ
ン層11が何らエッチングされないことがある。この結
果、図32及び図33の工程を経てキャパシタを形成して
も、隣接するキャパシタ間がその下部電極76及び11を介
して互いに導通し、その機能をなさないことがある。
【００１５】従って、この場合は、スペーサ材71−71間
の距離を十分に大きくし、その間でのポリシリコン層76
の被着厚さが大きくならないようにする必要があるが、
これでは隣接するキャパシタ間のスペースが大きくな
り、メモリセルの高集積化、高密度化の要求を満たさな
い。
の距離を十分に大きくし、その間でのポリシリコン層76
の被着厚さが大きくならないようにする必要があるが、
これでは隣接するキャパシタ間のスペースが大きくな
り、メモリセルの高集積化、高密度化の要求を満たさな
い。
【００１６】また、上記したポリシリコン層76のエッチ
バック時には、残されるポリシリコン層76にバリが生じ
易いことが分かっている。
バック時には、残されるポリシリコン層76にバリが生じ
易いことが分かっている。
【００１７】即ち、図36（Ａ）に拡大図示する状態か
ら、ポリシリコン層76をエッチバックしたとき、図36
（Ｂ）に示すように、ポリシリコン層76の頂部の内側エ
ッジ（スペーサ材71との接触部分）にはエッチャントガ
スとポリシリコンとの反応によるポリマー様の堆積物79
がバリ状に生じ、またポリシリコン層76の外側面の頂部
エッジには自然酸化膜80が既に形成されており、これら
の堆積物79及び自然酸化膜80がエッチングされずにその
ままバリとして残ってしまう。
ら、ポリシリコン層76をエッチバックしたとき、図36
（Ｂ）に示すように、ポリシリコン層76の頂部の内側エ
ッジ（スペーサ材71との接触部分）にはエッチャントガ
スとポリシリコンとの反応によるポリマー様の堆積物79
がバリ状に生じ、またポリシリコン層76の外側面の頂部
エッジには自然酸化膜80が既に形成されており、これら
の堆積物79及び自然酸化膜80がエッチングされずにその
ままバリとして残ってしまう。
【００１８】このようなバリが残されたまま図36（Ｃ）
に示すように誘電体膜77及びポリシリコン上部電極78を
形成すると、バリの部分で特に誘電体膜77にストレスが
加わり、その膜中にピンホールが生じたり、或いは局所
的な薄膜化（図中に81で示す部分）が生じる。このよう
な欠陥が存在すると、誘電体膜の絶縁不良や耐電圧の低
下が生じ、メモリセルのキャパシタとして電荷を正常に
蓄積することができず、メモリセルが機能しないことが
ある。
に示すように誘電体膜77及びポリシリコン上部電極78を
形成すると、バリの部分で特に誘電体膜77にストレスが
加わり、その膜中にピンホールが生じたり、或いは局所
的な薄膜化（図中に81で示す部分）が生じる。このよう
な欠陥が存在すると、誘電体膜の絶縁不良や耐電圧の低
下が生じ、メモリセルのキャパシタとして電荷を正常に
蓄積することができず、メモリセルが機能しないことが
ある。
【００１９】
【発明が解決しようとする課題】本発明の目的は、衝立
型キャパシタにおいて電極の膜厚を十分かつ均一にして
その要求性能を満たすと共に、集積度を向上させ、正常
動作を確実に行える信頼性の良好な半導体装置及びその
製造方法を提供することにある。
型キャパシタにおいて電極の膜厚を十分かつ均一にして
その要求性能を満たすと共に、集積度を向上させ、正常
動作を確実に行える信頼性の良好な半導体装置及びその
製造方法を提供することにある。
【００２０】
【課題を解決するための手段】即ち、本発明は、半導体
基体（例えば後述のＰ- 型シリコン基板１：以下、同
様）上に複数の衝立型キャパシタ（例えば後述のスタッ
クセルキャパシタＣＡＰ：以下、同様）が所定の間隔を
置いて並置され、これらの衝立型キャパシタがほぼ垂直
筒状の下部電極（例えば後述の円筒状ポリシリコン層9
6：以下、同様）と誘電体膜（例えば後述のシリコンナ
イトライド膜77：以下、同様）と上部電極（例えば後述
のポリシリコンプレート電極78：以下、同様）とによっ
てそれぞれ形成されていると共に、その並置方向におい
て前記間隔が前記下部電極の内径よりも小さくなってい
る半導体装置に係るものである。これを以下、本発明の
第１の発明と称する。
基体（例えば後述のＰ- 型シリコン基板１：以下、同
様）上に複数の衝立型キャパシタ（例えば後述のスタッ
クセルキャパシタＣＡＰ：以下、同様）が所定の間隔を
置いて並置され、これらの衝立型キャパシタがほぼ垂直
筒状の下部電極（例えば後述の円筒状ポリシリコン層9
6：以下、同様）と誘電体膜（例えば後述のシリコンナ
イトライド膜77：以下、同様）と上部電極（例えば後述
のポリシリコンプレート電極78：以下、同様）とによっ
てそれぞれ形成されていると共に、その並置方向におい
て前記間隔が前記下部電極の内径よりも小さくなってい
る半導体装置に係るものである。これを以下、本発明の
第１の発明と称する。
【００２１】この第１の発明の半導体装置によれば、衝
立型キャパシタ間の間隔が下部電極の内径よりも小さく
なっているので、隣接するキャパシタ間のスペースを狭
めて集積度を向上させることができる。また、製造時に
下部電極の形状を規定するスペーサ材のパターニングに
使用するマスクの非マスク領域に相当する上記間隔内
に、堆積物生成の原因となるエッチャントが侵入し難く
なり、垂直方向への垂直の異方性エッチングを良好に行
えるため、エッチバック後のキャパシタ下部電極の厚み
を十分大きく保持しかつその垂直形状を実現することが
できる。
立型キャパシタ間の間隔が下部電極の内径よりも小さく
なっているので、隣接するキャパシタ間のスペースを狭
めて集積度を向上させることができる。また、製造時に
下部電極の形状を規定するスペーサ材のパターニングに
使用するマスクの非マスク領域に相当する上記間隔内
に、堆積物生成の原因となるエッチャントが侵入し難く
なり、垂直方向への垂直の異方性エッチングを良好に行
えるため、エッチバック後のキャパシタ下部電極の厚み
を十分大きく保持しかつその垂直形状を実現することが
できる。
【００２２】この第１の発明の半導体装置を製造するに
は、前記衝立型キャパシタの形状を規定するためのスペ
ーサ材（例えば後述のシリケートガラス層91：以下、同
様）を前記半導体基体上に形成する工程と、前記スペー
サ材上に複数のマスク材（例えば後述のフォトレジスト
マスク92：以下、同様）を所定の間隔を置いて並置して
形成し、この際、その並置方向において前記間隔を前記
マスク材の径及び厚みよりも小さくする工程と、前記マ
スク材を用いて前記スペーサ材をエッチングし、前記間
隔の領域直下の前記スペーサ材を選択的に除去して複数
個に分離し、各スペーサ材によって前記下部電極の内径
を規定する工程と、少なくとも前記スペーサ材の表面に
前記下部電極の構成材料層を被着する工程と、前記構成
材料層をエッチバックして前記スペーサ材の側面に前記
構成材料層を残す工程と、前記スペーサ材を除去して前
記下部電極を形成する工程と、少なくとも前記下部電極
の表面に前記誘電体膜を形成する工程と、少なくとも前
記誘電体膜の表面に前記上部電極を形成する工程とを有
する製造方法を実施することが望ましい。これを以下、
本発明の第２の発明と称する。
は、前記衝立型キャパシタの形状を規定するためのスペ
ーサ材（例えば後述のシリケートガラス層91：以下、同
様）を前記半導体基体上に形成する工程と、前記スペー
サ材上に複数のマスク材（例えば後述のフォトレジスト
マスク92：以下、同様）を所定の間隔を置いて並置して
形成し、この際、その並置方向において前記間隔を前記
マスク材の径及び厚みよりも小さくする工程と、前記マ
スク材を用いて前記スペーサ材をエッチングし、前記間
隔の領域直下の前記スペーサ材を選択的に除去して複数
個に分離し、各スペーサ材によって前記下部電極の内径
を規定する工程と、少なくとも前記スペーサ材の表面に
前記下部電極の構成材料層を被着する工程と、前記構成
材料層をエッチバックして前記スペーサ材の側面に前記
構成材料層を残す工程と、前記スペーサ材を除去して前
記下部電極を形成する工程と、少なくとも前記下部電極
の表面に前記誘電体膜を形成する工程と、少なくとも前
記誘電体膜の表面に前記上部電極を形成する工程とを有
する製造方法を実施することが望ましい。これを以下、
本発明の第２の発明と称する。
【００２３】この第２の発明の製造方法では、スペーサ
材のエッチングマスクの間隔をその径及び厚みよりも小
さくしているので、スペーサ材のエッチング（パターニ
ング）時にエッチャントが上記間隔内に侵入し難くな
り、垂直の異方性エッチングを十分に生ぜしめる。これ
によって、スペーサ材の側面の垂直性が良好となり、キ
ャパシタ下部電極の構成材料層のエッチバック時に横方
向へのエッチングを防止し、その厚みを保持することが
できる。
材のエッチングマスクの間隔をその径及び厚みよりも小
さくしているので、スペーサ材のエッチング（パターニ
ング）時にエッチャントが上記間隔内に侵入し難くな
り、垂直の異方性エッチングを十分に生ぜしめる。これ
によって、スペーサ材の側面の垂直性が良好となり、キ
ャパシタ下部電極の構成材料層のエッチバック時に横方
向へのエッチングを防止し、その厚みを保持することが
できる。
【００２４】この結果、既述したような薄膜化防止のた
めに下部電極の構成材料層の厚みを予め大きくする必要
がなく、またキャパシタ間の間隔を可能な限り狭めるこ
とができるので、装置の高密度を図り、その集積度を向
上させることができる。
めに下部電極の構成材料層の厚みを予め大きくする必要
がなく、またキャパシタ間の間隔を可能な限り狭めるこ
とができるので、装置の高密度を図り、その集積度を向
上させることができる。
【００２５】また、本発明は、半導体基体上に衝立型キ
ャパシタが設けられ、この衝立型キャパシタが断面逆台
形状で筒状の下部電極と誘電体膜と上部電極とによって
形成されている半導体装置も提供するものである。これ
を以下、本発明の第３の発明と称する。
ャパシタが設けられ、この衝立型キャパシタが断面逆台
形状で筒状の下部電極と誘電体膜と上部電極とによって
形成されている半導体装置も提供するものである。これ
を以下、本発明の第３の発明と称する。
【００２６】この第３の発明の半導体装置は、衝立型キ
ャパシタの下部電極を断面逆台形状としているが、既述
したスペーサ材のエッチング時に逆台形状に斜面が生じ
ることを利用し、スペーサ材を隣接する下部電極間の間
隔に対応して用いると同時にスペーサ材を除去する非マ
スク領域に下部電極を設けるようにして、断面逆台形状
の下部電極が得られる。従って、このような逆台形状の
下部電極とすることによって、隣接する下部電極間のス
ペースを狭くすることができ、装置の高密度化、高集積
化が可能となる。
ャパシタの下部電極を断面逆台形状としているが、既述
したスペーサ材のエッチング時に逆台形状に斜面が生じ
ることを利用し、スペーサ材を隣接する下部電極間の間
隔に対応して用いると同時にスペーサ材を除去する非マ
スク領域に下部電極を設けるようにして、断面逆台形状
の下部電極が得られる。従って、このような逆台形状の
下部電極とすることによって、隣接する下部電極間のス
ペースを狭くすることができ、装置の高密度化、高集積
化が可能となる。
【００２７】この第３の発明の半導体装置を製造するに
は、前記衝立型キャパシタの形状を規定するためのスペ
ーサ材を前記半導体基体上に形成する工程と、前記スペ
ーサ材上に第１のマスク材（例えば後述のフォトレジス
トマスク102 ：以下、同様）を形成する工程と、前記第
１のマスク材を用いて前記スペーサ材をエッチングし、
非マスク領域直下の前記スペーサ材を選択的に除去し
て、前記下部電極の外径を規定する工程と、少なくとも
前記スペーサ材の表面に前記下部電極の構成材料層を被
着する工程と、前記スペーサ材の除去領域に、このスペ
ーサ材の上面位置以下の高さまで第２のマスク材（例え
ば後述のフォトレジストマスク101 ：以下、同様）を充
填する工程と、前記スペーサ材の上面及びその近傍に露
出した前記構成材料層をエッチバックする工程と、前記
第２のマスク材を除去して前記スペーサ材の側面に前記
構成材料層を残す工程と、前記スペーサ材を除去して前
記下部電極を形成する工程と、少なくとも前記下部電極
の表面に前記誘電体膜を形成する工程と、少なくとも前
記誘電体膜の表面に前記上部電極を形成する工程とを有
する製造方法を実施することが望ましい。これを以下、
本発明の第４の発明と称する。
は、前記衝立型キャパシタの形状を規定するためのスペ
ーサ材を前記半導体基体上に形成する工程と、前記スペ
ーサ材上に第１のマスク材（例えば後述のフォトレジス
トマスク102 ：以下、同様）を形成する工程と、前記第
１のマスク材を用いて前記スペーサ材をエッチングし、
非マスク領域直下の前記スペーサ材を選択的に除去し
て、前記下部電極の外径を規定する工程と、少なくとも
前記スペーサ材の表面に前記下部電極の構成材料層を被
着する工程と、前記スペーサ材の除去領域に、このスペ
ーサ材の上面位置以下の高さまで第２のマスク材（例え
ば後述のフォトレジストマスク101 ：以下、同様）を充
填する工程と、前記スペーサ材の上面及びその近傍に露
出した前記構成材料層をエッチバックする工程と、前記
第２のマスク材を除去して前記スペーサ材の側面に前記
構成材料層を残す工程と、前記スペーサ材を除去して前
記下部電極を形成する工程と、少なくとも前記下部電極
の表面に前記誘電体膜を形成する工程と、少なくとも前
記誘電体膜の表面に前記上部電極を形成する工程とを有
する製造方法を実施することが望ましい。これを以下、
本発明の第４の発明と称する。
【００２８】この第４の発明の製造方法では、上記第３
の発明における逆台形状の下部電極を形成する際に、上
記の第１のマスク材の非マスク領域を介してスペーサ材
をエッチングしているためにエッチング後のスペーサ材
の側面は堆積物の付着によって斜面状となるが、ここに
被着した下部電極の構成材料層は上記の第２のマスク材
によってスペーサ材の上面位置まで保護されてエッチン
グされることはないので、残された下部電極は十分な厚
みで、かつ上記スペーサ材の斜面に対応した逆台形状を
呈することになる。これによって、下部電極（即ち、上
記スペーサ材のエッチング部分）に対して、隣接する下
部電極間の間隔を小さくし、キャパシタとしての高密度
化、高集積化が可能となる。
の発明における逆台形状の下部電極を形成する際に、上
記の第１のマスク材の非マスク領域を介してスペーサ材
をエッチングしているためにエッチング後のスペーサ材
の側面は堆積物の付着によって斜面状となるが、ここに
被着した下部電極の構成材料層は上記の第２のマスク材
によってスペーサ材の上面位置まで保護されてエッチン
グされることはないので、残された下部電極は十分な厚
みで、かつ上記スペーサ材の斜面に対応した逆台形状を
呈することになる。これによって、下部電極（即ち、上
記スペーサ材のエッチング部分）に対して、隣接する下
部電極間の間隔を小さくし、キャパシタとしての高密度
化、高集積化が可能となる。
【００２９】また、本発明は、半導体基体上に衝立型キ
ャパシタが設けられ、この衝立型キャパシタが筒状の下
部電極と誘電体膜と上部電極とによって形成されている
半導体装置を製造するに際し、前記衝立型キャパシタの
形状を規定するためのスペーサ材を前記半導体基体上に
形成する工程と、前記スペーサ材上にマスク材を形成す
る工程と、前記マスク材を用いて前記スペーサ材をエッ
チングし、非マスク領域直下の前記スペーサ材を選択的
に除去して、前記下部電極の径を規定する工程と、少な
くとも前記スペーサ材の表面に前記下部電極の構成材料
層を被着する工程と、酸化物に対するエッチング選択比
を低下させかつ等方性エッチング成分を有するエッチン
グ条件で下部電極の構成材料層のエッチバックを行い、
このエッチバックによって生じる前記構成材料層の上端
のバリの発生を防止した状態で前記スペーサ材の側面に
前記構成材料層を残す工程と、前記スペーサ材を除去し
て前記下部電極を形成する工程と、少なくとも前記下部
電極の表面に前記誘電体膜を形成する工程と、少なくと
も前記誘電体膜の表面に前記上部電極を形成する工程と
を有する、半導体装置の製造方法も提供するものであ
る。これを以下、本発明の第５の発明と称する。
ャパシタが設けられ、この衝立型キャパシタが筒状の下
部電極と誘電体膜と上部電極とによって形成されている
半導体装置を製造するに際し、前記衝立型キャパシタの
形状を規定するためのスペーサ材を前記半導体基体上に
形成する工程と、前記スペーサ材上にマスク材を形成す
る工程と、前記マスク材を用いて前記スペーサ材をエッ
チングし、非マスク領域直下の前記スペーサ材を選択的
に除去して、前記下部電極の径を規定する工程と、少な
くとも前記スペーサ材の表面に前記下部電極の構成材料
層を被着する工程と、酸化物に対するエッチング選択比
を低下させかつ等方性エッチング成分を有するエッチン
グ条件で下部電極の構成材料層のエッチバックを行い、
このエッチバックによって生じる前記構成材料層の上端
のバリの発生を防止した状態で前記スペーサ材の側面に
前記構成材料層を残す工程と、前記スペーサ材を除去し
て前記下部電極を形成する工程と、少なくとも前記下部
電極の表面に前記誘電体膜を形成する工程と、少なくと
も前記誘電体膜の表面に前記上部電極を形成する工程と
を有する、半導体装置の製造方法も提供するものであ
る。これを以下、本発明の第５の発明と称する。
【００３０】この第５の発明の製造方法によれば、下部
電極の構成材料層のエッチバック時に、酸化物に対する
エッチング選択比を低下させかつ等方性エッチング成分
を有する条件下でエッチバックしているので、下部電極
の構成材料層の外側面及び内側面に生じがちな自然酸化
膜やポリマー様の堆積物が生じないようにしてエッチバ
ックでき、工程の増加なしにバリの発生を防止すること
ができる。従って、下部電極上には誘電体膜を十分な膜
厚で膜質良好に形成でき、その絶縁不良や耐電圧性を向
上させ、信頼性を高めることができる。
電極の構成材料層のエッチバック時に、酸化物に対する
エッチング選択比を低下させかつ等方性エッチング成分
を有する条件下でエッチバックしているので、下部電極
の構成材料層の外側面及び内側面に生じがちな自然酸化
膜やポリマー様の堆積物が生じないようにしてエッチバ
ックでき、工程の増加なしにバリの発生を防止すること
ができる。従って、下部電極上には誘電体膜を十分な膜
厚で膜質良好に形成でき、その絶縁不良や耐電圧性を向
上させ、信頼性を高めることができる。
【００３１】更に、本発明は、半導体基体上に衝立型キ
ャパシタが設けられ、この衝立型キャパシタが筒状の下
部電極と誘電体膜と上部電極とによって形成されている
半導体装置を製造するに際し、前記衝立型キャパシタの
形状を規定するためのスペーサ材を前記半導体基体上に
形成する工程と、前記スペーサ材上にマスク材を形成す
る工程と、前記マスク材を用いて前記スペーサ材をエッ
チングし、非マスク領域直下の前記スペーサ材を選択的
に除去して、前記下部電極の径を規定する工程と、少な
くとも前記スペーサ材の表面に前記下部電極の構成材料
層を被着する工程と、前記構成材料層をエッチバックし
て前記スペーサ材の側面に前記構成材料層を残す工程
と、前記エッチバック後に等方性エッチングを行い、前
記エッチバックによって生じた前記構成材料層の上端の
バリを除去する工程と、前記スペーサ材を除去して前記
下部電極を形成する工程と、少なくとも前記下部電極の
表面に前記誘電体膜を形成する工程と、少なくとも前記
誘電体膜の表面に前記上部電極を形成する工程とを有す
る、半導体装置の製造方法も提供するものである。これ
を以下、本発明の第６の発明と称する。
ャパシタが設けられ、この衝立型キャパシタが筒状の下
部電極と誘電体膜と上部電極とによって形成されている
半導体装置を製造するに際し、前記衝立型キャパシタの
形状を規定するためのスペーサ材を前記半導体基体上に
形成する工程と、前記スペーサ材上にマスク材を形成す
る工程と、前記マスク材を用いて前記スペーサ材をエッ
チングし、非マスク領域直下の前記スペーサ材を選択的
に除去して、前記下部電極の径を規定する工程と、少な
くとも前記スペーサ材の表面に前記下部電極の構成材料
層を被着する工程と、前記構成材料層をエッチバックし
て前記スペーサ材の側面に前記構成材料層を残す工程
と、前記エッチバック後に等方性エッチングを行い、前
記エッチバックによって生じた前記構成材料層の上端の
バリを除去する工程と、前記スペーサ材を除去して前記
下部電極を形成する工程と、少なくとも前記下部電極の
表面に前記誘電体膜を形成する工程と、少なくとも前記
誘電体膜の表面に前記上部電極を形成する工程とを有す
る、半導体装置の製造方法も提供するものである。これ
を以下、本発明の第６の発明と称する。
【００３２】この第６の発明の製造方法では、上記の第
５の発明と比べて、下部電極の構成材料のエッチバック
後に、その頂部のバリを等方性エッチングで除去してい
るが、バリのない下部電極を形成し、誘電体膜の膜厚、
膜質を保持することができる点では同様の効果を奏する
ことができる。そして、バリを除去する工程を付加する
としても、これは高真空を保持したまま別の処理室へ送
ることによって容易に行うことができる。
５の発明と比べて、下部電極の構成材料のエッチバック
後に、その頂部のバリを等方性エッチングで除去してい
るが、バリのない下部電極を形成し、誘電体膜の膜厚、
膜質を保持することができる点では同様の効果を奏する
ことができる。そして、バリを除去する工程を付加する
としても、これは高真空を保持したまま別の処理室へ送
ることによって容易に行うことができる。
【００３３】
【発明の実施の形態】本発明の上記した第１の発明にお
いては、下部電極の内側面がその下端から上端までほぼ
垂直面であり、前記下部電極の外側面がその下端から上
端近傍の中途位置までほぼ垂直面でありかつ前記中途位
置から前記上端にかけて膜厚が薄くなっていてよい。
いては、下部電極の内側面がその下端から上端までほぼ
垂直面であり、前記下部電極の外側面がその下端から上
端近傍の中途位置までほぼ垂直面でありかつ前記中途位
置から前記上端にかけて膜厚が薄くなっていてよい。
【００３４】また、下部電極がコンタクトホールを介し
てメモリセル部の拡散領域に接続されているのがよい。
てメモリセル部の拡散領域に接続されているのがよい。
【００３５】本発明の上記した第２の発明においては、
マスク材の間隔をその厚みの１／２以下又は１／10以下
とするのがよい。
マスク材の間隔をその厚みの１／２以下又は１／10以下
とするのがよい。
【００３６】或いは、マスク材の間隔を、その厚みと前
記間隔の領域直下の被エッチング材の厚みとの合計厚さ
の１／２以下又は１／10以下とするのがよい。
記間隔の領域直下の被エッチング材の厚みとの合計厚さ
の１／２以下又は１／10以下とするのがよい。
【００３７】また、エッチング堆積物の少ない異方性の
良好なエッチングガスを用いてスペーサ材をエッチング
するのがよい。
良好なエッチングガスを用いてスペーサ材をエッチング
するのがよい。
【００３８】また、下部電極をコンタクトホールを介し
てメモリセル部の拡散領域に接続するのがよい。
てメモリセル部の拡散領域に接続するのがよい。
【００３９】本発明の上記した第３の発明においては、
半導体基体上に複数の衝立型キャパシタが所定の間隔を
置いて並置され、これらの衝立型キャパシタが逆台形状
で筒状の下部電極と誘電体膜と上部電極とによってそれ
ぞれ形成されていると共に、その並置方向において前記
間隔が前記下部電極の外径よりも小さくなっているのが
よい。
半導体基体上に複数の衝立型キャパシタが所定の間隔を
置いて並置され、これらの衝立型キャパシタが逆台形状
で筒状の下部電極と誘電体膜と上部電極とによってそれ
ぞれ形成されていると共に、その並置方向において前記
間隔が前記下部電極の外径よりも小さくなっているのが
よい。
【００４０】また、下部電極の外側面がその下端から上
端までほぼ平面であり、前記下部電極の内側面がその下
端から上端近傍の中途位置までほぼ平面でありかつ前記
中途位置から前記上端にかけて膜厚が薄くなっていてよ
い。
端までほぼ平面であり、前記下部電極の内側面がその下
端から上端近傍の中途位置までほぼ平面でありかつ前記
中途位置から前記上端にかけて膜厚が薄くなっていてよ
い。
【００４１】また、下部電極がコンタクトホールを介し
てメモリセル部の拡散領域に接続されているのがよい。
てメモリセル部の拡散領域に接続されているのがよい。
【００４２】本発明の第４の発明においては、半導体基
体上に複数の衝立型キャパシタが所定の間隔を置いて並
置され、これらの衝立型キャパシタが逆台形状で筒状の
下部電極と誘電体膜と上部電極とによってそれぞれ形成
されていると共に、その並置方向において前記間隔が前
記下部電極の外径よりも小さくなっている半導体装置を
製造するに際し、前記衝立型キャパシタの形状を規定す
るためのスペーサ材を前記半導体基体上に形成する工程
と、前記スペーサ材上に複数の第１のマスク材を所定の
間隔を置いて並置して形成し、この際、その並置方向に
おいて前記間隔を前記第１のマスク材の径及び厚みより
も大きくする工程と、前記第１のマスク材を用いて前記
スペーサ材をエッチングし、前記間隔の領域直下の前記
スペーサ材を選択的に除去して複数個に分離し、各スペ
ーサ材によって前記下部電極の外径を規定する工程と、
少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、前記の分離された複数のスペ
ーサ材間に、これらのスペーサ材の上面位置以下の高さ
まで第２のマスク材を充填する工程と、前記スペーサ材
の上面及びその近傍に露出した前記構成材料層をエッチ
バックする工程と、前記第２のマスク材を除去して前記
スペーサ材の側面に前記構成材料層を残す工程と、前記
スペーサ材を除去して前記下部電極を形成する工程と、
少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、少なくとも前記誘電体膜の表面に前記上部電
極を形成する工程とを有する製造方法とするのがよい。
体上に複数の衝立型キャパシタが所定の間隔を置いて並
置され、これらの衝立型キャパシタが逆台形状で筒状の
下部電極と誘電体膜と上部電極とによってそれぞれ形成
されていると共に、その並置方向において前記間隔が前
記下部電極の外径よりも小さくなっている半導体装置を
製造するに際し、前記衝立型キャパシタの形状を規定す
るためのスペーサ材を前記半導体基体上に形成する工程
と、前記スペーサ材上に複数の第１のマスク材を所定の
間隔を置いて並置して形成し、この際、その並置方向に
おいて前記間隔を前記第１のマスク材の径及び厚みより
も大きくする工程と、前記第１のマスク材を用いて前記
スペーサ材をエッチングし、前記間隔の領域直下の前記
スペーサ材を選択的に除去して複数個に分離し、各スペ
ーサ材によって前記下部電極の外径を規定する工程と、
少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、前記の分離された複数のスペ
ーサ材間に、これらのスペーサ材の上面位置以下の高さ
まで第２のマスク材を充填する工程と、前記スペーサ材
の上面及びその近傍に露出した前記構成材料層をエッチ
バックする工程と、前記第２のマスク材を除去して前記
スペーサ材の側面に前記構成材料層を残す工程と、前記
スペーサ材を除去して前記下部電極を形成する工程と、
少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、少なくとも前記誘電体膜の表面に前記上部電
極を形成する工程とを有する製造方法とするのがよい。
【００４３】また、スペーサ材の非マスク領域の径又は
第１のマスク材の間隔をこの第１のマスク材の厚みと同
等又はそれ以上、10倍以下とするのがよい。
第１のマスク材の間隔をこの第１のマスク材の厚みと同
等又はそれ以上、10倍以下とするのがよい。
【００４４】或いは、スペーサ材の非マスク領域の径又
は第１のマスク材の間隔を、この第１のマスク材の厚み
と前記非マスク領域又は前記間隔の領域直下の被エッチ
ング材の厚みとの合計厚さと同等又はそれ以上、10倍以
下とするのがよい。
は第１のマスク材の間隔を、この第１のマスク材の厚み
と前記非マスク領域又は前記間隔の領域直下の被エッチ
ング材の厚みとの合計厚さと同等又はそれ以上、10倍以
下とするのがよい。
【００４５】また、下部電極をコンタクトホールを介し
てメモリセル部の拡散領域に接続するのがよい。
てメモリセル部の拡散領域に接続するのがよい。
【００４６】本発明の上述した第５の発明及び第６の発
明は、上記した第１の発明及び第３の発明及びその実施
の形態で述べた半導体装置を製造する方法とするのがよ
い。
明は、上記した第１の発明及び第３の発明及びその実施
の形態で述べた半導体装置を製造する方法とするのがよ
い。
【００４７】
【実施例】以下、本発明の実施例を説明する。
【００４８】図１〜図17は、本発明をダイナミックＲＡ
Ｍに適用した第１の実施例を示すものである。
Ｍに適用した第１の実施例を示すものである。
【００４９】本実施例によるダイナミックＲＡＭをその
作製プロセスと共に説明すると、まず図１に示すよう
に、メモリセル部においてＰ- 型シリコン基板１上にＬ
ＯＣＯＳ法で形成されたフィールドＳｉＯ2 膜２によっ
て素子領域を設け、この素子領域にゲート酸化膜５を形
成し、この上に、シリコンナイトライドのサイドウォー
ル60を設けたポリシリコンワードラインＷＬ及びＳｉＯ
2 絶縁層６をＣＶＤで形成し、このワードラインＷＬを
マスクにしたセルフアライン方式でＮ+ 型半導体領域３
（ソース領域）及び４（ドレイン領域）を形成してい
る。
作製プロセスと共に説明すると、まず図１に示すよう
に、メモリセル部においてＰ- 型シリコン基板１上にＬ
ＯＣＯＳ法で形成されたフィールドＳｉＯ2 膜２によっ
て素子領域を設け、この素子領域にゲート酸化膜５を形
成し、この上に、シリコンナイトライドのサイドウォー
ル60を設けたポリシリコンワードラインＷＬ及びＳｉＯ
2 絶縁層６をＣＶＤで形成し、このワードラインＷＬを
マスクにしたセルフアライン方式でＮ+ 型半導体領域３
（ソース領域）及び４（ドレイン領域）を形成してい
る。
【００５０】絶縁層６には、Ｎ+ 型ドレイン領域４に達
するコンタクトホール49を開け、ビットラインＢＬを被
着形成する。ビットラインＢＬの上面は絶縁層61で保護
され、その側面にはシリコンナイトライドのサイドウォ
ール62が設けられている。
するコンタクトホール49を開け、ビットラインＢＬを被
着形成する。ビットラインＢＬの上面は絶縁層61で保護
され、その側面にはシリコンナイトライドのサイドウォ
ール62が設けられている。
【００５１】次いで、図２に示すように、全面にＣＶＤ
でＳｉＯ2 等の絶縁層（リンシリケートガラス層を含
む。）70を被着し、そして図３に示すように、ソース領
域３上の絶縁層６及び70の一部分にはコンタクトホール
10を形成する。
でＳｉＯ2 等の絶縁層（リンシリケートガラス層を含
む。）70を被着し、そして図３に示すように、ソース領
域３上の絶縁層６及び70の一部分にはコンタクトホール
10を形成する。
【００５２】次いで、図４に示すように、コンタクトホ
ール10を含みかつソース領域３に接続されるようにキャ
パシタ下部電極（ストレージノード）の一部をなすポリ
シリコン層11をＣＶＤで例えば約1000Åの厚さに被着す
る。
ール10を含みかつソース領域３に接続されるようにキャ
パシタ下部電極（ストレージノード）の一部をなすポリ
シリコン層11をＣＶＤで例えば約1000Åの厚さに被着す
る。
【００５３】次いで、図５に示すように、ポリシリコン
層11上には、後述する円筒型スタックセルキャパシタの
円筒型（クラウン形状）ポリシリコン下部電極を形成す
る際の支柱となる（或いはポリシリコン下部電極の形状
を規定するスペーサとしての）シリケートガラスからな
る酸化物絶縁層91をＣＶＤで例えば約5000Åの厚さに形
成する。このシリケートガラス絶縁層91は不純物を含ま
ないノンドープのシリケートガラスからなる（但し、不
純物の種類、濃度によっては不純物がドープされていて
もよい）。
層11上には、後述する円筒型スタックセルキャパシタの
円筒型（クラウン形状）ポリシリコン下部電極を形成す
る際の支柱となる（或いはポリシリコン下部電極の形状
を規定するスペーサとしての）シリケートガラスからな
る酸化物絶縁層91をＣＶＤで例えば約5000Åの厚さに形
成する。このシリケートガラス絶縁層91は不純物を含ま
ないノンドープのシリケートガラスからなる（但し、不
純物の種類、濃度によっては不純物がドープされていて
もよい）。
【００５４】次いで、図６に示すように、絶縁層91をス
ペーサ形状にエッチングするためのフォトレジストマス
ク92を所定パターン（即ち、複数個に分割された円形の
パターン）に形成する。このマスク92においては、各マ
スクの径をＷ1 、各マスク間の間隔をＷ2 、各マスクの
厚みをＨとしたとき、Ｗ2 ＝0.2 μｍ、Ｈ＝2.0 μｍ程
度でも実施し得るので、少なくともＷ1 ＞Ｗ2 であっ
て、望ましくは２Ｗ2 ≦Ｗ1 ≦10Ｗ2 、Ｗ2 ／Ｈ≦１／
２（更には１／10≦Ｗ2 ／Ｈ≦１／２）のアスペクト比
とする。例えば、Ｗ1 ＝0.6 〜 1.2μｍ、Ｗ2 ＝0.2 〜
0.3μｍ、Ｈ＝0.7 〜 1.0μｍとしてよく、Ｗ2 ／Ｈは
例えば 0.3とする。
ペーサ形状にエッチングするためのフォトレジストマス
ク92を所定パターン（即ち、複数個に分割された円形の
パターン）に形成する。このマスク92においては、各マ
スクの径をＷ1 、各マスク間の間隔をＷ2 、各マスクの
厚みをＨとしたとき、Ｗ2 ＝0.2 μｍ、Ｈ＝2.0 μｍ程
度でも実施し得るので、少なくともＷ1 ＞Ｗ2 であっ
て、望ましくは２Ｗ2 ≦Ｗ1 ≦10Ｗ2 、Ｗ2 ／Ｈ≦１／
２（更には１／10≦Ｗ2 ／Ｈ≦１／２）のアスペクト比
とする。例えば、Ｗ1 ＝0.6 〜 1.2μｍ、Ｗ2 ＝0.2 〜
0.3μｍ、Ｈ＝0.7 〜 1.0μｍとしてよく、Ｗ2 ／Ｈは
例えば 0.3とする。
【００５５】次いで、図７に示すように、マスク92を用
いて絶縁層91をドライエッチングし、間隔Ｗ2 に相当す
る非マスク領域93の直下のシリケートガラス層91を選択
的に除去する。このドライエッチングのエッチャントガ
スとしてポリシリコンに対して選択性を有しかつ異方性
のあるＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを使用し、
例えばＣＦ4 を８sccm、ＣＨＦ3 を12sccm、Ａｒを 150
sccm、 200Torrの圧力で 4.7ワット／cm2 の強度により
エッチングを行うが、図示したようにシリケートガラス
層91は垂直面95を有する形状に垂直にエッチングされ
る。
いて絶縁層91をドライエッチングし、間隔Ｗ2 に相当す
る非マスク領域93の直下のシリケートガラス層91を選択
的に除去する。このドライエッチングのエッチャントガ
スとしてポリシリコンに対して選択性を有しかつ異方性
のあるＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを使用し、
例えばＣＦ4 を８sccm、ＣＨＦ3 を12sccm、Ａｒを 150
sccm、 200Torrの圧力で 4.7ワット／cm2 の強度により
エッチングを行うが、図示したようにシリケートガラス
層91は垂直面95を有する形状に垂直にエッチングされ
る。
【００５６】即ち、図６においてマスク92のサイズ関係
をＷ1 ＞Ｗ2 、Ｗ2 ／Ｈ≦１／２と規定したため、ガラ
ス層91がエッチングされる非マスク領域93（開口部）の
幅Ｗ2 が残される部分の径Ｗ1 よりも小さく、非マスク
領域93の幅Ｗ2 がその高さＨよりも十分に小さく、従っ
て等方性のエッチャントガスが狭い非マスク領域93に入
り難く、等方性エッチャントガスの反応性ラジカルが侵
入し難くなると同時に、相対的に異方性のエッチャント
ガスによる垂直方向のエッチングが支配的となる。この
結果、エッチングの進行時にポリマー様の堆積物がガラ
ス層91の側面に付着せず、エッチャントガスがガラス層
91に対してほぼ垂直方向にのみ作用する。図14には、ガ
ラス層91のエッチングが実線の矢印、更には仮想線の矢
印で示すように垂直方向に進行する状況を示している。
をＷ1 ＞Ｗ2 、Ｗ2 ／Ｈ≦１／２と規定したため、ガラ
ス層91がエッチングされる非マスク領域93（開口部）の
幅Ｗ2 が残される部分の径Ｗ1 よりも小さく、非マスク
領域93の幅Ｗ2 がその高さＨよりも十分に小さく、従っ
て等方性のエッチャントガスが狭い非マスク領域93に入
り難く、等方性エッチャントガスの反応性ラジカルが侵
入し難くなると同時に、相対的に異方性のエッチャント
ガスによる垂直方向のエッチングが支配的となる。この
結果、エッチングの進行時にポリマー様の堆積物がガラ
ス層91の側面に付着せず、エッチャントガスがガラス層
91に対してほぼ垂直方向にのみ作用する。図14には、ガ
ラス層91のエッチングが実線の矢印、更には仮想線の矢
印で示すように垂直方向に進行する状況を示している。
【００５７】なお、このエッチングにおいて、上記のア
スペクト比（Ｗ2 ／Ｈ）は、エッチング前ではマスク92
の間隔とその厚さ（高さ）との比で規定するが、実際に
はエッチングの進行と共に高さＨは大きくなり、最大で
マスク92の厚みとガラス層91の厚みとの合計量の大きさ
となる。ここで、Ｗ2 ＝0.2 μｍ、Ｈ＝2.0 μｍ、ガラ
ス層91の厚み 1.0μｍ程度まで実施し得るので、Ｗ2 ／
Ｈは最小で特に１／16程度とし（上記合計量を考慮した
場合）、最大で１／２（エッチング前）とするのがよ
い。このＷ2 ／Ｈが１／２より大きいと、ガラス層91の
垂直エッチング性が悪くなる一方で、１／16より小さい
と、却ってエッチング不良を生じ易くなる。このＷ2 ／
Ｈは更に、１／５〜１／２の範囲に臨界的な作用効果を
生じ得る。
スペクト比（Ｗ2 ／Ｈ）は、エッチング前ではマスク92
の間隔とその厚さ（高さ）との比で規定するが、実際に
はエッチングの進行と共に高さＨは大きくなり、最大で
マスク92の厚みとガラス層91の厚みとの合計量の大きさ
となる。ここで、Ｗ2 ＝0.2 μｍ、Ｈ＝2.0 μｍ、ガラ
ス層91の厚み 1.0μｍ程度まで実施し得るので、Ｗ2 ／
Ｈは最小で特に１／16程度とし（上記合計量を考慮した
場合）、最大で１／２（エッチング前）とするのがよ
い。このＷ2 ／Ｈが１／２より大きいと、ガラス層91の
垂直エッチング性が悪くなる一方で、１／16より小さい
と、却ってエッチング不良を生じ易くなる。このＷ2 ／
Ｈは更に、１／５〜１／２の範囲に臨界的な作用効果を
生じ得る。
【００５８】次いで、図８に示すようにマスク92を除去
し、ＣＶＤで全面にキャパシタ下部電極となるポリシリ
コン層96を形成した後、図９に示すように、ポリシリコ
ン層96を一様にエッチバックする際に、ポリシリコン層
96のデポ前に下地のポリシリコン層11がエッチング除去
されていない場合は、このポリシリコン層11をもエッチ
ングする。そして、スペーサ材91の側面にポリシリコン
層96を残す。このエッチバックには、異方性に優れかつ
酸化物に対する選択比の低下したＣｌ2 ガスを使用し、
例えばＣｌ2 40sccm、圧力５mTorr 、強度 180mAでポリ
シリコン層96の異方性エッチングを行う。この場合、ス
ペーサ材91の側面は垂直になっているために、エッチャ
ントガスが垂直面上のポリシリコン層96に対して基板垂
直方向（即ち、基板１と直角方向に作用することによっ
てポリシリコン層76は一様にエッチバックされ、スペー
サ材91の側面には十分な厚みに残される。
し、ＣＶＤで全面にキャパシタ下部電極となるポリシリ
コン層96を形成した後、図９に示すように、ポリシリコ
ン層96を一様にエッチバックする際に、ポリシリコン層
96のデポ前に下地のポリシリコン層11がエッチング除去
されていない場合は、このポリシリコン層11をもエッチ
ングする。そして、スペーサ材91の側面にポリシリコン
層96を残す。このエッチバックには、異方性に優れかつ
酸化物に対する選択比の低下したＣｌ2 ガスを使用し、
例えばＣｌ2 40sccm、圧力５mTorr 、強度 180mAでポリ
シリコン層96の異方性エッチングを行う。この場合、ス
ペーサ材91の側面は垂直になっているために、エッチャ
ントガスが垂直面上のポリシリコン層96に対して基板垂
直方向（即ち、基板１と直角方向に作用することによっ
てポリシリコン層76は一様にエッチバックされ、スペー
サ材91の側面には十分な厚みに残される。
【００５９】次いで、ポリシリコン76を側面で支持して
いるスペーサ材91は、図10に示すようにポリシリコンに
対して選択性を有する例えばフッ酸（又はバッファード
フッ酸）によるウェットエッチングで除去し、基板１の
Ｎ+ 型領域３に接続された円筒型ポリシリコン下部電極
96を形成する。
いるスペーサ材91は、図10に示すようにポリシリコンに
対して選択性を有する例えばフッ酸（又はバッファード
フッ酸）によるウェットエッチングで除去し、基板１の
Ｎ+ 型領域３に接続された円筒型ポリシリコン下部電極
96を形成する。
【００６０】次いで、図11に及び図12に示すように、全
面にＣＶＤでシリコンナイトライドの高誘電体膜77及び
ポリシリコンのキャパシタ上部電極（プレート電極）78
をそれぞれ積層し、互いに分離された複数のスタックセ
ルキャパシタＣＡＰを有するＣＯＢ構造のメモリセルＭ
Ｃを作製する。このメモリセル上は更に、図13に示すよ
うに絶縁層97で被覆する。
面にＣＶＤでシリコンナイトライドの高誘電体膜77及び
ポリシリコンのキャパシタ上部電極（プレート電極）78
をそれぞれ積層し、互いに分離された複数のスタックセ
ルキャパシタＣＡＰを有するＣＯＢ構造のメモリセルＭ
Ｃを作製する。このメモリセル上は更に、図13に示すよ
うに絶縁層97で被覆する。
【００６１】上記したように、本実施例によるダイナミ
ックＲＡＭのメモリセルはその製造プロセスで示したよ
うに、図６で述べたマスク92についての径Ｗ1 に対応し
たキャパシタ下部電極96の内径、間隔Ｗ2 に対応した隣
接するキャパシタ下部電極96−96間のスペースを有して
いて、下部電極96が垂直の円筒形状をなしているため、
隣接するキャパシタ間のスペースを狭めて集積度を向上
させることができる。
ックＲＡＭのメモリセルはその製造プロセスで示したよ
うに、図６で述べたマスク92についての径Ｗ1 に対応し
たキャパシタ下部電極96の内径、間隔Ｗ2 に対応した隣
接するキャパシタ下部電極96−96間のスペースを有して
いて、下部電極96が垂直の円筒形状をなしているため、
隣接するキャパシタ間のスペースを狭めて集積度を向上
させることができる。
【００６２】また、製造時に下部電極96の形状を規定す
るスペーサ材91のパターニングに使用するマスク92の非
マスク領域93に相当する上記間隔内に、堆積物生成の原
因となるエッチャントガスが侵入し難くなり、垂直方向
への垂直の異方性エッチングを良好に行えるため、エッ
チバック後のキャパシタ下部電極の厚みを十分大きく保
持しかつその垂直形状を実現することができる。即ち、
エッチャントガスによるラジカルが非マスク領域93に侵
入し難くなり、垂直の異方性エッチングを十分に生ぜし
める。これによって、スペーサ材91の側面の垂直性が良
好となり、キャパシタ下部電極となるポリシリコン層96
のエッチバック時に横方向へのエッチングを防止し、そ
の厚みを保持することができる。
るスペーサ材91のパターニングに使用するマスク92の非
マスク領域93に相当する上記間隔内に、堆積物生成の原
因となるエッチャントガスが侵入し難くなり、垂直方向
への垂直の異方性エッチングを良好に行えるため、エッ
チバック後のキャパシタ下部電極の厚みを十分大きく保
持しかつその垂直形状を実現することができる。即ち、
エッチャントガスによるラジカルが非マスク領域93に侵
入し難くなり、垂直の異方性エッチングを十分に生ぜし
める。これによって、スペーサ材91の側面の垂直性が良
好となり、キャパシタ下部電極となるポリシリコン層96
のエッチバック時に横方向へのエッチングを防止し、そ
の厚みを保持することができる。
【００６３】この結果、既述したように薄膜化防止のた
めに下部電極の構成材料層の厚みを予め大きくする必要
がなく、またキャパシタ間の間隔を可能な限り狭めるこ
とができるので装置の高密度を図り、その集積度を向上
させることができる。
めに下部電極の構成材料層の厚みを予め大きくする必要
がなく、またキャパシタ間の間隔を可能な限り狭めるこ
とができるので装置の高密度を図り、その集積度を向上
させることができる。
【００６４】なお、ポリシリコン層96は、上記のエッチ
バックによって、その内側面は下端から上端まで垂直面
であるが、その外側面は下端から中途位置まで垂直であ
り、それより上部は膜厚が次第に薄くなっている。
バックによって、その内側面は下端から上端まで垂直面
であるが、その外側面は下端から中途位置まで垂直であ
り、それより上部は膜厚が次第に薄くなっている。
【００６５】また、ポリシリコン層96は垂直方向のエッ
チバックによってその高さが減少することを補償するた
め、予めスペーサ材91を高くしておけばポリシリコン層
96はエッチバック後もその高さを十分に保持できる。そ
して、垂直方向のエッチバックを十分に行うことによ
り、半導体基板上の段差部分に残留しようとするポリシ
リコンも同時に完全に除去でき、残留ポリシリコンによ
る素子間の短絡等を防止できる。
チバックによってその高さが減少することを補償するた
め、予めスペーサ材91を高くしておけばポリシリコン層
96はエッチバック後もその高さを十分に保持できる。そ
して、垂直方向のエッチバックを十分に行うことによ
り、半導体基板上の段差部分に残留しようとするポリシ
リコンも同時に完全に除去でき、残留ポリシリコンによ
る素子間の短絡等を防止できる。
【００６６】図15には、本実施例で用いた狭スペース幅
（Ｗ2 ）のマスク92と、広スペース幅のマスク72とを用
いた場合、スペーサ材であるガラス層91又は71がエッチ
ングされた後の形状を概略的に比較したものであり、前
者は垂直面95が得られるのに反し、後者は傾斜面74とな
り、スペーサ材の寸法太りが大きくなる。
（Ｗ2 ）のマスク92と、広スペース幅のマスク72とを用
いた場合、スペーサ材であるガラス層91又は71がエッチ
ングされた後の形状を概略的に比較したものであり、前
者は垂直面95が得られるのに反し、後者は傾斜面74とな
り、スペーサ材の寸法太りが大きくなる。
【００６７】また、図16には、本実施例のように、マス
ク92の上記したアスペクト比（Ｗ2／Ｈ≦１／２）の設
定と共にエッチャントガスの異方性の向上（例えばＣＨ
Ｆ3の流量を減らすこと）を同時に行うと、（Ａ）のよ
うにマスク92のスペース幅（間隔Ｗ2 ）によって、エッ
チング後のスペーサ材の寸法太りを減少させ、垂直エッ
チング性を大きく向上させることができる。なお、図中
の（Ｂ）は上記したエッチャントガスの異方性の向上の
みを行った場合を示すが、図中（Ｃ）の従来法（対策
（Ａ）及び（Ｂ）のいずれも行わない場合）よりは、ス
ペーサ材の寸法太りが抑えられ、エッチング性がある程
度改善される。
ク92の上記したアスペクト比（Ｗ2／Ｈ≦１／２）の設
定と共にエッチャントガスの異方性の向上（例えばＣＨ
Ｆ3の流量を減らすこと）を同時に行うと、（Ａ）のよ
うにマスク92のスペース幅（間隔Ｗ2 ）によって、エッ
チング後のスペーサ材の寸法太りを減少させ、垂直エッ
チング性を大きく向上させることができる。なお、図中
の（Ｂ）は上記したエッチャントガスの異方性の向上の
みを行った場合を示すが、図中（Ｃ）の従来法（対策
（Ａ）及び（Ｂ）のいずれも行わない場合）よりは、ス
ペーサ材の寸法太りが抑えられ、エッチング性がある程
度改善される。
【００６８】即ち、異方性を改善しない従来の製造法で
は、すべてのマスクパターン間隔に対し、残留スペーサ
材の寸法太りが大きい。これは、エッチャントガスから
のポリマー（重合体）がエッチングされる酸化膜の側壁
に付着する割合が大きいために膜の幅を増大させると考
えられる。しかし、例えば、ＣＨＦ3 の混合比を少なく
した異方性の向上したエッチングプロセスを使用する
と、全体的に膜の幅増大を抑えることができる。更にマ
スクパターンの間隔（スペース）を狭くしたり、レジス
ト膜厚を大きくしたり、或いは酸化膜の高さを高くする
ことで、酸化膜の幅の増大を大幅に抑えることができ
る。
は、すべてのマスクパターン間隔に対し、残留スペーサ
材の寸法太りが大きい。これは、エッチャントガスから
のポリマー（重合体）がエッチングされる酸化膜の側壁
に付着する割合が大きいために膜の幅を増大させると考
えられる。しかし、例えば、ＣＨＦ3 の混合比を少なく
した異方性の向上したエッチングプロセスを使用する
と、全体的に膜の幅増大を抑えることができる。更にマ
スクパターンの間隔（スペース）を狭くしたり、レジス
ト膜厚を大きくしたり、或いは酸化膜の高さを高くする
ことで、酸化膜の幅の増大を大幅に抑えることができ
る。
【００６９】なお、図17に拡大図示するように、ポリシ
リコン層96のエッチバックによって、図36において既述
したようにポリシリコン層96の頂部の内側面にはポリマ
ー堆積物79が生じ、その外側面には自然酸化膜80が生じ
易いが、これらは何らかの方法、例えばエッチングによ
って除去するのが望ましい。
リコン層96のエッチバックによって、図36において既述
したようにポリシリコン層96の頂部の内側面にはポリマ
ー堆積物79が生じ、その外側面には自然酸化膜80が生じ
易いが、これらは何らかの方法、例えばエッチングによ
って除去するのが望ましい。
【００７０】図18〜図24は、本発明をダイナミックＲＡ
Ｍに適用した第２の実施例を示すものである。
Ｍに適用した第２の実施例を示すものである。
【００７１】本実施例によるダイナミックＲＡＭをその
作製プロセスと共に説明すると、まず図１〜図３に示し
た第１の実施例と同様にして、メモリセル部においてソ
ース領域３上の絶縁層６及び70の一部分にコンタクトホ
ール10を形成した後、図18に示すように、コンタクトホ
ール10を含めて全面にＣＶＤでシリケートガラス層91を
被着する。
作製プロセスと共に説明すると、まず図１〜図３に示し
た第１の実施例と同様にして、メモリセル部においてソ
ース領域３上の絶縁層６及び70の一部分にコンタクトホ
ール10を形成した後、図18に示すように、コンタクトホ
ール10を含めて全面にＣＶＤでシリケートガラス層91を
被着する。
【００７２】このガラス層91は、後述する円筒型スタッ
クセルキャパシタの円筒型（クラウン形状）ポリシリコ
ン下部電極を形成する際の支柱となる（或いはポリシリ
コン下部電極の形状を規定するスペーサとしての）もの
であって、例えば約5000Åの厚さに形成する。このシリ
ケートガラス絶縁層91は不純物を含まないノンドープの
シリケートガラスからなる（但し、不純物の種類、濃度
によっては不純物がドープされていてもよい）。
クセルキャパシタの円筒型（クラウン形状）ポリシリコ
ン下部電極を形成する際の支柱となる（或いはポリシリ
コン下部電極の形状を規定するスペーサとしての）もの
であって、例えば約5000Åの厚さに形成する。このシリ
ケートガラス絶縁層91は不純物を含まないノンドープの
シリケートガラスからなる（但し、不純物の種類、濃度
によっては不純物がドープされていてもよい）。
【００７３】そして、この絶縁層91をスペーサ形状にエ
ッチングするためのフォトレジストマスク102 を所定パ
ターンに形成する。このマスク102 においては、各マス
クの径をＷ1'、各マスク間の間隔をＷ2'、各マスクの厚
みをＨ' としたとき、少なくともＷ1'＜Ｗ2'であって、
望ましくは １×Ｗ1'＜Ｗ2'≦10Ｗ1'、Ｗ2'／Ｈ' ≧１
（更には２≦Ｗ2'／Ｈ' ≦８）の比とする。例えば、Ｗ
1'＝0.2 〜0.3 μｍ、Ｗ2'＝0.6 〜 1.2μｍ、Ｈ' ＝0.
7 〜 1.0μｍとしてよく、Ｗ2'／Ｈ' は例えば1.5とす
る。
ッチングするためのフォトレジストマスク102 を所定パ
ターンに形成する。このマスク102 においては、各マス
クの径をＷ1'、各マスク間の間隔をＷ2'、各マスクの厚
みをＨ' としたとき、少なくともＷ1'＜Ｗ2'であって、
望ましくは １×Ｗ1'＜Ｗ2'≦10Ｗ1'、Ｗ2'／Ｈ' ≧１
（更には２≦Ｗ2'／Ｈ' ≦８）の比とする。例えば、Ｗ
1'＝0.2 〜0.3 μｍ、Ｗ2'＝0.6 〜 1.2μｍ、Ｈ' ＝0.
7 〜 1.0μｍとしてよく、Ｗ2'／Ｈ' は例えば1.5とす
る。
【００７４】次いで、図19に示すように、マスク102 を
用いて絶縁層91をドライエッチングし、キャパシタ下部
電極の外径に相当する非マスク領域103 の直下のシリケ
ートガラス層91を選択的に除去する。このドライエッチ
ングのエッチャントガスとしてポリシリコンに対して選
択性を有しかつ異方性のあるＣＦ4 とＣＨＦ3 とＡｒと
の混合ガスを使用し、例えばＣＦ4 を５sccm、ＣＨＦ3
を15sccm、Ａｒを 200sccm、 400mTorr の圧力で 4.7ワ
ット／cm2 の強度でエッチングを行うが、図示したよう
にシリケートガラス層91は斜面74を有する形状にエッチ
ングされる。
用いて絶縁層91をドライエッチングし、キャパシタ下部
電極の外径に相当する非マスク領域103 の直下のシリケ
ートガラス層91を選択的に除去する。このドライエッチ
ングのエッチャントガスとしてポリシリコンに対して選
択性を有しかつ異方性のあるＣＦ4 とＣＨＦ3 とＡｒと
の混合ガスを使用し、例えばＣＦ4 を５sccm、ＣＨＦ3
を15sccm、Ａｒを 200sccm、 400mTorr の圧力で 4.7ワ
ット／cm2 の強度でエッチングを行うが、図示したよう
にシリケートガラス層91は斜面74を有する形状にエッチ
ングされる。
【００７５】即ち、図18においてマスク102 のサイズ関
係をＷ1'＜＜Ｗ2'、Ｗ2'／Ｈ' ≧１と規定したため、ガ
ラス層91がエッチングされる非マスク領域103(開口部）
の幅Ｗ2'が残される部分の径Ｗ1'よりもずっと大きく、
非マスク領域103 の幅Ｗ2'がその高さＨ' よりも大き
く、従って等方性のエッチャントガスが広い非マスク領
域103 に入り込み易く、ガスの反応性ラジカルが侵入し
易くなると同時に、異方性のエッチャントガスによる垂
直方向のエッチングも生じる。この結果、エッチングの
進行時にポリマー様の堆積物がガラス層91の側面に付着
し、エッチャントガスがガラス層91に対してほぼ垂直方
向に作用し難くなる。
係をＷ1'＜＜Ｗ2'、Ｗ2'／Ｈ' ≧１と規定したため、ガ
ラス層91がエッチングされる非マスク領域103(開口部）
の幅Ｗ2'が残される部分の径Ｗ1'よりもずっと大きく、
非マスク領域103 の幅Ｗ2'がその高さＨ' よりも大き
く、従って等方性のエッチャントガスが広い非マスク領
域103 に入り込み易く、ガスの反応性ラジカルが侵入し
易くなると同時に、異方性のエッチャントガスによる垂
直方向のエッチングも生じる。この結果、エッチングの
進行時にポリマー様の堆積物がガラス層91の側面に付着
し、エッチャントガスがガラス層91に対してほぼ垂直方
向に作用し難くなる。
【００７６】従って、ここでは、マスク102 を図７で述
べた第１の実施例とは逆のパターンとし、マスク102 の
開口部103 を広くしているために、従来と同様にスペー
サ材91の側面が垂直とはならず、斜面となっているが、
スペーサ材91のエッチング部分を下記の如くにキャパシ
タ下部電極の領域としていることが根本的に異なってい
る。
べた第１の実施例とは逆のパターンとし、マスク102 の
開口部103 を広くしているために、従来と同様にスペー
サ材91の側面が垂直とはならず、斜面となっているが、
スペーサ材91のエッチング部分を下記の如くにキャパシ
タ下部電極の領域としていることが根本的に異なってい
る。
【００７７】図20に示すように、マスク102 を除去し、
露出したコンタクトホール10を含む全面にＣＶＤでポリ
シリコン層106 を被着する。
露出したコンタクトホール10を含む全面にＣＶＤでポリ
シリコン層106 を被着する。
【００７８】次いで、図21に示すように、ポリシリコン
層106 を被着した隣接するスペーサ材91−91間の凹部10
0 に、スペーサ材102 の上面位置Ｐのレベル以下の深さ
にフォトレジスト101 を充填する。
層106 を被着した隣接するスペーサ材91−91間の凹部10
0 に、スペーサ材102 の上面位置Ｐのレベル以下の深さ
にフォトレジスト101 を充填する。
【００７９】次いで、図22に示すように、フォトレジス
ト101 をマスクにして、非マスク領域に露出しているポ
リシリコン層106 をエッチバックする。このエッチバッ
クには、異方性に優れかつ酸化物に対する選択比の低下
したＣｌ2 ガスを使用し、例えばＣｌ2 40sccm、圧力５
mTorr 、強度 180mAでポリシリコン層96の異方性エッチ
ングを行う。この場合、スペーサ材91の側面は斜面にな
っているために、エッチバックによってポリシリコン層
106 の厚みが薄くなり易いが、スペーサ材91の側面では
ポリシリコン層106 がレジスト101 によって保護されて
いるためにエッチバック後にその厚みは十分に保持され
ている。
ト101 をマスクにして、非マスク領域に露出しているポ
リシリコン層106 をエッチバックする。このエッチバッ
クには、異方性に優れかつ酸化物に対する選択比の低下
したＣｌ2 ガスを使用し、例えばＣｌ2 40sccm、圧力５
mTorr 、強度 180mAでポリシリコン層96の異方性エッチ
ングを行う。この場合、スペーサ材91の側面は斜面にな
っているために、エッチバックによってポリシリコン層
106 の厚みが薄くなり易いが、スペーサ材91の側面では
ポリシリコン層106 がレジスト101 によって保護されて
いるためにエッチバック後にその厚みは十分に保持され
ている。
【００８０】次いで、図23に示すように、レジスト101
を除去し、ポリシリコン106 を側面で支持しているスペ
ーサ材91をポリシリコンに対し選択性を有する例えばフ
ッ酸（又はバッファードフッ酸）によるウェットエッチ
ングで除去し、基板１のＮ+型領域３に接続された円筒
型ポリシリコン下部電極106 を形成する。
を除去し、ポリシリコン106 を側面で支持しているスペ
ーサ材91をポリシリコンに対し選択性を有する例えばフ
ッ酸（又はバッファードフッ酸）によるウェットエッチ
ングで除去し、基板１のＮ+型領域３に接続された円筒
型ポリシリコン下部電極106 を形成する。
【００８１】次いで、図24に示すように、全面にＣＶＤ
でシリコンナイトライドの高誘電体膜77及びポリシリコ
ンのキャパシタ上部電極（プレート電極）78をそれぞれ
積層し、互いに分離された複数のスタックセルキャパシ
タＣＡＰを有するメモリセルＭＣを作製する。
でシリコンナイトライドの高誘電体膜77及びポリシリコ
ンのキャパシタ上部電極（プレート電極）78をそれぞれ
積層し、互いに分離された複数のスタックセルキャパシ
タＣＡＰを有するメモリセルＭＣを作製する。
【００８２】上記したように、本実施例によるダイナミ
ックＲＡＭのメモリセルは、その製造プロセスで示した
ことから、図18で述べたマスク102 についての非マスク
領域の径Ｗ2'に対応したキャパシタ下部電極106 の外
径、間隔Ｗ1'に対応した隣接するキャパシタ下部電極 1
06−106 間のスペースを有しているので、下部電極106
が逆台形状の円筒形状をなしていても、隣接するキャパ
シタ間のスペースを狭めて集積度を向上させることがで
きる。
ックＲＡＭのメモリセルは、その製造プロセスで示した
ことから、図18で述べたマスク102 についての非マスク
領域の径Ｗ2'に対応したキャパシタ下部電極106 の外
径、間隔Ｗ1'に対応した隣接するキャパシタ下部電極 1
06−106 間のスペースを有しているので、下部電極106
が逆台形状の円筒形状をなしていても、隣接するキャパ
シタ間のスペースを狭めて集積度を向上させることがで
きる。
【００８３】また、製造時に下部電極106 の形状を規定
するスペーサ材91のパターニングに使用するマスク92の
非マスク領域93に相当する上記径Ｗ2'内に、堆積物生成
の原因となるエッチャントガスが侵入してスペーサ材91
が斜めにエッチングされても、ポリシリコン層106 のエ
ッチバック時にはレジスト101 によってスペーサ材91の
側面のポリシリコン層106 はエッチングされずにその厚
みを保持できる。
するスペーサ材91のパターニングに使用するマスク92の
非マスク領域93に相当する上記径Ｗ2'内に、堆積物生成
の原因となるエッチャントガスが侵入してスペーサ材91
が斜めにエッチングされても、ポリシリコン層106 のエ
ッチバック時にはレジスト101 によってスペーサ材91の
側面のポリシリコン層106 はエッチングされずにその厚
みを保持できる。
【００８４】この結果、既述したように薄膜化防止のた
めに下部電極の構成材料層の厚みを予め大きくする必要
がなく、またキャパシタ間の間隔を可能な限り狭めるこ
とができるので装置の高密度を図り、その集積度を向上
させることができる。
めに下部電極の構成材料層の厚みを予め大きくする必要
がなく、またキャパシタ間の間隔を可能な限り狭めるこ
とができるので装置の高密度を図り、その集積度を向上
させることができる。
【００８５】なお、ポリシリコン層106 は、上記のエッ
チバックによってその外側面は下端から上端まで平面で
あるが、その内側面は下端から中途位置まで平面であ
り、それより上部は膜厚が次第に薄くなっている。
チバックによってその外側面は下端から上端まで平面で
あるが、その内側面は下端から中途位置まで平面であ
り、それより上部は膜厚が次第に薄くなっている。
【００８６】図25は、本発明をダイナミックＲＡＭに適
用した第３の実施例を示すものである。
用した第３の実施例を示すものである。
【００８７】本実施例によるダイナミックＲＡＭの作製
プロセスにおいて、上述した実施例と異なる工程は、上
述したキャパシタ下部電極となるポリシリコン層のエッ
チバック時にポリシリコン層の頂部に生じようとするバ
リの生成を防止することである。
プロセスにおいて、上述した実施例と異なる工程は、上
述したキャパシタ下部電極となるポリシリコン層のエッ
チバック時にポリシリコン層の頂部に生じようとするバ
リの生成を防止することである。
【００８８】即ち、図25（Ａ）に示すように、スペーサ
材91上にＣＶＤでポリシリコン層96を被着した後、ポリ
シリコン層96をそのままエッチバックすると、上述した
ポリマー様の堆積物79や自然酸化膜80がその頂部に生成
し易い。これらに起因するポリシリコンのバリは約 800
Åの高さに生じることがある。
材91上にＣＶＤでポリシリコン層96を被着した後、ポリ
シリコン層96をそのままエッチバックすると、上述した
ポリマー様の堆積物79や自然酸化膜80がその頂部に生成
し易い。これらに起因するポリシリコンのバリは約 800
Åの高さに生じることがある。
【００８９】そこで、ポリシリコン層96のエッチバック
条件として、酸化膜に対する選択性を低下させかつ等方
性エッチング成分を僅かに有するエッチャントガスを用
いてエッチバックを行うことによって、バリ形状の生成
を防止することができるのである。
条件として、酸化膜に対する選択性を低下させかつ等方
性エッチング成分を僅かに有するエッチャントガスを用
いてエッチバックを行うことによって、バリ形状の生成
を防止することができるのである。
【００９０】具体的には、使用するエッチャントガスと
して、酸化膜に対する選択比を低下させるためにＯ2 を
使用せずにＣｌ2 を使用する。Ｃｌ2 とＯ2 との混合ガ
スではエッチングレート比は、ポリシリコン：酸化物＝
約50：１であるが、Ｃｌ2 のみのときはそのレート比は
約20：１となり、ポリシリコンの垂直エッチングを十分
に行いつつ酸化物もエッチングすることができる。ま
た、等方性成分としては、ＳＦ6 を混合すればよい。従
って、本実施例では、エッチバック用のエッチャントガ
スは一例としてＣｌ2 を40sccmとＳＦ6 を４sccmの混合
ガスとし、５mTorr の圧力及び 200mAの強度でエッチン
グする。
して、酸化膜に対する選択比を低下させるためにＯ2 を
使用せずにＣｌ2 を使用する。Ｃｌ2 とＯ2 との混合ガ
スではエッチングレート比は、ポリシリコン：酸化物＝
約50：１であるが、Ｃｌ2 のみのときはそのレート比は
約20：１となり、ポリシリコンの垂直エッチングを十分
に行いつつ酸化物もエッチングすることができる。ま
た、等方性成分としては、ＳＦ6 を混合すればよい。従
って、本実施例では、エッチバック用のエッチャントガ
スは一例としてＣｌ2 を40sccmとＳＦ6 を４sccmの混合
ガスとし、５mTorr の圧力及び 200mAの強度でエッチン
グする。
【００９１】こうして、エッチバック時に、バリの原因
となるポリマー様の堆積物（これはシリコンがポリマー
化したものが主体）や自然酸化膜（更にはスペーサ材91
の上端部分も僅かに）をエッチングしつつポリシリコン
層96を十分にエッチバックすることができる。この結
果、図25（Ｃ）に示すように、ポリシリコン層96は、バ
リがなく、スペーサ材91の上面から 800Å以上の領域Ａ
が除去され、かつ厚みが僅かに減少した状態でスペーサ
材91の側面に垂直形状に残されることになる。
となるポリマー様の堆積物（これはシリコンがポリマー
化したものが主体）や自然酸化膜（更にはスペーサ材91
の上端部分も僅かに）をエッチングしつつポリシリコン
層96を十分にエッチバックすることができる。この結
果、図25（Ｃ）に示すように、ポリシリコン層96は、バ
リがなく、スペーサ材91の上面から 800Å以上の領域Ａ
が除去され、かつ厚みが僅かに減少した状態でスペーサ
材91の側面に垂直形状に残されることになる。
【００９２】従って、図11及び図12で述べたように誘電
体膜77を被着したときに、膜付きや膜質が良くなり、そ
の絶縁性及び耐電圧性を向上させることができる。しか
も、エッチバック時にバリの発生を防止できるので、バ
リの除去のために付加的な工程は不要であり、最小の工
程で目的とするキャパシタを作製することができる。
体膜77を被着したときに、膜付きや膜質が良くなり、そ
の絶縁性及び耐電圧性を向上させることができる。しか
も、エッチバック時にバリの発生を防止できるので、バ
リの除去のために付加的な工程は不要であり、最小の工
程で目的とするキャパシタを作製することができる。
【００９３】なお、本実施例の工程は、上述した第１又
は第２の実施例に対して適用するのが望ましいが、その
他の製造プロセスに適用してよい。
は第２の実施例に対して適用するのが望ましいが、その
他の製造プロセスに適用してよい。
【００９４】図26及び図27は、本発明をダイナミックＲ
ＡＭに適用した第４の実施例を示すものである。
ＡＭに適用した第４の実施例を示すものである。
【００９５】本実施例によるダイナミックＲＡＭの作製
プロセスにおいて、上記の第３の実施例と比べて、キャ
パシタ下部電極となるポリシリコン層の頂部に生じるバ
リをエッチバック後に除去することが異なっている。
プロセスにおいて、上記の第３の実施例と比べて、キャ
パシタ下部電極となるポリシリコン層の頂部に生じるバ
リをエッチバック後に除去することが異なっている。
【００９６】即ち、図９に示したポリシリコン層96のエ
ッチバック工程後に、ポリシリコン層96の頂部に上記の
如きバリが残留している場合には、エッチバック処理の
後に例えば酸素Ｏ2 を 400sccm、ＣＨＦ3 を20sccm含む
エッチャントガスを用い、 1.4Torr、350Wで等方性のポ
リシリコンエッチングを行い、エッチレート 100Å/min
でバリを除去し、図25（Ｃ）に示した形状に整形するこ
とができる。
ッチバック工程後に、ポリシリコン層96の頂部に上記の
如きバリが残留している場合には、エッチバック処理の
後に例えば酸素Ｏ2 を 400sccm、ＣＨＦ3 を20sccm含む
エッチャントガスを用い、 1.4Torr、350Wで等方性のポ
リシリコンエッチングを行い、エッチレート 100Å/min
でバリを除去し、図25（Ｃ）に示した形状に整形するこ
とができる。
【００９７】こうした後処理工程でバリ状突起部を除去
する場合、エッチャントガスを輸送して処理チャンバー
に導入するために、図26に示す装置を用いることができ
る。即ち、一対の電極 110−111 間に高周波電圧112 を
印加してエッチャントガス113 のイオン（ラジカル）を
生成し、ラジカル114 のみをチャンバー115 内の基板１
上に導入し、等方性エッチングを行い、方向性をもった
イオンによる異方性処理は行わない。
する場合、エッチャントガスを輸送して処理チャンバー
に導入するために、図26に示す装置を用いることができ
る。即ち、一対の電極 110−111 間に高周波電圧112 を
印加してエッチャントガス113 のイオン（ラジカル）を
生成し、ラジカル114 のみをチャンバー115 内の基板１
上に導入し、等方性エッチングを行い、方向性をもった
イオンによる異方性処理は行わない。
【００９８】また、この後処理は、酸化物層のエッチン
グ及びポリシリコン層のエッチング並びにポリシリコン
のデポジション工程と両立しないので、これらの各処理
チャンバーに追加して、バリ状突起物を丸める（除去す
る）ための後処理用チャンバーを設けるとよい。その理
由は、各処理工程のパラメータを変えることなく、かつ
真空圧を破ることなしに連続して処理ができるからであ
る。その後処理用チャンバー115 をその前段階の処理用
チャンバーと共に順次使用できるようにしたレイアウト
を図27に概略的に示す。
グ及びポリシリコン層のエッチング並びにポリシリコン
のデポジション工程と両立しないので、これらの各処理
チャンバーに追加して、バリ状突起物を丸める（除去す
る）ための後処理用チャンバーを設けるとよい。その理
由は、各処理工程のパラメータを変えることなく、かつ
真空圧を破ることなしに連続して処理ができるからであ
る。その後処理用チャンバー115 をその前段階の処理用
チャンバーと共に順次使用できるようにしたレイアウト
を図27に概略的に示す。
【００９９】なお、本実施例の工程も、上述した第１又
は第２の実施例に対して適用することが望ましいが、そ
の他の製造プロセスに適用してもよい。
は第２の実施例に対して適用することが望ましいが、そ
の他の製造プロセスに適用してもよい。
【０１００】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【０１０１】例えば、上述した工程の順序や組み合わ
せ、エッチャントガスの種類等は種々に変化させてよ
く、また、使用する材質やパターン等も変更することが
できる。特に、キャパシタの下部電極の材質としては、
結晶粒度の大きいポリシリコン以外にもアモルファスシ
リコンを使用してよいが、アモルファスシリコンの場合
は垂直形状に形成する上で有利となる場合がある。ま
た、その形状は同心円状の円筒型等としてもよい。
せ、エッチャントガスの種類等は種々に変化させてよ
く、また、使用する材質やパターン等も変更することが
できる。特に、キャパシタの下部電極の材質としては、
結晶粒度の大きいポリシリコン以外にもアモルファスシ
リコンを使用してよいが、アモルファスシリコンの場合
は垂直形状に形成する上で有利となる場合がある。ま
た、その形状は同心円状の円筒型等としてもよい。
【０１０２】また、上述の第２の実施例では、絶縁層や
ポリシリコン層のエッチングガスとしては、特別な選択
性及び異方性は要求されることはない。上述の第２又は
第３の実施例では、キャパシタを必ずしも複数個並置す
る必要はない。
ポリシリコン層のエッチングガスとしては、特別な選択
性及び異方性は要求されることはない。上述の第２又は
第３の実施例では、キャパシタを必ずしも複数個並置す
る必要はない。
【０１０３】なお、上述した各実施例では、ＣＯＢ構造
のメモリセルについて説明したが、本発明はＣＵＢ（Ce
ll under Bitline）構造のメモリセルにも勿論適用でき
る。その他、上述の半導体領域の導電型を変えたり、或
いは本発明を他の半導体メモリや他のデバイスに適用す
ることもできる。
のメモリセルについて説明したが、本発明はＣＵＢ（Ce
ll under Bitline）構造のメモリセルにも勿論適用でき
る。その他、上述の半導体領域の導電型を変えたり、或
いは本発明を他の半導体メモリや他のデバイスに適用す
ることもできる。
【０１０４】
【発明の作用効果】本発明は上述した如く、半導体基体
上に複数の衝立型キャパシタが所定の間隔を置いて並置
され、これらの衝立型キャパシタがほぼ垂直筒状の下部
電極と誘電体膜と上部電極とによってそれぞれ形成され
ていると共に、その並置方向において前記間隔が前記下
部電極の内径よりも小さくなっているので、隣接するキ
ャパシタ間のスペースを狭めて集積度を向上させること
ができる。また、製造時に下部電極の形状を規定するス
ペーサ材のパターニングに使用するマスクの非マスク領
域に相当する上記間隔内に、堆積物生成の原因となるエ
ッチャントが侵入し難くなり、垂直方向への垂直の異方
性エッチングを良好に行えるため、エッチバック後のキ
ャパシタ下部電極の厚みを十分大きく保持しかつその垂
直形状を実現することができる。
上に複数の衝立型キャパシタが所定の間隔を置いて並置
され、これらの衝立型キャパシタがほぼ垂直筒状の下部
電極と誘電体膜と上部電極とによってそれぞれ形成され
ていると共に、その並置方向において前記間隔が前記下
部電極の内径よりも小さくなっているので、隣接するキ
ャパシタ間のスペースを狭めて集積度を向上させること
ができる。また、製造時に下部電極の形状を規定するス
ペーサ材のパターニングに使用するマスクの非マスク領
域に相当する上記間隔内に、堆積物生成の原因となるエ
ッチャントが侵入し難くなり、垂直方向への垂直の異方
性エッチングを良好に行えるため、エッチバック後のキ
ャパシタ下部電極の厚みを十分大きく保持しかつその垂
直形状を実現することができる。
【０１０５】また、半導体基体上に衝立型キャパシタが
設けられ、この衝立型キャパシタが断面逆台形状で筒状
の下部電極と誘電体膜と上部電極とによって形成されて
いるので、スペーサ材を隣接する下部電極間の間隔に対
応して用いると同時にスペーサ材を除去する非マスク領
域に下部電極を設けるようにして、断面逆台形状の下部
電極が得られる。従って、このような逆台形状の下部電
極とすることによって、隣接する下部電極間のスペース
を狭くすることができ、装置の高密度化、高集積化が可
能となる。
設けられ、この衝立型キャパシタが断面逆台形状で筒状
の下部電極と誘電体膜と上部電極とによって形成されて
いるので、スペーサ材を隣接する下部電極間の間隔に対
応して用いると同時にスペーサ材を除去する非マスク領
域に下部電極を設けるようにして、断面逆台形状の下部
電極が得られる。従って、このような逆台形状の下部電
極とすることによって、隣接する下部電極間のスペース
を狭くすることができ、装置の高密度化、高集積化が可
能となる。
【０１０６】この場合、逆台形状の下部電極を形成する
際に、上記の第１のマスク材の非マスク領域を介してス
ペーサ材をエッチングしているためにエッチング後のス
ペーサ材の側面は堆積物の付着によって斜面状となる
が、ここに被着した下部電極の構成材料層は上記の第２
のマスク材によってスペーサ材の上面位置まで保護され
てエッチングされることはないので、残された下部電極
は十分な厚みで、かつ上記スペーサ材の斜面に対応した
逆台形状を呈することになる。これによって、下部電極
（即ち、上記スペーサ材のエッチング部分）に対して、
隣接する下部電極間の間隔を小さくし、キャパシタとし
ての高密度化、高集積化が可能となる。
際に、上記の第１のマスク材の非マスク領域を介してス
ペーサ材をエッチングしているためにエッチング後のス
ペーサ材の側面は堆積物の付着によって斜面状となる
が、ここに被着した下部電極の構成材料層は上記の第２
のマスク材によってスペーサ材の上面位置まで保護され
てエッチングされることはないので、残された下部電極
は十分な厚みで、かつ上記スペーサ材の斜面に対応した
逆台形状を呈することになる。これによって、下部電極
（即ち、上記スペーサ材のエッチング部分）に対して、
隣接する下部電極間の間隔を小さくし、キャパシタとし
ての高密度化、高集積化が可能となる。
【０１０７】また、下部電極の構成材料層のエッチバッ
ク時に、酸化物に対するエッチング選択比を低下させか
つ等方性エッチング成分を有する条件下でエッチバック
しているので、下部電極の構成材料層の外側面及び内側
面に生じがちな自然酸化膜やポリマー様の堆積物が生じ
ないようにしてエッチバックしているので、バリの発生
をなくすことができる。従って、下部電極上には誘電体
膜を十分な膜厚で膜質良好に形成でき、その絶縁不良や
耐電圧性を向上させ、信頼性を高めることができる。
ク時に、酸化物に対するエッチング選択比を低下させか
つ等方性エッチング成分を有する条件下でエッチバック
しているので、下部電極の構成材料層の外側面及び内側
面に生じがちな自然酸化膜やポリマー様の堆積物が生じ
ないようにしてエッチバックしているので、バリの発生
をなくすことができる。従って、下部電極上には誘電体
膜を十分な膜厚で膜質良好に形成でき、その絶縁不良や
耐電圧性を向上させ、信頼性を高めることができる。
【０１０８】更に、下部電極の構成材料のエッチバック
後に、その頂部のバリを等方性エッチングで除去してい
るので、バリのない下部電極を形成し、誘電体膜の膜
厚、膜質を保持することができる。そして、バリを除去
する工程を付加するとしても、これは高真空を保持した
まま別の処理室へ送ることによって容易に行うことがで
きる。
後に、その頂部のバリを等方性エッチングで除去してい
るので、バリのない下部電極を形成し、誘電体膜の膜
厚、膜質を保持することができる。そして、バリを除去
する工程を付加するとしても、これは高真空を保持した
まま別の処理室へ送ることによって容易に行うことがで
きる。
【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍの製造方法の一工程段階の拡大断面図である。
Ｍの製造方法の一工程段階の拡大断面図である。
【図２】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図３】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図４】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図５】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図６】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図７】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図８】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図９】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図10】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図11】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図12】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図13】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図14】同製造方法の一工程段階を説明するための拡大
断面図である。
断面図である。
【図15】同製造方法の一工程段階を比較して説明するた
めの概略断面図である。
めの概略断面図である。
【図16】同製造方法の一工程段階におけるエッチング後
の寸法を比較して示す図である。
の寸法を比較して示す図である。
【図17】同製造方法の一工程段階での要部を更に拡大し
て示す断面図である。
て示す断面図である。
【図18】本発明の第２の実施例によるダイナミックＲＡ
Ｍの製造方法の一工程段階の拡大断面図である。
Ｍの製造方法の一工程段階の拡大断面図である。
【図19】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図20】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図21】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図22】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図23】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図24】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図25】本発明の第３の実施例によるダイナミックＲＡ
Ｍの製造方法の主要な工程段階の拡大断面図である。
Ｍの製造方法の主要な工程段階の拡大断面図である。
【図26】本発明の第４の実施例によるダイナミックＲＡ
Ｍの製造に使用する装置の概略断面図である。
Ｍの製造に使用する装置の概略断面図である。
【図27】同ダイナミックＲＡＭの製造に用いる他の装置
の概略レイアウト図である。
の概略レイアウト図である。
【図28】従来例によるダイナミックＲＡＭの製造方法の
一工程段階の拡大断面図である。
一工程段階の拡大断面図である。
【図29】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図30】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図31】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図32】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図33】同製造方法の一工程段階の拡大断面図である。
【図34】同製造方法の一工程段階の拡大断面図である。
【図35】同製造方法の一工程段階の拡大断面図である。
【図36】同製造方法の一工程段階の拡大断面図である。
１・・・シリコン基板 ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ６、61、70、97・・・絶縁層 10・・・コンタクトホール 11、96、106 ・・・ポリシリコン層（下部電極） 77・・・誘電体膜 78・・・ポリシリコン層（上部電極） 79・・・ポリマー様の堆積物 80・・・酸化物 91・・・シリケートガラス層（絶縁層） 92、102 ・・・マスク 95・・・垂直面 101 ・・・レジスト Ｗ1 ・・・径 Ｗ2 ・・・間隔 Ｈ・・・高さ又は厚み ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＣＡＰ・・・スタックセルキャパシタ ＭＣ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 和彦 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 保田 正之 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 早川 崇 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 田中 道夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 江崎 祐治 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 湯原 克夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 大塚 実 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 熊井 寿和 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 趙 成沫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 帰山 敏之 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 北村 恵三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 芳隆 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 村田 純 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青木 英雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 紺野 秋彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 勝山 清美 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鳥居 善三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 徳永 尚文 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (20)
- 【請求項１】 半導体基体上に複数の衝立型キャパシタ
が所定の間隔を置いて並置され、これらの衝立型キャパ
シタがほぼ垂直筒状の下部電極と誘電体膜と上部電極と
によってそれぞれ形成されていると共に、その並置方向
において前記間隔が前記下部電極の内径よりも小さくな
っている半導体装置。 - 【請求項２】 下部電極の内側面がその下端から上端ま
でほぼ垂直面であり、前記下部電極の外側面がその下端
から上端近傍の中途位置までほぼ垂直面でありかつ前記
中途位置から前記上端にかけて膜厚が薄くなっている、
請求項１に記載した半導体装置。 - 【請求項３】 下部電極がコンタクトホールを介してメ
モリセル部の拡散領域に接続されている、請求項１又は
２に記載した半導体装置。 - 【請求項４】 半導体基体上に複数の衝立型キャパシタ
が所定の間隔を置いて並置され、これらの衝立型キャパ
シタがほぼ垂直筒状の下部電極と誘電体膜と上部電極と
によってそれぞれ形成されていると共に、その並置方向
において前記間隔が前記下部電極の内径よりも小さくな
っている半導体装置を製造するに際し、 前記衝立型キャパシタの形状を規定するためのスペーサ
材を前記半導体基体上に形成する工程と、 前記スペーサ材上に複数のマスク材を所定の間隔を置い
て並置して形成し、 この際、その並置方向において前記間隔を前記マスク材
の径及び厚みよりも小さくする工程と、 前記マスク材を用いて前記スペーサ材をエッチングし、
前記間隔の領域直下の前記スペーサ材を選択的に除去し
て複数個に分離し、各スペーサ材によって前記下部電極
の内径を規定する工程と、 少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、 前記構成材料層をエッチバックして前記スペーサ材の側
面に前記構成材料層を残す工程と、 前記スペーサ材を除去して前記下部電極を形成する工程
と、 少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、 少なくとも前記誘電体膜の表面に前記上部電極を形成す
る工程とを有する、半導体装置の製造方法。 - 【請求項５】 マスク材の間隔をその厚みの１／２以下
又は１／10以下とする、請求項４に記載した製造方法。 - 【請求項６】 マスク材の間隔を、その厚みと前記間隔
の領域直下の被エッチング材の厚みとの合計厚さの１／
２以下又は１／10以下とする、請求項４に記載した製造
方法。 - 【請求項７】 エッチング堆積物の少ない異方性の良好
なエッチングガスを用いてスペーサ材をエッチングす
る、請求項４〜６のいずれか１項に記載した製造方法。 - 【請求項８】 下部電極をコンタクトホールを介してメ
モリセル部の拡散領域に接続する、請求項４〜７のいず
れか１項に記載した製造方法。 - 【請求項９】 半導体基体上に衝立型キャパシタが設け
られ、この衝立型キャパシタが断面逆台形状で筒状の下
部電極と誘電体膜と上部電極とによって形成されている
半導体装置。 - 【請求項10】 半導体基体上に複数の衝立型キャパシタ
が所定の間隔を置いて並置され、これらの衝立型キャパ
シタが逆台形状で筒状の下部電極と誘電体膜と上部電極
とによってそれぞれ形成されていると共に、その並置方
向において前記間隔が前記下部電極の外径よりも小さく
なっている、請求項９に記載した半導体装置。 - 【請求項11】 下部電極の外側面がその下端から上端ま
でほぼ平面であり、前記下部電極の内側面がその下端か
ら上端近傍の中途位置までほぼ平面でありかつ前記中途
位置から前記上端にかけて膜厚が薄くなっている、請求
項９又は10に記載した半導体装置。 - 【請求項12】 下部電極がコンタクトホールを介してメ
モリセル部の拡散領域に接続されている、請求項９〜11
のいずれか１項に記載した半導体装置。 - 【請求項13】 半導体基体上に衝立型キャパシタが設け
られ、この衝立型キャパシタが断面逆台形状で筒状の下
部電極と誘電体膜と上部電極とによって形成されている
半導体装置を製造するに際し、 前記衝立型キャパシタの形状を規定するためのスペーサ
材を前記半導体基体上に形成する工程と、 前記スペーサ材上に第１のマスク材を形成する工程と、 前記第１のマスク材を用いて前記スペーサ材をエッチン
グし、非マスク領域直下の前記スペーサ材を選択的に除
去して、前記下部電極の外径を規定する工程と、 少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、 前記スペーサ材の除去領域に、このスペーサ材の上面位
置以下の高さまで第２のマスク材を充填する工程と、 前記スペーサ材の上面及びその近傍に露出した前記構成
材料層をエッチバックする工程と、 前記第２のマスク材を除去して前記スペーサ材の側面に
前記構成材料層を残す工程と、 前記スペーサ材を除去して前記下部電極を形成する工程
と、 少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、 少なくとも前記誘電体膜の表面に前記上部電極を形成す
る工程とを有する、半導体装置の製造方法。 - 【請求項14】 半導体基体上に複数の衝立型キャパシタ
が所定の間隔を置いて並置され、これらの衝立型キャパ
シタが逆台形状で筒状の下部電極と誘電体膜と上部電極
とによってそれぞれ形成されていると共に、その並置方
向において前記間隔が前記下部電極の外径よりも小さく
なっている半導体装置を製造するに際し、 前記衝立型キャパシタの形状を規定するためのスペーサ
材を前記半導体基体上に形成する工程と、 前記スペーサ材上に複数の第１のマスク材を所定の間隔
を置いて並置して形成し、この際、その並置方向におい
て前記間隔を前記第１のマスク材の径及び厚みよりも大
きくする工程と、 前記第１のマスク材を用いて前記スペーサ材をエッチン
グし、前記間隔の領域直下の前記スペーサ材を選択的に
除去して複数個に分離し、各スペーサ材によって前記下
部電極の外径を規定する工程と、 少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、 前記の分離された複数のスペーサ材間に、これらのスペ
ーサ材の上面位置以下の高さまで第２のマスク材を充填
する工程と、 前記スペーサ材の上面及びその近傍に露出した前記構成
材料層をエッチバックする工程と、 前記第２のマスク材を除去して前記スペーサ材の側面に
前記構成材料層を残す工程と、 前記スペーサ材を除去して前記下部電極を形成する工程
と、 少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、 少なくとも前記誘電体膜の表面に前記上部電極を形成す
る工程とを有する、請求項13に記載した製造方法。 - 【請求項15】 スペーサ材の非マスク領域の径又は第１
のマスク材の間隔をこの第１のマスク材の厚みの１倍以
上、10倍以下とする、請求項12又は14に記載した製造方
法。 - 【請求項16】 スペーサ材の非マスク領域の径又は第１
のマスク材の間隔を、この第１のマスク材の厚みと前記
非マスク領域又は前記間隔の領域直下の被エッチング材
の厚みとの合計厚さの１倍以上、10倍以下とする、請求
項13又は14に記載した製造方法。 - 【請求項17】 下部電極をコンタクトホールを介してメ
モリセル部の拡散領域に接続する、請求項14〜16のいず
れか１項に記載した製造方法。 - 【請求項18】 半導体基体上に衝立型キャパシタが設け
られ、この衝立型キャパシタが筒状の下部電極と誘電体
膜と上部電極とによって形成されている半導体装置を製
造するに際し、 前記衝立型キャパシタの形状を規定するためのスペーサ
材を前記半導体基体上に形成する工程と、 前記スペーサ材上にマスク材を形成する工程と、 前記マスク材を用いて前記スペーサ材をエッチングし、
非マスク領域直下の前記スペーサ材を選択的に除去し
て、前記下部電極の径を規定する工程と、 少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、 酸化物に対するエッチング選択比を低下させかつ等方性
エッチング成分を有するエッチング条件で前記構成材料
層のエッチバックを行い、このエッチバックによって生
じる前記構成材料層の上端のバリの発生を防止した状態
で前記スペーサ材の側面に前記構成材料層を残す工程
と、 前記スペーサ材を除去して前記下部電極を形成する工程
と、 少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、 少なくとも前記誘電体膜の表面に前記上部電極を形成す
る工程とを有する、請求項13に記載した半導体装置の製
造方法。 - 【請求項19】 半導体基体上に衝立型キャパシタが設け
られ、この衝立型キャパシタが筒状の下部電極と誘電体
膜と上部電極とによって形成されている半導体装置を製
造するに際し、 前記衝立型キャパシタの形状を規定するためのスペーサ
材を前記半導体基体上に形成する工程と、 前記スペーサ材上にマスク材を形成する工程と、 前記マスク材を用いて前記スペーサ材をエッチングし、
非マスク領域直下の前記スペーサ材を選択的に除去し
て、前記下部電極の径を規定する工程と、 少なくとも前記スペーサ材の表面に前記下部電極の構成
材料層を被着する工程と、 前記構成材料層をエッチバックして前記スペーサ材の側
面に前記構成材料層を残す工程と、 前記エッチバック後に等方性エッチングを行い、前記エ
ッチバックによって生じた前記構成材料層の上端のバリ
を除去する工程と、 前記スペーサ材を除去して前記下部電極を形成する工程
と、 少なくとも前記下部電極の表面に前記誘電体膜を形成す
る工程と、 少なくとも前記誘電体膜の表面に前記上部電極を形成す
る工程とを有する、半導体装置の製造方法。 - 【請求項20】 請求項１〜３及び９〜12のいずれか１項
に記載した半導体装置を製造する、請求項18又は19に記
載した製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248499A JPH0974174A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置及びその製造方法 |
| US08/709,203 US5933726A (en) | 1995-09-01 | 1996-08-27 | Method of forming a semiconductor device have a screen stacked cell capacitor |
| KR1019960038371A KR100423858B1 (ko) | 1995-09-01 | 1996-09-02 | 반도체디바이스및그제조방법 |
| TW086100847A TW328652B (en) | 1995-09-01 | 1997-01-27 | The semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248499A JPH0974174A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974174A true JPH0974174A (ja) | 1997-03-18 |
Family
ID=17179087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248499A Withdrawn JPH0974174A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置及びその製造方法 |
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| JP (1) | JPH0974174A (ja) |
| KR (1) | KR100423858B1 (ja) |
| TW (1) | TW328652B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103568A (en) * | 1998-03-27 | 2000-08-15 | Nec Corporation | Manufacturing method of cylindrical stacked electrode |
| US6458649B1 (en) | 1999-07-22 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor-over-bit line memory cells |
| WO2001008159A3 (en) * | 1999-07-22 | 2002-11-07 | Micron Technology Inc | Method of forming memory capacitor contact openings |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163047A (en) * | 1999-07-12 | 2000-12-19 | Vanguard International Semiconductor Corp. | Method of fabricating a self aligned contact for a capacitor over bitline, (COB), memory cell |
| US6232168B1 (en) * | 2000-08-25 | 2001-05-15 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
| JP4651169B2 (ja) * | 2000-08-31 | 2011-03-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6300191B1 (en) | 2001-02-15 | 2001-10-09 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a capacitor under bit line structure for a dynamic random access memory device |
| ITMI20042206A1 (it) * | 2004-11-17 | 2005-02-17 | St Microelectronics Srl | Procedimento per la definizione di cirfuiti integrati di dispositivi elettronici a semicondutture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| JPH06260609A (ja) * | 1992-06-10 | 1994-09-16 | Mitsubishi Electric Corp | 筒型キャパシタを有する半導体記憶装置およびその製造方法 |
| JPH0685187A (ja) * | 1992-09-07 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| US5539612A (en) * | 1992-09-08 | 1996-07-23 | Texas Instruments Incorporated | Intermediate structure for forming a storage capacitor |
| KR0168346B1 (ko) * | 1994-12-29 | 1998-12-15 | 김광호 | 고유전율 재료를 이용한 커패시터 및 그 제조방법 |
-
1995
- 1995-09-01 JP JP7248499A patent/JPH0974174A/ja not_active Withdrawn
-
1996
- 1996-08-27 US US08/709,203 patent/US5933726A/en not_active Expired - Lifetime
- 1996-09-02 KR KR1019960038371A patent/KR100423858B1/ko not_active IP Right Cessation
-
1997
- 1997-01-27 TW TW086100847A patent/TW328652B/zh not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103568A (en) * | 1998-03-27 | 2000-08-15 | Nec Corporation | Manufacturing method of cylindrical stacked electrode |
| US6458649B1 (en) | 1999-07-22 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor-over-bit line memory cells |
| WO2001008159A3 (en) * | 1999-07-22 | 2002-11-07 | Micron Technology Inc | Method of forming memory capacitor contact openings |
| US6589876B1 (en) | 1999-07-22 | 2003-07-08 | Micron Technology, Inc. | Methods of forming conductive capacitor plugs, methods of forming capacitor contact openings, and methods of forming memory arrays |
| US6964910B2 (en) | 1999-07-22 | 2005-11-15 | Micron Technology, Inc. | Methods of forming conductive capacitor plug in a memory array |
| EP1662562A2 (en) * | 1999-07-22 | 2006-05-31 | Micron Technology, Inc. | Methods for forming conductive capacitor plugs |
| EP1662561A3 (en) * | 1999-07-22 | 2006-06-28 | Micron Technology, Inc. | Method of forming memory capacitor contact openings |
| EP1662562A3 (en) * | 1999-07-22 | 2006-06-28 | Micron Technology, Inc. | Methods for forming conductive capacitor plugs |
| US7449390B2 (en) | 1999-07-22 | 2008-11-11 | Micron Technology, Inc. | Methods of forming memory |
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| Publication number | Publication date |
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| US5933726A (en) | 1999-08-03 |
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