KR100920016B1 - 다수의 캐패시터를 형성하는 방법 - Google Patents

다수의 캐패시터를 형성하는 방법 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

본 발명은 다수의 캐패시터를 형성하는 방법들을 포함한다. 일 구현에서, 다수의 캐패시터를 형성하는 방법은, 기판 위에 캐패시터 어레이부(array area) 내에 다수의 캐패시터 전극을 제공하는 것을 포함한다. 캐패시터 전극들은 외측 측면 측벽들을 포함한다. 다수의 캐패시터 전극은, 외측 측면 측벽과 접촉하는 유지 구조(40)를 이용하여 적어도 부분적으로 지지된다. 이 유지 구조(40)는, 상기 유지 구조를 형성하기 위해 캐패시터 어레이부 내의 어느 곳에서도 마스킹되지 않는 층(36)을 에칭함으로써 적어도 부분적으로 형성된다. 다수의 캐패시터 전극은 다수의 캐패시터에 포함된다.
Figure R1020077021914
캐패시터, 캐패시터 전극, 캐패시터 어레이, 다수 캐패시터

Description

다수의 캐패시터를 형성하는 방법{METHODS OF FORMING PLURALITIES OF CAPACITORS}
본 발명은 다수의 캐패시터를 형성하는 방법들에 관한 것이다.
캐패시터들은 집적 회로들, 예를 들어, DRAM 회로의 제조에서 일반적으로 사용되는 한 유형의 구성품이다. 전형적인 캐패시터는 비전도성 유전체 영역에 의해 분리된 두 개의 전도성 전극으로 구성된다. 집적 회로 밀도가 증가함에 따라, 전형적으로 감소하는 캐패시터 면적에도 불구하고, 충분히 높은 저장 정전용량을 유지하기 위한 꾸준한 도전이 있다. 집적 회로 밀도의 증가는 전형적으로, 캐패시터들의 수직 치수와 비교시 캐패시터들의 수평 수치에서 보다 큰 감소를 초래해왔다. 많은 예들에서, 캐패시터들의 수직 수치가 증가되어 왔다.
캐패시터들을 형성하는 하나의 방법은 캐패시터 저장 노드 전극이 형성되는 부분 내에 절연성 물질을 초기에 형성하는 것이다. 예를 들어, 개개의 캐패시터들을 위한 캐패시터 전극 개구부들의 어레이(array)는 전형적으로 절연성 캐패시터 전극 형성 물질로 제조되며, 전형적인 절연성 전극 형성 물질은 인과 붕소 중 하나 또는 둘 다로 도핑된 실리콘 이산화물이다. 캐패시터 전극 개구부들은 전형적으로 에칭에 의해 형성된다. 그러나, 특히 개구부들이 깊은 경우, 절연성 물질 내에서 캐패시터 전극 개구부들을 에칭하는 것은 어려울 수 있다.
그럼에도 불구하고, 각각의 캐패시터 전극들이 개구부들 내에 형성된 후, 캐패시터 전극 형성 물질 전부는 아니라도 대부분을 에칭하는 것을 종종 바랄 수 있다. 이로 인해 전극들의 외측 측벽 표면들이 증가된 면적을 제공할 수 있어 캐패시터들에 대한 증가된 정전용량이 형성된다. 그러나, 깊은 개구부들에 형성된 캐패시터 전극들은 전형적으로 폭이 넓은 것보다는 상대적으로 길이가 더 길다. 이로 인해, 외측 측벽 표면들을 노출시키는 에칭 기간, 기판의 전송 기간 및/또는 캐패시터 유전체층 혹은 외측 캐패시터 전극층의 퇴적 기간 중 어느 하나의 기간 동안 캐패시터 전극들이 무너질 수 있다(toppling). 본 출원인의 미국 특허 번호 6,667,502는 이러한 무너지는 현상을 경감하도록 하는 버팀목(brace) 혹은 유지 구조(retaining structure)를 교시한다.
본 발명은 상기 확인된 이슈를 다루도록 동기 부여되지만, 그렇게 한정되는 것은 아니다. 본 발명은 본 명세서에 대한 해설적인 참조 혹은 다른 한정하는 참조없이, 균등론에 입각해서 첨부되는 청구범위에 의해 단지 문언적으로만 한정된다.
<요 약>
본 발명은 다수의 캐패시터를 형성하는 방법들을 포함한다. 일 구현에서, 다수의 캐패시터를 형성하는 방법은, 기판 위에 캐패시터 어레이부(array area) 내에 다수의 캐패시터 전극을 제공하는 것을 포함한다. 캐패시터 전극들은 외측 측면 측벽들을 포함한다. 다수의 캐패시터 전극은, 외측 측면 측벽과 접촉하는 유지 구조를 이용하여 적어도 부분적으로 지지된다. 이 유지 구조는, 상기 유지 구조를 형성하기 위해 캐패시터 어레이부 내의 어느곳에서도 마스킹되지 않는 층을 에칭함으로써 적어도 부분적으로 형성된다. 다수의 캐패시터 전극은 다수의 캐패시터에 포함된다.
일 구현에서, 다수의 캐패시터를 형성하는 방법은 캐패시터 전극 형성 물질 위에 상이한 조성의 제1, 제2 및 제3 물질들을 형성하는 것을 포함한다. 제1, 제2, 및 제3 물질들은 캐패시터 전극 형성 물질 위에 소정의 공통 높이(some common elevation)로 적어도 부분적으로 수용된다. 제2 물질은 이방성으로 에칭된 유지 구조를 포함한다. 제1 물질이 제2 및 제3 물질들에 대해 실질적으로 선택 에칭된 후, 캐패시터 전극 형성 물질을 제2 및 제3 물질들에 대해 실질적으로 선택 에칭하여 다수의 캐패시터 전극 개구부를 형성한다. 개개의 캐패시터 전극들은 개개의 캐패시터 전극 개구부들 내에 형성된다. 제3 물질이 제2 물질에 대해 실질적으로 선택 에칭되고 캐패시터 전극들에 대해 실질적으로 선택 에칭되어, 에칭되는 상기 제3 물질 하부의 캐패시터 전극 형성 물질을 노출시킨다. 이어서, 캐패시터 전극 형성 물질을 제2 물질에 대해 실질적으로 선택 에칭하고 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 캐패시터 전극들의 외측 측면 측벽들을 노출시키고 캐패시터 전극들을 지지하는 유지 구조의 적어도 일부를 남긴다. 다수의 캐패시터 전극은 다수의 캐패시터에 포함된다.
다른 양상들 및 구현들이 고려된다.
본 발명에 대한 바람직한 실시예들이 다음의 수반하는 도면들과 관련하여 아래에 설명되어 있다.
도 1은 본 발명의 일 양상에 따른, 프로세스에서의 반도체 웨이퍼 단편(fragment)에 대한 부분적 도식화 단면이다.
도 2는 도 1에 나타난 실시예에 대한 선택적 실시예이다.
도 3은 도 1의 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 1의 좌측 부분의 상면도이다.
도 4는 도 3에 관한 도면으로서, 도 4의 좌측 부분이 도 3의 라인 4-4를 통해 취해진 도면이다.
도 5는 도 3 기판에 관한 도면으로서, 도 5의 좌측 부분이 도 3의 라인 5-5를 통해 취해진 도면이다.
도 6은 도 4에 나타낸 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 4 기판에 대한 도면이다.
도 7은 도 5에 나타낸 프로세싱 단계의 다음에 오고, 도 6의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서, 도 5 기판에 대한 도면이다.
도 8은 도 3의 프로세싱 단계의 다음에 오고, 도 6과 7의 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 3 기판에 대한 상면도이다.
도 9는 도 7에 나타낸 프로세싱 단계의 다음에 오고, 도 8의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 7에 대한 도면으로서, 도 9의 좌측 부분이 도 8의 라인 9-9를 통해 취해진 도면이다.
도 10은 도 6에 나타낸 프로세싱 단계의 다음에 오고, 도 8의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 6에 대한 도면으로서, 도 10의 좌측 부분이 도 8의 라인 10-10을 통해 취해진 도면이다.
도 11은 도 8의 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 8 기판에 대한 상면도이다.
도 12는 도 9에 나타낸 프로세싱 단계의 다음에 오고, 도 11의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 9 기판에 대한 도면으로서, 도 12의 좌측 부분이 도 11의 라인 12-12를 통해 취해진 도면이다.
도 13은 도 10에 나타낸 프로세싱 단계의 다음에 오고, 도 11의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 10 기판에 대한 도면으로서, 도 13의 좌측 부분이 도 11의 라인 13-13을 통해 취해진 도면이다.
도 14는 도 13에 나타낸 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 13 기판에 대한 도면이다.
도 15는 도 12에 나타낸 프로세싱 단계의 다음에 오고, 도 14의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서, 도 12 기판에 대한 도면이다.
도 16은 도 11의 프로세싱 단계의 다음에 오고, 도 14 및 15의 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 11 기판에 대한 상면도이다.
도 17은 도 14에 나타낸 프로세싱 단계의 다음에 오고, 도 16의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 14 기판에 대한 도면으로서, 도 17의 좌측 부분이 도 16의 라인 17-17을 통해 취해진 도면이다.
도 18은 도 15에 나타낸 프로세싱 단계의 다음에 오고, 도 16의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 15 기판에 대한 도면으로서, 도 18의 좌측 부분이 도 16의 라인 18-18을 통해 취해진 도면이다.
도 19는 도 16의 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 16 기판에 대한 상면도이다.
도 20은 도 18에 나타낸 프로세싱 단계의 다음에 오고, 도 19의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서의 도 18에 대한 도면으로서, 도 20의 좌측 부분이 도 19의 라인 20-20을 통해 취해진 도면이다.
도 21은 도 17에 나타낸 프로세싱 단계의 다음에 오고, 도 19 및 20의 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 17 기판에 대한 도면이다.
도 22는 도 20에 나타낸 프로세싱 단계의 다음에 오고, 도 21의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서, 도 20 기판에 대한 도면이다.
도 23은 도 21에 나타낸 프로세싱 단계의 다음에 오는 프로세싱 단계에서, 도 21 기판의 좌측 부분에 대한 도면이다.
도 24는 도 22에 나타낸 프로세싱 단계의 다음에 오고, 도 23의 프로세싱 단계에 차례로 대응하는 프로세싱 단계에서, 도 22 기판의 좌측 부분에 대한 도면이다.
도 25는 선택적 실시예의 상면도이다.
본 발명의 설명은 "과학 및 유용한 분야에 대한 진보를 장려하기 위한" 미국 특허법의 본질적 목적 증진에 따른다(1조 8항).
도 1에 따르면, 본 발명의 일 양상에 따른 프로세스에서의 반도체 기판은 일반적으로 참조번호 10으로 나타낸다. 그것은 하나의 예시적 실시예에서 예를 들어, 벌크 단결정 실리콘 혹은 다른 물질로 이루어진 반도체 기판을 포함한다. 본 명세서의 내용에서, "반도체(semiconductor) 기판" 혹은 "반도체적(semiconductive) 기판" 용어는 반도체 웨이퍼(단독 혹은 그 위에 다른 물질들을 포함하는 조립체들)와 같은 벌크 반도체 물질들, 및 반도체 물질층들(단독 혹은 그 위에 다른 물질들을 포함하는 조립체들)을 포함하되 이 물질들로 한정되지 않는 반도체 물질을 포함하는 임의의 구성을 의미하는 것으로 정의된다. "기판" 용어는 상기 기술된 반도체 기판들을 포함하되 이것에 한정되지 않는 임의의 지지 구조를 의미한다. 또한, 본 명세서의 내용에서, "층(layer)" 용어는, 다르게 표시되지 않는다면, 단수와 복수 모두를 포함한다.
본 설명은, 바람직한 실시예에서, 예를 들어 DRAM 혹은 다른 메모리 회로 구성들에서 활용될 수 있는, 캐패시터 어레이를 형성하는 방법으로 진행한다. 기판 단편(10)은 영역(14) 및 영역(16)을 포함하도록 고려될 수 있다. 일 구현에서, 하나의 바람직한 실시예에서의 영역(14)은 캐패시터 어레이부를 포함하고, 영역(16)은 캐패시터 어레이부(14)의 주변에 있는 회로부를 포함한다. 또한 단지 예로서, 기판 단편(10)은, 계속되는 설명에서 명백하듯이, 다수의 캐패시터의 캐패시터 전극들에 대한 전기적 접속을 위해 형성된 다수의 도전성 컨택 플러그(19 및 21)를 갖는 절연층(18)을 포함하는 것으로 나타낸다. 절연 물질(18)은 다른 기판 물질 (도시되지 않음), 예를 들어, 벌크 단결정 실리콘, SOI(Semiconductor-on-Insulator) 회로, 혹은 이미 존재하거나, 아직 개발되고 있는 다른 기판 물질 위에 놓인다. 예시적인 바람직한 절연 물질(18)은, 예를 들어, BPSG(borophosilicate glass)와 같은, 붕소와 인 중 적어도 하나가 도핑된 실리콘 이산화물(silicon dioxide)을 포함한다. 도전성 플러그들(19 및 21)은 예를 들어, 도전성있게 도핑된 반도체 물질을 포함하는 하나 혹은 그 이상의 도전성 물질들을 포함할 것이다. 기판(18/19/21)은 단지 예시이고, 이미 존재하거나 아직 개발되고 있는 임의의 생각할 수 있는 기판이 고려된다.
제1 물질(20)은 기판(18/19/21) 위에 형성된다. 예시적인 바람직한 물질은 1000Å부터 20,000Å까지의 예시적인 바람직한 두께 범위를 가진 BPSG이다. 캐패시터 전극들은, 계속되는 설명에서 명백해지듯, 물질(20) 내에 형성되고, 따라서 물질(20)은 캐패시터 전극 형성 물질로 고려될 수 있다. 제1 물질(20)은 전기적으로 절연성, 전기적으로 도전성 혹은 반도체가 될 수 있으며, 전기적으로 절연성이 되는 것이 가장 바람직하다. 캐패시터 전극 형성 물질(20)은 도 1에 도시된 것처럼, 단일의 균질층을 포함하거나, 비균질층(예를 들어, 서로 다른 도펀트 레벨들을 가진 두 개 혹은 그 이상의 BPSG층)이 될 수 있거나, 또한 단지 예로서, 다수의 분리층(discrete layers)을 포함할 수 있다. 예를 들어, 단지 예로서, 도 2는 선택적 실시예의 기판 단편(10a)를 나타낸다. 기술된 제1 실시예와 유사한 참조번호들이 적절할 경우 사용되나, 접미사 "a" 혹은 다른 참조번호들로 표시된다는 점에서 차이가 있다. 도 2는 캐패시터 전극 형성 물질/제1 물질(20a)을 적어도 두 층(22 및 24)을 포함하는 것으로서 나타낸다. 단지 예로서, 층(22)은 에칭 스톱층(즉, 질화 실리콘, 산화 알루미늄 등)을 포함할 수 있고, 층(24)은 BPSG를 포함할 수 있다.
도 3~5에 따르면, 이격된 다수의 마스킹 블럭(masking blocks)(25, 26, 27, 28, 29, 30, 31, 32 및 33)은 제1 물질(20) 위에 형성된다. 그것은 각각의 캐패시터 전극 개구부 윤곽들(25b, 26b, 27b, 28b, 29b, 30b, 31b, 32b 및 33b)을 정의한다. 단지 예로서, 도시된 마스킹 블럭들이 그들의 대응하는 윤곽들을 갖도록 형성하는 바람직한 방법은 포토리소그래픽 패터닝 및 에칭에 의한 것이다. 마스킹 블럭들(25~33)은 제1 물질(20)의 조성과 동일하거나 서로 다를 수 있으며, 상이한 조성이 보다 바람직하다. 예를 들어, 동일한 조성으로 형성되는 경우, 하부 물질(20)에 대해 마스킹 블럭들(28)을 형성하는 하나의 예시적인 방법은, 마스크에 형성된 개구부들, 예를 들어 포토마스크에 형성된 개구부들을 통해 제1 물질에 대한 시한적 에칭(timed etch)을 하는 것이다. 또한 단지 예로서, 에칭 스톱층(etch stop layer)이 마스킹 블럭들(25~33)과 하부의 제1 물질의 중간에 수용될 수 있다. 예를 들어, 단지 예로서, 도 2의 실시예에 대하여, 마스킹 블럭들(25~33)과 하부의 제1 물질(24) 중간에 제공된 에칭 스톱층을 구성하도록 층(22)이 제공된다(도시되지 않음). 예시적으로 도시된 마스킹 블럭들(25~33)의 어레이 패턴은 단지 예시적이며, 본질적으로 임의의 다른 기존의 어레이 패턴 또는 아직 개발되고 있는 어레이 패턴도 고려될 수 있다. 도시된 예시적인 실시예에서 단지 예로서, 행(row)에서 바로 인접하는 마스킹 블럭들 사이(즉, 마스킹 블럭들(28)의 우측 가장자리와 마스킹 블럭들(29)의 좌측 가장자리 사이)의 예시적 간격은 500Å이다. 열(column)에서 바로 인접하는 마스킹 블럭들 사이(즉, 도 3에서의 마스킹 블럭들(26)의 하측 가장자리와 마스킹 블럭(29)의 상측 가장자리 사이)의 예시적인 간격은 500Å이다. 대각선으로 인접한 마스킹 블럭들 사이(즉, 블럭들(31과 29)의 사이)의 예시적인 유사한 대각선 간격은 750Å이다.
도 6 및 7에 따르면, 제2 물질(36)층은 마스킹 블럭들(25~33) 위 및 마스킹 블럭들(25~33) 사이에 수용된 제1 물질(20) 위에 퇴적된다. 일 양상에서, 제2 물질(36)은 마스킹 블럭층들(25~33)의 조성과 다른 조성을 가진다. 단지 예로서, 물질(20)이 BPSG이고, 마스킹 블럭들(25~33)이 BPSG 또는 도핑되지 않은 실리콘 이산화물인 경우, 층(36)에 대한 예시적인 바람직한 물질들은 질화 실리콘, 산화 알루미늄 및 산화 하프늄을 포함한다. 물론, 다른 절연 물질, 및 심지어 도전성 물질 및 반도체 물질들이 물질(36)로 사용될 수 있다. 예시적 반도체 물질은 다결정 실리콘을 포함한다. 전기적으로 도전체인 예시적인 물질들은 질화 티타늄, 질화 탄탈늄 및 텅스텐을 포함한다. 층(36)에 대한 예시적 퇴적 두께는 250Å에서 300Å이다.
도 8~10에 따르면, 제2 물질층(36)이 이방성으로 에칭되어 마스킹 블럭들(25~33)을 노출시키고, 도시된 마스킹 블럭들(25~33)의 측벽들에 대해 상호접속된 유지 구조(40)를 형성한다. 또한, 상호접속된 유지 구조(40)는 도시된 예시적 실시예에서 나타낸 마스킹 블럭들 사이에 수용된 제1 물질(20) 중 일부를 노출시킨다. 단지 예로서, 그러한 노출된 제1 물질(20)은, 비록 다른 위치의 개구부들도 고려되고, 마스킹 블럭들의 어레이 패터닝에 의존적일 수 있더라도, 대각선으로 인 접한 마스킹 블럭들 사이에 있다. 또한, 도시된 바람직한 실시예에서, 유지 구조(40)는 도시된 마스킹 블럭들의 측벽들과 직접 접촉한다. 도시된 가장 바람직한 실시예에서, 유지 구조(40)를 형성하도록 물질층(36)이 캐패시터 어레이부(14) 내의 어디에서도 마스킹되지 않고 에칭됨으로써 유지 구조(40)가 적어도 부분적으로 형성된다. 또한, 하나의 예시적인 바람직한 실시예에서, 임의의 물질층(36)이 유지 구조를 형성하기 위해 기판 상의 어디에서도 마스킹되는 일없이 구조(40)가 형성될 수 있다. 예를 들어, 단지 예로서, 도 9 및 10은 주변 회로부(16) 내에서 마스킹이 되지 않아서 모든 물질(36)이 제거되는 것을 나타낸다. 물론 선택적으로, 주변부(16) 위에 물질층(36)이 수용되거나 수용되도록 연장되면, 이방성 에칭 동안 그 주변부 내에서 적어도 부분적으로 마스킹될 수 있어서, 적어도 일부가 에칭 이후에 남아있는다(도시되지 않음).
도 11~13에 따르면, 마스킹 블럭들(25~33) 사이에 수용된 노출된 제1 물질 (20)은 제3 물질(44)로 마스킹된다. 일 양상에서, 제3 물질(44)은 제1 물질, 마스킹 블럭들(25~33) 및 제2 물질(36)과는 다른 조성을 갖는다. 물질(20)이 BPSG인 경우, 마스킹 블럭들(25~33)이 도핑되거나 혹은 비도핑된 실리콘 이산화물을 포함하는 경우, 및 물질층(36)이 질화 실리콘을 포함하는 경우, 예시적 물질(44)은 다결정 실리콘이다. 그럼에도 불구하고, 도 11~13 구성을 형성하기 위한 하나의 예시적인 바람직한 기술은, 물질(44)을 퇴적한 후 화학적-기계적 연마를 행하여 마스킹 블럭들(25~33)을 노출하는 것이다. 도 12 및 13은, 비록 물질(44)가 바람직한 프로세싱의 관점에서 주변부(16) 내에서 선택적으로 완전하게 제거된다 하더라도, 주변 회로부(16) 내에 남아있는 일부 잔존 물질(44)을 나타낸다. 또한, 하나의 예시적 구현에서, 물질(25~33), 물질(36 및 44) 중 적어도 하나는 비정질(amorphous) 탄소를 포함하고, 다른 구현에서는 다결정 실리콘을 포함한다. 또한 일 양상에서, 물질(25~33), 물질(36) 및 물질(44) 중 적어도 하나는 비정질 탄소를 포함하고, 그러한 물질들 중 적어도 다른 하나는 다결정 실리콘을 포함한다.
도 14 및 15에 따르면, 마스킹 블럭들(25~33)을 에칭한 후, 제2 물질(36) 및 제3 물질(44)에 대해 그 아래의 제1 물질(20)을 실질적으로 선택 (이방성) 에칭하여 캐패시터 전극 개구부들(25c, 26c, 27c, 28c, 29c, 30c, 31c, 32c 및 33c)을 형성한다. (개구부들(25c, 26c, 27c, 30c, 32c 및 33c)은 14 및 15에 도시되지 않았지만 후속 도면들에서 그렇게 표시되어 나타난다) 본 명세서의 내용에서, 실질적으로 선택적인 에칭은, 제거된 물질 대 언급한 다른 물질(들)의 제거 비율이 적어도 15:1의 비율일 것을 요구한다. 제3 물질(44)이 주변 회로부(16) 내에서 마스킹 물질(20)을 남기는 도시된 예에서, 물질(20)은 그러한 주변부 내에 남아있다. 만일 마스킹 물질(44)이 그러한 주변부의 물질(20) 위에 수용되지 않는다면, 주변 회로부의 그러한 모든 물질(20)은 이러한 프로세싱의 관점에서 제거될 것이다.
도 16~18에 따르면, 각각의 캐패시터 전극들(25d, 26d, 27d, 28d, 29d, 30d, 31d, 32d 및 33d)은 각각의 캐패시터 전극 개구부들 내에서 상호접속된 유지 구조(40)에 대해 형성된다. 단지 예로서, 이를 형성하는 예시적으로 바람직한 방법은 질화 티타늄층을 적절한 두께로 퇴적한 후, 화학적-기계적 연마를 행하는 것이다. 도시된 바람직한 예시적인 실시예들에서, 캐패시터 전극들이 형성되는 층이 각각의 캐패시터 전극 개구부들을 완전히 채우는 것보다 적게 퇴적되어 결과적인 각 캐패시터 전극들이 컨테이너 형상을 포함한다. 물론, 단지 예로서 캐패시터 전극들의 형성을 위한 도전 물질로 캐패시터 전극 개구부들을 완전히 플러깅(plugging)을 하는 방법을 포함하여, 다른 전극 형상들이 고려될 수 있다.
도 19 및 20에 따르면, 제3 물질(44)(도시되지 않음)이 제2 물질(36)에 대해 실질적으로 선택 에칭되고, 캐패시터 전극들(25d~33d)에 대해 실질적으로 선택 에칭되어, 에칭된 제3 물질 아래의 제1 물질(20)을 노출시킨다.
도 21 및 22에 따르면, 제3 물질(44)에 대한 그러한 에칭 이후, 노출된 제1 물질(20) 중 적어도 일부분이 캐패시터 전극들(25d~33d)에 대해 실질적으로 선택 에칭되고 제2 물질(36)에 대해 실질적으로 선택 에칭되어, 캐패시터 전극들(25d~33d)의 외측 측면 측벽들을 노출시키고 캐패시터 전극들(25d~33d)을 적어도 일부 지지하는 상호접속된 유지 구조(40)의 제2 물질(36) 중 적어도 일부를 남긴다. 도시된 바람직한 실시예에서, 그러한 에칭은 제1 물질(20)의 거의 전부에 대해 이루어져서, 캐패시터 전극들의 외측 측면 측벽들 거의 전부가 노출된다.
본 발명의 일 구현은 제3 물질(44)의 퇴적 전에 유지 구조(40)의 물질(36)의 적어도 일부분을 에칭하는 것을 고려한다. 그것은, 선택적인 실시예의 기판 단편 (10g)에 대하여 도 25에 단지 예로서 도시된다. 제1 실시예의 참조번호들과 유사한 참조번호들이 적절하게 사용되었으나, 접미어 "g"가 사용된다는 점에 차이가 있다. 도 25는, 노출된 물질(20)의 공간을 열 정도로 유지 구조(40g)에 대해 소정의 에칭이 발생했다는 것을 나타낸다. 예를 들어, 도시된 점선들은 제1 실시예에 도시된 초기 개구부들을 나타내며, 그 주변의 실선의 윤곽선들은 물질(36)의 적절한 예시적인 습식 에칭 또는 적절한 예시적인 파셋 에칭(facet etch)에 의해 생성된 확장을 나타낸다. 단지 예로서, 예를 들어, 물질(36g)이 질화 실리콘을 포함하는 경우, 도 25 구조를 만들기 위한 예시적인 습식 에칭의 화학조성은 인산(phosphoric acid)을 포함한다. 예시적 파셋 에칭 기술은 100Ｗ 내지 1000Ｗ의 RF 전력 및 25℃ 내지 100℃의 아르곤(Ar) 플라즈마를 포함한다.
도 23 및 24에 따르면, 캐패시터 유전체 물질(50) 및 캐패시터 전극 물질(60)은 캐패시터 전극들의 외측 측면 측벽들 중 적어도 일부분 위의 유지 구조(40)의 적어도 아래에 도시된 바와 같이 퇴적된다. 임의의 적절한 기존의 혹은 아직 개발중인 물질들도 고려된다. 도시된 예시적 실시예에서, 캐패시터 전극 물질(60)은 다수의 캐패시터 사이에 공통의 캐패시터 전극을 구성하는 것으로 도시된다. 물론 선택적으로 단지 예로서, 그러한 것은 패턴화되어 있거나 혹은 그렇지 않으면 각 캐패시터 혹은 캐패시터들의 그룹에 대한 개별적인 캐패시터 전극을 구성하도록 형성된다. 도시된 바람직한 실시예에서, 유지 구조(40)는 다수의 캐패시터를 포함하는 최종의 집적 회로 구성의 일부분으로서 남아있다.
일 양상에서, 본 발명의 구현은, 캐패시터 전극 형성 물질 위에 상이한 조성의 제1, 제2 및 제3 물질들을 형성하는 것을 포함하는, 다수의 캐패시터 형성 방법으로서 생각될 수 있다. 단지 예로서, 마스킹 블럭들(25~33)의 물질이 예시적인 제1 물질을 구성하고, 물질(36)은 예시적인 제2 물질을 구성하고, 물질(44)이 예시적인 제3 물질을 구성하고, 이러한 모든 것은 예시적인 캐패시터 전극 형성 물 질(20) 위에 수용된다. 제1, 제2 및 제3 물질들은 캐패시터 전극 형성 물질 위에 적어도 부분적으로 소정의 공통 높이로 수용된다. 단지 예로서, 도 12는 그러한 예시적인 높이 "H"를 나타낸다. 제2 물질은 이방성으로 에칭된 유지 구조를 포함한다.
그러한 제1 물질이 제2 및 제3 물질들에 대해 실질적으로 선택 에칭된 후, 캐패시터 전극 형성 물질이 제2 및 제3 물질들에 대해 실질적으로 선택 에칭되어 다수의 캐패시터 전극 개구부를 형성한다. 단지 예로서, 도면들에 도시된 상기 프로세싱은 단지 하나의 예시적 기술이다. 각각의 캐패시터 전극들은 각 캐패시터 전극 개구부들 내에 형성된다.
그 후, 제3 물질이 제2 물질에 대해 실질적으로 선택 에칭되고, 캐패시터 전극들에 대해 실질적으로 선택 에칭되어, 에칭된/에칭되고 있는 제3 물질 하부의 캐패시터 전극 형성 물질을 노출시킨다. 이어서, 캐패시터 전극 형성 물질을 제2 물질에 대해 실질적으로 선택 에칭하고, 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 캐패시터 전극들의 외측 측면 측벽들을 노출시킨다. 캐패시터 전극 형성 물질의 일부분만 혹은 전체가 에칭될 수 있다. 그럼에도 불구하고, 그러한 에칭은 다수의 캐패시터 전극을 적어도 부분적으로 지지하는 유지 구조 중 적어도 일부분을 남긴다. 다수의 캐패시터 전극은 다수의 캐패시터에 포함된다.
본 발명의 일 양상에 대한 일 구현은, 다수의 캐패시터를 형성하는 방법을 포함하여, 다수의 캐패시터 전극이 기판 위의 캐패시터 어레이부 내에 제공되고, 캐패시터 전극들이 외측 측면 측벽들을 포함한다. 그러한 방법은, 외측 측면 측벽 들에 접촉하는 유지 구조를 이용하여 다수의 캐패시터 전극을 적어도 일부 지지하는 것을 포함한다. 유지 구조는 그러한 유지 구조를 형성하기 위해 캐패시터 어레이부 내 어느 곳도 가리지 않는 물질층을 에칭함으로써 적어도 부분적으로 형성된다. 다수의 캐패시터 전극을 제공하고, 이들을 상술된 유지 구조를 이용하여 지지하는 것에 대한 상술된 바람직한 프로세싱은, 언급한 바대로, 이러한 구현의 단지 하나의 예시적인 실시예일 뿐이다. 예를 들어, 상술한 바와 같이 단지 예로서, 다수의 캐패시터 전극이 다수의 캐패시터에 포함된다. 상기 기술된 예시적인 실시예에서, 유지 구조를 형성하기 위한 에칭은 다수의 캐패시터 전극 형성 이전에 행해진다. 그러나, 본 발명의 일 양상은 다수의 캐패시터 전극 형성 이후에 유지 구조를 형성하기 위한 에칭을 고려한다.
법령에 따라, 본 발명은 구조적 및 방법적 특징들에 대해 다소 구체적인 언어로 기술되었다. 그러나, 본원에 개시된 수단이 본 발명을 구현하는 바람직한 형태를 포함하는 것이기 때문에, 본 발명이 도시되고 기술된 특정한 특징들로 한정되지 않는다는 것을 이해할 것이다. 그러므로, 본 발명은 균등론에 입각하여 적절하게 해석된 첨부의 청구범위의 적절한 범위에 있는 임의의 형태들 또는 수정들로 청구된다.

Claims (57)

  1. 다수의 캐패시터를 형성하는 방법에 있어서,
    기판 위의 캐패시터 어레이부 내에 다수의 캐패시터 전극을 제공하는 단계 - 상기 캐패시터 전극들은 외측 측면 측벽들을 포함함 - ;
    상기 캐패시터 전극들의 상기 외측 측면 측벽들에 접하는 유지 구조를 형성하는 단계 - 상기 유지 구조는 상기 유지 구조를 형성하기 위해 상기 캐패시터 어레이부 내의 어느 곳에서도 마스킹되지 않는 물질층을 에칭함으로써 적어도 부분적으로 형성됨 - ;
    상기 유지 구조의 형성 후에, 상기 유지 구조를 에칭하여 상기 유지 구조의 크기를 줄이는 단계 - 상기 에칭된 유지 구조는 적어도 부분적으로 상기 다수의 캐패시터 전극을 지지함 - ; 및
    상기 다수의 캐패시터 전극을 다수의 캐패시터에 포함시키는 단계
    를 포함하는 다수의 캐패시터 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 물질층의 에칭은 상기 다수의 캐패시터 전극의 형성 이전에 행해지는 다수의 캐패시터 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 물질층의 에칭은 상기 다수의 캐패시터 전극의 형성 이후에 행해지는 다수의 캐패시터 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캐패시터 어레이부 주변의 회로부를 포함하고, 상기 물질층은 상기 물질층의 에칭 동안 상기 주변부 위로 연장되고 또한 상기 물질층의 에칭 동안 상기 주변부에서 적어도 부분적으로 마스킹되는 다수의 캐패시터 형성 방법.
  5. 제1항에 있어서,
    상기 물질층은 상기 물질층의 에칭 동안 상기 기판 위의 어느 곳에서도 마스킹되지 않는 다수의 캐패시터 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캐패시터 전극들 각각은 컨테이너(container) 형상을 포함하는 다수의 캐패시터 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 유지 구조는 상기 다수의 캐패시터를 포함하는 최종 집적 회로 구성의 일부로서 남아있는 다수의 캐패시터 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 물질은 전기적으로 절연성인 다수의 캐패시터 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    상기 물질은 전기적으로 도전성인 다수의 캐패시터 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 물질은 반도체인 다수의 캐패시터 형성 방법.
  11. 다수의 캐패시터를 형성하는 방법에 있어서,
    기판 위에 다수의 캐패시터 전극을 제공하는 단계 - 상기 캐패시터 전극들은 외측 측면 측벽들을 포함함 - ;
    상기 캐패시터 전극들의 상기 외측 측면 측벽들에 접하는 유지 구조를 형성하는 단계 - 상기 유지 구조는 상기 유지 구조를 형성하기 위해 상기 기판 내의 어느 곳에서도 마스킹되지 않는 물질층을 에칭함으로써 적어도 부분적으로 형성됨 - ;
    상기 유지 구조의 형성 후에, 상기 유지 구조를 에칭하여 상기 유지 구조의 크기를 줄이는 단계 - 상기 에칭된 유지 구조는 적어도 부분적으로 상기 다수의 캐패시터 전극을 지지함 - ; 및
    상기 다수의 캐패시터 전극을 다수의 캐패시터에 포함시키는 단계
    를 포함하는 다수의 캐패시터 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 캐패시터 전극들 각각은 컨테이너 형상을 포함하는 다수의 캐패시터 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 유지 구조는, 상기 다수의 캐패시터를 포함하는 최종 집적 회로 구성의 일부로서 남아있는 다수의 캐패시터 형성 방법.
  14. 제11항에 있어서,
    상기 물질은 전기적으로 절연성인 다수의 캐패시터 형성 방법.
  15. 제11항에 있어서,
    상기 물질은 전기적으로 도전성인 다수의 캐패시터 형성 방법.
  16. 제11항에 있어서,
    상기 물질은 반도체인 다수의 캐패시터 형성 방법.
  17. 제11항에 있어서,
    상기 물질층의 에칭은 상기 다수의 캐패시터 전극의 형성 이전에 행해지는 다수의 캐패시터 형성 방법.
  18. 제11항에 있어서,
    상기 물질층의 에칭은 상기 다수의 캐패시터 전극의 형성 이후에 행해지는 다수의 캐패시터 형성 방법.
  19. 다수의 캐패시터를 형성하는 방법에 있어서,
    캐패시터 전극 형성 물질 위에 상이한 조성의 제1, 제2 및 제3 물질들을 형성하는 단계 - 상기 제1, 제2 및 3 물질들은 상기 캐패시터 전극 형성 물질 위에 소정의 공통 높이(some common elevation)에서 적어도 부분적으로 수용되고, 상기 제2 물질은 이방성으로 에칭된 유지 구조를 포함함 - ;
    상기 제1 물질을 상기 제2 및 제3 물질들에 대해 실질적으로 선택 에칭한 후, 상기 캐패시터 전극 형성 물질을 상기 제2 및 제3 물질들에 대해 실질적으로 선택 에칭하여 다수의 캐패시터 전극 개구부를 형성하는 단계;
    각각의 상기 캐패시터 전극 개구부들 내에 개개의 캐패시터 전극들을 형성하는 단계;
    상기 제3 물질을 상기 제2 물질에 대해 실질적으로 선택 에칭하고 상기 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 에칭되는 상기 제3 물질 하부의 캐패시터 전극 형성 물질을 노출시키고, 이후에, 상기 캐패시터 전극 형성 물질을 상기 제2 물질에 대해 실질적으로 선택 에칭하고 상기 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 상기 캐패시터 전극의 외측 측면 측벽들을 노출시키고 상기 캐패시터 전극들을 지지하는 상기 유지 구조의 적어도 일부를 남기는 단계; 및
    상기 다수의 캐패시터 전극을 다수의 캐패시터에 포함시키는 단계
    를 포함하는 다수의 캐패시터 형성 방법.
  20. 제19항에 있어서,
    상기 제1 물질은 상기 캐패시터 전극 형성 물질과 조성이 상이한 다수의 캐패시터 형성 방법.
  21. 제19항에 있어서,
    상기 제1 물질은 상기 캐패시터 전극 형성 물질과 조성이 동일한 다수의 캐패시터 형성 방법.
  22. 제19항에 있어서,
    상기 캐패시터 전극 형성 물질은 적어도 두 개의 층들을 포함하고, 상기 두 개의 층들 중 하나는 상기 제1, 제2 및 제3 물질들과 가깝게 수용되는 에칭 스톱층을 포함하는 다수의 캐패시터 형성 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 제1 물질은 상기 제2 물질 이전에 형성되고, 상기 제2 물질은 상기 제3 물질 이전에 형성되며,
    상기 제3 물질을 형성하기 이전에 상기 유지 구조를 파셋 에칭(facet etching)하는 단계를 더 포함하는 다수의 캐패시터 형성 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 제3 물질을 형성하기 이전에 상기 유지 구조를 습식 에칭하는 단계를 더 포함하는 다수의 캐패시터 형성 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 캐패시터 전극들 각각은 컨테이너 형상을 포함하는 다수의 캐패시터 형성 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 캐패시터 전극 개구부들은 기판 위의 캐패시터 어레이부 내에 형성되고, 상기 기판은 상기 캐패시터 어레이부 주변의 회로부를 포함하고, 상기 유지 구조를 형성하기 위한 상기 제2 물질의 이방성 에칭은, 상기 유지 구조를 형성하기 위해 상기 캐패시터 어레이부 내에서 상기 제2 물질을 마스킹하지 않고 행해지는 다수의 캐패시터 형성 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서,
    상기 유지 구조를 형성하기 위한 상기 제2 물질의 이방성 에칭은, 상기 유지 구조를 형성하기 위해 상기 기판 위의 어느 곳에서도 상기 제2 물질을 마스킹하지 않고 행해지는 다수의 캐패시터 형성 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 유지 구조는 상기 다수의 캐패시터를 포함하는 최종 집적 회로 구성의 일부로서 남아있는 다수의 캐패시터 형성 방법.
  29. 제19항에 있어서,
    상기 제2 물질은 전기적으로 절연성인 다수의 캐패시터 형성 방법.
  30. 제19항에 있어서,
    상기 제2 물질은 전기적으로 도전성인 다수의 캐패시터 형성 방법.
  31. 제19항에 있어서,
    상기 제2 물질은 반도체인 다수의 캐패시터 형성 방법.
  32. 다수의 캐패시터를 형성하는 방법에 있어서,
    제1 물질 위에 다수의 이격된 마스킹 블럭을 형성하는 단계 - 상기 마스킹 블럭들은 그 하부의 각 캐패시터 전극 개구부 윤곽들을 정의함 - ;
    상기 마스킹 블럭들 사이에 수용된 제1 물질 위 및 상기 마스킹 블럭들 위에 제2 물질층을 퇴적하는 단계 - 상기 제2 물질은 상기 마스킹 블럭들과 조성이 상이함 - ;
    상기 제2 물질층을 이방성 에칭하여 상기 마스킹 블럭들을 노출시키고 상기 마스킹 블럭들의 측벽들에 대해 상호접속된 유지 구조를 형성하는 단계 - 상기 상호접속된 유지 구조는 상기 마스킹 블럭들 사이에 수용된 상기 제1 물질 중 일부를 노출시킴 - ;
    상기 이방성 에칭 이후, 상기 마스킹 블럭들 사이에 수용되는 상기 노출된 제1 물질을 제3 물질을 이용하여 마스킹하는 단계 - 상기 제3 물질은 상기 제1 물질, 상기 마스킹 블럭들 및 상기 제2 물질과 조성이 상이함 - ;
    상기 마스킹 블럭들을 에칭한 후, 그 아래의 상기 제1 물질을 상기 제2 및 제3 물질들에 대해 실질적으로 선택 에칭하여 상기 제1 물질 내에 캐패시터 전극 개구부들을 형성하는 단계;
    상기 캐패시터 전극 개구부들 각각의 내부 및 상기 상호접속된 유지 구조에 대해 각 캐패시터 전극들을 형성하는 단계;
    상기 제2 물질에 대해 상기 제3 물질을 실질적으로 선택 에칭하고, 상기 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 상기 에칭된 제3 물질 아래의 제1 물질을 노출하는 단계;
    상기 제3 물질의 에칭 이후, 상기 노출된 제1 물질의 적어도 일부를 상기 캐패시터 전극들에 대해 실질적으로 선택 에칭하고 상기 제2 물질에 대해 실질적으로 선택 에칭하여 상기 캐패시터 전극들의 외측 측면 측벽들을 노출시키고 상기 캐패시터 전극들 적어도 일부를 지지하는 상기 상호접속된 유지 구조의 상기 제2 물질의 적어도 일부를 남기는 단계; 및
    상기 제1 물질을 에칭하여 상기 캐패시터 전극들의 외측 측면 측벽들을 노출시킨 후, 상기 외측 측면 측벽들 중 적어도 일부분 위에 상기 유지 구조 아래에 캐패시터 유전체 물질 및 캐패시터 전극 물질을 퇴적하는 단계
    를 포함하는 다수의 캐패시터 형성 방법.
  33. 제32항에 있어서,
    상기 마스킹 블럭들은 상기 제1 물질과 조성이 상이한 다수의 캐패시터 형성 방법.
  34. 제32항에 있어서,
    상기 마스킹 블럭들은 상기 제1 물질과 조성이 동일한 다수의 캐패시터 형성 방법.
  35. 제34항에 있어서,
    상기 마스킹 블럭들은 마스크 개구부들을 통한 상기 제1 물질의 시한적 에칭(timed etch)에 의해 형성되는 다수의 캐패시터 형성 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서,
    상기 시한적 에칭은 포토마스크에 형성된 개구부들을 통해 행해지는 다수의 캐패시터 형성 방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 마스킹 블럭들과 상기 제1 물질 중간에 수용되는 에칭 스톱층을 포함하는 다수의 캐패시터 형성 방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 캐패시터 전극 개구부들은 기판 위의 캐패시터 어레이부 내에 형성되고, 상기 기판은 상기 캐패시터 어레이부 주변의 회로부를 포함하고, 상기 유지 구조를 형성하기 위한 상기 제2 물질층에 대한 상기 이방성 에칭은, 상기 유지 구조를 형성하기 위해 상기 캐패시터 어레이부 내에서 상기 제2 물질층을 마스킹하지 않고 행해지는 다수의 캐패시터 형성 방법.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제38항에 있어서,
    상기 유지 구조를 형성하기 위한 상기 제2 물질층의 상기 이방성 에칭은, 상기 유지 구조를 형성하기 위해 상기 기판 위의 어느 곳에서도 상기 제2 물질층을 마스킹하지 않고 행해지는 다수의 캐패시터 형성 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 캐패시터 전극들 각각은 컨테이너 형상을 포함하는 다수의 캐패시터 형성 방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 유지 구조는 상기 다수의 캐패시터를 포함하는 최종 집적 회로 구성의 일부로서 남아있는 다수의 캐패시터 형성 방법.
  42. 제32항에 있어서,
    상기 제1, 제2 및 제3 물질들 중 적어도 하나는 비정질(amorphous) 탄소를 포함하는 다수의 캐패시터 형성 방법.
  43. 제32항에 있어서,
    상기 제1, 제2 및 제3 물질들 중 적어도 하나는 다결정 실리콘을 포함하는 다수의 캐패시터 형성 방법.
  44. 제32항에 있어서,
    상기 제1, 제2 및 제3 물질들 중 적어도 하나는 비정질 탄소를 포함하고, 상기 제1, 제2 및 제3 물질들 중 적어도 다른 하나는 다결정 실리콘을 포함하는 다수의 캐패시터 형성 방법.
  45. 청구항 45은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 제3 물질을 형성하기 이전에 상기 유지 구조를 파셋 에칭하는 단계를 더 포함하는 다수의 캐패시터 형성 방법.
  46. 청구항 46은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 제3 물질을 형성하기 이전에 상기 유지 구조를 습식 에칭하는 단계를 포함하는 다수의 캐패시터 형성 방법.
  47. 제1항에 있어서,
    상기 유지 구조를 에칭하는 단계는 파셋 에칭하는 단계를 포함하는 다수의 캐패시터 형성 방법.
  48. 제1항에 있어서,
    상기 유지 구조를 에칭하는 단계는 습식 에칭하는 단계를 포함하는 다수의 캐패시터 형성 방법.
  49. 다수의 캐패시터를 형성하는 방법에 있어서,
    캐패시터 전극 형성 물질 위에 상이한 조성의 제1, 제2 및 제3 물질들을 형성하는 단계 - 상기 제1, 제2 및 3 물질들은 상기 캐패시터 전극 형성 물질 위에 소정의 공통 높이(some common elevation)에서 적어도 부분적으로 수용되고, 상기 제2 물질은 유지 구조를 포함함 - ;
    상기 제1 물질을 상기 제2 및 제3 물질들에 대해 실질적으로 선택 에칭한 후, 상기 캐패시터 전극 형성 물질을 상기 제2 및 제3 물질들에 대해 실질적으로 선택 에칭하여 다수의 캐패시터 전극 개구부를 형성하는 단계;
    각각의 상기 캐패시터 전극 개구부들 내에 개개의 캐패시터 전극들을 형성하는 단계;
    상기 제3 물질을 상기 제2 물질에 대해 실질적으로 선택 에칭하고 상기 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 에칭되는 상기 제3 물질 하부의 캐패시터 전극 형성 물질을 노출시키고, 이후에, 상기 캐패시터 전극 형성 물질을 상기 제2 물질에 대해 실질적으로 선택 에칭하고 상기 캐패시터 전극들에 대해 실질적으로 선택 에칭하여 상기 캐패시터 전극의 외측 측면 측벽들을 노출시키고 상기 캐패시터 전극들을 지지하는 상기 유지 구조의 적어도 일부를 남기는 단계; 및
    상기 다수의 캐패시터 전극을 다수의 캐패시터에 포함시키는 단계
    를 포함하는 다수의 캐패시터 형성 방법.
  50. 제49항에 있어서,
    상기 제1 물질은 상기 제2 물질 이전에 형성되고,
    상기 제2 물질은 상기 제3 물질 이전에 형성되며,
    상기 제3 물질을 형성하기 이전에 상기 유지 구조를 파셋 에칭하는 단계를 더 포함하는 다수의 캐패시터 형성 방법.
  51. 제49항에 있어서,
    상기 제1 물질은 상기 캐패시터 전극 형성 물질과 조성이 상이한 다수의 캐패시터 형성 방법.
  52. 제49항에 있어서,
    상기 제1 물질은 상기 캐패시터 전극 형성 물질과 조성이 동일한 다수의 캐패시터 형성 방법.
  53. 청구항 53은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    상기 캐패시터 전극 형성 물질은 적어도 두 개의 층들을 포함하고, 상기 두 개의 층들 중 하나는 상기 제1, 제2 및 제3 물질들과 가깝게 수용되는 에칭 스톱층을 포함하는 다수의 캐패시터 형성 방법.
  54. 청구항 54은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    상기 제2 물질은 전기적으로 절연성인 다수의 캐패시터 형성 방법.
  55. 청구항 55은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    상기 제2 물질은 전기적으로 도전성인 다수의 캐패시터 형성 방법.
  56. 청구항 56은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    상기 제2 물질은 반도체인 다수의 캐패시터 형성 방법.
  57. 청구항 57은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    상기 캐패시터 전극 개구부들은 기판 위의 캐패시터 어레이부 내에 형성되고, 상기 기판은 상기 캐패시터 어레이부 주변의 회로부를 포함하고, 상기 유지 구조를 형성하기 위한 상기 제2 물질의 이방성 에칭은, 상기 유지 구조를 형성하기 위해 상기 캐패시터 어레이부 내에서 상기 제2 물질을 마스킹하지 않고 행해지는 다수의 캐패시터 형성 방법.
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