KR100422063B1 - 반도체 장치의 캐패시터 및 그 제조방법 - Google Patents

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Abstract

스토로지 노드에서 발생되는 불량을 최소화하는 반도체 장치의 캐패시터 및 그 제조 방법이 개시되어 있다. 반도체 기판상에 형성된 절연층의 소정 부위에 하부의 도전성 구조물을 부분적으로 노출하는 개구부를 형성한다. 상기 개구부의 측벽 및 저면, 상기 절연층의 상부면에 연속적으로 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 내측면에 지지막을 형성한다. 상기 개구부의 측벽 및 저면에만 폴리실리콘막과 지지막이 남도록 하여 스토리지 전극을 형성한다. 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다. 상기 형성되는 캐패시터는 지지막에 의해 스토로지 전극의 각 노드가 기울어지는 것을 최소화되므로 캐패시터의 불량 발생을 감소할 수 있는 효과가 있다.

Description

반도체 장치의 캐패시터 및 그 제조 방법{Capacitor in semiconductor device and method for manufacturing the same}
본 발명은 반도체 메모리 장치의 캐패시터 및 그의 제조 방법에 관한 것이다. 보다 상세하게는, 반도체 메모리 장치에서 실린더형 캐패시터 및 그 제조방법에 관한 것이다.
근래에 컴퓨터가 급속히 보급되면서 반도체 장치들에 대한 수요도 크게 증가하고 있다. 상기 반도체 장치들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 상기 정보 데이터의 입력 및 출력을 위한 주변 회로 영역으로 구성된다. 상기 디램 장치는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터를 포함한다.
상기 캐패시터는 집적도의 증가가 요구되는 반도체 장치에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 캐패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 반도체 기판상에 캐패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 캐패시터의 축적용량을 향상시키는 것이 과제로 되고 있다.
상기 캐패시터의 축적 용량을 향상시키기 위하여 캐패시터의 유효면적의 증가시키는 방법을 생각할 수 있다. 이 방법에 의하면 초기의 평면 캐패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 캐패시터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
도 1a 내지 도 1d는 종래의 실린더형 캐패시터를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 제1 절연층(12)이 형성되고, 상기 제1 절연층(12)의 소정 부분에 상기 반도체 기판(10)과 접촉하는 콘택 플러그(14)가 형성된다. 상기 제1 절연층(12)상에는 식각 방지막(16)이 형성되고, 상기 식각 방지막(16)상에 제2 절연층(18)을 형성한다.
도 1b를 참조하면, 상기 제2 절연층(18)의 소정 부위를 식각하여 상기 콘택 플러그(14)의 상부 및 제1 절연층(12)의 일부를 노출하는 개구부(18a)를 형성한다.
도 1c를 참조하면, 상기 개구부(18a)의 측면과 저면에 폴리실리콘을 증착시켜 스토로지 전극(storeage electrode, 20)을 형성한다.
상기 스토로지 전극(20)을 형성하기 위해, 상기 개구부(18a)의 측면과 저면 및 상기 제2 절연층(18)의 상부면에 균일한 두께를 갖도록 폴리실리콘막을 형성한다. 그리고 측면과 저면에 폴리실리콘막이 형성되어 있는 상기 개구부(18a)를 매몰하도록 희생층을 형성하고, 상기 희생층의 상부를 에치백하여 노드가 분리된 스토로지 전극(20)을 형성한다.
도 1d를 참조하면, 상기 스토로지 전극(20)상에 유전막(22) 및 플레이트 전극(24)을 형성하여 캐패시터를 제조한다.
그러나 이러한 방법으로 캐패시터를 형성할 때 상기 스토로지 전극(20)의 각 노드간의 브리지(bridge)등과 같은 공정 불량이 빈번히 발생하게 된다. 특히 최근의 미세한 디자인 룰(design rule)을 갖는 반도체 장치에 형성되는 캐패시터는 상기 스토로지 전극의 높이가 더욱 높아지고, 상기 스토로지 전극(20)의 각 노드 간의 거리도 더욱 가까워지고 있다. 따라서 후속 공정을 진행하면서 상기 스토로지 전극(20)의 노드가 기울어지거나 심하면 쓰러지게 되어 인접한 노드와 접촉하고, 이에 따라 두 개의 단위 셀에 불량(pair bit fail)이 발생하게 된다.
도 2a는 스토로지 노드의 기울어짐에 의해 불량이 발생된 캐패시터의 단면도이고, 도 2b는 스토로지 노드의 기울어짐에 의해 불량이 발생된 캐패시터의 상면도이다.
도 2a를 참조하면, 스토로지 노드의 기울어짐이 발생하면, 상기 스토로지 노드와 이웃하는 스토로지 노드간에 브릿지가 발생되거나(A) 또는 각 스토로지 노드 간의 이격 거리가 좁다.(B)
도 2b를 참조하면, 상기 실린더형의 스토로지 전극(20)은 상부면이 원형으로 나타난다. 도시된 바와 같이 상기 스토로지 전극(20)의 상부면이 소정 부위에서 접촉되거나(A) 또는 각 스토로지 전극의 상부면이 이격되는 거리가 좁다.(B)
만일 상기 스토로지 노드간에 브릿지가 발생되면, 상기 브릿지가 발생한 2개의 스토로지 전극을 포함하는 2개의 단위셀에 동작 불량을 유발한다.
상기 스토로지 노드의 기울어짐에 따는 불량은 웨이퍼 전체에 걸쳐 유발될 가능성이 클 뿐 아니라, 두 개의 셀들에 대해 연속적으로 불량이 발생하게 되므로 불량의 개수가 많아서 상기 불량 셀의 리페어(repair)가 불가능한 경우가 대부분이다. 또한 반도체 제조의 후단 공정에서 발생되기 때문에 생산성의 감소 및 비용 증가가 더욱 커진다.
따라서 이러한 스토로지 노드가 기울어지는 공정 불량을 방지하기 위한 방법의 일 예가 나시무라 등에게 허여된 특개평 11-297960호에 개시되어 있다. 상기 특개평 11-297960호에 개시되어 있는 방법에 의하면, 상기 인접하는 각 스토로지 노드 사이에 산화막 또는 질화막으로 구성되는 막을 일정한 높이로 형성한다. 따라서 상기 막에 의해 상기 스토로지 노드의 기울어짐을 방지할 수 있다. 그러나 상기 방법을 사용하면, 상기 막이 형성된 높이 만큼 상기 스토로지 전극의 유효면적이 감소하게 된다. 또한 상기 스토로지 전극의 높이가 높아지면 지지하기 위한 막의 높이도 함께 높아져야 하므로 고용량의 축적용량을 갖는 캐패시터를 형성하는데 어려움이 있다.
따라서 본 발명의 제1 목적은 스토로지 전극에서의 불량이 감소되는 캐패시터를 제공하는데 있다.
본 발명의 제2 목적은 스토로지 전극에서의 불량이 감소되는 캐패시터를 제조하는 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래의 실린더형 캐패시터를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
도 2a는 스토로지 노드의 기울어짐에 의해 불량이 발생된 캐패시터의 단면도이다.
도 2b는 스토로지 노드의 기울어짐에 의해 불량이 발생된 캐패시터의 상면도이다.
도 3은 본 발명에 따른 실린더형 캐패시터를 갖는 반도체 장치의 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 의한 반도체 장치에서 캐패시터의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 반도체 기판 32 : 제1 절연층
34 : 도전성 구조물 36 : 식각 방지막
38 : 제2 절연층 38a : 개구부
40 : 폴리실리콘막 42 : 지지막
48 : 유전막 50 : 플레이트 전극
본 발명의 제1 목적을 달성하기 위한 반도체 장치의 캐패시터는, 반도체 기판상에 형성된 절연층의 소정 부위에 하부의 도전성 구조물을 부분적으로 노출하는 개구부의 측벽과 저면에 연속적으로 폴리실리콘막이 형성된 스토로지 전극과, 상기 스토로지 전극의 표면에 형성되어 상기 스토로지 전극을 지지하는 지지막과, 상기 지지막 상에 순차적으로 형성된 유전막 및 플레이트 전극을 포함한다. 상기 지지막을 실리콘 질화물 또는 실리콘 산질화물로 형성한다.
본 발명의 제2 목적을 달성하기 위한 반도체 장치의 캐패시터 형성 방법은, 반도체 기판상에 형성된 절연층의 소정 부위에 하부의 도전성 구조물을 부분적으로 노출하는 개구부를 형성한다. 상기 개구부의 측벽 및 저면, 상기 절연층의 상부면에 연속적으로 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 내측면에 상기 폴리실리콘막을 지지하는 지지막을 형성한다. 상기 절연층의 상부면에 형성된 폴리실리콘막 및 상기 지지막을 제거하고, 상기 개구부 측벽 및 저면에 형성된 폴리실리콘막 및 상기 지지막만 남겨서, 노드가 분리되는 스토리지 전극을 형성한다. 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다.
따라서 상기 폴리실리콘막 내측면에 지지막을 형성함으로서, 후속 공정에 의해 상기 스토로지 전극의 각 노드가 기울어지는 것을 최소화할 수 있으며, 이에 따라 캐패시터의 불량을 감소할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 실린더형 캐패시터를 갖는 반도체 장치의 단면도이다.
도 3을 참조하면, 반도체 기판 상에 형성된 절연층의 소정 부위에 하부의 도전성 구조물을 연결하는 스토로지 전극이 구비된다.
구체적으로, 소자영역이 한정된 반도체 기판(30) 상에 캐패시터 노드 콘택 영역(예컨대, 트랜지스터의 소오스 영역)과 전기적으로 연결되는 콘택 플러그 형태의 도전성 구조물(34)이 구비된다. 그리고 상기 도전성 구조물(34)의 상부면에 실린더형의 스토리지 전극(40a)이 전기적으로 연결된다. 상기 스토로지 전극(40a)은 10000 내지 17000Å정도의 높이를 갖는다.
상기 스토로지 전극(40a)의 내측면 및 저면에는 지지막 패턴(42a)이 구비된다. 상기 지지막 패턴(42a)은 10 내지 30Å의 두께를 갖는다. 또한 상기 지지막 패턴(42a) 은 실리콘 산 질화물(SiON) 또는 실리콘 질화물(SixNy) 로 구성된다.
그리고 상기 지지막 패턴(42a)이 형성된 스토리지 전극(40a)의 상부에는 유전막(48) 및 플레이트 전극(50)이 구비된다.
따라서 상기 구조를 갖는 캐패시터는 스토로지 전극의 내측면 및 저면에 구비된 지지막 패턴에 의해 상기 스토로지 노드가 지지되어 있어서, 상기 스토로지 노드가 기울어지는 것을 최소화할 수 있다.
이하, 상술한 구조를 갖는 본 발명의 캐패시터의 제조방법을 첨부된 도면을 참조하여 상세히 설명하고자 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 의한 반도체 장치에서 캐패시터의제조방법을 설명하기 위한 단면도들이다. 하기에 설명하는 반도체 장치는 DRAM 장치의 셀을 예로 들면서 설명한다.
도 4a는 반도체 기판(30)상에 형성된 제1 절연층(32)의 소정 부위에 도전성 구조물(23)을 형성하는 단계를 도시한다. 상기 하부의 도전성 구조물(34))은 반도체 기판의 캐패시터 노드 콘택 영역과 전기적으로 접속하는 콘택 플러그로 형성된다. 또한 상기 콘택 플러그를 포함하는 제1 절연층(32)상에는 식각 방지막(36)이 형성되어 있다.
구체적으로, 상기 도전성 구조물(34)의 형성 단계를 설명하고자 한다.
반도체 기판(30)상에 통상의 소자분리 공정에 의해 필드 영역과 소자가 형성되는 액티브 영역을 한정한다. 상기 액티브 영역 내에 캐패시터 노드 콘택 영역을 포함하는 소자 구조물(도시안함)을 형성한다. 상기 소자 구조물은 모오스 트랜지스터, 비트 라인 등을 포함한다. 상기 소자 구조물을 형성하는 방법은, 상기 반도체 기판의 액티브 영역에 얇은 게이트 산화막을 성장시킨 후, 그 상부에 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조의 게이트 전극을 형성한다. 이어서, 게이트 전극을 마스크로 이용하여 불순물을 이온주입함으로써 트랜지스터의 소오스/드레인 영역을 형성한다.
상기 트랜지스터가 형성되어 있는 반도체 기판상에 층간절연층을 형성하고 상기 층간절연층의 소정 부위를 식각하여 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 채우도록 도핑된 폴리실리콘을 증착하고 그 상부에 텅스텐 실리사이드층을 증착한 후, 사진식각 공정을 통해 상기 층들을 패터닝하여 폴리사이드 구조의 비트라인을 형성한다. 상기 비트라인은 상기 트랜지스터의 소오스 또는 드레인 영역과 접촉하도록 형성한다.
상기 소자 구조물(도시안함)이 형성되어 있는 반도체 기판(30)에 제1 절연층(32)을 형성한다. 상기 제1 절연층(32)은 층간 절연층상에 산화막을 더 증착시켜 형성한다. 그리고 하기의 설명에서 제1 절연층(32)은 이미 형성되어 있는 층간 절연층도 포함시킨다. 상기 제1 절연층(32)의 소정 부위를 식각하여 반도체 기판의 소오스 영역이 노출되는 콘택홀을 형성한다. 그리고 상기 콘택홀에 도전성 물질을 매몰시키고, 상부를 에치백하여 콘택 플러그 형태의 도전성 구조물(34)을 형성한다.
상기 도전성 구조물(34)을 포함하는 제1 절연층(32)상에 식각 방지막(36)을 형성한다. 상기 식각 방지막(36)은 상기 제1 절연층(32)과의 선택비가 높은막, 예컨대 질화물(SixNy) 또는 실리콘 산질화물(SiON)을 약100∼1000Å의 두께로 증착하여 형성한다.
도 4b는 상기 결과물 상에 제2 절연층(38)을 형성하고, 하부의 도전성 구조물(34) 및 제1 절연층(32)의 일부를 노출하는 개구부(38a)를 형성하는 단계를 도시한다.
상기 개구부(38a)의 측면과 저면에는 후속 공정에 의해 스토로지 노드 전극이 형성되기 때문에, 상기 제2 절연층(38)은 형성하고자 하는 스토로지 전극의 높이보다 높게 형성하여야 한다.
상기 제2 절연층(38)은 15000 내지 18000Å의 높이로 형성한다. 그리고 상기도전성 구조물(34)의 상부를 오픈하도록 포토레지스트 패턴을 형성하고 상기 제2 절연층(38)을 식각한다. 따라서 상기 개구부(38a)도 역시 15000 내지 18000Å깊이로 형성된다.
상기 제1 절연층(32) 및 도전성 구조물(34)의 상부에 형성된 식각 방지막(36)을 식각 종말점으로 하며 정확한 위치까지 상기 제2 절연층(38)을 식각한다. 구체적으로 상기 제2 절연층(38)을 식각 방지막(36)이 노출될 때까지 식각한 다음, 일정 시간동안 과도 식각하여 하부의 도전성 구조물(34) 및 제1 절연층(32)의 일부를 노출하는 개구부(38a)를 형성할 수 있다.
이 때 형성되는 개구부(38a)는 입구보다 저부가 좁게 형성된다. 따라서 상기 개구부(38a)의 측벽은 소정을 기울기를 가지면서 형성된다. 그 이유는 식각 공정을 수행할 때 로딩 효과(loading effect)에 의해 상기 개구부(38a)의 입구에 비해 저부의 식각율(etch rate)이 감소되기 때문이다.
도 4c는 상기 개구부(38a)의 측면과 저면 및 상기 제2 절연층(38)의 상부에 폴리실리콘막(40)을 형성하는 단계를 도시한다.
상기 식각 마스크로 사용한 포토레지스트를 제거하고, 상기 개구부(38a)의 프로파일(profile)을 따라 균일한 두께로 폴리실리콘막(40)을 증착한다. 상기 폴리실리콘막(40)은 증착 특성이 좋아서 상기 개구부(38a)를 매몰시키기 않고, 균일한 두께를 가지면서 상기 개구부(38a)의 측면과 저면 및 상기 제2 절연층(38)의 상부에 증착된다. 상기 폴리실리콘막(40)은 200 내지 1000Å 두께를 갖도록 형성한다.
도 4d는 상기 폴리실리콘막(40)의 표면에 상기 폴리실리콘막(40)을 지지하기위한 지지막(42)을 형성한다. 상기 지지막(42)은 상기 폴리실리콘막(40)의 표면에 5 내지 30Å의 두께로 형성된다. 그리고 상기 지지막(42)은 실리콘 질화막(SixNy) 또는 실리콘 산질화막(SiON)으로 형성된다.
구체적으로, 상기 지지막(42)은 질소 소오스를 포함하는 분위기 가스를 공급하여 수행하는 급속 열적 질화 (Rapid Thermal Nitridation, RTN) 공정에 의해 상기 폴리실리콘막(40)의 표면을 질화시켜 형성한다. 상기 급속 열적 질화공정은 700 내지 800℃의 온도 및 1 내지 2Torr의 압력하에서 실란 가스 및 암모니아 가스를 20 내지 200초 동안 공급하여 수행할 수 있다. 상기 폴리실리콘막(40)은 상기 제2 절연층(38)에 형성된 개구부(38a)의 프로파일을 따라 증착되어 있기 때문에, 상기 지지막(42)은 상기 폴리실리콘막(40)의 내측면 및 하부면에 형성된다.
상기 폴리실리콘은 540 내지 560℃에서 결정화가 일어나기 때문에, 상기 증착되어 있는 폴리실리콘막(40)은 고온에서 진행되는 후속 공정을 수행할 때 재결정화가 일어난다. 그러므로 후속 공정을 수행하기 전에 상기 폴리실리콘막(40)의 내측면에 열적 안정성과 우수한 증착 특성을 갖는 물질을 형성함으로서, 상기 폴리실리콘의 재결정화에 따른 스토로지 노드의 기울어짐과 같은 불량을 감소시킨다.
상기 지지막(42)을 형성하는 공정은 700 내지 800℃의 고온에서 진행되지만, 상기 폴리실리콘막(40)의 기울어짐이 발생되지 않는데, 그 이유는 상기 폴리실리콘막(40)이 제2 절연층(38)에 형성되어 있는 개구부(38a)에 증착되어 있기 때문에 상기 폴리실리콘막(40)의 외측면이 완전히 지지되어 있기 때문이다.
도 4e는 상기 폴리실리콘막(40) 및 지지막(42)이 형성되어 있는 개구부(38a)의 내부를 매몰하도록 희생층(44)이 형성된다.
도 4f는 상기 희생층(44)의 상부를 에치백하여 상기 폴리실리콘막(40)과 지지막(42)을 각각 분리시키고, 상기 희생층(44)을 모두 제거하여 노드가 분리된 스토리지 전극(40a)을 형성하는 단계를 도시한다.
구체적으로, 상기 개구부(38a)의 측면과 저면에만 상기 폴리실리콘막(40)과 지지막(42)이 남도록 상기 희생층(44)의 상부를 화학 기계적 연마 또는 건식 식각을 수행하여 에치백한다. 그러면 상기 제2 절연층(38)의 표면에 증착되어 있던 폴리실리콘막(40)과 지지막(42)이 연마되어, 상기 개구부(38a)내의 프로파일을 따라 증착된 폴리실리콘막(40)과 지지막(42)이 각각 분리된다. 상기 에치백은 각각 분리되어진 폴리실리콘막(40)의 이격 거리가 300 내지 1000Å이 되도록 한다.
그런 다음, 상기 희생층(44)을 모두 제거함으로서 노드가 분리된 스토로지 전극(40a)을 형성한다. 상기 희생층(44)의 제거는 습식 식각에 의해 수행할 수 있다. 상기 노드가 분리된 스토로지 전극(40a)은 도시된 바와 같이 입구는 넓고 저부는 좁은 실린더의 형태로 형성되고, 10000 내지 17000Å의 높이를 갖는다. 상기 스토로지 전극의 내측면 및 저면에는 지지막 패턴(42a)이 형성되어 있다.
도 4g는 상기 내측면 및 저면에 지지막 패턴(42a)이 형성되어 있는 스트로지 전극(40a)상에 순차적으로 반응 방지막(46), 유전막(48) 및 플레이트 전극(50)을 형성하여 반도체 장치의 캐패시터를 형성하는 단계를 나타낸다.
상기 유전막(48)은 산화 탄탈륨(TaO) 또는 산화 알루미늄(Al2O3)과 같은 고유전 물질로 형성한다. 그런데 상기 유전막(48)을 형성할 때 상기 스토로지전극(40a)에 포함되어 있는 실리콘(Si)과 반응이 일어나기 때문에, 상기 유전막(48)을 형성하기 이전에 상기 스토로지 전극(40a)과 상기 유전막(48)이 반응하는 것을 방지하기 위한 반응 방지막(46)을 형성한다.
상기 반응 방지막(46)은 500 내지 1000℃의 온도에서 질소 소오스를 포함하는 가스를 주입하여, 상기 스토로지 전극(40a)의 표면을 질화시킴으로서 형성한다. 상기 반응 방지막(46)이 형성한 다음 상기 유전막(48)을 형성한다. 그리고 상기 유전막(48)상에 도전 물질을 증착시켜 플레이트 전극(50)을 형성함으로서 반도체 장치의 캐패시터를 형성한다.
그런데, 상기 스토로지 전극(40a)은 입구가 넓고 저부는 좁은 실린더의 형태로 형성되므로 기하학적으로 불안정한 구조를 갖고 있다. 또한 상기 스토로지 전극(40a)의 높이가 높아짐에 따라 각 스토로지 전극(40a)간의 이격되는 간격이 작다. 따라서 약간의 공정 불량에 의해서 각 스토로지 노드의 기울어짐 또는 쓰러짐이 발생되면 각 노드에 브릿지(bridge)가 발생하고, 이에 따라 상기 노드를 갖는 2개의 단위 셀에서 동작 불량이 유발된다.
이러한 불량은 상기 스토로지 전극(40a)이 형성된 이후에 진행되는 공정을 수행할 때 빈번히 발생되는데, 특히 상기 반응 방지막(46)을 형성하는 공정을 수행한 이후에 다발한다. 그 이유는 상기 반응 방지막(46)을 형성하는 공정이 고온에서 진행되기 때문에 상기 스토로지 전극(40a)을 이루고 있는 폴리실리콘이 재결정화되고, 이에 따라 상기 폴리실리콘의 원자들이 재배열되면서 상기 스토로지 전극(40a)의 각 노드가 기울어지게 된다.
그러나 상기 스토로지 전극(40a)의 내측면 및 저면에 열적 안정성을 갖는 지지막 패턴(42a)이 형성되어 있기 때문에 후속의 열공정을 수행할 때 상기 스토로지 노드가 기울어지는 현상이 최소화된다. 따라서 상기 스토로지 노드의 기울어짐에 의한 동작 불량이 발생되는 것을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 상기 스토로지 전극을 형성하기 위한 폴리실리콘막을 형성하고 난 직후에 상기 폴리실리콘막의 표면을 질화시켜 지지막을 형성함으로서, 후속의 열 공정을 수행할 때 스토로지 노드가 기울어지는 현상을 최소화할 수 있다. 그러므로 상기 스토로지 노드의 기울어짐에 의해 인접한 노드간에 브릿지가 발생되어 2개의 셀의 동작 불량이 발생하는 것을 최소화할 수 있다. 따라서 반도체 장치의 신뢰성, 생산성 및 수율 향상의 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 반도체 기판;
    반도체 기판 상에 형성되며, 소정 부위에 반도체 기판이 노출되는 개구부를 포함한 절연층;
    상기 개구부를 매립한 도전성 구조물;
    상기 도전성 구조물의 상부에 위치하고, 하부면이 상기 도전성 구조물의 상부면과 접촉하고 있는 실린더 형태의 캐패시터 하부 전극;
    상기 캐패시터 하부 전극의 실린더 내벽과 상기 캐패시터 하부 전극의 실린더 내부 바닥에 형성된 지지막 패턴;
    상기 지지막 패턴과 캐패시터 하부 전극의 상부에 형성된 캐패시터 유전막;
    상기 유전막 상부에 형성된 캐패시터 상부 전극을 포함하는 것을 특징으로 하는 반도체 장치의 케패시터.
  2. 제1항에 있어서, 상기 지지막 패턴은 실리콘 질화물 또는 실리콘 산화 질화물로 형성된 것을 특징으로 하는 반도체 장치의 캐패시터.
  3. 제1항에 있어서, 상기 지지막 패턴은 5 내지 30Å의 두께로 형성된 것을 특징으로 하는 반도체 장치의 캐패시터.
  4. 반도체 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 소정부분을 식각하여 상기 반도체 기판의 소정부분을 노출하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 도전성 구조물을 매립하는 단계;
    상기 도전성 구조물의 상부와 제1 절연층의 상부에 제2 절연층을 형성하는 단계;
    상기 제2 절연층의 소정 부분을 식각하여 상기 도전성 구조물의 상부면을 노출하는 제2 개구부를 형성하는 단계;
    상기 제2 개구부의 측벽 및 저면, 상기 제2 절연층의 상부면에 연속적으로 캐패시터 하부 전극을 형성하는 단계;
    상기 캐패시터 하부 전극의 상부에 지지막을 형성하는 단계;
    상기 지지막의 전면에 제3 절연층을 형성하는 단계;
    상기 제2 절연층의 상부면에 형성된 제3 절연층, 지지막, 캐패시터 하부 전극을 제거하여 제2 절연막의 상부면을 노출하는 단계;
    상기 공정 단계들을 진행 후 잔존하는 제2 절연층과 제3 절연층을 제거하여 실린더 형태의 하부 전극과 지지막 패턴을 형성하는 단계;
    상기 결과물 전면에 캐패시터 유전막을 형성하는 단계; 및
    상기 캐패시터 유전막 상부에 캐패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  5. 제4항에 있어서, 상기 지지막은 실리콘 질화물 또는 실리콘 산화 질화물로 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  6. 제4항에 있어서, 상기 지지막은 상기 캐패시터 하부 전극의 표면에 5 내지 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  7. 제4항에 있어서, 상기 지지막은 질소 소오스를 포함하는 분위기 가스를 공급하여 수행하는 급속 열적 질화 공정에 의해 상기 캐패시터 하부 전극의 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  8. 제7항에 있어서, 상기 지지막은 700 내지 800℃의 온도 및 1 내지 2Torr의 압력하에서 실란 가스 및 암모니아 가스를 20 내지 200초 동안 공급하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  9. 제4항에 있어서, 상기 하부의 도전성 구조물은 반도체 기판의 소정 부위와 접촉하도록 형성된 도전성 물질이 채워진 콘택 플러그인 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  10. 제9항에 있어서, 상기 콘택 플러그 상부를 포함하는 절연층 상에 식각 방지막을 더 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  11. 제4항에 있어서, 상기 캐패시터 하부 전극은 10000 내지 18000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  12. 삭제
  13. 제4항에 있어서, 상기 제2 절연층의 상부면에 형성된 제3 절연층, 지지막, 캐패시터 하부 전극을 제거하는 단계는 연마 또는 건식 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법
  14. 제13항에 있어서, 상기 제2 절연층의 상부면에 형성된 제3 절연층, 지지막, 캐패시터 하부 전극을 제거하는 단계는, 상기 실린더형의 캐패시터 하부 전극들 간의 이격거리가 400내지 1500 이 되도록 수행하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
  15. 제4항에 있어서, 상기 캐패시터 유전막을 형성하기 전에 상기 캐패시터 하부 전극 상에 반응 방지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  16. 제10항에 있어서, 상기 반응 방지막은 질소 소오스를 포함하는 분위기 가스를 공급하고, 700 내지 800℃의 온도하에서 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
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