KR100423900B1 - 반도체 장치의 커패시터 형성 방법 - Google Patents

반도체 장치의 커패시터 형성 방법 Download PDF

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Abstract

반도체 장치의 커패시터 형성 방법을 제공한다. 이 방법은 반도체기판 상의 층간절연막을 관통하는 콘택 플러그를 형성하고, 그 상부에 지지막, 식각 정지막 및 주형막을 차례로 형성한 후, 주형막을 패터닝하여 주형 패턴을 형성하는 단계를 포함한다. 이때, 주형 패턴은 콘택 플러그 상부에서 식각 정지막을 노출시키는 개구부를 갖는다. 이후, 개구부의 측벽에 접착 스페이서를 형성하고, 접착 스페이서가 형성된 개구부를 통해 노출된 식각 정지막 및 지지막을 차례로 패터닝한다. 이에 따라, 콘택 플러그를 노출시키는 식각 정지 패턴 및 지지 패턴이 형성된다. 접착 스페이서, 식각 정지 패턴 및 지지 패턴의 측벽들에 의해 둘러싸인 홀 영역의 내벽을 차례로 채우는 하부 전극 및 희생 패턴을 형성하고, 주형 패턴 및 희생 패턴을 제거한 후, 접착 스페이서를 제거한다. 이때, 접착 스페이서는 식각 정지 패턴 및 하부 전극에 대해 우수한 접착력 및 식각 선택성을 갖는 물질로서, 바람직하게는 티타늄 질화막으로 형성한다.

Description

반도체 장치의 커패시터 형성 방법{Method Of Forming A Capacitor Of Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 주형 패턴(molding pattern)을 이용하여 실린더 형태의 커패시터를 형성하는 방법에 관한 것이다.
메모리 반도체 장치는 단위 셀마다 정보를 저장하기 위한 구조물을 구비한다. 특히, 가장 일반적으로 사용되는 메모리 반도체 장치인 디램(DRAM)은 상기 정보 저장을 위한 구조물로서, 커패시터(capacitor)를 사용한다. 한편, 반도체 장치가 고집적화 됨에 따라, 단위 셀 내에서 상기 커패시터가 차지하는 셀 면적은 감소하고 있다. 하지만, 디램의 안정적인 동작을 위해서는, 상기 디램 셀 커패시터의정전용량을 충분히 확보하는 것이 필요하다.
알려진 바와 같이, 커패시터의 정전 용량은 유전막의 유전율(permittivity) 및 커패시터 전극들의 면적에 비례하고, 커패시터 전극 사이의 간격에 반비례한다. 이에 따라, 상기 커패시터의 정전 용량을 최대화하기 위해서는, 상기 커패시터 전극 사이의 면적을 늘리고, 상기 커패시터 전극 사이의 간격을 줄이고, 고유전율을 갖는 물질막을 커패시터 유전막으로 사용해야 한다.
상기 커패시터 전극 사이의 면적을 증가시키기 위해, 통상적으로 커패시터의 하부 전극을 실린더형으로 형성하는 방법이 사용된다. 한편, 상기 커패시터 전극 사이의 간격을 줄이는 방법은 누설 전류의 문제로 인해, 이미 구현가능한 한계에 도달한 상태이다. 이에 따라, 높은 유전율을 갖는 물질막, 예를 들면 탄탈륨 산화막을 상기 커패시터 유전막으로 사용하는 방법이 최근 시도되고 있다.
이처럼 상기 탄탈륨 산화막을 상기 커패시터 유전막으로 사용할 경우, 전극 물질로서 루세늄을 사용하는 것이 바람직하다. 하지만, 상기 루세늄은 질화막 및 산화막에 대한 접착력이 나쁘기 때문에, 상기 실린더형 하부 전극을 형성하는 공정에서 하부 전극이 넘어지는 문제를 유발한다.
도 1 및 도 2는 종래 기술에 따른 실린더형 커패시터 형성 방법 및 그에 따른 문제점을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판 상에 층간절연막(10)을 형성한 후, 상기 층간절연막(10)을 관통하는 콘택 플러그(15)를 형성한다. 상기 콘택 플러그(15)를 포함하는 반도체기판 전면에 지지막(supporting layer), 식각 정지막(etch stop layer)및 주형막(molding layer)을 차례로 형성한다. 상기 주형막, 식각 정지막 및 지지막을 차례로 패터닝하여, 상기 콘택 플러그(15)를 노출시키는 개구부를 갖는 주형 패턴(30), 식각 정지 패턴(25) 및 지지 패턴(20)을 형성한다.
상기 지지 패턴(20)이 형성된 결과물 상에, 하부 전극막(도시하지 않음) 및 희생막(도시하지 않음)을 형성한다. 이후, 상기 주형 패턴(30)이 노출될 때까지 상기 희생막 및 상기 하부 전극막을 평탄화 식각함으로써, 희생 패턴(40) 및 하부 전극(35)을 형성한다.
이때, 일반적으로 상기 주형 패턴(30) 및 상기 지지 패턴(20)은 실리콘 산화막으로 형성하고, 상기 식각 정지 패턴(25)은 실리콘 질화막으로 형성한다. 또한, 상기 하부 전극(35)은 루세늄(Ru)과 같은 백금족의 물질로 형성하고, 상기 희생 패턴(40)은 SOG 계열의 물질로 형성한다.
도 2를 참조하면, 산화막 식각 레서피를 사용한 습식 식각의 방법으로, 상기 주형 패턴(30) 및 상기 희생 패턴(40)을 제거한다. 하지만, 앞서 설명한 것처럼, 루세늄과 실리콘 질화막의 접착력은 약하다. 이에 따라, 상기 주형 패턴(30) 제거 공정에서, 상기 식각 정지 패턴(25)과 상기 하부 전극(35) 사이로 식각액이 침투한다. 그 결과, 상기 주형 패턴(30)과 마찬가지로, 실리콘 산화막으로 이루어진 상기 지지 패턴(20)이 식각되어, 상기 식각 정지 패턴(25)의 하부에 언더컷 영역(99)을 형성한다. 또한, 상기 루세늄과 실리콘 산화막 사이의 약한 접착력에 의해, 상기 주형 패턴(30)과 상기 하부 전극(35) 사이의 계면을 따라 상기 식각액이 침투함에 의해서도, 상기 언더컷 영역(99)이 형성될 수 있다.
상기 언더컷 영역(99)에 의해, 상기 지지 패턴(20)은 상기 하부 전극(35)을 더 이상 구조적으로 지탱하지 못한다. 그 결과, 상기 하부 전극(35)이 세정 공정 등에서 넘어지는 치명적인 문제가 유발된다. 또한, 상기 언더컷 영역(99)은 그 상부에 형성된 상기 식각 정지 패턴(25)때문에, 후속 공정에서 채워지지 않고 공극(void)으로 남는 문제를 유발한다.
본 발명이 이루고자 하는 기술적 과제는 주형 패턴 제거 공정에서 지지 패턴이 식각됨으로써, 하부 전극이 넘어지는 문제를 예방할 수 있는 반도체 장치의 커패시터 형성 방법을 제공하는 데 있다.
도 1 및 도 2는 종래 기술에 따른 커패시터 형성 방법을 나타내는 공정 단면도들이다.
도 3 내지 도 9는 본 발명의 바람직한 실시예에 따른 커패시터 형성 방법을 나타내는 공정 단면도들이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 주형 패턴 제거 공정에서 사용되는 식각액이 지지 패턴으로 침투하지 못하도록, 식각 정지 패턴에 대해 접착력이 우수한 특성을 갖는 접착 스페이서를 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법을 제공한다. 이 방법은 반도체기판 상의 층간절연막을 관통하는 콘택 플러그를 형성하고, 그 상부에 지지막, 식각 정지막 및 주형막을 차례로 형성한 후, 상기 주형막을 패터닝하여 주형 패턴을 형성하는 단계를 포함한다. 이때, 상기 주형 패턴은 상기 콘택 플러그 상부에서 상기 식각 정지막을 노출시키는 개구부를 갖는다. 이후, 상기 개구부의 측벽에 접착 스페이서를 형성하고, 상기 접착 스페이서가 형성된 상기 개구부를 통해 노출된 상기 식각 정지막 및 상기 지지막을 차례로 패터닝한다. 이에 따라, 상기 콘택 플러그를 노출시키는 식각 정지 패턴 및 지지 패턴이 형성된다. 상기 접착 스페이서, 식각 정지 패턴 및 지지 패턴의 측벽들에 의해 둘러싸인 홀 영역의 내벽을 채우는 하부 전극을 형성한 후, 상기 주형 패턴을 제거하여 상기 접착 스페이서의 외벽을 노출시킨다. 이후, 노출된 상기 접착 스페이서를 제거한 후, 상기 하부 전극의 노출된 표면을 덮는 유전막 패턴 및 상부 전극을 형성한다.
이때, 상기 지지막은 실리콘 산화막으로 형성하고, 상기 식각 정지막은 실리콘 질화막(Si3N4) 또는 탄탈륨 산화막(Ta2O5)으로 형성하고, 상기 주형막은 실리콘 산화막 또는 SOG 계열의 물질로 형성하는 것이 바람직하다.
또한, 상기 접착 스페이서는 상기 식각 정지 패턴 및 하부 전극에 대해 우수한 접착력 및 식각 선택성을 갖는 물질로 형성한다. 이를 위해 상기 접착 스페이서는 티타늄 질화막(TiN)으로 형성하는 것이 바람직하다. 또한, 상기 접착 스페이서를 형성하는 단계는 상기 주형 패턴을 포함하는 반도체기판 전면에 접착막을 형성한 후, 상기 주형 패턴 및 상기 콘택 플러그의 상부면이 노출되도록 상기 접착막을 전면 이방성 식각하는 단계를 포함하는 것이 바람직하다.
상기 식각 정지 패턴 및 상기 지지 패턴은 상기 접착 스페이서 및 상기 주형 패턴을 식각 마스크로 사용하여, 상기 식각 정지막 및 상기 지지막을 차례로 이방성 식각함으로써 형성하는 것이 바람직하다.
상기 하부 전극은 루세늄, 로듐, 팔라듐, 오스뮴, 이리듐 또는 백금 등의 백금족 물질들 중의 한가지인 것이 바람직하다. 이 하부 전극을 형성하는 단계는 상기 지지 패턴이 형성된 결과물에 대해 하부 전극막 및 희생막을 차례로 형성한 후, 상기 주형 패턴의 상부면을 노출될 때까지 상기 희생막 및 상기 하부 전극막을 전면식각하는 단계를 포함하는 것이 바람직하다. 또한, 상기 하부 전극을 형성한 후, 수소 분위기에서 열처리하는 단계를 더 실시할 수도 있다.
상기 주형 패턴을 제거하는 단계는 상기 식각 정지 패턴, 상기 접착 스페이서 및 상기 하부 전극에 대해 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시한다. 또한, 상기 희생막은 상기 주형 패턴을 제거하는 단계에서 함께 제거하는 것이 바람직하다.
또한, 상기 접착 스페이서를 제거하는 단계는 상기 하부 전극 및 상기 식각 정지 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시한다. 이때, 사용되는 식각액은 황산(H2SO4) 및 과산화수소(H2O2)를 포함하는 혼합 용액인 것이 바람직하다.
상기 유전막은 탄탈륨 산화막으로 형성하며, 상기 유전막 및 상기 상부 전극막을 형성한 후 이를 열처리하는 단계를 더 실시할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 9는 본 발명의 바람직한 실시예에 따른 커패시터 형성 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체기판 상에 층간절연막(100) 및 하부 식각 정지막(110)을 차례로 형성한다. 상기 층간절연막(100)은 통상적인 방법으로 형성되는 소자분리막(도시하지 않음) 및 게이트 패턴(도시하지 않음)을 덮는다. 이어서, 상기 하부 식각 정지막(110) 및 상기 층간절연막(100)을 관통하는 도전성의 콘택 플러그(120)를 형성한다. 상기 콘택 플러그(120)는 통상적인 반도체 장치의 제조 방법을 사용하여 형성하며, 따라서 이에 대한 자세한 설명은 생략한다.
이후, 상기 콘택 플러그(120)를 포함하는 반도체기판 전면에 지지막(supporting layer,130), 식각 정지막(etch stop layer, 140), 주형막(molding layer, 150) 및 반사 방지막(anti-reflection layer, 160)을 차례로 형성한다. 이때, 상기 주형막(150), 상기 식각 정지막(140), 상기 지지막(130) 및 상기 반사 방지막(160)은 후속 하부 전극 형성 공정에서, 그 외형을 결정하는 주형(molding flask)의 역할을 하는 물질막들이다.
이들 물질막들을 더 자세하게 설명하면, 먼저 상기 반사 방지막(160)은 상기 주형 형성을 위한 사진 공정의 편의를 위해 형성하는 물질막이다. 이를 위해, 상기 반사 방지막(160)은 실리콘 산화질화막(SiON)을 대략 600Å의 두께로 형성하는 것이 바람직하다.
상기 주형막(150)은 상기 하부 전극의 외형을 결정하는 주된 물질막으로, 하부 전극 형성 후 제거된다. 이를 위해, 상기 주형막(150)은 실리콘 산화막으로 형성하되, P-TEOS 또는 SOG 계열의 물질막 등과 같이 산화막 식각 레서피에서 식각 속도가 빠른 물질막으로 형성한다. 이때, 상기 주형막(150)의 높이는 상기 하부 전극의 높이를 결정하기 때문에, 커패시터의 정전 용량을 결정하는 한가지 변수이다. 일반적으로, 상기 주형막(150)은 대략 3000 내지 10000Å의 높이로 형성하는 것이 바람직하다.
상기 식각 정지막(140)은 앞서 설명한 상기 주형막(150) 제거 공정에서 상기 지지막(130)이 식각되는 것을 예방하기 위한 물질막이다. 따라서, 상기 식각 정지막(140)은 상기 주형막(150)에 대해 식각 선택비를 갖는 물질막, 바람직하게는 실리콘 질화막(Si3N4)으로 형성한다. 이에 더하여, 상기 식각 정지막(140)은 실리콘 산화질화막(SiON) 또는 탄탈륨 산화막(Ta2O5) 등으로 형성할 수도 있다. 이때, 상기 식각 정지막(140)은 대략 300Å의 두께로 형성하는 것이 바람직하다.
상기 지지막(130)은 앞서 설명한 것처럼, 상기 주형막(150)의 높이에 의해 결정되는 상기 하부 전극의 높이가 높은 경우에 있어서, 상기 하부 전극이 넘어지는 문제를 최소화하기 위한 물질막이다. 이를 위해, 상기 지지막(130)은 고밀도 플라즈마 산화막(high density plasma oxide, HDP Oxide) 또는 언도프드 실리케이트 글래스(undoped silicate glass, USG)와 같은 절연막으로 형성한다. 이때, 상기 지지막(130)은 대략 1000Å의 높이로 형성하는 것이 바람직하며, 그 물성의 개선을 위해 후속 열처리 공정 등이 더 실시될 수도 있다.
한편, 상기 하부 식각 정지막(110)은 상기 주형 형성을 위한 상기 지지막(130) 식각 공정에서, 상기 층간절연막(100)이 리세스되는 문제를 예방하기 위한 물질막이다. 따라서, 상기 하부 식각 정지막(110)은 상기 지지막(130) 식각 공정에서 사용하는 식각 레서피에 대해 선택비를 갖는 물질막으로 형성하며, 바람직하게는 실리콘 질화막 또는 실리콘 산화질화막으로 형성한다. 또한, 상기 하부 식각 정지막(110)은 상기 층간절연막(100)을 관통하는 상기 콘택 플러그(120)를 형성한 후, 그 상부에 적층할 수도 있다.
도 4를 참조하면, 상기 반사 방지막(160) 및 상기 주형막(150)을 차례로 패터닝하여, 상기 콘택 플러그(120)의 상부에서 상기 식각 정지막(140)을 노출시키는 개구부(250)를 형성한다. 이에 따라, 상기 반사 방지막(160) 및 주형막(150)은 각각 반사 방지 패턴(anti-reflection pattern, 165) 및 주형 패턴(molding pattern, 155)을 형성한다. 이후, 상기 주형 패턴(155)이 형성된 결과물 전면에, 접착막(adhesion layer, 170)을 콘포말하게 형성한다.
상기 반사 방지 패턴(165) 및 상기 주형 패턴(155) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시한다. 특히, 상기 주형 패턴(155) 형성을 위한 식각 공정은 상기 식각 정지막(140)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다.
본 발명의 실시예에서, 상기 접착막(170)은 종래 기술의 문제점인 실리콘 산화막(주형막(150)) 또는 실리콘 질화막(식각 정지막(140))에 대한 루세늄(하부 전극)의 취약한 접착력을 개선하기 위한 물질막이다. 이러한 목적을 위해, 상기 접착막(170)은 질화 티타늄(TiN)을 100 내지 300Å의 두께로 형성하는 것이 바람직하다. 이때, 상기 질화 티타늄은 TiCl4를 소스 물질로 사용하는 화학기상 증착의 방법으로 형성하는 것이 바람직하며, 원자층 증착의 방법에 의해 형성할 수도 있다. 한편, 상기 접착막(170)은 티타늄으로 형성할 수도 있다.
도 5를 참조하면, 상기 접착막(170)을 전면 이방성 식각하여, 상기 개구부(250)의 내부에서 상기 식각 정지막(140)의 상부면을 노출시킨다. 이때, 상기 주형 패턴(155) 상부의 접착막(170) 역시 식각되어, 상기 반사 방지 패턴(165)의 상부면을 노출시킨다. 이에 따라, 상기 개구부(250)의 측벽을 덮는 상기 접착막(170)은 상기 식각 정지막(140)의 상부면에 접하는 접착 스페이서(adhesion spacer, 175)를 형성한다.
상기 접착 스페이서(175)가 형성된 상기 개구부(250)를 통해 노출된, 상기 식각 정지막(140) 및 그 하부의 상기 지지막(130)을 차례로 이방성 식각한다. 이에 따라, 상기 콘택 플러그(120)를 노출시키는 식각 정지 패턴(etch stop pattern, 145) 및 지지 패턴(supporting pattern, 135)이 형성된다. 상기 콘택 플러그(120)의 상부면은 상기 지지 패턴(135), 상기 식각 정지 패턴(145) 및 상기 접착 스페이서(175)의 측벽들로 둘러싸인 홀 영역(300)을 통해 노출된다.
이때, 상기 식각 정지 패턴(145) 및 상기 지지 패턴(135) 형성을 위한 식각공정은 상기 접착 스페이서(175) 및 상기 반사 방지 패턴(165)을 식각 마스크로 사용한 전면 이방성 식각의 방법으로 실시하는 것이 바람직하다.
또한, 상기 지지 패턴(135) 형성을 위한 식각 공정은 상기 하부 식각 정지막(110)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다. 이에 따라, 상기 홀 영역(300)이 상기 콘택 플러그(120)보다 넓은 면적을 가질지라도, 상기 층간절연막(100)이 리세스되는 문제는 예방된다.
한편, 상기 접착 스페이서(175), 상기 식각 정지 패턴(145) 및 상기 지지 패턴(135) 형성을 위한 일련의 식각 공정들에서, 상기 반사 방지 패턴(165)이 제거되어 상기 주형 패턴(155)의 상부면이 일부 리세스될 수도 있다.
도 6을 참조하면, 상기 지지 패턴(135)을 포함하는 반도체기판 전면에 하부 전극막(lower conductive layer, 180)을 콘포말하게 형성한다. 상기 하부 전극막(180)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD)의 방법으로 형성되는 루세늄 (Ruthenium, Ru), 로듐(Rhodium, Ro), 팔라듐(Palladium ,Pd), 오스뮴(Osmium, Os), 이리듐(Iridium, Ir) 또는 백금(Platinum, Pt) 등의 백금족 물질들 중의 한가지인 것이 바람직하다.
상기 하부 전극막(180) 상에, 희생막(sacrificial layer, 190)을 형성한다. 상기 희생막(190)은 산화막 식각 레서피에서 상기 주형 패턴(155)보다 식각 속도가 빠르거나 같은 물질인 것이 바람직하다. 또한, 상기 희생막(190)은 후속 화학기계적 연마 공정에서 상기 하부 전극막(180)의 구조적 손상을 방지하기 위해, 상기 하부 전극막(180)으로 덮인 상기 홀 영역(300)을 완전히 채울 수 있는 물질막인 것이 바람직하다. 이를 위해, 상기 희생막(190)은 매립 특성이 우수한 동시에 식각 속도가 빠른 물질막인 SOG 계열의 물질로 형성하는 것이 바람직하다.
한편, 루세늄 등으로 이루어진 상기 하부 전극막(180)이 그 내부에 산소를 포함할 경우, 상기 산소는 상기 콘택 플러그(120)를 산화시킬 수 있다. 이처럼, 상기 콘택 플러그(120)가 산화될 경우, 상기 콘택 플러그(120)와 하부 전극 사이에 접촉 불량이 발생한다. 따라서, 상기 하부 전극막(180) 내에 포함된 산소를 제거해주는 공정을 더 실시하는 것이 바람직하며, 이를 위해 상기 하부 전극막(180)을 형성한 후, 수소 분위기에서 열처리 공정을 더 실시한다.
도 7을 참조하면, 상기 주형 패턴(155)이 노출될 때까지, 상기 희생막(190) 및 상기 하부 전극막(180)을 평탄화 식각하여, 희생 패턴(sacrificial pattern, 195) 및 하부 전극(lower electrode, 185)을 형성한다.
상기 평탄화 식각 공정은 화학 기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 이에 따라, 상기 하부 전극(185)은 상기 홀 영역(300)의 내벽을 덮는다. 이때, 상기 루세늄 등으로 이루어진 상기 하부 전극(185)은 상기 주형 패턴(155)이 아니라 상기 접착 스페이서(175)의 측벽과 접촉한다. 따라서, 상기 주형 패턴(155) 제거를 위한 후속 식각 공정에서, 상기 하부 전극(185)과 상기 주형 패턴(155) 사이로 식각액이 침투하는 종래 기술의 문제점은 예방된다.
또한, 상기 희생 패턴(195)은 상기 하부 전극(185)이 형성된 상기 홀 영역(300)의 빈 부분을 채운다. 이에 따라, 상기 하부 전극(185)은 아래면이 막힌원통형의 모양을 갖고, 상기 희생 패턴(195)은 상기 하부 전극(185)을 채우는 원기둥의 모양을 갖는다.
도 8을 참조하면, 상기 하부 전극(185), 상기 접착 스페이서(175) 및 상기 식각 정지 패턴(145)에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 주형 패턴(155) 및 상기 희생 패턴(195)을 제거한다. 상기 제거 공정은 등방성 식각의 방법, 바람직하게는 습식 식각의 방법으로 실시한다. 앞서 설명한 바와 같이, 상기 주형 패턴(155) 및 상기 희생 패턴(195)은 통상적으로 산화막으로 이루어지므로, 상기 제거 공정은 불산(HF)을 포함하는 식각액을 사용하는 것이 바람직하다. 이에 따라, 상기 식각 정지 패턴(145)의 상부면, 상기 접착 스페이서(175)의 외벽 및 상기 하부 전극(185)의 내벽이 노출된다.
이때, 상기 지지 패턴(135)은 상기 식각 정지 패턴(145) 및 상기 하부 전극(185)에 의해 덮이기 때문에, 상기 주형 패턴(155) 제거 공정에서 리세스되지 않는다. 특히, 티타늄 질화막으로 이루어진 상기 접착 스페이서(175)가 상기 식각 정지 패턴(145)의 상부에서 상기 하부 전극(185)의 외벽을 덮는다.
상기 티타늄 질화막은 실리콘 질화막, 실리콘 산화막에 대해 우수한 접착력을 갖고, 이에 더하여 루세늄에 대해서도 상기 실리콘 산화막에 비해 상대적으로 접착력이 우수하다. 이에 따라, 상기 접착 스페이서(175)는 상기 주형 패턴(155) 제거를 위한 식각 공정에서 식각액이 상기 지지 패턴(135)으로 침투하는 것을 예방한다. 그 결과, 종래 기술에서 발생하는 문제점인, 상기 지지 패턴(135)의 식각 및 이에 따른 상기 하부 전극(185)의 넘어짐 현상은 예방된다.
상기 주형 패턴(155) 및 상기 희생 패턴(195)을 제거하는 공정은 서로 다른 공정 단계를 통해 실시될 수도 있다. 이러한 방법은 상기 희생 패턴(195) 및 상기 주형 패턴(155)이 서로 다른 물질막인 경우에 적용되며, 바람직하게는 상기 희생 패턴(195)을 제거한 후 상기 주형 패턴(155)을 제거한다.
도 9를 참조하면, 상기 주형 패턴(155) 및 상기 희생 패턴(195)이 제거된 반도체 기판 전면에, 유전막(200) 및 상부 전극막(210)을 차례로 형성한다.
종래 기술에서 설명한 것처럼, 반도체 장치의 고집적화 추세에서 커패시터의 정전 용량을 확보하기 위해, 상기 유전막(200)은 탄탈륨 산화막(Ta2O5) 및 BST 막과 같은 고유전 상수를 갖는 물질막으로 형성하는 것이 바람직하다.
또한, 상기 상부 전극막(210)은 화학 기상 증착 또는 원자층 증착의 방법으로 형성되는 루세늄, 로듐, 팔라듐, 오스뮴, 이리듐 또는 백금 등의 백금족 물질들 중의 한가지인 것이 바람직하다.
이후, 상기 상부 전극막(210) 및 상기 유전막(200)을 패터닝하여, 상기 식각 정지 패턴(145)의 상부면을 노출시킴으로써, 상기 하부 전극(185)을 차례로 덮는 유전막 패턴 및 상부 전극을 형성한다. 한편, 상기 유전막(200) 및 상기 상부 전극막(210)을 형성한 후, 막질 개선 및 결함(defect) 제거를 위한 열처리 공정을 더 실시할 수도 있다.
본 발명에 따르면, 식각 정지 패턴의 상부에서 하부 전극의 외벽에 접하는접착 스페이서를 형성한다. 이때, 접착 스페이서는 질화 티타늄과 같이, 식각 정지 패턴 및 하부 전극에 대해 우수한 접착력 및 높은 식각 선택비를 갖는 물질이다. 이에 따라, 주형 패턴 제거시 식각액이 지지 패턴으로 침투하여, 지지 패턴을 리세스시키는 문제를 예방할 수 있다. 그 결과, 지지 패턴에 의해 안정적으로 지지되는 하부 전극을 갖는 커패시터를 제조할 수 있다.

Claims (20)

  1. 반도체기판 상의 층간절연막을 관통하는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그를 포함하는 층간절연막 상에 지지막, 식각 정지막 및 주형막을 차례로 형성하는 단계;
    상기 주형막을 패터닝하여, 상기 콘택 플러그 상부에서 상기 식각 정지막을 노출시키는 개구부를 갖는, 주형 패턴을 형성하는 단계;
    상기 개구부의 측벽에 접착 스페이서를 형성하는 단계;
    상기 접착 스페이서가 형성된 상기 개구부 하부의 상기 식각 정지막 및 상기 지지막을 차례로 패터닝하여, 상기 콘택 플러그를 노출시키는 식각 정지 패턴 및 지지 패턴을 형성하는 단계;
    상기 접착 스페이서, 식각 정지 패턴 및 지지 패턴의 측벽들 및 상기 콘택 플러그의 상부면을 덮는 하부 전극을 형성하는 단계;
    상기 주형 패턴 및 상기 접착 스페이서를 제거하여, 상기 하부 전극의 외벽을 노출시키는 단계; 및
    상기 하부 전극의 노출된 표면을 덮는 유전막 패턴 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 지지막은 상기 하부 전극이 넘어지는 문제를 최소화하기 위한 물질막으로서, 실리콘 산화막으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막은 상기 주형 패턴 제거 공정에서 상기 지지 패턴이 리세스되는 것을 예방하기 위한 물질막으로서, 실리콘 질화막(Si3N4) 또는 탄탈륨 산화막(Ta2O5)으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 주형막은 상기 하부 전극의 외형을 결정하는 상기 주형 패턴을 형성하기 위한 물질막으로서, 실리콘 산화막 또는 SOG 계열의 물질로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 접착 스페이서는 상기 주형 패턴 제거 공정에서 상기 지지 패턴이 리세스되는 것을 최소화하기 위한 물질막으로서, 티타늄 질화막(TiN)으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  6. 제 1 항에 있어서,
    상기 접착 스페이서를 형성하는 단계는
    상기 주형 패턴을 포함하는 반도체기판 전면에 접착막을 형성하는 단계; 및
    상기 주형 패턴 및 상기 콘택 플러그의 상부면이 노출되도록, 상기 접착막을 전면 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  7. 제 1 항에 있어서,
    상기 식각 정지 패턴 및 상기 지지 패턴을 형성하는 단계는 상기 접착 스페이서 및 상기 주형 패턴을 식각 마스크로 사용하여, 상기 식각 정지막 및 상기 지지막을 차례로 이방성 식각하는 것을 특징으로 하는 커패시터 형성 방법.
  8. 제 1 항에 있어서,
    상기 하부 전극은 루세늄(Ruthenium, Ru), 로듐(Rhodium, Ro), 팔라듐(Palladium ,Pd), 오스뮴(Osmium, Os), 이리듐(Iridium, Ir) 또는 백금(Platinum, Pt) 등의 백금족 물질들 중의 한가지인 것을 특징으로 하는 커패시터 형성 방법.
  9. 제 1 항에 있어서,
    상기 하부 전극을 형성하는 단계는
    상기 지지 패턴을 포함하는 반도체기판 전면에, 하부 전극막 및 희생막을 차례로 형성하는 단계; 및
    상기 주형 패턴의 상부면이 노출될 때까지 상기 희생막 및 상기 하부 전극막을 전면식각하여, 희생 패턴 및 상기 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  10. 제 9 항에 있어서,
    상기 하부 전극을 형성한 후, 상기 희생 패턴을 제거하여 상기 하부 전극의 내벽을 노출시키는 단계를 더 포함하는 커패시터 형성 방법.
  11. 제 9 항에 있어서,
    상기 희생 패턴은 상기 주형 패턴을 제거하는 공정에서 함께 제거되는 것을특징으로 하는 커패시터 형성 방법.
  12. 제 1 항에 있어서,
    상기 하부 전극을 형성한 후, 수소 분위기에서 열처리하는 단계를 더 포함한는 커패시터 형성 방법.
  13. 제 1 항에 있어서,
    상기 주형 패턴을 제거하는 단계는 상기 식각 정지 패턴, 상기 접착 스페이서 및 상기 하부 전극에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 커패시터 형성 방법.
  14. 제 1 항에 있어서,
    상기 주형 패턴을 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 커패시터 형성 방법.
  15. 제 1 항에 있어서,
    상기 접착 스페이서를 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 것을 특징으로 하는 커패시터 형성 방법.
  16. 제 1 항에 있어서,
    상기 접착 스페이서를 제거하는 단계는 상기 하부 전극 및 상기 식각 정지 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 커패시터 형성 방법.
  17. 제 1 항에 있어서,
    상기 접착 스페이서를 제거하는 단계는 황산(H2SO4) 및 과산화수소(H2O2)를 포함하는 혼합 용액을 식각액으로 사용하는 것을 특징으로 하는 커패시터 형성 방법.
  18. 제 1 항에 있어서,
    상기 유전막 패턴 및 상기 상부 전극을 형성하는 단계는
    상기 접착 스페이서가 제거된 반도체기판 전면에, 유전막 및 상부 전극막을 차례로 형성하는 단계; 및
    상기 상부 전극막 및 상기 유전막을 패터닝하여, 상기 하부 전극의 노출된 표면을 덮는 유전막 패턴 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  19. 제 1 항에 있어서,
    상기 유전막은 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  20. 제 18 항에 있어서,
    상기 유전막 및 상기 상부 전극막을 열처리하는 단계를 더 포함하는 커패시터 형성 방법.
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