KR20010048349A - 실린더 구조의 반도체 소자의 전하저장 전극 형성방법 - Google Patents

실린더 구조의 반도체 소자의 전하저장 전극 형성방법 Download PDF

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Abstract

본 발명은 MIM 실린더형 전하저장 전극의 형성 시에 산화막과 금속막과의 접촉면에서의 식각속도를 감소시켜 보다 안정된 반도체 소자의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정 공정이 완료된 기판상에 전하저장전극 형성영역이 오픈된 희생산화막 패턴을 형성하는 제1 단계; 상기 희생산화막 패턴 표면을 질소(N)를 포함하는 가스를 사용하여 플라즈마 처리하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 전하저장전극용 금속막을 형성하는 제 3단계; 상기 희생산화막 패턴 상부의 상기 금속막을 제거하는 제4 단계; 및 상기 희생산화막 패턴을 습식 제거하는 제5 단계를 포함하여 이루어진다.

Description

실린더 구조의 반도체 소자의 전하저장 전극 형성방법{A method for forming cylindrical storage node in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 실린더 구조의 전하저장 전극 형성방법에 관한 것이다.
일반적으로, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 소자의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.
이와 같은 과제를 해결하고자 실린더형, 지느러미(fin)형, 풀무(bellows)형 등의 3차원 구조의 전하저장 전극이 제시되어 전하저장 전극의 표면적을 확보하고자 하였다. 이러한 3차원 구조의 전하저장 전극 중 실린더 구조가 양산에 적용되고 있다.
첨부된 도면 도1a 내지 도1e는 종래기술에 따른 실린더 구조의 전하저장 전극 중 텅스텐과 같은 금속을 전극재료로 사용하는 MIM(Metal Insulator Metal)실린더형 전하저장 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 종래기술을 설명한다.
우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(10)상에 평탄화된 IPO2와 같은 층간절연막(11)을 형성하고 콘택홀을 형성한 다음, 추후 형성될 전하저장 전극과의 연결을 위한 콘택 플러그(12)를 형성한다.
그리고, 전체구조 상부에 상기 층간절연막(11)과 상기 콘택플러그(12)의 보호 및 추후 공정인 습식식각에서의 층간절연막(11)의 손상을 방지하기 위해 질화실리콘(Si3N4)과 같은 식각방지막(13)을 형성하고, 이어서 전하저장 전극 형성용 희생산화막(14)을 형성한 후 감광막(15)을 형성한다.
다음으로, 도1b에 도시된 바와 같이 노광 및 현상공정을 통해 전하저장 전극이 형성될 영역이 오픈되도록 상기 감광막(15)을 패터닝한 다음 이를 마스크로 하여 상기 희생산화막(14)을 선택적으로 식각한다.
다음으로, 도1c에 도시된 바와 같이 전체구조 상부의 표면을 따라 산화막과의 접착력이 좋은 PVD(Phisical Vapor Deposition)법을 사용하여 전하저장 전극을 위한 제1 텅스텐 박막(16)을 100Å 내지 300Å정도로 얇게 형성하고 이후에 상기 제1텅스텐 박막(16)의 표면을 따라 층덮힘 향상을 위해 CVD(Chemical Vapor Deposition)법을 사용하여 일정 두께의 전하저장 전극을 위한 제2 텅스텐 박막(17)을 증착한다.
다음으로, 도1d에 도시된 바와 같이 평탄화 및 실린더 구조의 전하저장 전극을 형성하기 위해 화학적기계적연마(CMP : chemical mechanical polishing)방법을 사용하여 상기 희생산화막(14)의 상부가 노출될때까지 CMP공정을 실시한다.
마지막으로, 도1e에 도시된 바와 같이 HF 또는 BOE등을 식각제로 사용한 습식식각 방법으로 상기 희생산화막(14)을 제거하여 전하저장전극을 형성한다.
그러나, 상기 HF 또는 BOE 용액을 사용한 습식식각 시 상기 희생산화막(14)과 상기 제1텅스텐 박막(16)과의 접촉된 부위의 영역에서 과잉식각에 따라 HF 또는 BOE 등의 상기 식각제가 다량으로 유입되어 완성된 전하저장 전극의 바로 아래에 위치한 상기 층간절연막(11)을 식각하게 된다. 이로인해, 상기 층간절연막(11)의 손실 및 게이트 또는 비트라인 등의 하부배선과의 단락위험 등의 문제점이 발생하고 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로써, MIM 실린더형 전하저장 전극의 형성 시에 산화막과 금속막과의 접촉면에서의 식각속도를 감소시켜 보다 안정된 반도체 소자의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다
도1a 내지 도1e는 종래기술에 따른 텅스텐과 같은 금속을 전극재료로 사용하는 MIM(Metal Insulator Metal)실린더형 전하저장 전극 형성 공정을 도시한 도면.
도2a 내지 도2e는 본 발명의 일실시예에 따른 MIM 실린더 구조의 전하저장 전극 형성 공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
21 : 층간절연막 22 : 콘택 플러그
23 : 식각방지막 24 : 희생산화막
26 : 제1텅스텐 박막 27 : 제2텅스텐 박막
상기 목적을 달성하기 위한 본 발명은, 소정 공정이 완료된 기판상에 전하저장전극 형성영역이 오픈된 희생산화막 패턴을 형성하는 제1 단계; 상기 희생산화막 패턴 표면을 질소(N)를 포함하는 가스를 사용하여 플라즈마 처리하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 전하저장전극용 금속막을 형성하는 제 3단계; 상기 희생산화막 패턴 상부의 상기 금속막을 제거하는 제4 단계; 및 상기 희생산화막 패턴을 습식 제거하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도2a 내지 도2e는 본 발명의 일 실시예에 따른 MIM 실린더 구조의 전하저장 전극 형성 공정을 도시한 것이다.
본 실시예에 따른 공정은 우선, 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(20)상에 평탄화된 층간절연막(21)을 형성하고 콘택홀을 형성한 다음, 추후 형성될 전하저장 전극과의 연결을 위한 콘택 플러그(22)를 형성한다.
그리고, 전체구조 상부에 상기 층간절연막(21)과 상기 콘택플러그(22)의 보호 및 추후 공정인 습식식각에서의 불필요한 식각을 방지하기 위해 질화실리콘(Si3N4)과 같은 식각방지막(23)을 형성하고, 이어서 전하저장 전극 형성을 위한 희생산화막(24)을 형성한 후 감광막(25)을 형성한다.
다음으로, 도2b에 도시된 바와 같이 노광 및 현상공정을 통해 전하저장 전극이 형성될 영역의 상기 감광막(25)을 패터닝 한 후 이를 식각마스크로 하여 상기 희생산화막(24) 및 상기 식각방지막(23)을 선택적으로 제거한 다음, 남아있는 상기 감광막(25)을 제거한다.
다음으로, 도2c에 도시된 바와 같이 전체구조물의 상부 표면을 따라 플라즈마처리 공정을 실시한다.
구체적으로 설명하면, 플라즈마처리는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 HDPCVD(High Density Plasma Chemical Vapor Deposition)장비를 사용하고, 소오스(Source)기체로는 NH3, N2＋NH3, NH3＋불활성기체(He, Ar, Ne‥‥), N2＋불활성기체 또는 N2＋NH3＋불활성기체 등과 같이 N을 포함하여 질화(Nitride)막화할 수 있는 기체를 사용하며 유량은 각각 0sccm 내지 5000sccm정도를 사용한다. 그리고, 상기 플라즈마 처리 시 10분 이내의 시간을 유지한다.
상기 PECVD 및 HDCVD 장비의 사용에 따른 각각에 대한 구체적인 조건을 표를 통하여 살펴보기로 한다.
PECVD HDCVD
압 력 0.1Torr 내지 100Torr 1mTorr 내지 1000mTorr
온 도 상온 내지 500℃ 상온 내지 500℃
여기 전력 10W 내지 2000W 10W 내지 5000W
주파수 저주파(100KHz 내지 900KHz) 고주파(13.56MHz)
상기와 같은 조건을 구비한 장치를 사용하여 상기 도2c에 도시된 바와 같이 전체구조물의 표면을 따라 플라즈마 처리를 하게 되면, 표면의 산화막이 두께는 증가하지 않고 질화막으로 개질되게 된다.
여기서, 개질되는 두께는 30Å이상으로 생성을 시키게 되는데, 소자의 특성에 따라 개질되는 두께를 얇게하기 위해서 웨이퍼의 온도를 상온 내지 400℃ 정도로 낮추면서 플라즈마 발생전력을 높여 개질된 질화막의 플라즈마 밀도를 높일수도 있다.
그리고, 상기 플라즈마 처리 후 RTP(Rapid Thermal Process)공정을 N2와 NH3분위기, 950℃이하의 온도 및 30초 이내의 조건에서 진행함으로써, 표면이 질화막화된 산화막의 표면을 더욱 강하게 하여 후공정인 상기 희생산화막(24)의 제거 시에 사용되는 식각용액에 대한 습식식각 속도를 더 감소시킬 수가 있다.
다음으로, 도2d에 도시된 바와 같이 전체구조 상부의 표면을 따라 산화막과의 접착력이 좋은 PVD(Phisical Vapor Deposition)법을 사용하여 전하저장 전극을 위한 제1 텅스텐 박막(26)을 100Å 내지 300Å정도로 얇게 형성하고 이후에 상기 제1텅스텐 박막(26)의 표면을 따라 층덮힘 향상을 위해 CVD(Chemical Vapor Deposition)법을 사용하여 일정 두께의 전하저장 전극을 위한 제2 텅스텐 박막(27)을 증착한다.
여기서, 상기 제1텅스텐박막(26)을 증착한 후 상기 RTP공정을 실시하여 상기 희생산화막(24)과 상기 제1텅스텐박막(26)과의 결합력 및 안정성을 유지할 수가 있다.
다음으로, 평탄화 및 실린더 구조의 전하저장 전극 분리를 위해 화학적기계적연마(CMP : chemical mechanical polishing) 공정을 실시하여 상기 희생산화막(14)의 상부가 노출될때까지 CMP공정을 실시한다.
상기 CMP공정은, 그 적용순서에 있어서 상기 제1텅스텐박막(26) 및 제2텅스텐박막(27)을 증착하기 전에 상기 희생산화막(24)의 상부를 CMP 공정을 통해 평탄화 하여 질화막으로 개질된 부분을 제거한 후 제1텅스텐박막(26) 및 제2텅스텐박막(27)의 이중구조로 된 전하저장 전극을 증착하고, 다시 상기 희생산화막(24)의 상부가 노출되도록 CMP공정을 실시하여 전하저장 전극을 형성할 수도 있다.
다음으로, 도2e에 도시된 바와 같이 상기 희생산화막(24)을 습식제거하여 전하저장 전극의 패턴을 완성하는데, 이때 사용되는 습식식각 용액은 HF 또는 BOE를 사용하여 실시하게 된다.
이때, 상기 제1텅스텐박막(26)과 상기 희생산화막(24)사이의 접합부는 상기 플라즈마 처리를 통한 질화막화로 인하여 상기 습식식각 용액인 HF 또는 BOE용액에 대한 식각속도가 느려져 과잉식각 동안에도 전하저장 전극의 하부에 있는 상기 식각방지막(23)과 상기 접합부로의 습식식각 용액의 유입은 차단되게 된다.
그러므로, 식각용액의 하부층 유입으로 인한 상기 층간 절연막(21)의 손실을 방지하여 커패시터와 비트라인 또는 커패시터와 게이트 간의 단락을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같은 본 발명의 일실시예로써, 전하저장 전극을 위한 희생산화막의 습식제거 시에 발생할 수 있는 전하저장 전극의 하부층 손실을 방지하여 안정된 전하저장 전극 구조를 얻을 수 있다.

Claims (8)

  1. 반도체 소자의 전하저장 전극 형성방법에 있어서,
    소정 공정이 완료된 기판상에 전하저장전극 형성영역이 오픈된 희생산화막 패턴을 형성하는 제1 단계;
    상기 희생산화막 패턴 표면을 질소(N)를 포함하는 가스를 사용하여 플라즈마 처리하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 표면을 따라 전하저장전극용 금속막을 형성하는 제 3단계;
    상기 희생산화막 패턴 상부의 상기 금속막을 제거하는 제4 단계; 및
    상기 희생산화막 패턴을 습식 제거하는 제5 단계
    를 포함하여 이루어지는 반도체 소자의 전하저장전극 형성방법.
  2. 제1항에 있어서,
    상기 질소(N)를 포함하는 가스는,
    NH3, N2＋NH3, NH3＋불활성기체, N2＋불활성기체 또는 N2＋NH3＋불활성기체인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
  3. 제2항에 있어서,
    상기 제2 단계는,
    PECVD장비에서 수행하며, 100KHz 내지 900KHz의 저주파 바이어스, 0.1Torr 내지 100Torr의 챔버압력, 상온 내지 500℃의 온도 및 10W 내지 2000W의 플라즈마 여기전력 조건을 사용하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
  4. 제2항에 있어서,
    상기 제2 단계는,
    HDPCVD장비에서 수행하며, 13.56.MHz정도의 고주파 바이어스, 1mTorr 내지 1000mTorr의 챔버압력, 상온 내지 500℃의 온도 및 10W 내지 5000W의 플라즈마 여기전력 조건을 사용하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
  5. 제1항에 있어서,
    상기 제3 단계는,
    물리기상증착법으로 제1텅스텐막을 증착하는 제6 단계;
    상기 제1텅스텐막 상부에 화학기상증착법으로 제2텅스텐막을 증착하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
  6. 제1항에 있어서,
    상기 제 4단계에서 화학적기계적연마공정을 실시하여 상기 금속막을 제거하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
  7. 제1항에 있어서,
    상기 제5 단계에서,
    HF 또는 BOE용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
  8. 제1항에 있어서,
    상기 제4 단계 수행 후 950℃ 이하의 온도와 N2및 NH3분위기에서 급속 열처리 공정을 30초 이내에 수행하는 제 8단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
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KR100404481B1 (ko) * 2001-06-29 2003-11-05 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
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