KR20210000753A - 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

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Abstract

제1 다이는 3차원 메모리 디바이스 및 제1 구리 패드들을 포함한다. 제2 다이는 반도체 기판 상에 위치된 CMOS 디바이스들을 포함하는 주변 로직 회로부 및 제2 구리 패드들을 포함한다. 제1 다이와 제2 다이 사이의 계면에 각자의 제1 구리 패드와 각자의 제2 구리 패드의 다수의 본딩된 쌍들을 제공하기 위해 구리 상호확산을 통해 제1 구리 패드들을 제2 구리 패드들과 본딩시키는 것에 의해 본딩된 조립체가 형성된다.

Description

본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법{THREE-DIMENSIONAL MEMORY DEVICE CONTAINING BONDED MEMORY DIE AND PERIPHERAL LOGIC DIE AND METHOD OF MAKING THEREOF}
관련 출원들
본 출원은 2018년 1월 17일자로 출원된 미국 정규 출원 제15/873,101호에 대한 우선권의 이익을 주장하며, 이 미국 정규 출원의 전체 내용은 참고로 본 명세서에 포함된다.
기술 분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것으로서, 구체적으로는, 주변 로직 다이에 본딩되는 메모리 다이를 포함하는 3차원 메모리 디바이스, 및 그 제조 방법들에 관한 것이다.
최근에, 3차원(3D) 메모리 스택 구조체들을 이용하는 초고밀도 저장 디바이스들이 제안되었다. 예를 들어, 3D NAND 적층형 메모리 디바이스는 전기 전도성 층들로서 형성되거나 주변 디바이스들(예컨대, 드라이버/로직 회로들)을 포함하는 기판 위의 전기 전도성 층들로 대체되는 절연성 재료들 및 스페이서 재료 층들의 교호 스택의 어레이로부터 형성될 수 있다. 메모리 개구부들이 교호 스택을 관통하여 형성되고, 메모리 스택 구조체들로 채워지며, 메모리 스택 구조체들 각각은 메모리 요소들의 수직 스택 및 수직 반도체 채널을 포함한다.
본 개시내용의 양태에 따르면, 반도체 구조체가 제공되고, 이 반도체 구조체는: 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 메모리 요소들의 3차원 어레이 위에 놓인 또는 아래에 놓인 제1 유전체 재료 층, 및 제1 유전체 재료 층에 매립되고 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락되는 제1 구리 패드들을 포함하는 제1 다이; 및 반도체 기판, 반도체 기판 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부, CMOS 디바이스들 위에 놓인 또는 아래에 놓인 제2 유전체 재료 층, 및 제2 유전체 재료 층에 매립되고 CMOS 디바이스들 내의 각자의 노드에 전기적으로 단락되는 제2 구리 패드들을 포함하는 제2 다이를 포함하며, 여기서 제1 다이와 제2 다이 사이의 계면에 각자의 제1 구리 패드와 각자의 제2 구리 패드의 다수의 본딩된 쌍들을 제공하기 위해, 구리 상호확산을 통해 제1 구리 패드들이 제2 구리 패드들과 본딩된다.
본 개시내용의 다른 양태에 따르면, 반도체 구조체는 NAND 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스를 포함하는 제1 다이, 및 반도체 기판, 반도체 기판 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부를 포함하는 제2 다이를 포함한다. 제1 다이는 제2 다이에 본딩된다. 제2 다이의 CMOS 디바이스들의 게이트 구조체들은 제1 다이의 NAND 메모리 요소들의 3차원 어레이와 CMOS 디바이스들의 채널에 의해 분리되는 활성 영역들을 포함하는 제2 다이의 반도체 기판 사이에 위치된다.
본 개시내용의 다른 양태에 따르면, 반도체 구조체를 형성하는 방법은 NAND 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스를 포함하는 제1 다이를 제공하는 단계, 반도체 기판 및 반도체 기판 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부를 포함하는 제2 다이를 제공하는 단계, 및 제1 다이를 제2 다이에 본딩함으로써 본딩된 조립체를 형성하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 반도체 기판 상에 반도체 디바이스들, 실리콘 질화물 층을 포함하는 하부 레벨 유전체 층들(lower level dielectric layers), 하부 금속 인터커넥트 구조체들(lower metal interconnect structures), 및 평면 반도체 재료 층을 형성한 후의 제1 예시적인 구조체의 수직 단면도이다.
도 2는 본 개시내용의 실시예에 따른, 제1 절연성 층들과 제1 스페이서 재료 층들의 제1-티어 교호 스택(first-tier alternating stack)을 형성한 후의 제1 예시적인 구조체의 수직 단면도이다.
도 3은 본 개시내용의 실시예에 따른, 제1-티어 교호 스택 상에 제1-티어 계단 영역들(first-tier staircase regions)을 패터닝하고 제1-티어 역계단형 유전체 재료 부분(first-tier retro-stepped dielectric material portion)을 형성한 후의 제1 예시적인 구조체의 수직 단면도이다.
도 4a는 본 개시내용의 실시예에 따른, 제1-티어 메모리 개구부들 및 제1-티어 지지 개구부들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 4b는 도 4a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 4a의 수직 단면도의 평면에 대응한다.
도 5는 본 개시내용의 실시예에 따른, 희생 메모리 개구부 충전 부분들 및 희생 지지 개구부 충전 부분들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 6은 본 개시내용의 실시예에 따른, 제2 절연성 층들과 제2 스페이서 재료 층들의 제2-티어 교호 스택(second-tier alternating stack), 제2-티어 역계단형 유전체 재료 부분, 및 제2 절연성 캡 층의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 7a는 본 개시내용의 실시예에 따른, 티어간(inter-tier) 메모리 개구부들 및 티어간 지지 개구부들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 7b는 도 7a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 7a의 수직 단면도의 평면에 대응한다.
도 8은 본 개시내용의 실시예에 따른, 메모리 스택 구조체들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 9a 내지 도 9h는 본 개시내용의 실시예에 따른 필라 채널 부분, 메모리 스택 구조체, 유전체 코어, 및 드레인 영역의 형성 동안 티어간 메모리 개구부의 순차적인 수직 단면도들이다.
도 10a는 본 개시내용의 실시예에 따른, 제1 스택-관통 비아 캐비티들(first through-stack via cavities)의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 10b는 도 10a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 10a의 수직 단면도의 평면에 대응한다.
도 11은 본 개시내용의 실시예에 따른, 스택-관통 절연성 재료 부분의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 12a는 본 개시내용의 실시예에 따른, 후면 콘택트 트렌치들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 12b는 도 12a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 12a의 수직 단면도의 평면에 대응한다.
도 13a는 본 개시내용의 실시예에 따른, 희생 재료 층들을 전기 전도성 층들로 대체하는 것 및 절연성 스페이서들 및 후면 콘택트 비아 구조체들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 13b는 도 13a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 13a의 수직 단면도의 평면에 대응한다.
도 14a는 본 개시내용의 실시예에 따른, 드레인 콘택트 비아 구조체들 및 워드 라인 콘택트 비아 구조체들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 14b는 도 14a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 14a의 수직 단면도의 평면에 대응한다.
도 15는 본 개시내용의 실시예에 따른, 제2 스택-관통 비아 캐비티들 및 유전체-관통 비아 캐비티들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 16a는 본 개시내용의 실시예에 따른, 스택-관통 콘택트 비아 구조체들 및 유전체-관통 콘택트 비아 구조체들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 16b는 도 16a에서의 수평 평면(B-B')을 따른 제1 예시적인 구조체의 수평 단면도이다. 지그재그 수직 평면(A-A')은 도 16a의 수직 단면도의 평면에 대응한다.
도 17은 본 개시내용의 실시예에 따른, 제1 다이의 제조 동안 상부 금속 라인 구조체들의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 18은 본 개시내용의 실시예에 따른, 제1 다이의 제조 동안 제1 예시적인 구조체의 대안적인 실시예의 수직 단면도이다.
도 19는 본 개시내용의 실시예에 따른, 제2 다이를 제공하는 데 이용될 수 있는 제2 예시적인 구조체의 수직 단면도이다.
도 20은 본 개시내용의 실시예에 따른, 반도체 기판의 후면을 시닝한 후의 제2 예시적인 구조체의 수직 단면도이다.
도 21은 본 개시내용의 실시예에 따른, 제1 구리 패드들의 형성 이후의 제1 예시적인 구조체의 대안적인 실시예의 수직 단면도이다.
도 22는 본 개시내용의 실시예에 따른, 도 21의 제1 예시적인 구조체 및 도 20의 제2 예시적인 구조체의 대안적인 실시예를 본딩함으로써 형성되는 제1 예시적인 본딩된 조립체의 수직 단면도이다.
도 23은 본 개시내용의 실시예에 따른, 기판-관통 비아 구조체 및 본딩 패드의 형성 이후의 제1 예시적인 본딩된 조립체의 수직 단면도이다.
도 24는 본 개시내용의 실시예에 따른, 제1 구리 패드들 및 도 20의 제2 예시적인 구조체의 형성에 의해 수정된 바와 같은 도 17의 제1 예시적인 구조체를 본딩함으로써 형성되는 제1 예시적인 본딩된 조립체의 대안적인 실시예의 수직 단면도이다.
도 25는 본 개시내용의 실시예에 따른, 기판-관통 비아 구조체 및 본딩 패드의 형성 이후의 제1 예시적인 본딩된 조립체의 대안적인 실시예의 수직 단면도이다.
도 26은 본 개시내용의 실시예에 따른, 본딩 이전의 제1 다이 및 제2 다이의 수직 단면도이다.
도 27은 본 개시내용의 실시예에 따른, 제2 예시적인 본딩된 조립체의 수직 단면도이다.
도 28은 본 개시내용의 실시예에 따른, 제2 예시적인 본딩된 조립체의 대안적인 실시예의 수직 단면도이다.
도 29는 본 개시내용의 실시예에 따른, 제1 다이, 제2 다이, 및 제3 다이의 제3 예시적인 본딩된 조립체의 수직 단면도이다.
도 30a 내지 도 30f는 본 개시내용의 실시예에 따른, 2개의 다이의 본딩 동안 예시적인 구조체의 순차적인 수직 단면도들이다.
도 31a 내지 도 31d는 본 개시내용의 다양한 실시예들에 따른, 제1 다이 및 제2 다이의 본딩된 조립체에서의 면적 오버랩(areal overlap)의 다양한 구성들을 예시한다.
3차원 메모리 디바이스들이 더 작은 디바이스 치수들로 스케일링됨에 따라, 주변 디바이스들(드라이버 디바이스들, 드라이버 회로들, 로직 회로부, 로직 디바이스들, 주변 회로들 등이라고 상호교환가능하게 지칭될 수 있음)을 위한 디바이스 구역(device area)은 전체 칩 구역(total chip area)의 상당 부분을 차지할 수 있다. 주변 로직 회로부는 메모리 디바이스들의 다양한 노드들의 제어를 제공한다. 3차원 메모리 어레이의 제조는 전형적으로, 활성화 어닐링들 및 고온 층 퇴적 단계들과 같은, 많은 고온 프로세싱 단계들을 수반한다. 그러한 고온 프로세싱 단계들은 3차원 메모리 어레이와 동일한 기판 상에 형성되는 로직 디바이스들에 악영향을 미친다. 그렇지만, 3차원 메모리 디바이스에 고성능을 제공하기 위해서는 고성능 주변 디바이스들이 필요하다. 본 개시내용의 실시예들은 3차원 메모리 디바이스를 포함하는 메모리 다이에 본딩되는, CMOS 디바이스들과 같은, 로직 디바이스들을 포함하는 주변 회로 다이를 제공한다. 이 구성은 로직 디바이스들에 대한 고온 프로세싱 단계들의 부정적인 영향을 피하거나 감소시킨다.
본 개시내용의 실시예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 다양한 반도체 디바이스들을 형성하는 데 이용될 수 있다. 도면들이 축척대로 그려져 있지 않다. 요소의 다수의 인스턴스들이 중복될 수 있고, 여기서 요소들의 중복이 없음이 명시적으로 설명되지 않거나 다른 방식으로 명확히 언급되지 않는 한, 요소의 단일 인스턴스가 예시된다.
"제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데 이용되고, 본 개시내용의 명세서 및 청구범위에 걸쳐 상이한 서수들이 이용될 수 있다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 측면 상에 또는 제2 요소의 내부 측면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "바로 위에" 위치된다. 본 명세서에서 사용되는 바와 같이, "프로세스중(in-process)" 구조체 또는 "과도적(transient)" 구조체는 후속하여 수정되는 구조체를 지칭한다.
본 명세서에서 사용되는 바와 같이, "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조체 전체에 걸쳐 연장될 수 있거나, 또는 아래에 놓인 또는 위에 놓인 구조체의 크기(extent)보다 작은 크기를 가질 수 있다. 게다가, 층은 연속 구조체의 두께보다 작은 두께를 갖는 균질성(homogeneous) 또는 불균질성(inhomogeneous) 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면과 하단 표면 사이에 있는 또는 상단 표면 및 하단 표면에 있는 임의의 수평 평면 쌍 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 기판 내에 하나 이상의 층을 포함할 수 있으며, 그리고/또는 기판 상에, 기판 위쪽에, 그리고/또는 기판 아래에 하나 이상의 층을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상단 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하단 표면들을 포함하는 제2 수평 평면 사이의 일반 영역(general region)에 대응하는 레벨을 지칭한다. 본 명세서에서 사용되는 바와 같이, "스택-관통" 요소는 메모리 레벨을 관통하여 수직으로 연장되는 요소를 지칭한다.
본 명세서에서 사용되는 바와 같이, "반전도성 재료(semiconducting material)"는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm의 범위에 있는 전기 전도율(electrical conductivity)을 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 그 내에 전기 도펀트들의 부재 시에 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm의 범위에 있는 전기 전도율을 갖는 재료를 지칭하고, 전기 도펀트를 사용한 적합한 도핑 시에 1.0 S/cm 내지 1.0 x 105 S/cm의 범위에 있는 전기 전도율을 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자 밴드(valence band)에 정공(hole)을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도 밴드(conduction band)에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/cm 초과의 전기 전도율을 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연성 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm 미만의 전기 전도율을 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는 전도성 재료가 되도록, 즉 1.0 x 105 S/cm 초과의 전기 전도율을 갖도록 충분히 높은 원자 농도로 전기 도펀트로 도핑되는 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm의 범위에 있는 전기 전도율을 제공하는 농도로 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료(intrinsic semiconductor material)"는 전기 도펀트들로 도핑되지 않은 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반전도성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내의 전기 도펀트들의 원자 농도에 따라 반전도성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속 재료"는 그 내에 적어도 하나의 금속 원소를 포함하는 전도성 재료를 지칭한다. 전기 전도율들에 대한 모든 측정들은 표준 조건에서 행해진다.
모놀리식 3차원 메모리 어레이는 다수의 메모리 레벨들이 어떠한 개재 기판들도 없이, 반도체 웨이퍼와 같은, 단일 기판 위쪽에 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 바로 위에 퇴적된다는 것을 의미한다. 이와 달리, 2차원 어레이들이 개별적으로 형성될 수 있고 이어서 비-모놀리식 메모리 디바이스를 형성하기 위해 함께 패키징될 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 메모리 레벨들을 개별적인 기판들 상에 형성하고 메모리 레벨들을 수직으로 적층시키는 것에 의해 비-모놀리식 적층형 메모리들이 구성되었다. 기판들이 본딩 이전에 시닝되거나 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들이 처음에 개별적인 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은, 메모리 디바이스에 대한 드라이버 회로들과 같은, 그 상에 제조되는 집적 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본 명세서에서 설명되는 다양한 실시예들을 이용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨에 있는 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨에 있는 다른 메모리 셀 위에 위치된다.
도 1을 참조하면, 본 개시내용의 실시예에 따른 제1 예시적인 구조체가 예시되어 있다. 제1 예시적인 구조체는 반도체 기판(8), 및 그 위에 형성되는 반도체 디바이스들(710)을 포함한다. 반도체 기판(8)은 적어도 그의 상부 부분에 기판 반도체 층(9)을 포함한다. 얕은 트렌치 격리 구조체들(720)은 반도체 디바이스들 간의 전기적 격리를 제공하기 위해 기판 반도체 층(9)의 상부 부분에 형성될 수 있다. 반도체 디바이스들(710)은, 예를 들어, 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널 영역들(746) 및 게이트 구조체들(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조체(750)는, 예를 들어, 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스들은 주변 회로부라고도 알려져 있는, 전형적으로 드라이버 회로부라고 지칭되는, 후속하여 형성될 메모리 구조체의 동작을 지원하기 위한 임의의 반도체 회로부를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 주변 회로부는 워드 라인 디코더 회로부, 워드 라인 스위칭 회로부, 비트 라인 디코더 회로부, 비트 라인 감지 및/또는 스위칭 회로부, 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조체 외부에 구현될 수 있는 임의의 다른 반도체 회로부 중 임의의 것, 그 각각, 또는 그 전부를 지칭한다. 예를 들어, 반도체 디바이스들은 후속하여 형성될 3차원 메모리 구조체들의 워드 라인들을 전기적으로 바이어스시키기 위한 워드 라인 스위칭 디바이스들을 포함할 수 있다.
본 명세서에서 하부 레벨 유전체 층들(760)이라고 지칭되는, 유전체 재료 층들이 반도체 디바이스들 위에 형성된다. 하부 레벨 유전체 층들(760)은 각각의 하부 레벨 유전체 층(760)이 다른 하부 레벨 유전체 층들(760) 위에 놓이거나 아래에 놓이는 유전체 층 스택을 구성한다. 하부 레벨 유전체 층들(760)은, 예를 들어, 이동 이온들(mobile ions)의 확산을 차단하고 그리고/또는 아래에 놓인 구조체들에 적절한 응력을 가하는 실리콘 질화물 라이너와 같은 유전체 라이너(762), 유전체 라이너(762) 위에 놓이는 적어도 하나의 제1 유전체 재료 층(764), 유전체 재료 층(764) 위에 놓이는 실리콘 질화물 층(예컨대, 수소 확산 배리어)(766), 및 적어도 하나의 제2 유전체 층(768)을 포함할 수 있다.
하부 레벨 유전체 층들(760)을 포함하는 유전체 층 스택은 반도체 디바이스들의 다양한 노드들 사이의 전기 배선(electrical wiring) 및 후속하여 형성될 스택-관통 콘택트 비아 구조체들을 위한 랜딩 패드들을 제공하는 하부 금속 인터커넥트 구조체들(780)을 위한 매트릭스로서 기능한다. 하부 금속 인터커넥트 구조체들(780)은 하부 레벨 유전체 층들(760)의 유전체 층 스택 내에 매립되고, 실리콘 질화물 층(766)의 하단 표면 아래에 위치되고 실리콘 질화물 층(766)의 하단 표면과 임의로 접촉하는 하부 금속 라인 구조체를 포함한다.
예를 들어, 하부 금속 인터커넥트 구조체들(780)은 적어도 하나의 제1 유전체 재료 층(764) 내에 매립될 수 있다. 적어도 하나의 제1 유전체 재료 층(764)은 하부 금속 인터커넥트 구조체들(780)의 다양한 요소들이 순차적으로 매립되는 복수의 유전체 재료 층들일 수 있다. 적어도 하나의 제1 유전체 재료 층(764) 중 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 유기 실리케이트 유리, 실리콘 질화물, 실리콘 산질화물, 및 (알루미늄 산화물과 같은) 유전체 금속 산화물들 중 임의의 것을 포함할 수 있다. 일 실시예에서, 적어도 하나의 제1 유전체 재료 층(764)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 이들로 본질적으로 이루어져 있을 수 있다.
하부 금속 인터커넥트 구조체들(780)은 다양한 디바이스 콘택트 비아 구조체들(782)(예컨대, 디바이스의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들 또는 게이트 전극 콘택트들), 중간 하부 금속 라인 구조체들(784), 하부 금속 비아 구조체들(786), 및 후속하여 형성될 스택-관통 콘택트 비아 구조체들을 위한 랜딩 패드들로서 기능하도록 구성된 최상단 하부 금속 라인 구조체들(788)을 포함할 수 있다. 이 경우에, 적어도 하나의 제1 유전체 재료 층(764)은 각각의 각자의 레벨 내의 하부 금속 인터커넥트 구조체들(780)의 컴포넌트들을 포함하면서 레벨별로(level by level) 형성되는 복수의 유전체 재료 층들일 수 있다. 예를 들어, 싱글 다마신 프로세스들이 하부 금속 인터커넥트 구조체들(780)을 형성하는 데 이용될 수 있고, 하부 금속 비아 구조체들(786)의 각각의 레벨은 각자의 비아 레벨 유전체 재료 층 내에 매립될 수 있고, 하부 레벨 금속 라인 구조체들(784, 788)의 각각의 레벨은 각자의 라인 레벨 유전체 재료 층 내에 매립될 수 있다. 대안적으로, 듀얼 다마신 프로세스가 통합된 라인 및 비아 구조체들을 형성하는 데 이용될 수 있으며, 이들 각각은 하부 금속 라인 구조체 및 적어도 하나의 하부 금속 비아 구조체를 포함한다.
최상단 하부 금속 라인 구조체들(788)은 (복수의 유전체 재료 층들일 수 있는) 적어도 하나의 제1 유전체 재료 층(764)의 최상단 유전체 재료 층 내에 형성될 수 있다. 하부 금속 인터커넥트 구조체들(780) 각각은 금속 질화물 라이너(78A) 및 금속 충전 부분(78B)을 포함할 수 있다. 각각의 금속 질화물 라이너(78A)는 TiN, TaN, 및/또는 WN과 같은 전도성 금속 질화물 재료를 포함할 수 있다. 각각의 금속 충전 부분(78B)은 (Cu, W, Al, Co, Ru와 같은) 원소 금속 또는 적어도 2개의 금속의 금속간 합금(intermetallic alloy)을 포함할 수 있다. 최상단 하부 금속 라인 구조체들(788)의 상단 표면들 및 적어도 하나의 제1 유전체 재료 층(764)의 최상단 표면은, 화학적 기계적 평탄화와 같은, 평탄화 프로세스에 의해 평탄화될 수 있다. 이 경우에, 최상단 하부 금속 라인 구조체들(788)의 상단 표면들 및 적어도 하나의 제1 유전체 재료 층(764)의 최상단 표면은 기판(8)의 상단 표면에 평행한 수평 평면 내에 있을 수 있다.
실리콘 질화물 층(766)은 최상단 하부 금속 라인 구조체들(788)의 상단 표면들 및 적어도 하나의 제1 유전체 재료 층(764)의 최상단 표면 바로 위에 형성될 수 있다. 대안적으로, 제1 유전체 재료 층(764)의 일 부분은 실리콘 질화물 층(766) 아래의 최상단 하부 금속 라인 구조체들(788)의 상단 표면들 상에 위치될 수 있다. 일 실시예에서, 실리콘 질화물 층(766)은 Si3N4의 조성을 갖는 실질적으로 화학량론적 실리콘 질화물 층(substantially stoichiometric silicon nitride layer)이다. 실리콘 질화물 전구체의 열 분해에 의해 형성되는 실리콘 질화물 재료는 수소 확산을 차단하는 목적을 위해 바람직하다. 일 실시예에서, 실리콘 질화물 층(766)은 디클로로실란(SiH2Cl2) 및 암모니아(NH3)를 전구체 가스들로서 이용하는 저압 화학적 기상 퇴적(LPCVD)에 의해 퇴적될 수 있다. LPCVD 프로세스의 온도는 750 ℃ 내지 825 ℃의 범위에 있을 수 있지만, 더 작은 퇴적 온도들 및 더 큰 퇴적 온도들이 또한 이용될 수 있다. 디클로로실란과 암모니아의 분압들의 합은 50 mTorr 내지 500 mTorr의 범위에 있을 수 있지만, 더 작은 압력들 및 더 큰 압력들이 또한 이용될 수 있다. 실리콘 질화물 층(766)이 후속 열 프로세스들에 대한 충분히 강건한 수소 확산 배리어로서 기능하도록 실리콘 질화물 층(766)의 두께가 선택된다. 예를 들어, 실리콘 질화물 층(766)의 두께는 6 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
적어도 하나의 제2 유전체 재료 층(768)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들을 포함할 수 있다. 적어도 하나의 제2 유전체 재료 층(768) 중 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 및 유기 실리케이트 유리 중 임의의 것을 포함할 수 있다. 일 실시예에서, 적어도 하나의 제1 제2 재료 층(768)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 이들로 본질적으로 이루어져 있을 수 있다.
금속 재료의 임의적인 층 및 반도체 재료의 층이 적어도 하나의 제2 유전체 재료 층(768) 위에 또는 적어도 하나의 제2 유전체 재료 층(768)의 패터닝된 리세스들 내에 퇴적될 수 있고, 임의적인 평면 전도성 재료 층(6) 및 평면 반도체 재료 층(10)을 제공하기 위해 리소그래피적으로 패터닝된다. 임의적인 평면 전도성 재료 층(6)은, 존재한다면, 평면 반도체 재료 층(10) 내로 또는 평면 반도체 재료 층(10) 밖으로 흐르는 전류를 위한 고 전도성 전도 경로를 제공한다. 임의적인 평면 전도성 재료 층(6)은 금속 또는 고농도로 도핑된 반도체 재료와 같은 전도성 재료를 포함한다. 임의적인 평면 전도성 재료 층(6)은, 예를 들어, 3 nm 내지 100 nm의 범위에 있는 두께를 갖는 텅스텐 층을 포함할 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 금속 질화물 층(도시되지 않음)은 평면 전도성 재료 층(6)의 상부에 확산 배리어 층으로서 제공될 수 있다. 층(6)은 완성된 디바이스에서 특별한 소스 라인으로서 기능할 수 있다. 대안적으로, 층(6)은 에칭 정지 층을 포함할 수 있고 임의의 적합한 전도성, 반도체 또는 절연성 층을 포함할 수 있다.
평면 반도체 재료 층(10)은 후속하여 형성될 메모리 디바이스들의 3차원 어레이를 위한 수평 반도체 채널들 및/또는 소스 영역들을 포함할 수 있다. 임의적인 평면 전도성 재료 층(6)은 전도성 금속 질화물(예컨대, TiN)과 같은 금속 화합물 재료 및/또는 금속(예컨대, W)을 포함할 수 있다. 임의적인 평면 전도성 재료 층(6)의 두께는 5 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 평면 반도체 재료 층(10)은 폴리실리콘과 같은 다결정 반도체 재료 또는 다결정 실리콘-게르마늄 합금을 포함한다. 평면 반도체 재료 층(10)의 두께는 30 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
평면 반도체 재료 층(10)은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 및/또는 본 기술분야에 알려진 다른 반도체 재료들을 포함할 수 있는, 반도체 재료를 포함한다. 일 실시예에서, 평면 반도체 재료 층(10)은 (폴리실리콘과 같은) 다결정 반도체 재료, 또는 (어닐링 단계와 같은) 후속 프로세싱 단계에서 다결정 반도체 재료로 전환되는 (비정질 실리콘과 같은) 비정질 반도체 재료를 포함할 수 있다. 평면 반도체 재료 층(10)은 반도체 기판(8)(예컨대, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브세트 바로 위에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소가 제2 요소의 최상단 표면을 포함한 수평 평면 위쪽에 위치되고 제1 요소의 구역과 제2 요소의 구역이 평면도에서 면적 오버랩을 갖는 경우(즉, 기판(8)의 상단 표면에 수직인 방향 또는 수직 평면을 따라) 제1 요소는 제2 요소 "바로 위쪽에" 위치된다. 일 실시예에서, 평면 반도체 재료 층(10) 또는 그의 부분들은, p-형 도펀트들 또는 n-형 도펀트들일 수 있는, 전기 도펀트들로 도핑될 수 있다. 평면 반도체 재료 층(10)에서의 도펀트들의 전도성 유형은 본 명세서에서 제1 전도성 유형이라고 지칭된다.
스택-관통 콘택트 비아 구조체들 및 유전체-관통 콘택트 비아 구조체들이 후속하여 형성되어야 하는 구역들에 개구부들을 제공하기 위해 임의적인 평면 전도성 재료 층(6) 및 평면 반도체 재료 층(10)이 패터닝될 수 있다. 일 실시예에서, 임의적인 평면 전도성 재료 층(6) 및 평면 반도체 재료 층(10)에서의 개구부들은, 메모리 스택 구조체들을 포함하는 3차원 메모리 어레이가 후속하여 형성되어야 하는, 메모리 어레이 영역(100)의 구역 내에 형성될 수 있다. 게다가, 임의적인 평면 전도성 재료 층(6) 및 평면 반도체 재료 층(10)에서의 부가의 개구부들은 워드 라인 전기 전도성 층들과 접촉하는 콘택트 비아 구조체들이 후속하여 형성되어야 하는 콘택트 영역(200)의 구역 내에 형성될 수 있다.
하부 레벨 유전체 층들(760)과 하부 금속 인터커넥트 구조체들(780)의 조합 및 반도체 디바이스들(710)의 영역은, 후속하여 형성될 메모리-레벨 조립체 아래에 위치되고 메모리-레벨 조립체를 위한 주변 디바이스들을 포함하는, 아래에 놓인 주변 디바이스 영역(700)이라고 본 명세서에서 지칭된다. 하부 금속 인터커넥트 구조체들(780)은 하부 레벨 유전체 층들(760)에 매립된다.
하부 금속 인터커넥트 구조체들(780)은 반도체 디바이스들(710)(예컨대, CMOS 디바이스들)의 활성 노드들(예컨대, 트랜지스터 활성 영역들(742) 또는 게이트 전극들(754))에 전기적으로 단락될 수 있고, 하부 레벨 유전체 층들(760)의 레벨에 위치된다. 명확성을 위해 활성 노드들의 서브세트만이 도 1에 예시되어 있다. 스택-관통 콘택트 비아 구조체들(도 1에 도시되지 않음)은 후속하여 형성될 메모리 디바이스들에 대한 전기적 접속을 제공하기 위해 하부 금속 인터커넥트 구조체들(780) 바로 위에 후속하여 형성될 수 있다. 일 실시예에서, (하부 금속 인터커넥트 구조체들(780)의 최상단 부분에 위치된 하부 금속 인터커넥트 구조체들(780)의 서브세트인) 최상단 하부 금속 라인 구조체들(788)이 후속하여 형성될 스택-관통 콘택트 비아 구조체들을 위한 랜딩 패드 구조체들을 제공할 수 있도록, 하부 금속 인터커넥트 구조체들(780)의 패턴이 선택될 수 있다.
도 2를 참조하면, 제1 재료 층들과 제2 재료 층들의 교호 스택이 후속하여 형성된다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함할 수 있다. 재료 층들의 적어도 다른 교호 스택이 제1 재료 층들과 제2 재료 층들의 교호 스택 위에 후속하여 형성되는 경우에, 그 교호 스택은 본 명세서에서 제1-티어 교호 스택이라고 지칭된다. 제1-티어 교호 스택의 레벨은 본 명세서에서 제1-티어 레벨이라고 지칭되고, 제1-티어 레벨 바로 위에 후속하여 형성될 교호 스택의 레벨은 본 명세서에서 제2-티어 레벨이라고 지칭되며, 이하 마찬가지이다.
제1-티어 교호 스택은 제1 절연성 층들(132)을 제1 재료 층들로서, 그리고 제1 스페이서 재료 층들을 제2 재료 층들로서 포함할 수 있다. 일 실시예에서, 제1 스페이서 재료 층들은 전기 전도성 층들로 후속하여 대체되는 희생 재료 층들일 수 있다. 다른 실시예에서, 제1 스페이서 재료 층들은 다른 층들로 후속하여 대체되지 않는 전기 전도성 층들일 수 있다. 본 개시내용이 희생 재료 층들이 전기 전도성 층들로 대체되는 실시예들을 이용하여 설명되지만, 스페이서 재료 층들이 전기 전도성 층들로서 형성되는(따라서 대체 프로세스들을 수행할 필요성을 제거하는) 실시예들이 본 명세서에서 명백히 고려된다.
일 실시예에서, 제1 재료 층들 및 제2 재료 층들은, 제각기, 제1 절연성 층들(132) 및 제1 희생 재료 층들(142)일 수 있다. 일 실시예에서, 각각의 제1 절연성 층(132)은 제1 절연성 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교호하는 복수의 제1 절연성 층들(132)과 제1 희생 재료 층들(142)이 평면 반도체 재료 층(10) 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "희생 재료"는 후속 프로세싱 단계 동안 제거되는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, 제1 요소들과 제2 요소들의 교호 스택은 제1 요소들의 인스턴스들과 제2 요소들의 인스턴스들이 교호하는 구조체를 지칭한다. 교호하는 복수의 요소들 중 말단 요소가 아닌 제1 요소들의 각각의 인스턴스는 양측에 있는 제2 요소들의 2개의 인스턴스와 인접해 있고, 교호하는 복수의 요소들 중 말단 요소가 아닌 제2 요소들의 각각의 인스턴스는 양쪽 끝에 있는 제1 요소들의 2개의 인스턴스와 인접해 있다. 제1 요소들은 그들 간에 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그들 간에 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교호하는 복수의 제1 재료 층들과 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교호하는 복수의 요소들 내에서 주기적으로(with periodicity) 반복되는 유닛을 형성할 수 있다.
제1-티어 교호 스택(132, 142)은 제1 재료로 구성된 제1 절연성 층들(132), 및, 제1 재료와 상이한, 제2 재료로 구성된 제1 희생 재료 층들(142)을 포함할 수 있다. 제1 절연성 층들(132)의 제1 재료는 적어도 하나의 절연성 재료일 수 있다. 제1 절연성 층들(132)에 대해 이용될 수 있는 절연성 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함함), 실리콘 질화물, 실리콘 산질화물, 유기 실리케이트 유리(OSG), 스핀-온 유전체 재료들, 고 유전 상수(하이-k) 유전체 산화물들(예컨대, 알루미늄 산화물, 하프늄 산화물 등)이라고 흔히 알려져 있는 유전체 금속 산화물들 및 그의 실리케이트들, 유전체 금속 산질화물들 및 그의 실리케이트들, 그리고 유기 절연성 재료들을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 제1 절연성 층들(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층들(142)의 제2 재료는 제1 절연성 층들(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에서 사용되는 바와 같이, 제거 프로세스가 제2 재료의 제거 속도의 적어도 2배인 속도로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거 속도에 대한 제1 재료의 제거 속도의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 프로세스의 "선택도(selectivity)"라고 지칭된다.
제1 희생 재료 층들(142)은 절연성 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 후속하여 대체될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일 실시예에서, 제1 절연성 층들(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 제1 절연성 층들(132)의 제1 재료는, 예를 들어, 화학적 기상 퇴적(CVD)에 의해 퇴적될 수 있다. 예를 들어, 제1 절연성 층들(132)에 대해 실리콘 산화물이 이용되는 경우, 테트라에틸오소실리케이트(TEOS)가 CVD 프로세스에 대한 전구체 재료로서 이용될 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, CVD 또는 원자 층 퇴적(ALD)에 의해 형성될 수 있다.
제1 절연성 층들(132) 및 제1 희생 재료 층들(142)의 두께들은 20 nm 내지 50 nm의 범위에 있을 수 있지만, 각각의 제1 절연성 층(132)에 대해 그리고 각각의 제1 희생 재료 층(142)에 대해 더 작은 두께들 및 더 큰 두께들이 이용될 수 있다. 제1 절연성 층(132)과 제1 희생 재료 층(142)의 쌍들의 반복 횟수가 2 내지 1,024, 그리고 전형적으로 8 내지 256의 범위에 있을 수 있지만, 더 큰 반복 횟수가 또한 이용될 수 있다. 일 실시예에서, 제1-티어 교호 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각각의 각자의 제1 희생 재료 층(142) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제1 절연성 캡 층(170)이 스택(132, 142) 위에 후속하여 형성된다. 제1 절연성 캡 층(170)은, 제1 절연성 층들(132)에 이용될 수 있는 임의의 유전체 재료일 수 있는, 유전체 재료를 포함한다. 일 실시예에서, 제1 절연성 캡 층(170)은 제1 절연성 층들(132)과 동일한 유전체 재료를 포함한다. 절연성 캡 층(170)의 두께는 20 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
도 3을 참조하면, 제1 절연성 캡 층(170) 및 제1-티어 교호 스택(132, 142)은 워드 라인 콘택트 비아 영역(200)에 제1 계단형 표면들(first stepped surfaces)을 형성하도록 패터닝될 수 있다. 워드 라인 콘택트 비아 영역(200)은 제1 계단형 표면들이 형성되는 각자의 제1 계단형 구역(stepped area), 및 부가의 계단형 표면들이 (제1-티어 구조체 위에 후속하여 형성될) 제2-티어 구조체 및/또는 부가의 티어 구조체들에 후속하여 형성되어야 하는 제2 계단형 구역을 포함할 수 있다. 제1 계단형 표면들은, 예를 들어, 개구부가 있는 마스크 층을 형성하는 것, 제1 절연성 캡 층(170)의 레벨들 내에 캐비티를 에칭하는 것, 및 에칭된 구역 내의 에칭된 캐비티의 하단 표면 바로 아래에 위치된 제1 절연성 층(132) 및 제1 희생 재료 층(142)의 각각의 쌍을 에칭함으로써 반복하여 에칭된 구역을 확장시키고 캐비티를 수직으로 리세싱하는 것에 의해 형성될 수 있다. 제1-티어 역계단형 유전체 재료 부분(165)을 형성하도록 제1 계단형 캐비티를 충전하기 위해, 유전체 재료가 퇴적될 수 있다. 본 명세서에서 사용되는 바와 같이,"역계단형" 요소는 계단형 표면들을 갖고 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 제1-티어 교호 스택(132, 142) 및 제1-티어 역계단형 유전체 재료 부분(165)은 집합적으로 제1-티어 구조체를 구성하며, 제1-티어 구조체는 후속하여 수정되는 프로세스중 구조체이다.
도 4a 및 도 4b를 참조하면, 티어간 유전체 층(180)은 제1-티어 구조체(132, 142, 165, 170) 위에 임의로 퇴적될 수 있다. 티어간 유전체 층(180)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 티어간 유전체 층(180)의 두께는 30 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 제1-티어 교호 스택(132, 142)에서의 계단들(S)의 위치들은 점선들로 예시되어 있다.
제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)이 형성될 수 있다. 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)은 제1-티어 교호 스택(132, 142)을 관통하여 적어도 평면 반도체 재료 층(10)의 상단 표면까지 연장된다. 제1-티어 메모리 개구부들(149)은 메모리 어레이 영역(100)에서 메모리 요소들의 수직 스택들을 포함하는 메모리 스택 구조체들이 후속하여 형성되어야 하는 위치들에 형성될 수 있다. 제1-티어 지지 개구부들(119)은 워드 라인 콘택트 비아 영역(200)에 형성될 수 있다. 예를 들어, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 제1 절연성 캡 층(170)(및, 존재하는 경우, 임의적인 티어간 유전체 층(180)) 위에 형성될 수 있고, 리소그래피 재료 스택 내에 개구부들을 형성하기 위해 리소그래피적으로 패터닝될 수 있다. 리소그래피 재료 스택에서의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 이용하는 적어도 하나의 이방성 에칭에 의해, 제1 절연성 캡 층(170)(및 임의적인 티어간 유전체 층(180))을 통해 그리고 제1-티어 교호 스택(132, 142) 전체를 통해 전사될 수 있다. 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)을 형성하기 위해, 패터닝된 리소그래피 재료 스택에서의 개구부들 아래에 놓인 제1 절연성 캡 층(170)(및 임의적인 티어간 유전체 층(180)) 및 제1-티어 교호 스택(132, 142)의 부분들이 에칭된다. 환언하면, 제1 절연성 캡 층(170) 및 제1-티어 교호 스택(132, 142)을 통한 패터닝된 리소그래피 재료 스택에서의 패턴의 전사는 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)을 형성한다.
일 실시예에서, 제1-티어 교호 스택(132, 142)에서의 제1 및 제2 재료들의 에칭을 최적화하기 위해 제1-티어 교호 스택(132, 142)의 재료들을 관통하게 에칭하는 데 이용되는 이방성 에칭 프로세스의 화학작용(chemistry)이 교대로 일어날 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭들 또는 단일 에칭(예컨대, CF4/O2/Ar 에칭)일 수 있다. 제1-티어 메모리 개구부들(149) 및 지지 개구부들(119)의 측벽들은 실질적으로 수직일 수 있거나, 또는 테이퍼질 수 있다. 후속하여, 패터닝된 리소그래피 재료 스택은, 예를 들어, 애싱에 의해 후속하여 제거될 수 있다.
임의로, 티어간 유전체 층(180)의 레벨에 있는 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)의 부분들은 등방성 에칭에 의해 측방으로 확장될 수 있다. 예를 들어, 티어간 유전체 층(180)이 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연성 층들(132)보다 큰 에칭 속도를 갖는 (보로실리케이트 유리와 같은) 유전체 재료를 포함하는 경우, 티어간 유전체 층(180)의 레벨에 있는 제1-티어 메모리 개구부들의 측방 치수들을 확장시키는 데 (HF를 이용하는 습식 에칭과 같은) 등방성 에칭이 이용될 수 있다. 티어간 유전체 층(180)의 레벨에 위치된 제1-티어 메모리 개구부들(149)(및 제1-티어 지지 개구부들(119))의 부분들은 제2-티어 교호 스택을 통해 후속하여 형성될(제2-티어 메모리 개구부들의 형성 이전에 후속하여 형성될) 제2-티어 메모리 개구부들을 위한 더 큰 랜딩 패드를 제공하기 위해 임의로 확대될 수 있다.
도 5를 참조하면, 희생 메모리 개구부 충전 부분들(148)은 제1-티어 메모리 개구부들(149)에 형성될 수 있고, 희생 지지 개구부 충전 부분들(118)은 제1-티어 지지 개구부들(119)에 형성될 수 있다. 예를 들어, 희생 충전 재료 층이 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119) 내에 퇴적된다. 희생 충전 재료 층은 제1 절연체 층들(132) 및 제1 희생 재료 층들(142)의 재료들에 대해 선택적으로 후속하여 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 희생 충전 재료 층은 실리콘(예컨대, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V족 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 임의로, 희생 충전 재료 층을 퇴적시키기 전에 (1 nm 내지 3 nm의 범위에 있는 두께를 갖는 실리콘 산화물 층과 같은) 얇은 에칭 정지 층이 이용될 수 있다. 희생 충전 재료 층은 비-컨포멀 퇴적 또는 컨포멀 퇴적 방법에 의해 형성될 수 있다. 다른 실시예에서, 희생 충전 재료 층은 애싱에 의해 후속하여 제거될 수 있는 비정질 실리콘 또는 (비정질 탄소 또는 다이아몬드-유사 탄소와 같은) 탄소 함유 재료를 포함할 수 있다.
퇴적된 희생 재료의 부분들은 제1 절연성 캡 층(170)(및, 존재하는 경우, 임의적인 티어간 유전체 층(180)) 위쪽으로부터 제거될 수 있다. 예를 들어, 희생 충전 재료 층은 평탄화 프로세스를 이용하여 제1 절연성 캡 층(170)(및 임의적인 티어간 유전체 층(180))의 상단 표면까지 리세싱될 수 있다. 평탄화 프로세스는 리세스 에칭, 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 제1 절연성 층(170)(및 임의로, 존재하는 경우, 층(180))의 상단 표면은 에칭 정지 층 또는 평탄화 정지 층으로서 이용될 수 있다. 제1-티어 메모리 개구부(149) 내의 희생 재료의 각각의 남아 있는 부분은 희생 메모리 개구부 충전 부분(148)을 구성한다. 제1-티어 지지 개구부(119) 내의 희생 재료의 각각의 남아 있는 부분은 희생 지지 개구부 충전 부분(118)을 구성한다. 희생 메모리 개구부 충전 부분들(148) 및 희생 지지 개구부 충전 부분들(118)의 상단 표면들은 티어간 유전체 층(180)(또는 티어간 유전체 층(180)이 존재하지 않는 경우, 제1 절연성 캡 층(170))의 상단 표면과 동일 평면에 있을 수 있다. 희생 메모리 개구부 충전 부분(148) 및 희생 지지 개구부 충전 부분들(118)은 내부에 캐비티들을 포함할 수 있거나 포함하지 않을 수 있다.
도 6을 참조하면, 제2-티어 구조체가 제1-티어 구조체(132, 142, 170, 148, 118) 위에 형성될 수 있다. 제2-티어 구조체는, 희생 재료 층들일 수 있는, 절연성 층들과 스페이서 재료 층들의 부가의 교호 스택을 포함할 수 있다. 예를 들어, 재료 층들의 제2 교호 스택(232, 242)이 제1 교호 스택(132, 142)의 상단 표면 상에 후속하여 형성될 수 있다. 제2 스택(232, 242)은 교호하는 복수의 제3 재료 층들과 제4 재료 층들을 포함한다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와 상이한 제4 재료를 포함할 수 있다. 일 실시예에서, 제3 재료는 제1 절연성 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층들(142)의 제2 재료와 동일할 수 있다.
일 실시예에서, 제3 재료 층들은 제2 절연성 층들(232)일 수 있고, 제4 재료 층들은 제2 절연성 층들(232)의 각각의 수직으로 이웃하는 쌍 사이의 수직 간격을 제공하는 제2 스페이서 재료 층들일 수 있다. 일 실시예에서, 제3 재료 층들 및 제4 재료 층들은, 제각기, 제2 절연성 층들(232) 및 제2 희생 재료 층들(242)일 수 있다. 제2 절연성 층들(232)의 제3 재료는 적어도 하나의 절연성 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연성 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층들(242)은 절연성 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 후속하여 대체될 수 있다.
일 실시예에서, 각각의 제2 절연성 층(232)은 제2 절연성 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이 경우에, 제2 스택(232, 242)은 교호하는 복수의 제2 절연성 층들(232)과 제2 희생 재료 층들(242)을 포함할 수 있다. 제2 절연성 층들(232)의 제3 재료는, 예를 들어, 화학적 기상 퇴적(CVD)에 의해 퇴적될 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, CVD 또는 원자 층 퇴적(ALD)에 의해 형성될 수 있다.
제2 절연성 층들(232)의 제3 재료는 적어도 하나의 절연성 재료일 수 있다. 제2 절연성 층들(232)에 이용될 수 있는 절연성 재료들은 제1 절연성 층들(132)에 이용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연성 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 제2 희생 재료 층들(242)에 이용될 수 있는 희생 재료들은 제1 희생 재료 층들(142)에 이용될 수 있는 임의의 재료일 수 있다. 일 실시예에서, 제2 절연성 재료는 제1 절연성 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연성 층들(232) 및 제2 희생 재료 층들(242)의 두께들은 20 nm 내지 50 nm의 범위에 있을 수 있지만, 각각의 제2 절연성 층(232)에 대해 그리고 각각의 제2 희생 재료 층(242)에 대해 더 작은 두께들 및 더 큰 두께들이 이용될 수 있다. 제2 절연성 층(232)과 제2 희생 재료 층(242)의 쌍들의 반복 횟수가 2 내지 1,024, 그리고 전형적으로 8 내지 256의 범위에 있을 수 있지만, 더 큰 반복 횟수가 또한 이용될 수 있다. 일 실시예에서, 제2 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각각의 각자의 제2 희생 재료 층(242) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 계단형 구역 내의 제2 계단형 표면들은 적어도 하나의 마스킹 층의 패턴에 대한 적합한 조정으로 제1 계단형 구역에 제1 계단형 표면들을 형성하는 데 이용되는 프로세싱 단계들과 동일한 프로세싱 단계 세트를 이용하여 워드 라인 콘택트 비아 영역(200)에 형성될 수 있다. 제2-티어 역계단형 유전체 재료 부분(265)이 워드 라인 콘택트 비아 영역(200)에서 제2 계단형 표면들 위에 형성될 수 있다.
제2 절연성 캡 층(270)이 제2 교호 스택(232, 242) 위에 후속하여 형성될 수 있다. 제2 절연성 캡 층(270)은 제2 희생 재료 층들(242)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 절연성 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있다.
일반적으로 말하면, 절연성 층들(132, 232)과 (희생 재료 층들(142, 242)과 같은) 스페이서 재료 층들의 적어도 하나의 교호 스택이 평면 반도체 재료 층(10) 위에 형성될 수 있으며, 적어도 하나의 역계단형 유전체 재료 부분(165, 265)이 적어도 하나의 교호 스택(132, 142, 232, 242) 상의 계단 영역들 위에 형성될 수 있다.
임의로, 드레인-선택-레벨 얕은 트렌치 격리 구조체들(72)은 제2-티어 교호 스택(232, 242)의 상부 부분에 있는 층들의 서브세트를 관통하여 형성될 수 있다. 드레인-선택-레벨 얕은 트렌치 격리 구조체들(72)에 의해 절단되는 제2 희생 재료 층들(242)은 드레인-선택-레벨 전기 전도성 층들이 후속하여 형성되는 레벨들에 대응한다. 드레인-선택-레벨 얕은 트렌치 격리 구조체들(72)은 실리콘 산화물과 같은 유전체 재료를 포함한다.
도 7a 및 도 7b를 참조하면, 제2-티어 구조체(232, 242, 270, 265)를 관통하여 연장되는 제2-티어 메모리 개구부들(249) 및 제2-티어 지지 개구부들(219)이 희생 메모리 개구부 충전 부분들(148) 위에 놓인 구역들에 형성된다. 포토레지스트 층이 제2-티어 구조체(232, 242, 270, 265) 위에 도포될 수 있고, 희생 메모리 개구부 충전 부분들(148) 및 희생 지지 개구부 충전 부분들(118)의 패턴, 즉 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)의 패턴과 동일한 패턴을 형성하도록 리소그래피적으로 패터닝될 수 있다. 따라서, 제1-티어 메모리 개구부들(149) 및 제1-티어 지지 개구부들(119)을 패터닝하는 데 이용되는 리소그래피 마스크는 제2-티어 메모리 개구부들(249) 및 제2-티어 지지 개구부들(219)을 패터닝하는 데 이용될 수 있다. 리소그래피적으로 패터닝된 포토레지스트 층의 패턴을 제2-티어 구조체(232, 242, 270, 265)를 통해 전사하기 위해 이방성 에칭이 수행될 수 있다. 일 실시예에서, 제2-티어 교호 스택(232, 242)에서의 교호 재료 층들의 에칭을 최적화하기 위해 제2-티어 교호 스택(232, 242)의 재료들을 관통하게 에칭하는 데 이용되는 이방성 에칭 프로세스의 화학작용이 교대로 일어날 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭들일 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어, 이방성 에칭 프로세스 이후에 애싱에 의해 제거될 수 있다.
아래에 놓인 희생 메모리 개구부 충전 부분(148)의 상단 표면이 각각의 제2-티어 메모리 개구부(249)의 바닥에서 물리적으로 노출될 수 있다. 아래에 놓인 희생 지지 개구부 충전 부분(118)의 상단 표면이 각각의 제2-티어 지지 개구부(219)의 바닥에서 물리적으로 노출될 수 있다. 희생 메모리 개구부 충전 부분들(148) 및 희생 지지 개구부 충전 부분들(118)의 상단 표면들이 물리적으로 노출된 후에, 제2-티어 교호 스택(232, 242) 및 제1-티어 교호 스택(132, 142)의 재료들에 대해 선택적으로 희생 메모리 개구부 충전 부분들(148) 및 희생 지지 개구부 충전 부분들(118)의 희생 재료를 제거하는, 에칭 프로세스(예컨대, C4F8/O2/Ar 에칭)가 수행될 수 있다.
희생 메모리 개구부 충전 부분들(148)의 제거 시에, 제2-티어 메모리 개구부(249)와 제1-티어 메모리 개구부(149)의 각각의 수직 인접 쌍은 제1-티어 교호 스택(132, 142) 및 제2-티어 교호 스택(232, 242)을 관통하여 연장되는 연속 캐비티를 형성한다. 마찬가지로, 희생 지지 개구부 충전 부분들(118)의 제거 시에, 제2-티어 지지 개구부(219)와 제1-티어 지지 개구부(119)의 각각의 수직 인접 쌍은 제1-티어 교호 스택(132, 142) 및 제2-티어 교호 스택(232, 242)을 관통하여 연장되는 연속 캐비티를 형성한다. 연속 캐비티들은 본 명세서에서, 제각기, 메모리 개구부들(또는 티어간 메모리 개구부들) 및 지지 개구부들(또는 티어간 지지 개구부들)이라고 지칭된다. 평면 반도체 재료 층(10)의 상단 표면이 각각의 메모리 개구부의 바닥에서 그리고 각각의 지지 개구부들의 바닥에서 물리적으로 노출될 수 있다. 제1-티어 교호 스택(132, 142) 및 제2-티어 교호 스택(232, 242)에서의 계단들(S)의 위치들은 점선들로 예시되어 있다.
도 8을 참조하면, 메모리 개구부 충전 구조체들(58)은 각각의 메모리 개구부 내에 형성되고, 지지 필라 구조체들(20)은 각각의 지지 개구부 내에 형성된다. 메모리 개구부 충전 구조체들(58) 및 지지 필라 구조체들(20)은 동일한 컴포넌트 세트를 포함할 수 있고, 동시에 형성될 수 있다.
도 9a 내지 도 9h는 메모리 개구부 충전 구조체(58) 또는 지지 필라 구조체(20)의 형성 동안 메모리 개구부(49) 또는 지지 개구부(119, 219)의 순차적인 단면도들을 제공한다. 메모리 개구부(49)의 구조적 변화가 도 9a 내지 도 9h에 예시되어 있지만, 동일한 프로세싱 단계 세트 동안 각각의 메모리 개구부들(49)에서 및 지지 개구부들(119, 219) 각각에서 동일한 구조적 변화가 발생한다는 것이 이해된다.
도 9a를 참조하면, 도 14의 예시적인 디바이스 구조체에서의 메모리 개구부(49)가 예시되어 있다. 메모리 개구부(49)는 제1-티어 구조체 및 제2-티어 구조체를 관통하여 연장된다. 마찬가지로, 각각의 지지 개구부(119, 219)는 제1-티어 구조체 및 제2-티어 구조체를 관통하여 연장된다.
도 9b를 참조하면, 임의적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)은, 예를 들어, 선택적 반도체 퇴적 프로세스에 의해, 각각의 메모리 개구부(49) 및 각각의 지지 개구부들(119, 219)의 하단 부분에 형성될 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 평면 반도체 재료 층(10)과 동일한 전도성 유형의 전기 도펀트들로 도핑될 수 있다. 일 실시예에서, 페데스탈 채널 부분들(11)의 상단 표면들을 포함하는 수평 평면 아래에 위치된 각각의 희생 재료 층(42)을 각자의 전도성 재료 층으로 대체함으로써 적어도 하나의 소스 선택 게이트 전극이 후속하여 형성될 수 있다. 캐비티(49')는 페데스탈 채널 부분(11) 위쪽의 메모리 개구부(49)의(또는 지지 개구부의) 충전되지 않은 부분에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 평면 반도체 재료 층(10)의 전도성 유형과 동일한 도핑을 가질 수 있다.
도 9c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 임의적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구부들(49)에 순차적으로 퇴적될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어져 있는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속 원소 및 산소로 본질적으로 이루어져 있을 수 있거나, 또는 적어도 하나의 금속 원소, 산소, 및, 질소와 같은, 적어도 하나의 비금속 원소로 본질적으로 이루어져 있을 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9보다 큰 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물들의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란탄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트들, 이들의 질소 도핑된 화합물들, 이들의 합금들, 및 이들의 스택들을 포함한다. 유전체 금속 산화물 층이, 예를 들어, 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 펄스 레이저 퇴적(PLD), 액체 소스 미스트화 화학적 퇴적(liquid source misted chemical deposition), 또는 이들의 조합에 의해 퇴적될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 유전체 금속 산화물 층은 게이트 전극들을 제어하기 위해 저장된 전하들(electrical charges)의 누설을 차단하는 유전체 재료 부분으로서 후속하여 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안적으로 또는 부가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이 경우에, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학적 기상 퇴적, 원자 층 퇴적, 또는 이들의 조합과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 대안적으로, 차단 유전체 층(52)이 생략될 수 있고, 후속하여 형성될 메모리 막들의 표면들 상에 후면 리세스들을 형성한 후에 후면 차단 유전체 층이 형성될 수 있다.
후속하여, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어, 실리콘 질화물일 수 있는, 유전체 전하 트래핑 재료를 포함한 전하 트래핑 재료의 연속 층 또는 패터닝된 이산 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어, 희생 재료 층들(142, 242) 내로의 측방 리세스들 내에 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들) 내로 패터닝되는 도핑된 폴리실리콘 또는 금속 재료와 같은 전도성 재료의 연속 층 또는 패터닝된 이산 부분들을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(142, 242) 및 절연성 층들(132, 232)은 수직으로 일치하는(vertically coincident) 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(142, 242)은 절연성 층들(132, 232)의 측벽들에 대해 측방으로 리세싱될 수 있고, 퇴적 프로세스와 이방성 에칭 프로세스의 조합이 전하 저장 층(54)을 수직으로 이격되는 복수의 메모리 재료 부분들로서 형성하는 데 이용될 수 있다. 전하 저장 층(54)이 단일 연속 층인 실시예를 이용하여 본 개시내용이 설명되지만, 전하 저장 층(54)이 (전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있는) 복수의 메모리 재료 부분들로 대체되는 실시예들이 본 명세서에서 명확하게 고려된다.
전하 저장 층(54)이 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 다수의 전하 저장 층들은, 이용되는 경우, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금들과 같은 금속, 또는 텅스텐 실리사이드, 몰리브덴 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합과 같은 금속 실리사이드) 및/또는 반도체 재료들(예컨대, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함한 다결정 또는 비정질 반도체 재료)을 함유하는 복수의 이격된 부유 게이트 재료 층들을 포함할 수 있다. 대안적으로 또는 부가적으로, 전하 저장 층(54)은, 하나 이상의 실리콘 질화물 세그먼트와 같은, 절연성 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어, 루테늄 나노입자들일 수 있는, 금속 나노입자들과 같은 전도성 나노입자들을 포함할 수 있다. 전하 저장 층(54)이, 예를 들어, 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 물리적 기상 퇴적(PVD), 또는 전하들을 그에 저장하기 위한 임의의 적합한 퇴적 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
터널링 유전체 층(56)은 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 핫 캐리어 주입을 통해 또는 Fowler-Nordheim 터널링 유도 전하 전달(tunneling induced charge transfer)에 의해 전하 터널링이 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, (알루미늄 산화물 및 하프늄 산화물과 같은) 유전체 금속 산화물들, 유전체 금속 산질화물, 유전체 금속 실리케이트들, 이들의 합금들, 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은, ONO 스택이라고 흔히 알려져 있는, 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
임의적인 제1 반도체 채널 층(601)은 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 알려진 다른 반도체 재료들과 같은 반도체 재료를 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학적 기상 퇴적(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 퇴적된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구부(49)의 체적에 캐비티(49')가 형성된다.
도 9d를 참조하면, 임의적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 프로세스를 이용하여 순차적으로 이방성으로 에칭된다. 제2 절연성 캡 층(270)의 상단 표면 위쪽에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 프로세스에 의해 제거될 수 있다. 게다가, 각각의 캐비티(49')의 바닥에 있는 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들이 제거되어 이들의 남아 있는 부분들에 개구부들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각자의 에칭 화학물(etch chemistry)을 이용하는 각자의 이방성 에칭 프로세스에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 남아 있는 부분은 관형 구성(tubular configuration)을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 부유 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전하들을 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 희생 재료 층들(142, 242)에 인접한 각각의 부분이 전하 저장 영역을 구성하는 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 이용되지 않는 경우에 평면 반도체 재료 층(10)의 표면)은 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 관통하는 개구부 아래쪽에서 물리적으로 노출될 수 있다. 임의로, 캐비티(49') 아래의 리세싱된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 이용되지 않는 경우에 반도체 재료 층(10)의) 최상단 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 각각의 캐비티(49')의 바닥에 있는 물리적으로 노출된 반도체 표면이 수직으로 리세싱될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구부(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트는, 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)으로서 구체화되는 바와 같은) 복수의 전하 저장 영역들을 포함하는, 메모리 막(50)을 구성한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 9e를 참조하면, 제2 반도체 채널 층(602)은 페데스탈 채널 부분(11)의 반도체 표면 바로 위에 또는 페데스탈 채널 부분(11)이 생략되는 경우 반도체 재료 층(10) 바로 위에 그리고 제1 반도체 채널 층(601) 바로 위에 퇴적될 수 있다. 제2 반도체 채널 층(602)은 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에서 알려진 다른 반도체 재료들과 같은 반도체 재료를 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학적 기상 퇴적(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구부 내의 캐비티(49')를 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구부 내의 캐비티를 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료라고 지칭된다. 환언하면, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)에서의 모든 반도체 재료의 세트이다.
도 9f를 참조하면, 각각의 메모리 개구부 내의 캐비티(49')가 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우에, 각각의 메모리 개구부 내의 캐비티(49')의 임의의 남아 있는 부분을 충전하기 위해 유전체 코어 층(62L)이 캐비티(49')에 퇴적될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기 실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학적 기상 퇴적(LPCVD)과 같은 컨포멀 퇴적 방법에 의해, 또는 스핀 코팅과 같은 자기 평탄화 퇴적 프로세스(self-planarizing deposition process)에 의해 퇴적될 수 있다.
도 9g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어, 제2 절연성 캡 층(270)의 상단 표면 위쪽으로부터 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 남아 있는 부분은 유전체 코어(62)를 구성한다. 게다가, 제2 절연성 캡 층(270)의 상단 표면 위쪽에 위치된 제2 반도체 채널 층(602)의 수평 부분은, 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 이용할 수 있는, 평탄화 프로세스에 의해 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 남아 있는 부분은 완전히 메모리 개구부(49) 내에 또는 완전히 지지 개구부(119, 219) 내에 위치될 수 있다.
제1 반도체 채널 층(601)과 제2 반도체 채널 층(602)의 각각의 인접 쌍은 집합적으로 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있는 수직 반도체 채널(60)을 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일 부분을 측방으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접 세트는 집합적으로 거시적 보유 시간(macroscopic retention time)으로 전하들을 저장할 수 있는 메모리 막(50)을 구성한다. 일부 실시예들에서, 차단 유전체 층(52)은 이 단계에서 메모리 막(50)에 존재하지 않을 수 있고, 차단 유전체 층은 후면 리세스들의 형성 이후에 후속하여 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 보유 시간은 24 시간을 초과하는 보유 시간과 같이 메모리 디바이스가 영구 메모리 디바이스로서 동작하는 데 적합한 보유 시간을 지칭한다.
도 9h를 참조하면, 각각의 유전체 코어(62)의 상단 표면은, 예를 들어, 제2 절연성 캡 층(270)의 상단 표면과 제2 절연성 캡 층(270)의 하단 표면 사이에 위치된 깊이까지 리세스 에칭에 의해, 각각의 메모리 개구 내에서 추가적으로 리세싱될 수 있다. 드레인 영역들(63)은 도핑된 반도체 재료를 유전체 코어들(62) 위쪽의 각각의 리세싱된 영역 내에 퇴적시키는 것에 의해 형성될 수 있다. 드레인 영역들(63)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형이면, 제2 전도성 유형은 n-형이며, 그 반대도 마찬가지이다. 드레인 영역들(63)에서의 도펀트 농도는 5.0 x 1019/cm3 내지 2.0 x 1021/cm3의 범위에 있을 수 있지만, 더 작은 도펀트 농도들 및 더 큰 도펀트 농도들이 또한 이용될 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다. 드레인 영역들(63)을 형성하기 위해, 퇴적된 반도체 재료의 잉여 부분들이, 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 제2 절연성 캡 층(270)의 상단 표면 위쪽으로부터 제거될 수 있다.
메모리 개구부(49) 내의 메모리 막(50) 및 (수직 반도체 채널인) 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조체(55)를 구성한다. 메모리 스택 구조체(55)는 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 부분들로서 구체화되는 바와 같은 복수의 메모리 요소들, 및 임의적인 차단 유전체 층(52)의 조합이다. 메모리 개구부(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조체(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구부 충전 구조체(58)를 구성한다. 각각의 지지 개구부(119, 219) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 막(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각자의 지지 개구부들(119, 219)을 충전하고 지지 필라 구조체(20)를 구성한다.
제1-티어 구조체(132, 142, 170, 165), 제2-티어 구조체(232, 242, 270, 265), 티어간 유전체 층(180), 메모리 개구부 충전 구조체들(58), 및 지지 필라 구조체들(20)은 집합적으로 메모리-레벨 조립체를 구성한다. 평면 반도체 재료 층(10)이 메모리 스택 구조체들(55) 내의 수직 반도체 채널들(60)에 전기적으로 접속되는 수평 반도체 채널들을 포함하도록, 메모리-레벨 조립체가 평면 반도체 재료 층(10) 위에 형성된다.
도 10a 및 도 10b를 참조하면, 제1 콘택트 레벨 유전체 층(280)이 메모리-레벨 조립체 위에 형성될 수 있다. 제1 콘택트 레벨 유전체 층(280)은 후속 프로세싱 단계들에서 희생 재료 층들(142, 242)을 대체하는 다양한 전기 전도성 층들 및 드레인 영역들(63)에 후속하여 다양한 콘택트 비아 구조체들이 형성되는 콘택트 레벨에 형성된다.
도 13a 및 도 13b를 참조하면, 제1 스택-관통 비아 캐비티들(585)은, 예를 들어, 포토레지스트 층을 도포하고 패터닝하여 그 내에 개구부들을 형성하는 것에 의해 그리고 포토레지스트 층에서의 개구부들 아래에 놓인 제1 콘택트 레벨 유전체 층(280), 교호 스택들(132, 146, 232, 246), 및 적어도 하나의 제2 유전체 재료 층(768)의 부분들을 이방성으로 에칭하는 것에 의해 메모리 어레이 영역(100)과 함께 형성될 수 있다. 일 실시예에서, 각각의 제1 스택-관통 비아 캐비티들(585)이 메모리 개구부 충전 구조체들(58)에 의해 측방으로 둘러싸이도록, 제1 스택-관통 비아 캐비티들(585) 각각이 각자의 3차원 메모리 어레이 내에 형성될 수 있다. 일 실시예에서, 도 10b에 도시된 바와 같이, 제1 스택-관통 비아 캐비티들(585) 중 하나 이상은 드레인-선택-레벨 얕은 트렌치 격리 구조체들(72)을 관통하여 형성될 수 있다. 그렇지만, 다른 위치들이 또한 선택될 수 있다. 일 실시예에서, 제1 스택-관통 비아 캐비티들(585)은 평면 반도체 재료 층(10) 및 임의적인 평면 전도성 재료 층(6)에서의 개구부들의 구역들 내에 형성될 수 있다. 각각의 제1 스택-관통 비아 캐비티(585)의 하단 표면은 실리콘 질화물 층(766)에 또는 실리콘 질화물 층(766) 위쪽에 형성될 수 있다. 일 실시예에서, 실리콘 질화물 층(766)은 제1 스택-관통 비아 캐비티들을 형성하는 이방성 에칭 프로세스 동안 에칭 정지 층으로서 이용될 수 있다. 이 경우에, 각각의 제1 스택-관통 비아 캐비티(585)의 하단 표면은 실리콘 질화물 층(766)에 형성될 수 있고, 실리콘 질화물 층(766)은 각각의 제1 스택-관통 비아 캐비티(585)의 바닥에서 물리적으로 노출될 수 있다.
도 11을 참조하면, 유전체 재료가 제1 스택-관통 비아 캐비티들(585) 내에 퇴적된다. 유전체 재료는 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유동성 산화물 재료와 같은 실리콘-산화물계 재료를 포함할 수 있다. 유전체 재료는 화학적 기상 퇴적 또는 스핀 코팅과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 보이드(void)가 각각의 제1 스택-관통 비아 캐비티(585)의 충전되지 않은 부분 내에 형성될 수 있다. 퇴적된 유전체 재료의 잉여 부분이, 예를 들어, 화학적 기계적 평탄화 또는 리세스 에칭에 의해 제1 콘택트 레벨 유전체 층(280)의 상단 표면을 포함한 수평 평면 위쪽으로부터 제거될 수 있다. 제1 스택-관통 비아 캐비티(585)의 각자의 제1 스택-관통 비아 캐비티를 충전하는 각각의 남아 있는 유전체 재료 부분은 스택-관통 절연성 재료 부분(584)을 구성한다. 스택-관통 절연성 재료 부분들(584)은 교호 스택들(132, 146, 232, 246)의 측벽들과 접촉하고, 실리콘 질화물 층(766)과 접촉할 수 있다.
도 12a 및 도 12b를 참조하면, 후면 콘택트 트렌치들(79)이 후속하여 제1 콘택트 레벨 유전체 층(280) 및 메모리-레벨 조립체를 관통하여 형성된다. 예를 들어, 제1 수평 방향(hd1)을 따라 연장되는 세장형(elongated) 개구부들을 형성하기 위해 포토레지스트 층이 제1 콘택트 레벨 유전체 층(280) 위에 도포되고 리소그래피적으로 패터닝될 수 있다. 패터닝된 포토레지스트 층에서의 패턴을 제1 콘택트 레벨 유전체 층(280) 및 메모리-레벨 조립체를 통해 평면 반도체 재료 층(10)의 상단 표면으로 전사하기 위해 이방성 에칭이 수행된다. 포토레지스트 층은, 예를 들어, 애싱에 의해, 후속하여 제거될 수 있다.
후면 콘택트 트렌치들(79)은 제1 수평 방향(hd1)을 따라 연장되고, 따라서 제1 수평 방향(hd1)을 따라 길게 늘어져(elongated) 있다. 후면 콘택트 트렌치들(79)은 제1 수평 방향(hd1)에 수직일 수 있는 제2 수평 방향(hd2)을 따라 서로 간에 측방으로 이격될 수 있다. 후면 콘택트 트렌치들(79)은 메모리 어레이 영역(예컨대, 메모리 평면)(100) 및 워드 라인 콘택트 비아 영역(200)을 관통하여 연장될 수 있다. 후면 콘택트 트렌치들(79)의 제1 서브세트는 메모리-레벨 조립체를 (예컨대, 메모리 블록들로) 측방으로 분할한다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 절연성 층들(132, 232), 제1 및 제2 절연성 캡 층들(170, 270)의 재료들, 및 메모리 막들(50)의 가장 바깥쪽 층의 재료에 대하여 제1 및 제2 희생 재료 층들(142, 242)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어, 등방성 에칭 프로세스를 이용하여, 후면 콘택트 트렌치들(79) 내로 유입될 수 있다. 제1 희생 재료 층들(142)이 제거되는 체적들에 제1 후면 리세스들이 형성된다. 제2 희생 재료 층들(242)이 제거되는 체적들에 제2 후면 리세스들이 형성된다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있고, 제1 및 제2 절연성 층들(132, 232)의 재료들은 실리콘 산화물일 수 있다. 다른 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 게르마늄 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있고, 제1 및 제2 절연성 층들(132, 232)의 재료들은 실리콘 산화물 및 실리콘 질화물로부터 선택될 수 있다.
등방성 에칭 프로세스는 습식 에칭 용액을 이용하는 습식 에칭 프로세스일 수 있거나, 또는 에천트가 기상(vapor phase)으로 후면 콘택트 트렌치(79) 내로 유입되는, 가스상(gas phase)(건식) 에칭 프로세스일 수 있다. 예를 들어, 제1 및 제2 희생 재료 층들(142, 242)이 실리콘 질화물을 포함하는 경우, 에칭 프로세스는 실리콘 질화물을 실리콘 산화물, 실리콘, 및 본 기술분야에서 이용되는 다양한 다른 재료들에 대해 선택적으로 에칭하는 인산을 포함하는 습식 에칭 탱크 내에 제1 예시적인 구조체가 침지되는 습식 에칭 프로세스일 수 있다. 희생 재료 층들(142, 242)이 반도체 재료를 포함하는 경우에, (KOH 용액과 같은 습식 에천트를 이용할 수 있는) 습식 에칭 프로세스 또는 (가스상 HCl을 포함할 수 있는) 건식 에칭 프로세스가 이용될 수 있다.
제1 및 제2 후면 리세스들 각각은 캐비티의 수직 크기(vertical extent)보다 큰 측방 치수를 갖는 측방 연장 캐비티(laterally extending cavity)일 수 있다. 환언하면, 제1 및 제2 후면 리세스들 각각의 측방 치수는 각자의 후면 리세스의 높이보다 클 수 있다. 제1 희생 재료 층들(142)의 재료가 제거되는 체적들에 복수의 제1 후면 리세스들이 형성될 수 있다. 제2 희생 재료 층들(242)의 재료가 제거되는 체적들에 복수의 제2 후면 리세스들이 형성될 수 있다. 제1 및 제2 후면 리세스들 각각은 기판(8)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스는 아래에 놓인 절연성 층(132 또는 232)의 상단 표면 및 위에 놓인 절연성 층(132 또는 232)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 제1 및 제2 후면 리세스들 각각은 전체에 걸쳐 균일한 높이를 가질 수 있다.
일 실시예에서, 각각의 페데스탈 채널 부분(11)의 측벽 표면은 제1 및 제2 희생 재료 층들(142, 242)의 제거 이후에 각각의 최하단 제1 후면 리세스에서 물리적으로 노출될 수 있다. 게다가, 평면 반도체 재료 층(10)의 상단 표면이 각각의 후면 콘택트 트렌치(79)의 바닥에서 물리적으로 노출될 수 있다. 페데스탈 채널 부분들(11)의 물리적으로 노출된 주변 부분의 산화에 의해 각각의 페데스탈 채널 부분(11) 주위에 환형 유전체 스페이서(도시되지 않음)가 형성될 수 있다. 게다가, 환형 유전체 스페이서들의 형성과 동시에 평면 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분으로부터 반도체 산화물 부분(도시되지 않음)이 형성될 수 있다.
후면 차단 유전체 층(도시되지 않음)은 후면 리세스들 및 후면 콘택트 트렌치들(79) 내에 그리고 제1 콘택트 레벨 유전체 층(280) 위에 임의로 퇴적될 수 있다. 후면 차단 유전체 층은 메모리 스택 구조체들(55)의 외부 표면들의 물리적으로 노출된 부분들 상에 퇴적될 수 있다. 후면 차단 유전체 층은 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 이용되는 경우, 후면 차단 유전체 층은 원자 층 퇴적 또는 화학적 기상 퇴적과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 후면 차단 유전체 층의 두께는 1 nm 내지 60 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
적어도 하나의 전도성 재료는 복수의 후면 리세스들 내에, 후면 콘택트 트렌치(79)의 측벽들 상에, 그리고 제1 콘택트 레벨 유전체 층(280) 위에 퇴적될 수 있다. 적어도 하나의 전도성 재료는 적어도 하나의 금속 재료, 즉 적어도 하나의 금속 원소를 포함하는 전기 전도성 재료를 포함할 수 있다.
복수의 제1 전기 전도성 층들(146)이 복수의 제1 후면 리세스들에 형성될 수 있고, 복수의 제2 전기 전도성 층들(246)이 복수의 제2 후면 리세스들에 형성될 수 있으며, 연속적인 금속 재료 층(도시되지 않음)이 각각의 후면 콘택트 트렌치(79)의 측벽들 상에 그리고 제1 콘택트 레벨 유전체 층(280) 위에 형성될 수 있다. 따라서, 제1 및 제2 희생 재료 층들(142, 242)은, 제각기, 제1 및 제2 전도성 재료 층들(146, 246)로 대체될 수 있다. 구체적으로는, 각각의 제1 희생 재료 층(142)은 후면 차단 유전체 층의 임의적인 부분 및 제1 전기 전도성 층(146)으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 후면 차단 유전체 층의 임의적인 부분 및 제2 전기 전도성 층(246)으로 대체될 수 있다. 연속적인 금속 재료 층으로 충전되지 않는 각각의 후면 콘택트 트렌치(79)의 부분에 후면 캐비티가 존재한다.
금속 재료는, 예를 들어, 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는, 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 금속 재료는 원소 금속, 적어도 2개의 원소 금속의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 금속 실리사이드와 같은 전도성 금속-반도체 합금, 이들의 합금들, 및 이들의 조합들 또는 스택들일 수 있다. 후면 리세스들에 퇴적될 수 있는 비제한적인 예시적인 금속 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 일 실시예에서, 금속 재료는 텅스텐과 같은 금속 및/또는 금속 질화물을 포함할 수 있다. 일 실시예에서, 후면 리세스들을 충전하기 위한 금속 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다. 일 실시예에서, 금속 재료는 화학적 기상 퇴적 또는 원자 층 퇴적에 의해 퇴적될 수 있다.
잔여 전도성 재료가 후면 콘택트 트렌치들(79) 내부로부터 제거될 수 있다. 구체적으로는, 연속적인 금속 재료 층의 퇴적된 금속 재료는, 예를 들어, 이방성 또는 등방성 에칭에 의해, 각각의 후면 콘택트 트렌치(79)의 측벽들로부터 그리고 제1 콘택트 레벨 유전체 층(280) 위쪽으로부터 에치백될 수 있다. 제1 후면 리세스들 내의 퇴적된 금속 재료의 각각의 남아 있는 부분은 제1 전기 전도성 층(146)을 구성한다. 제2 후면 리세스들 내의 퇴적된 금속 재료의 각각의 남아 있는 부분은 제2 전기 전도성 층(246)을 구성한다. 각각의 전기 전도성 층(146, 246)은 전도성 라인 구조체일 수 있다.
드레인-선택-레벨 얕은 트렌치 격리 구조체들(72)의 레벨들에 위치된 제2 전기 전도성 층들(246)의 서브세트는 드레인 선택 게이트 전극들을 구성한다. 환형 유전체 스페이서들(도시되지 않음)의 각각의 레벨에 위치된 제1 전기 전도성 층들(146)의 서브세트는 소스 선택 게이트 전극들을 구성한다. 드레인 선택 게이트 전극들과 소스 선택 게이트 전극들 사이에 위치된 전기 전도성 층(146, 246)의 서브세트는 동일한 레벨에 위치된 제어 게이트와 워드 라인의 조합들로서 기능할 수 있다. 각각의 전기 전도성 층(146, 246) 내의 제어 게이트 전극들은 메모리 스택 구조체(55)를 포함하는 수직 메모리 디바이스에 대한 제어 게이트 전극들이다.
메모리 스택 구조체들(55) 각각은 전기 전도성 층들(146, 246)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(146, 246)의 서브세트는 메모리 요소들에 대한 워드 라인들을 포함할 수 있다. 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들은 각자의 워드 라인들에 대한 바이어스 전압을 제어하도록 구성된 워드 라인 스위치 디바이스들을 포함할 수 있다. 메모리-레벨 조립체는 기판 반도체 층(9) 위에 위치된다. 메모리-레벨 조립체는 적어도 하나의 교호 스택(132, 146, 232, 246) 및 적어도 하나의 교호 스택(132, 146, 232, 246)을 관통하여 수직으로 연장되는 메모리 스택 구조체들(55)을 포함한다. 적어도 하나의 교호 스택(132, 146, 232, 246) 각각은 각자의 절연성 층들(132 또는 232)과 각자의 전기 전도성 층들(146 또는 246)의 교호 층들을 포함한다. 적어도 하나의 교호 스택(132, 146, 232, 246)은 각각의 아래에 놓인 전기 전도성 층(146, 246)이 메모리-레벨 조립체에서 임의의 위에 놓인 전기 전도성 층(146, 246)보다 제1 수평 방향(hd1)을 따라 더 멀리 연장되는 테라스들을 포함하는 계단 영역들을 포함한다.
평면 반도체 재료 층(10)의 제1 전도성 유형과 반대인, 제2 전도성 유형의 도펀트들이 평면 반도체 재료 층(10)의 표면 부분에 주입되어 각각의 후면 콘택트 트렌치(79)의 하단 표면 아래에 소스 영역(61)을 형성할 수 있다. 유전체 재료를 포함하는 절연성 스페이서(74)는, 예를 들어, (실리콘 산화물과 같은) 컨포멀 절연성 재료의 퇴적 및 후속 이방성 에칭에 의해, 각각의 후면 콘택트 트렌치(79)의 주변부에 형성될 수 있다. 퇴적된 컨포멀 절연성 재료의 수직 부분들 또는 수평 부분들을 제거하는 이방성 에칭 동안 부수적 에칭으로 인해 제1 콘택트 레벨 유전체 층(280)이 시닝될 수 있다.
컨포멀 절연성 재료 층이 후면 콘택트 트렌치들(79)에 퇴적될 수 있고, 이방성으로 에칭되어 절연성 스페이서들(74)을 형성할 수 있다. 절연성 스페이서들(74)은 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물과 같은 절연성 재료를 포함한다. 제1 수평 방향(hd1)을 따라 측방으로 연장되는 캐비티가 각각의 절연성 스페이서(74) 내에 존재한다.
예를 들어, 적어도 하나의 전도성 재료의 퇴적 및 퇴적된 적어도 하나의 전도성 재료의 잉여 부분들을 화학적 기계적 평탄화 또는 리세스 에칭과 같은 평탄화 프로세스에 의해 제1 콘택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위쪽으로부터 제거하는 것에 의해 후면 콘택트 비아 구조체가 각각의 후면 콘택트 트렌치(79)의 남아 있는 체적에 형성될 수 있다. 후면 콘택트 비아 구조체들은 모든 측방 방향들에서 전기적으로 절연되며, 제1 수평 방향(hd1)을 따라 측방으로 길게 늘어져 있다. 그와 같이, 후면 콘택트 비아 구조체들은 본 명세서에서 측방 세장형 콘택트 비아 구조체들(76)이라고 지칭된다. 본 명세서에서 사용되는 바와 같이, 제1 수평 방향을 따른 구조체의 최대 측방 치수가 제1 수평 방향에 수직인 제2 수평 방향을 따른 구조체의 최대 측방 치수보다 적어도 5배 더 큰 경우, 구조체는 "측방 세장형"이다.
임의로, 각각의 측방 세장형 콘택트 비아 구조체(76)는 하부 후면 콘택트 비아 부분 및 상부 후면 콘택트 비아 부분과 같은 다수의 후면 콘택트 비아 부분들을 포함할 수 있다. 예시적인 예에서, 하부 후면 콘택트 비아 부분은 (도핑된 폴리실리콘과 같은) 도핑된 반도체 재료를 포함할 수 있고, 도핑된 반도체 재료 층을 퇴적시켜 후면 콘택트 트렌치들(79)을 충전하는 것 및 퇴적된 도핑된 반도체 재료를 후면 콘택트 트렌치들(79)의 상부 부분들로부터 제거하는 것에 의해 형성될 수 있다. 상부 후면 콘택트 비아 부분은 (TiN 라이너 및 W 충전 재료의 조합과 같은) 적어도 하나의 금속 재료를 포함할 수 있고, 적어도 하나의 금속 재료를 하부 후면 콘택트 비아 부분들 위쪽에 퇴적하는 것, 및 제1 콘택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위쪽으로부터 적어도 하나의 금속 재료의 잉여 부분을 제거하는 것에 의해 형성될 수 있다. 화학적 기계적 평탄화(CMP), 리세스 에칭, 또는 이들의 조합을 이용할 수 있는 평탄화 프로세스의 후반부 동안 제1 콘택트 레벨 유전체 층(280)이 시닝되고 제거될 수 있다. 각각의 측방 세장형 콘택트 비아 구조체(76)는 메모리-레벨 조립체를 관통하여 그리고 각자의 소스 영역(61) 상에 형성될 수 있다. 각각의 측방 세장형 컨택트 비아 구조체(76)의 상단 표면은 메모리 스택 구조체들(55)의 상단 표면들을 포함하는 수평 평면 위쪽에 위치될 수 있다.
도 14a 및 도 14b를 참조하면, 제2 콘택트 레벨 유전체 층(282)이 제1 콘택트 레벨 유전체 층(280) 위에 임의로 형성될 수 있다. 제2 콘택트 레벨 유전체 층(282)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 포함한다. 제2 콘택트 레벨 유전체 층(282)의 두께는 30 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
드레인 영역들(63)과 접촉하는 드레인 콘택트 비아 구조체들(88)은 메모리 어레이 영역(100)에서 콘택트 레벨 유전체 층들(280, 282) 및 제2 절연성 캡 층(270)을 관통하여 연장될 수 있다. 소스 접속 비아 구조체(91)는 측방 세장형 콘택트 비아 구조체들(76)에 대한 전기적 접속을 제공하기 위해 콘택트 레벨 유전체 층들(280, 282)을 관통하여 연장될 수 있다.
다양한 콘택트 비아 구조체들이 콘택트 레벨 유전체 층들(280, 282) 및 역계단형 유전체 재료 부분들(165, 265)을 관통하여 형성될 수 있다. 예를 들어, 워드 라인 콘택트 비아 구조체들(86)이 워드 라인 콘택트 영역(200)에 형성될 수 있다. 제2 전기 전도성 층들(246)과 접촉하는 워드 라인 콘택트 비아 구조체들(86)의 서브세트는 워드 라인 콘택트 영역(200)에서 제2-티어 역계단형 유전체 재료 부분(265)을 관통하여 연장되고, 제1-티어 역계단형 유전체 재료 부분(165)을 관통하여 연장되지 않는다. 제1 전기 전도성 층들(146)과 접촉하는 워드 라인 콘택트 비아 구조체들(86)의 다른 서브세트는 워드 라인 콘택트 영역(200)에서 제2-티어 역계단형 유전체 재료 부분(265)을 관통하여 그리고 제1-티어 역계단형 유전체 재료 부분(165)을 관통하여 연장된다.
도 15를 참조하면, 포토레지스트 층이 제2 콘택트 레벨 유전체 층(282) 위에 도포되고, 메모리 어레이 영역(100)에서 스택-관통 절연성 재료 부분들(584) 위에 놓이는 개구부들 및 교호 스택들(132, 146, 232, 246)의 층들이 없는, 즉 메모리 어레이 영역(100) 및 콘택트 영역(200) 외부에 위치된 주변 영역(400)에 있는 부가의 메모리 개구부들을 형성하도록 리소그래피적으로 패터닝된다. 예를 들어, 주변 영역은 메모리 어레이 영역(100) 및/또는 콘택트 영역(200)을 둘러쌀 수 있고 그리고/또는 메모리 어레이 영역(100) 및/또는 콘택트 영역(200)의 하나 이상의 측면 상에 위치될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)에서의 개구부들의 구역들은 스택-관통 절연성 재료 부분들(584)의 구역들 내에 있을 수 있다. 일 실시예에서, 메모리 어레이 영역(100) 및 콘택트 영역(200)의 구역들 외부의 개구부들의 구역들(예컨대, 주변 영역(400)에서의 개구부들의 구역들)은 평면 반도체 재료 층(10) 및 임의적인 평면 전도성 재료 층(6)의 개구부들의 구역들 내에 있을 수 있다.
비아 캐비티들(487, 587)은 포토레지스트 층에서의 개구부들의 패턴을 최상단 하부 금속 라인 구조체들(788)의 상단 표면들로 전사하는 이방성 에칭 프로세스에 의해 형성된다. 구체적으로는, 제2 스택-관통 비아 캐비티들(587)의 형성 이후의 각각의 스택-관통 절연성 재료 부분(584)의 남아 있는 부분이 스택-관통 절연성 스페이서(586)를 구성하도록, 제2 스택-관통 비아 캐비티들(587)이 스택-관통 절연성 재료 부분들(584)을 관통하여 형성된다. 일 실시예에서, 실리콘 질화물에 대해 선택적으로 스택-관통 절연성 재료 부분들(584)의 유전체 재료를 에칭하는 제1 에칭 단계, 및 실리콘 질화물 층(766)의 물리적으로 노출된 부분을 에칭하는 제2 에칭 단계를 포함하는 이방성 에칭 프로세스를 이용하여 제2 스택-관통 비아 캐비티들(587)이 형성될 수 있다. 제1 에칭 단계는 실리콘 질화물 층(766)을 에칭 정지 층으로서 이용한다. 따라서, 비아 캐비티들(587)은, 전기 전도성 층들(예컨대, 텅스텐 및/또는 티타늄 질화물 층들)(146, 246)을 관통하지 않고, 스택-관통 절연성 재료 부분들(584)의 절연성 재료(예컨대, 실리콘 산화물)을 관통하게 에칭된다. 부분들(584)의 실리콘 산화물을 에칭하는 것은 내화 금속 및/또는 내화 금속 질화물 층들(146, 246)을 에칭하는 것보다 쉽다. 게다가, 전기 전도성 층들(146, 246)을 형성하기 전에 실리콘 산화물과 같은 절연성 층들(132, 232)과 실리콘 질화물과 같은 희생 재료 층들(142, 242)의 교호 스택을 관통하게 개구부(585)를 에칭하는 것은 전기 전도성 층들(146, 246)을 관통하게 개구부를 에칭하는 것보다 쉽다. 따라서, 희생 재료 층들을 전기 전도성 층들로 대체하기 전에 개구부들(585)을 형성하고 절연성 재료로(예컨대, 부분들(584)로) 충전하는 것은, 전기 전도성 층들을 관통하게 캐비티들(587)을 에칭하는 대신에, 희생 재료 층들을 전기 전도성 층들로 대체한 후에 절연성 재료를 관통하게 제2 스택-관통 비아 캐비티들(587)을 후속하여 형성하는 것을 더 쉽게 만들어준다.
각각의 스택-관통 절연성 스페이서(586)는 실질적으로 원통형 형상을 가질 수 있다. 포토레지스트 층에서의 개구들의 패턴과 스택-관통 절연성 재료 부분들(584)의 리소그래피 정렬에 따라, 제2 스택-관통 비아 캐비티들(587)은 스택-관통 절연성 재료 부분(584)의 각자의 스택-관통 절연성 재료 부분의 기하학적 중심으로부터 측방 오프셋을 가질 수 있거나 갖지 않을 수 있다. 따라서, 스택-관통 절연성 스페이서들(586)은 방위각의 함수로서 그의 기하학적 중심을 통과하는 수직 축 주위에서 균일한 두께를 가질 수 있거나 갖지 않을 수 있다. 환언하면, 스택-관통 절연성 스페이서들(586)은 완벽한 리소그래피 정렬의 경우에 방위각에 관계없이 동일한 두께를 가질 수 있거나, 또는 각자의 스택-관통 절연성 스페이서(586)의 내부 측벽과 외부 측벽 사이에서 측정되는 방위각에 따라 변하는 두께(azimuthally-varying thickness)를 가질 수 있다. 제2 스택-관통 비아 캐비티들(587)은 실리콘 질화물 층(766)을 관통하게 형성된다. (최상단 하부 금속 라이너 구조체(788)와 같은) 하부 금속 라인 구조체의 상단 표면은 각각의 제2 스택-관통 비아 캐비티(587)의 바닥에서 물리적으로 노출될 수 있다.
게다가, 유전체-관통 비아 캐비티들(487)이 주변 영역에서 콘택트 레벨 유전체 층들(280, 282), 역계단형 유전체 재료 부분들(165, 265), 적어도 하나의 제2 유전체 재료 층(768), 및 실리콘 질화물 층(766)을 관통하여 최상단 하부 금속 라이너 구조체들(788)의 각자의 최상단 하부 금속 라이너 구조체의 상단 표면까지 형성될 수 있다. 유전체-관통 비아 캐비티들(487)은 동일한 포토리소그래피 및 이방성 에칭 프로세스들을 이용하여 제2 스택-관통 비아 캐비티들(587)의 형성과 동시에 형성될 수 있다. 일 실시예에서, 유전체-관통 비아 캐비티들(487)은 평면 반도체 재료 층(10) 및 임의적인 평면 전도성 재료 층(6)에서의 개구부들을 통과할 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해, 제거될 수 있다.
도 16a 및 도 16b를 참조하면, 적어도 하나의 전도성 재료가 제2 스택-관통 비아 캐비티들(587) 및 유전체-관통 비아 캐비티들(487) 내에 동시에 퇴적될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, (TiN 라이너와 같은) 금속 질화물 라이너 및 (W, Cu, Al, Ru, 또는 Co와 같은) 금속 충전 재료를 포함할 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들이 제2 스택-관통 비아 캐비티들(587) 및 유전체-관통 비아 캐비티들(487) 외부로부터 제거될 수 있다. 예를 들어, 적어도 하나의 전도성 재료의 잉여 부분들이 화학적 기계적 평탄화 및/또는 리세스 에칭과 같은 평탄화 프로세스에 의해 제2 콘택트 레벨 유전체 층(282)의 상단 표면 위쪽으로부터 제거될 수 있다. 제2 스택-관통 비아 캐비티들(587) 내의 적어도 하나의 전도성 재료의 각각의 남아 있는 부분은 최상단 하부 금속 라인 구조체(788)의 각자의 최상단 하부 금속 라인 구조체의 상단 표면과 접촉하는 스택-관통 콘택트 비아 구조체(588)를 구성한다. 최상단 하부 금속 라인 구조체(788)의 각자의 최상단 하부 금속 라인 구조체의 상단 표면과 접촉하는 유전체-관통 비아 캐비티들(487) 내의 적어도 하나의 전도성 재료의 각각의 남아 있는 부분은 유전체-관통 콘택트 비아 구조체(488)를 구성한다. 각각의 스택-관통 콘택트 비아 구조체(588)는 각자의 제2 스택-관통 비아 캐비티(587) 내에 그리고 각자의 스택-관통 절연성 스페이서(586) 내부에 형성될 수 있다. 따라서, 스택-관통 콘택트 비아 구조체들(588)은 교호 스택들(132, 146, 232, 246), 적어도 하나의 제2 유전체 재료 층(768), 및 실리콘 질화물 층(766)을 관통하게, 그리고 (최상단 하부 금속 라인 구조체(788)와 같은) 하부 금속 라인 구조체의 상단 표면 바로 위에 형성된다. 이 실시예에서, 각각의 스택-관통 콘택트 비아 구조체(588)는 제2 콘택트 레벨 유전체 층(282) 및 실리콘 질화물 층(즉, 수소 배리어 층)(766)을 관통하여 연장되는 반면, 각자의 스택-관통 절연성 스페이서(586)는 제2 콘택트 레벨 유전체 층(282) 및 실리콘 질화물 층(즉, 수소 배리어 층)(766)을 관통하여 연장되지 않는다.
도 17을 참조하면, 적어도 하나의 상부 인터커넥트 레벨 유전체 층(284)이 콘택트 레벨 유전체 층들(280, 282) 위에 형성될 수 있다. 다양한 상부 인터커넥트 레벨 금속 구조체들이 적어도 하나의 상부 인터커넥트 레벨 유전체 층(284)에 형성될 수 있다. 예를 들어, 다양한 상부 인터커넥트 레벨 금속 구조체들은 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)을 포함할 수 있다. 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)은 스택-관통 콘택트 비아 구조체들(588)의 각자의 스택-관통 콘택트 비아 구조체의 상단 표면과 접촉하는 제1 상부 금속 라인 구조체들(99), 유전체-관통 콘택트 비아 구조체들(488)의 각자의 유전체-관통 콘택트 비아 구조체의 상단 표면과 접촉하는 제2 상부 금속 라인 구조체들(96), 및 드레인 콘택트 비아 구조체들(88)의 각자의 드레인 콘택트 비아 구조체와 접촉하고 제1 수평 방향(예컨대, 워드 라인 방향)(hd1)에 수직인 제2 수평 방향(예컨대, 비트 라인 방향)(hd2)을 따라 연장되는 비트 라인들(98)을 포함할 수 있다. 일 실시예에서, 제1 상부 금속 라인 구조체들(99)의 서브세트는 위에서 설명된 소스 접속 비아 구조체들(91)을 통해 측방 세장형 콘택트 비아 구조체들(76)에 대한 그리고 소스 영역들(61)에 대한 전기적 접속들을 제공하는 데 이용될 수 있다. 일 실시예에서, 제2 상부 금속 라인 구조체들(96)의 서브세트는 워드 라인 콘택트 비아 구조체(86)와 유전체-관통 콘택트 비아 구조체(488)의 각자의 쌍과 접촉할 수 있거나, 또는 각자의 쌍에 전기적으로 커플링된다.
(라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)을 포함하는) 상부 금속 인터커넥트 구조체들의 적어도 서브세트는 3차원 메모리 어레이 위에 형성된다. 상부 금속 인터커넥트 구조체들은 스택-관통 콘택트 비아 구조체(588) 바로 위에 형성되는 (제1 상부 금속 라인 구조체(99)와 같은) 상부 금속 라인 구조체를 포함한다. 스택-관통 콘택트 비아 구조체(588) 및 (최상단 하부 금속 라인 구조체(788)와 같은) 하부 금속 라인 구조체를 포함하는 전도성 구조체들의 세트는 기판 반도체 층 상의 적어도 하나의 반도체 디바이스(710)와 상부 금속 라인 구조체 사이의 전기 전도성 경로를 제공한다. 유전체-관통 콘택트 비아 구조체(488)는 역계단형 유전체 재료 부분들(165, 265), 적어도 하나의 제2 유전체 재료 층(768), 및 실리콘 질화물 층(766)을 관통하여 그리고 하부 금속 인터커넥트 구조체들(780)의 다른 하부 금속 라인 구조체(예컨대, 다른 최상단 하부 금속 라인 구조체(788))의 상단 표면 바로 위에 제공될 수 있다.
일 실시예에서, 반도체 구조체는: 교호 스택(132, 232, 146, 246)의 층들의 계단형 표면들을 포함하는 테라스 영역; 계단형 표면들 위에 놓이고 교호 스택(132, 232, 146, 246)의 레벨들에 그리고 적어도 하나의 제2 유전체 재료 층(768) 위쪽에 위치된 역계단형 유전체 재료 부분(165 또는 265); 및 역계단형 유전체 재료 부분(165 또는 265), 적어도 하나의 제2 유전체 재료 층(768), 및 실리콘 질화물 층(766)을 관통하여 수직으로 연장되고 하부 금속 인터커넥트 구조체들(780)의 다른 하부 금속 라인 구조체(788)의 상단 표면과 접촉하는 유전체-관통 콘택트 비아 구조체(488)를 추가로 포함한다. 일 실시예에서, 스택-관통 콘택트 비아 구조체(488)는 (도 20에 예시된 바와 같이) 스택-관통 절연성 스페이서(486)에 의해 교호 스택(132, 232, 146, 246) 내의 각각의 층으로부터 측방으로 이격된다. 대안적으로, 유전체-관통 콘택트 비아 구조체(488)는 (도 17에 예시된 바와 같이) 역계단형 유전체 재료 부분(165 또는 265) 및 적어도 하나의 제2 유전체 재료 층(768)과 직접 접촉한다.
일 실시예에서, 메모리 스택 구조체들(55)은 수직 NAND 디바이스의 메모리 요소들을 포함할 수 있다. 전기 전도성 층들(146, 246)은 수직 NAND 디바이스의 각자의 워드 라인을 포함할 수 있거나, 또는 각자의 워드 라인에 전기적으로 접속될 수 있다. 기판(8)은 실리콘 기판을 포함할 수 있다. 수직 NAND 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에 있는 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에 있는 다른 메모리 셀 위에 위치된다. 실리콘 기판은 메모리 디바이스를 위한 워드 라인 드라이버 회로 및 비트 라인 드라이버 회로를 포함하는 집적 회로를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 반도체 채널들 - 복수의 반도체 채널들(59, 11, 60)의 각각의 반도체 채널의 (수직 반도체 채널(60)과 같은) 적어도 하나의 단부 부분은 반도체 기판(8)의 상단 표면에 실질적으로 수직으로 연장됨 -, (각각의 워드 라인 레벨에 위치된 메모리 재료 층(54)의 부분들로서 구체화되는 바와 같은) 복수의 전하 저장 요소들 - 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 11, 60)의 각자의 반도체 채널에 인접하여 위치됨 -, 및 기판(8)의 상단 표면에 실질적으로 평행하게(예컨대, 제1 수평 방향(hd1)을 따라) 연장되는 스트립 형상을 갖는 (전기 전도성 층들(146, 246)의 서브세트로서 구체화되는 바와 같은) 복수의 제어 게이트 전극들을 포함할 수 있고, 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다.
도 17의 제1 예시적인 구조체는, 구리-대-구리 본딩을 이용하여 로직 다이에 후속하여 본딩될 수 있는, 메모리 및 로직 다이(1000)일 수 있다. 일반적으로 말하면, 메모리 및 로직 다이(1000)는 3차원 메모리 디바이스 및 3차원 메모리 디바이스에 대한 드라이버 회로 디바이스들에 사용되는 주변 디바이스 영역(700)에 위치된 주변 로직 디바이스들(710)을 포함할 수 있다. 주변 로직 디바이스들(710)(즉, 드라이버 회로 디바이스들)은 워드 라인 디코더 회로부, 워드 라인 스위칭 회로부, 비트 라인 디코더 회로부, 비트 라인 감지 및/또는 스위칭 회로부, 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조체 외부에 구현될 수 있는 임의의 다른 반도체 회로부를 포함할 수 있다. 예를 들어, 주변 로직 디바이스들(710)은 워드 라인들(146, 246)의 각자의 워드 라인을 구동하는 워드 라인 드라이버들, 비트 라인들(98)의 각자의 비트 라인을 구동하는 비트 라인 드라이버들, 및 비트 라인들(98)에 전기적으로 접속되고 메모리 요소들의 3차원 어레이 내의 선택된 메모리 요소들의 상태를 판독하도록 구성된 감지 증폭기 회로부를 포함할 수 있다.
3차원 메모리 디바이스는 (전기 전도성 층들(146, 246)의 레벨들에 위치된 메모리 막(50) 내의 전하 저장 층들(54)의 부분들 및 수직 반도체 채널(60)과 같은) 메모리 요소들의 3차원 어레이를 포함한다. 3차원 메모리 디바이스는 메모리 요소들의 3차원 어레이 내의 메모리 요소들에 개별적으로 액세스하기 위한 전기 전도성 층들(146, 246)을 포함하는 워드 라인들 및 비트 라인들(98)을 포함할 수 있다. 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)은 제1 상부 금속 라인 구조체들(99), 제2 상부 금속 라인 구조체들(96), 및 비트 라인들(98) 중 하나 이상에 부착된 또는 이들에 통합된 상호접속 구리 패드들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호접속 구리 패드"는 메이팅(mating) 구리 패드에 본딩될 때 전기 신호 상호접속 경로를 형성하는 데 이용될 수 있는 구리 패드를 지칭한다. 상호접속 구리 패드는 상호접속 구리 패드가 메모리 디바이스의 측면 상에 위치되고 주변 로직 디바이스에 접속되는 다른 상호접속 구리 패드와 메이팅하도록 구성될 때 메모리 측 구리 패드일 수 있거나, 또는 상호접속 패드가 주변 로직 디바이스의 측면 상에 위치되고 메모리 디바이스에 접속되는 다른 상호접속 구리 패드와 메이팅하도록 구성될 때 로직 측 구리 패드일 수 있다. 그러한 상호접속 구리 패드들은 메모리 및 로직 다이(1000)를 상호접속 구리 패드들의 매칭 세트를 포함하는 로직 다이에 본딩하는 데 이용될 수 있다. 대안적으로, 부가의 유전체 층들이 라인 레벨 인터커넥트 구조체들(96, 98, 99) 위에 형성될 수 있으며, 상호접속 구리 패드들이 그러한 부가의 유전체 층들에 매립되고 부가의 전기 전도성 라인 및/또는 비아 구조체들에 의해 라인 레벨 인터커넥트 구조체들(96, 98, 99)에 전기적으로 접속될 수 있다.
일부 실시예들에서, 기판(8) 상에 형성되는 다양한 반도체 디바이스들이 생략될 수 있다. 도 18은, 기판(8)의 상단 표면 상에 주변 로직 디바이스들을 포함하지 않고, 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스를 포함하는, 메모리 전용 다이(1000')의 제조 동안 제1 예시적인 구조체의 대안적인 실시예를 예시한다. 도 17의 제1 예시적인 구조체의 경우에서와 같이, 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)은 제1 상부 금속 라인 구조체들(99), 제2 상부 금속 라인 구조체들(96), 및 비트 라인들(98) 중 하나 이상에 부착된 또는 이들에 통합된 상호접속 구리 패드들을 포함할 수 있다. 대안적으로, 부가의 유전체 층들이 라인 레벨 인터커넥트 구조체들(96, 98, 99) 위에 형성될 수 있으며, 상호접속 구리 패드들이 그러한 부가의 유전체 층들에 매립되고 부가의 전기 전도성 라인 및/또는 비아 구조체들에 의해 라인 레벨 인터커넥트 구조체들(96, 98, 99)에 전기적으로 접속될 수 있다. 그러한 상호접속 구리 패드들은 메모리 전용 다이(1000')를 상호접속 구리 패드들의 매칭 세트를 포함하는 로직 다이에 본딩하는 데 이용될 수 있다. 일 실시예에서, 상호접속 구리 패드들은 메모리 측 구리 패드들을 포함할 수 있다. 메모리 측 구리 패드들을 매립하는 유전체 재료 층들의 세트는 집합적으로 메모리 유전체 재료 층이라고 지칭된다. 일반적으로 말하면, 메모리 유전체 재료 층은 메모리 요소들의 3차원 어레이 위에 또는 아래에 형성될 수 있다. 메모리 측 구리 패드들은 메모리 유전체 재료 층에 매립되고, 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락된다.
도 19를 참조하면, 로직 다이(2000)를 포함하는 제2 예시적인 구조체가 예시되어 있다. 로직 다이(2000)는 반도체 기판(2009) 상에 위치된 PMOS 및 NMOS 전계 효과 트랜지스터들을 포함하는 CMOS(complementary metal oxide semiconductor) 디바이스들(2710)을 포함하는 주변 로직 회로부를 포함한다. 일 실시예에서, 반도체 기판(2009)은 실리콘 웨이퍼일 수 있다. CMOS 디바이스들은, 반도체 기판(2009) 내에 매립되는 각자의 채널 영역들(2746)에 의해 분리되는 소스 영역들 및 드레인 영역들을 포함하는, 활성 영역들(2730)을 포함할 수 있다. CMOS 디바이스들은 게이트 구조체들(2750)을 포함할 수 있으며, 게이트 구조체들 각각은 게이트 유전체와 게이트 전극의 수직 스택을 포함한다. 복수의 유전체 재료 층들일 수 있는 적어도 하나의 유전체 재료 층은 CMOS 디바이스들 위에 형성되고, 이는 본 명세서에서 로직 유전체 재료 층(2760)이라고 지칭된다. (본 명세서에서 제2 금속 인터커넥트 구조체들이라고 지칭되는) 금속 인터커넥트 구조체들(2780)이 로직 유전체 재료 층(2760)에 형성될 수 있다. 금속 인터커넥트 구조체들(2780)은 금속 비아 구조체들(2784) 및 금속 라인 구조체들(2786)을 포함할 수 있으며, 이들 각각은 로직 유전체 재료 층(2760)에 매립될 수 있고 CMOS 디바이스들(2710)의 활성 영역들(2730) 또는 게이트 구조체들(2750)과 전기적으로 접촉할 수 있다. 로직 유전체 재료 층(2760)이 똑바른 포지션(upright position)에서는 CMOS 디바이스들(2710) 위에 놓이고, 뒤집힌 포지션(upside-down position)에서는 CMOS 디바이스들(2710) 아래에 놓인다.
각각의 구리 패드(2792, 2794)의 상단 표면이 로직 유전체 재료 층(2760)의 상단 표면에서 물리적으로 노출되도록, 구리 패드들(2792, 2794)이 로직 유전체 재료 층(2760)의 표면 부분에 형성될 수 있다. 구리 패드들(2792, 2794)은 로직 측 구리 패드들(2792) 및 기판-관통 비아 콘택트 패드들(2794)을 포함할 수 있다. 구리 패드들(2792, 2794) 각각은 로직 유전체 재료 층(2760)에 매립되고, 금속 인터커넥트 구조체들(2780)을 통해 CMOS 디바이스들(2710) 내의 각자의 노드(예컨대, 활성 영역들(2730) 또는 게이트 구조체들(2750))에 전기적으로 단락될 수 있다.
메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스는 메모리 및 로직 다이(1000) 또는 메모리 전용 다이(1000')에 제공될 수 있다. 메모리 및 로직 다이들(1000) 및 메모리 전용 다이들(1000')은 집합적으로 메모리-포함 다이들(1000, 1000')이라고 지칭된다. 일 실시예에서, CMOS 디바이스들은 메모리-포함 다이(1000, 1000') 내에 전기 전도성 층들(146, 246)을 포함하는 워드 라인들의 각자의 워드 라인을 구동하는 워드 라인 드라이버들, 로직 다이(2000)와 메모리-포함 다이(1000, 1000')의 후속 본딩 시에 메모리-포함 다이(1000, 1000')에 위치된 비트 라인들(98)의 각자의 비트 라인을 구동할 수 있는 비트 라인 드라이버들, 및 비트 라인들(98)에 전기적으로 접속되고 로직 다이(2000)와 메모리-포함 다이(1000, 1000')의 후속 본딩 시에 메모리 요소들의 3차원 어레이 내의 선택된 메모리 요소들의 상태를 판독하도록 구성된 감지 증폭기 회로부를 포함할 수 있다.
도 20을 참조하면, 로직 다이(2000)의 후면이 임의로 시닝될 수 있다. 로직 다이(2000)의 후면의 시닝은 반도체 기판(2009)의 후면을 그라인딩, 에칭 및/또는 폴리싱함으로써 달성될 수 있다. 시닝 이후의 반도체 기판(2009)의 두께는 30 미크론 내지 200 미크론의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 일 실시예에서, 희생 보호 재료 층이 시닝 동안 로직 유전체 재료 층(2760)의 상단 표면 위에 도포되고 후속하여 제거될 수 있다.
도 21을 참조하면, 메모리 측 구리 패드들(1792)이 위에서 설명된 메모리-포함 다이들(1000, 1000') 중 임의의 것 상에 제공될 수 있다. 위에서 논의된 바와 같이, 메모리 측 구리 패드들(1792)은 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)에 통합될 수 있거나, 또는 상이한 레벨에 있는 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99) 위에 형성되고 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99)에 전기적으로 접속될 수 있다. 일반적으로, 메모리 유전체 재료 층(1760)은 메모리 요소들의 3차원 어레이 위에 형성된다. 메모리 유전체 재료 층(1760)은 도 17 및 도 18에 도시된 바와 같은 콘택트 레벨 유전체 층들(280, 282) 및 적어도 하나의 상부 인터커넥트 레벨 유전체 층(284), 및 그 위에 형성되는 임의의 부가 유전체 재료 층을 포함할 수 있다.
메모리 유전체 재료 층(1760)에 형성되는 금속 인터커넥트 구조체들(1780)(본 명세서에서 제1 금속 인터커넥트 구조체들이라고 지칭됨)은 라인 레벨 금속 인터커넥트 구조체들(96, 98, 99) 및 다양한 콘택트 비아 구조체들(86, 88, 586, 488)을 포함할 수 있고, 부가의 라인 레벨 구조체들 및/또는 부가의 비아 레벨 구조체들을 포함할 수 있다. 메모리 측 구리 패드들(1792)은 메모리 인터커넥트 구조체들(1780)의 최상부 요소들 상에 형성될 수 있다. 메모리 측 구리 패드들(1792)의 상단 표면들은 메모리 유전체 재료 층(1760)의 상단 표면과 동일 평면에 있을 수 있다.
일반적으로, 본딩 시에 메모리 측 구리 패드(1792)와 로직 측 구리 패드(2792) 사이에 전기적 접속이 이루어질 각각의 위치에서 메모리 측 구리 패드들(1792)의 패턴과 로직 측 구리 패드들(2792)의 패턴의 미러 이미지가 면적 오버랩을 갖도록, 메모리 측 구리 패드들(1792)의 패턴 및 로직 측 구리 패드들(2792)의 패턴이 선택될 수 있다. 일부 실시예들에서, 메모리-포함 다이(1000, 1000')에서의 메모리 측 구리 패드들(1792)의 패턴은 로직 다이(2000)에서의 로직 측 구리 패드들(2792)의 패턴의 미러 이미지일 수 있다.
각각의 메모리 측 구리 패드(1792)의 두께는, 100 nm 내지 500 nm와 같이, 50 nm 내지 1,000 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 각각의 로직 측 구리 패드(2792)의 두께는, 100 nm 내지 500 nm와 같이, 50 nm 내지 1,000 nm의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다. 메모리 측 구리 패드들(1792) 및 로직 측 구리 패드들(2792)은 원형 수평 단면 형상, 직사각형 수평 단면 형상, 타원형 수평 단면 형상, 또는 닫힌 일반 곡선(generally curvilinear) 2차원 기하학적 형상의 임의의 수평 단면 형상을 가질 수 있다. 제1 및 제2 구리 패드들(1792, 2792)의 최대 측방 치수들은, 5 미크론 내지 20 미크론과 같이, 2 미크론 내지 60 미크론의 범위에 있을 수 있지만, 더 작은 최대 측방 치수들 및 더 큰 최대 측방 치수들이 또한 이용될 수 있다.
도 22를 참조하면, 도 21의 메모리 전용 다이(1000') 및 도 20의 로직 다이(2000)는 제1 예시적인 본딩된 조립체(1000', 2000)를 제공하기 위해 구리-대-구리 본딩을 이용하여 본딩될 수 있다. 메모리 측 구리 패드들(1792)이 로직 측 구리 패드들(2792)과 마주하도록 메모리 전용 다이(1000')와 로직 다이(2000)가 위치될 수 있다. 임의로, 본딩 이전에 표면들을 세정하기 위해 메모리 측 구리 패드들(1792) 및 로직 측 구리 패드들(2792)의 표면들에 대해 아르곤 플라스마 처리가 수행될 수 있다. 메모리 전용 다이(1000')에서의 메모리 측 구리 패드들(1792)은 로직 다이(2000)에서의 로직 측 구리 패드들(2792) 바로 위에 배치될 수 있다. 메모리 측 구리 패드들(1792)과 로직 측 구리 패드들(2792)의 매칭 쌍들이 물리적으로 접촉한 채로 있는 동안 메모리 전용 다이(1000') 및 로직 다이(2000)를 어닐링함으로써 구리 상호확산이 유도될 수 있다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)이 메모리 전용 다이(1000')와 로직 다이(2000) 사이의 계면에 형성될 수 있다.
임의로, 본딩 단계 이후에 기판(8)의 후면이 시닝될 수 있다. 시닝 이후의 기판(8)의 두께는 30 미크론 내지 100 미크론의 범위에 있을 수 있지만, 더 작은 두께들 및 더 큰 두께들이 또한 이용될 수 있다.
제1 예시적인 본딩된 조립체는 로직 다이(2000) 내의 주변 로직 디바이스에 전기적으로 접속되는 메모리 전용 다이(1000')에 위치된 기능적인 3차원 메모리 디바이스를 포함한다. 그와 같이, 제1 예시적인 본딩된 조립체(1000', 2000)는 다수의 본딩된 패드 쌍들(1792, 2792)을 통해 로직 다이(2000)로부터 메모리 전용 다이(1000')로 제어 신호들을 제공하도록, 그리고 다수의 본딩된 패드 쌍들(1792, 2792)을 통해 메모리 전용 다이(1000')로부터 로직 다이(2000)로 감지 신호들을 제공하도록 구성된다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)은 제어 신호들 및 감지 신호들을 위한 양방향 신호 흐름 채널들로서 기능할 수 있다.
일 실시예에서, 메모리 요소들의 3차원 어레이는 수직 NAND 스트링들의 2차원 어레이 내에 위치될 수 있고, 수직 NAND 스트링들의 어레이 내의 각각의 수직 NAND 스트링은 전기 전도성 층들(146, 246)을 포함하는 워드 라인들에 의해 제어되는 전하 저장 요소들 및 단부 부분이 드레인 영역(63)을 통해 각자의 비트 라인(98)에 전기적으로 접속되는 수직 반도체 채널(60)을 포함할 수 있다. 메모리 측 구리 패드들(1792)의 제1 서브세트는 각자의 비트 라인(98)으로 전기적으로 단락될 수 있고, 메모리 측 구리 패드들(1792)의 제2 서브세트는 각자의 워드 라인으로 전기적으로 단락될 수 있다.
도 21에 도시된 일 실시예에서, 메모리 전용 다이(1000')는 수직 NAND 스트링들의 각각의 수직 반도체 채널(60)의 단부와 접촉하는 반도체 재료 층(10), 및 반도체 재료 층(10)으로부터 수직으로 이격되고 수직 반도체 채널들(60)에보다 반도체 재료 층(10)에 더 근접한 금속 인터커넥트 구조체들(780)을 포함할 수 있다. 이 경우에, 금속 인터커넥트 구조체들(780)은 메모리 유전체 재료 층(1760)에 대하여 반도체 재료 층(10)의 반대편 측면 상에 위치된 인터커넥트 레벨 유전체 재료 층(760)에 매립될 수 있다. 환언하면, 인터커넥트 레벨 유전체 재료 층(760)은 반도체 재료 층(10) 아래에 위치될 수 있고 메모리 유전체 재료 층(1760)은 반도체 재료 층(10) 위쪽에 위치될 수 있거나, 그 반대일 수 있다. 따라서, 반도체 재료 층(10)은 인터커넥트 레벨 유전체 재료 층(760)과 메모리 유전체 재료 층(1760) 사이에 위치된다.
전계 효과 트랜지스터들이 기판 반도체 층(9) 상에 형성되지 않는 경우에, 기판 반도체 층(9)은 반도체 재료, 전도성 재료, 또는 절연성 재료를 포함할 수 있는 임의의 캐리어 기판으로 대체될 수 있다. 그러한 캐리어 기판은 그 위에 3차원 메모리 디바이스들을 지지하기 위한 기계적 강도를 제공하기만 하면 된다. 일 실시예에서, 메모리 전용 다이(1000')는, 인터커넥트 레벨 유전체 재료 층(760) 상에 위치될 수 있는, 캐리어 기판을 기판 반도체 층(9) 대신에 포함할 수 있다. 일 실시예에서, 캐리어 기판은 그 내에 또는 그 바로 위에 어떠한 전계 효과 트랜지스터도 포함하지 않는다. 메모리 전용 다이(1000') 내의 3차원 메모리 디바이스에서의 수직 전계 효과 트랜지스터들은 인터커넥트 레벨 유전체 재료 층(760)에 의해 캐리어 기판으로부터 수직으로 이격될 수 있다.
도 23을 참조하면, 적어도 하나의 기판-관통 비아 구조체(2796)는 반도체 기판(2009) 및 로직 유전체 재료 층(2760)을 관통하게 그리고 기판-관통 비아 콘택트 패드들(2794)의 각자의 기판-관통 비아 콘택트 패드의 후면 표면 바로 위에 형성될 수 있다. 후면 절연성 층(도시되지 않음)이 필요에 따라 반도체 기판(8)의 후면 상에 임의로 형성될 수 있다. 적어도 하나의 기판-관통 비아 캐비티는 적합한 개구부들을 내부에 갖는 패터닝된 에칭 마스크 층을 이용하는 이방성 에칭 프로세스에 의해 임의적인 후면 절연성 층, 반도체 기판(2009), 및 로직 유전체 재료 층(2760)을 관통하게 형성될 수 있다. 절연성 라이너 층의 컨포멀 퇴적에 의해 그리고 절연성 라이너 층의 수평 부분들을 제거하는 이방성 에칭에 의해 각각의 기판-관통 비아 캐비티 내에 절연성 라이너가 형성될 수 있다. 적어도 하나의 전도성 재료가 적어도 하나의 기판-관통 비아 캐비티의 각각의 남아 있는 체적에 퇴적될 수 있다. 각자의 절연성 라이너 내에 기판-관통 비아 구조체(2796)를 제공하기 위해 적어도 하나의 전도성 재료의 잉여 부분들이 반도체 기판(2009)의 후면 표면 위쪽으로부터 제거될 수 있다. 본딩 패드(2799)가 반도체 기판(2009)의 후면 상에 형성될 수 있다.
일반적으로, 기판-관통 비아 콘택트 패드(2794)는 로직 유전체 재료 층(2760)에 형성될 수 있다. 기판-관통 비아 콘택트 패드(2794)의 전면 표면은 제1 다이(1000')와 로직 다이(2000)를 본딩할 시에 메모리 전용 다이(1000')(예를 들어, 메모리 유전체 재료 층(1760)의 상단 표면)와 접촉할 수 있다. 반도체 기판(2009) 및 로직 다이(2000)의 로직 유전체 재료 층(2760)을 관통하여 연장되는 기판-관통 비아 구조체(2796)는 기판-관통 비아 콘택트 패드(2796)의 후면 표면 바로 위에 형성될 수 있다. 본딩 패드(2799)는 반도체 기판(2009)의 후면 상에 그리고 기판-관통 비아 구조체(2796) 상에 형성될 수 있다.
도 23에 예시된 구조체에서, 메모리 전용 다이(1000')는 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 메모리 요소들의 3차원 어레이 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제1 유전체 재료 층(즉, 메모리 유전체 재료 층(1760)), 및 제1 유전체 재료 층(1760)에 매립되고 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락되는 제1 구리 패드들(즉, 메모리 측 구리 패드들(1792))을 포함하는 제1 다이이다. 로직 다이(2000)는 반도체 기판(2009), 반도체 기판(2009) 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부, CMOS 디바이스들 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제2 유전체 재료 층(즉, 로직 유전체 재료 층(2760)), 및 제2 유전체 재료 층(2760)에 매립되고 CMOS 디바이스들 내의 각자의 노드에 전기적으로 단락되는 제2 구리 패드들(즉, 로직 측 구리 패드들(2792))을 포함하는 제2 다이이다. 제1 다이(1000')와 제2 다이(2000) 사이의 계면에 각자의 제1 구리 패드(1792)와 각자의 제2 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)을 제공하기 위해, 구리 상호확산을 통해 제1 구리 패드들(1792)이 제2 구리 패드들(2792)과 본딩된다. 제어 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제2 다이(2000)로부터 제1 다이(1000)로 흐르고, 감지 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제1 다이(1000')로부터 제2 다이(2000)로 흐른다.
CMOS 디바이스들(2710)의 게이트 구조체들(1750)은 메모리-포함 다이(1000, 1000')의 메모리 어레이 영역(100)과 로직 다이(2000)의 채널(2746)에 의해 분리되는 활성 영역들(2730)을 포함하는 반도체 기판(2009) 사이에 위치된다. 환언하면, 로직 다이(2000)의 CMOS 디바이스들(2710)의 게이트 전극들(1754)은 메모리-포함 다이(1000, 1000')의 기판(8)의 상부에 대해 동일한 CMOS 디바이스들(2710)의 소스, 드레인 및 채널 영역들(2730, 2746) 아래에 뒤집혀 위치된다.
도 24를 참조하면, 메모리 측 구리 패드들(1792)의 형성(예를 들어, 도 21의 프로세싱 단계들을 이용하여 형성됨)에 의해 수정되는 바와 같이 도 17의 제1 예시적인 구조체를 포함하는 메모리 및 로직 다이(1000)와 도 20의 제2 예시적인 구조체를 포함하는 로직 다이(2000)를 본딩함으로써 형성될 수 있는, 제1 예시적인 본딩된 조립체의 대안적인 실시예가 예시되어 있다. 이 경우에, 금속 인터커넥트 구조체들(780)은 메모리 유전체 재료 층(1760)에 대하여 반도체 재료 층(10)의 반대편 측면 상에 위치된 인터커넥트 레벨 유전체 재료 층(760)에 매립될 수 있다. 따라서, 반도체 재료 층(10)은 인터커넥트 레벨 유전체 재료 층(760)과 메모리 유전체 재료 층(1760) 사이에 위치된다. 로직 다이(2000)는 반도체 기판(2009)을 포함한다. 메모리 및 로직 다이(1000)는 인터커넥트 레벨 유전체 재료 층(760) 상에 위치된 (기판 반도체 층(9)을 포함할 수 있는) 부가의 반도체 기판을 포함할 수 있다. 부가의 CMOS 디바이스들을 포함하는 부가의 주변 로직 회로부는 부가의 반도체 기판(8) 상에 위치될 수 있고, 메모리 및 로직 다이(1000)에 위치된 3차원 메모리 디바이스의 적어도 하나의 노드에 전기적으로 커플링될 수 있다.
이 실시예에서, 로직 다이(2000)의 주변 로직 회로부는 초저전압(very low voltage; VLV) CMOS 디바이스들(2710)을 포함할 수 있는 반면, 로직 및 메모리 다이(1000)의 주변 로직 회로부는 주변 디바이스 영역(700)에 위치된 저전압(LV) 및 고전압(HV) CMOS 디바이스들(710)을 포함할 수 있다. VLV CMOS 디바이스들(2710)은 LV 및 HV CMOS 디바이스들(710)보다 낮은 전압에서 동작되도록 구성된다. 일 실시예에서, VLV CMOS 디바이스들(2710)의 게이트 유전체(1752)는 LV 및/또는 HV CMOS 디바이스들(710)의 게이트 유전체(752)보다 얇을 수 있다. LV 및/또는 HV CMOS 디바이스들(710)의 게이트 구조체들(750)은 메모리 어레이 영역(100)과 채널(746)에 의해 분리되는 활성 영역들(742)을 포함하는 반도체 기판(8) 사이에 위치된다. VLV 디바이스들(2710)의 게이트 구조체들(1750)은 메모리 어레이 영역(100)과 로직 다이(2000)의 채널(2746)에 의해 분리되는 활성 영역들(2730)을 포함하는 반도체 기판(2009) 사이에 위치된다.
도 24에 예시된 구조체에서, 메모리 및 로직 다이(1000)는 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 메모리 요소들의 3차원 어레이 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제1 유전체 재료 층(즉, 메모리 유전체 재료 층(1760)), 및 제1 유전체 재료 층(1760)에 매립되고 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락되는 제1 구리 패드들(즉, 메모리 측 구리 패드들(1792))을 포함하는 제1 다이이다. 로직 다이(2000)는 반도체 기판(2009), 반도체 기판(2009) 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부, CMOS 디바이스들 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제2 유전체 재료 층(즉, 로직 유전체 재료 층(2760)), 및 제2 유전체 재료 층(2760)에 매립되고 CMOS 디바이스들 내의 각자의 노드에 전기적으로 단락되는 제2 구리 패드들(즉, 로직 측 구리 패드들(2792))을 포함하는 제2 다이이다. 제1 다이(1000)와 제2 다이(2000) 사이의 계면에 각자의 제1 구리 패드(1792)와 각자의 제2 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)을 제공하기 위해, 구리 상호확산을 통해 제1 구리 패드들(1792)이 제2 구리 패드들(2792)과 본딩된다. 제어 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제2 다이(2000)로부터 제1 다이(1000)로 흐르고, 감지 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제1 다이(1000)로부터 제2 다이(2000)로 흐른다.
도 25를 참조하면, 적어도 하나의 기판-관통 비아 구조체(2796)는 반도체 기판(2009) 및 로직 유전체 재료 층(2760)을 관통하게 그리고 기판-관통 비아 콘택트 패드들(2794)의 각자의 기판-관통 비아 콘택트 패드의 후면 표면 바로 위에 형성될 수 있다. 후면 절연성 층(도시되지 않음)이 필요에 따라 반도체 기판(8)의 후면 상에 임의로 형성될 수 있다. 적어도 하나의 기판-관통 비아 캐비티는 적합한 개구부들을 내부에 갖는 패터닝된 에칭 마스크 층을 이용하는 이방성 에칭 프로세스에 의해 임의적인 후면 절연성 층, 반도체 기판(2009), 및 로직 유전체 재료 층(2760)을 관통하게 형성될 수 있다. 절연성 라이너 층의 컨포멀 퇴적에 의해 그리고 절연성 라이너 층의 수평 부분들을 제거하는 이방성 에칭에 의해 각각의 기판-관통 비아 캐비티 내에 절연성 라이너가 형성될 수 있다. 적어도 하나의 전도성 재료가 적어도 하나의 기판-관통 비아 캐비티의 각각의 남아 있는 체적에 퇴적될 수 있다. 각자의 절연성 라이너 내에 기판-관통 비아 구조체(2796)를 제공하기 위해 적어도 하나의 전도성 재료의 잉여 부분들이 반도체 기판(2009)의 후면 표면 위쪽으로부터 제거될 수 있다. 본딩 패드(2799)가 반도체 기판(2009)의 후면 상에 형성될 수 있다. 본딩 패드들(2799)은, 제1 예시적인 구조체를 세라믹 패키지 또는 라미네이팅된 패키지와 같은 패키지 내에 배치하기 위한 C4 본딩 구조체들 또는 와이어 본딩 구조체들을 포함할 수 있는, 패키징 본드 구조체들을 형성하는 데 이용될 수 있다.
도 26을 참조하면, 본딩 이전의 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)가 예시되어 있다. 메모리 전용 다이(3000)는 하부 금속 인터커넥트 구조체들(780)의 레벨에 메모리 측 본딩 패드들(1792)을 포함시키는 것에 의해 도 18에 예시된 메모리 전용 다이(1000')로부터 도출될 수 있다. 이 경우에, 도 18의 기판 반도체 층(9) 대신에 임의의 캐리어 기판이 이용될 수 있다. 캐리어 기판은 하부 레벨 유전체 층들(760) 아래로부터 후속하여 제거될 수 있다. 예를 들어, 상단 표면 근처에 얇은 수소 주입된 층 또는 희생 본딩 층을 이용하는 실리콘 기판이 캐리어 기판으로서 이용될 수 있고, 실리콘 기판의 하단 부분은 메모리 전용 다이(1000')의 형성 이후에 어닐링 프로세스 동안 클리빙될(cleaved off) 수 있다. 남아 있는 얇은 실리콘 층 및 하부 레벨 유전체 층들(760)의 하단 부분들은, 습식 에칭 프로세스 및/또는 화학적 기계적 평탄화를 이용할 수 있는, 평탄화 프로세스에 의해 후속하여 제거될 수 있다. 예를 들어, 얇은 실리콘 층은 KOH 용액을 이용하는 습식 에칭 프로세스에 의해 에칭될 수 있고, 하부 레벨 유전체 층들(760)의 하단 부분들은 고온 인산 및/또는 불화수소산을 이용하는 습식 에칭에 의해 제거될 수 있다. 하부 금속 인터커넥트 구조체들(780)의 레벨에 존재하는 메모리 측 본딩 패드들(1792)의 하단 표면들을 물리적으로 노출시키기 위해 터치-업(touch-up) 화학적 기계적 평탄화 프로세스가 이용될 수 있다. 하부 레벨 유전체 층(760)의 남아 있는 부분들은, 메모리 측 본딩 패드들(1792)이 매립되는, 메모리 유전체 재료 층(3760)을 구성한다. 메모리 전용 다이(3000)의 상부 부분은 금속 인터커넥트 구조체들(1780) 및 구리 패드들(1892)을 매립하는 인터커넥트 유전체 재료 층(1860)을 포함할 수 있다. 구리 패드들(1892)은 다른 다이(예시되지 않음)를 메모리 전용 다이(3000)에 본딩하는 데 후속하여 이용될 수 있다. 대안적으로, 구리 패드들(1892)은, 제2 예시적인 구조체를 세라믹 패키지 또는 라미네이팅된 패키지와 같은 패키지 내에 배치하기 위한 C4 본딩 구조체들 또는 와이어 본딩 구조체들을 포함할 수 있는, 패키징 본드 구조체들을 형성하는 데 이용될 수 있다.
(로직 및 메모리 다이(1000)가 영역(700)에 주변 로직 디바이스들(710)을 포함하기 때문에) 메모리 및 로직 다이(1000)의 상단 부분에 있는 유전체 재료가 로직 유전체 재료 층(2760)으로서 사용되고 그 내에 매립된 구리 패드들이 로직 측 구리 패드들(2792)로서 이용되는 것을 제외하고는, 도 26의 메모리 및 로직 다이(1000)는 도 24의 메모리 및 로직 다이(1000)와 동일한 요소들을 포함할 수 있다. 로직 측 구리 패드들(2792)은 메모리 전용 다이(3000)에서 메모리 측 구리 패드들(1792)의 미러 이미지와 매칭하도록 배열될 수 있다.
도 27을 참조하면, 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)는 제2 예시적인 본딩된 조립체(3000, 1000)를 제공하기 위해 구리-대-구리 본딩을 이용하여 본딩될 수 있다. 메모리 측 구리 패드들(1792)이 로직 측 구리 패드들(2792)과 마주하도록 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)가 위치될 수 있다. 임의로, 본딩 이전에 표면들을 세정하기 위해 메모리 측 구리 패드들(1792) 및 로직 측 구리 패드들(2792)의 표면들에 대해 아르곤 플라스마 처리가 수행될 수 있다. 메모리 전용 다이(3000)에서의 메모리 측 구리 패드들(1792)은 메모리 및 로직 다이(1000)에서의 로직 측 구리 패드들(2792) 바로 위에 배치될 수 있다. 메모리 측 구리 패드들(1792)과 로직 측 구리 패드들(2792)의 매칭 쌍들이 물리적으로 접촉한 채로 있는 동안 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)를 어닐링함으로써 구리 상호확산이 유도될 수 있다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)이 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000) 사이의 계면에 형성될 수 있다.
제2 예시적인 본딩된 조립체는 메모리 및 로직 다이(1000) 내의 주변 로직 디바이스에 전기적으로 접속되는 메모리 전용 다이(3000)에 위치된 기능적인 3차원 메모리 디바이스를 포함한다. 그와 같이, 제2 예시적인 본딩된 조립체(3000, 1000)는 다수의 본딩된 쌍들(1792, 2792)을 통해 메모리 및 로직 다이(1000)로부터 메모리 전용 다이(3000)로 제어 신호들을 제공하도록, 그리고 다수의 본딩된 쌍들(1792, 2792)을 통해 메모리 전용 다이(3000)로부터 메모리 및 로직 다이(1000)로 감지 신호들을 제공하도록 구성된다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)은 제어 신호들 및 감지 신호들을 위한 양방향 신호 흐름 채널들로서 기능할 수 있다.
일 실시예에서, 메모리 요소들의 3차원 어레이는 수직 NAND 스트링들의 2차원 어레이 내에 위치될 수 있고, 수직 NAND 스트링들의 어레이 내의 각각의 수직 NAND 스트링은 전기 전도성 층들(146, 246)을 포함하는 워드 라인들에 의해 제어되는 전하 저장 요소들 및 단부 부분이 각자의 비트 라인(98)에 접속되는 수직 반도체 채널(60)을 포함할 수 있다. 메모리 측 구리 패드들(1792)의 제1 서브세트는 각자의 비트 라인(98)으로 전기적으로 단락될 수 있고, 메모리 측 구리 패드들(1792)의 제2 서브세트는 각자의 워드 라인으로 전기적으로 단락될 수 있다.
제2 예시적인 본딩된 조립체에서, 메모리 전용 다이(3000)는 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 메모리 요소들의 3차원 어레이 위에 놓인(뒤집힌 포지션에서) 또는 아래에 놓인(똑바른 포지션에서) 제1 유전체 재료 층(즉, 메모리 유전체 재료 층(3760)), 및 제1 유전체 재료 층(3760)에 매립되고 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락되는 제1 구리 패드들(즉, 메모리 측 구리 패드들(1792))을 포함하는 제1 다이이다. 메모리 및 로직 다이(1000)는 반도체 기판(8), 반도체 기판(8) 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들(710)을 포함하는 주변 로직 회로부, CMOS 디바이스들 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제2 유전체 재료 층(즉, 로직 유전체 재료 층(2760)), 및 제2 유전체 재료 층(2760)에 매립되고 CMOS 디바이스들 내의 각자의 노드에 전기적으로 단락되는 제2 구리 패드들(즉, 로직 측 구리 패드들(2792))을 포함하는 제2 다이이다. 제1 다이(3000)와 제2 다이(2000) 사이의 계면에 각자의 제1 구리 패드(1792)와 각자의 제2 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)을 제공하기 위해, 구리 상호확산을 통해 제1 구리 패드들(1792)이 제2 구리 패드들(2792)과 본딩된다. 제어 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제2 다이(2000)로부터 제1 다이(3000)로 흐르고, 감지 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제1 다이(3000)로부터 제2 다이(2000)로 흐른다.
일 실시예에서, 제2 다이(즉, 메모리 및 로직 칩(1000))는 부가의 메모리 요소들의 3차원 어레이를 포함하는 부가의 3차원 메모리 디바이스를 추가로 포함한다. 부가의 메모리 요소들의 3차원 어레이는 부가의 수직 NAND 스트링들의 2차원 어레이 내에 위치된다. 부가의 수직 NAND 스트링들은 부가의 워드 라인들 및 부가의 비트 라인들에 의해 제어되는 (전기 전도성 층들(146, 246)의 레벨들에 위치된 전하 저장 층들(54)의 부분들과 같은) 전하 저장 요소들을 포함한다. 반도체 기판(8) 상에 위치된 CMOS 디바이스들은 메모리 및 로직 칩(1000)에서의 부가의 워드 라인들에 대한 드라이버 회로 및 부가의 비트 라인들에 대한 드라이버 회로는 물론, 메모리 전용 칩(3000)에서의 워드 라인들에 대한 드라이버 회로 및 비트 라인들에 대한 드라이버 회로를 포함한다.
일부 실시예에서, 각자의 제1 구리 패드(1792)와 각자의 제2 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)은 제1 다이(3000)에서의 각자의 워드 라인과 제2 다이(1000)에서의 각자의 워드 라인 사이의 전기적 접속을 제공하는 다수의 본딩된 쌍들(1792, 2792)의 제1 서브세트, 및 제1 다이(3000)에서의 각자의 비트 라인(98)과 제2 다이(1000)에서의 각자의 비트 라인(98) 사이에 전기적 접속을 제공하는 다수의 본딩된 쌍들(1792, 2792)의 제2 서브세트를 포함할 수 있다.
일 실시예에서, 제1 다이(3000)에서의 수직 NAND 스트링들의 2차원 어레이가 제1 다이(3000)와 제2 다이(1000) 사이의 계면에 가까운 쪽에 있는 것보다 제1 다이(3000)에서의 반도체 재료 층(10)이 제1 다이(3000)와 제2 다이(1000) 사이의 계면에 더 가까운 쪽에 있다. 제1 다이에서의 3차원 메모리 디바이스는 제1 다이(3000)와 제2 다이(1000) 사이의 계면에 가까운 쪽에 있는 근위 단부 표면들(86P) 및 제1 다이(3000)와 제2 다이(1000) 사이의 계면으로부터 먼쪽에 있는 원위 단부 표면들(86D)을 포함하는 워드 라인 콘택트 비아 구조체들(86)을 포함한다. 워드 라인 콘택트 비아 구조체들(86)의 원위 단부 표면들(86D)은 동일한 수평 평면 내에 위치될 수 있고, 제1 다이(3000)와 제2 다이(1000) 사이의 계면으로부터 등거리에 있을 수 있다.
도 28을 참조하면, 제2 예시적인 본딩된 조립체의 대안적인 실시예는 메모리 전용 다이(3000)의 상부 부분에 있는 인터커넥트 유전체 재료 층(1860)과 구리 패드들(1892)의 조합 대신에 메모리 측 구리 패드들(1792) 및 메모리 유전체 재료 층(1760)을 제공하도록 도 27에 예시된 메모리 전용 다이(3000)를 수정함으로써 형성될 수 있다. 구리 패드들(1892)은 다른 다이(예시되지 않음)를 메모리 전용 다이(3000)에 본딩하는 데 후속하여 이용될 수 있다. 메모리 전용 다이(3000)의 하단 부분은 도 18에 예시된 바와 같이 하부 레벨 유전체 층(760)에 매립되는 하부 금속 인터커넥트 구조체들(780)을 포함할 수 있다. 메모리 전용 다이(3000)의 경우에서와 같이, 제2 예시적인 구조체의 대안적인 실시예를 세라믹 패키지 또는 라미네이팅된 패키지와 같은 패키지 내에 배치하기 위해 C4 본딩 구조체들 또는 와이어 본딩 구조체들과 같은 패키징 본드 구조체들을 형성하는 데 이용될 수 있는 본딩 패드들을 포함할 수 있는, 하부 금속 인터커넥트 구조체들(780)의 표면들을 물리적으로 노출시키기 위해 캐리어 기판 및 하부 레벨 유전체 층(760)의 하단 부분이 제거될 수 있다.
메모리 전용 다이(3000)가 메모리 및 로직 다이(1000)와 마주하도록 거꾸로 플리핑될 수 있다. 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)는 제2 예시적인 본딩된 조립체(3000, 1000)를 제공하기 위해 구리-대-구리 본딩을 이용하여 본딩될 수 있다. 메모리 측 구리 패드들(1792)이 로직 측 구리 패드들(2792)과 마주하도록 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)가 위치될 수 있다. 임의로, 본딩 이전에 표면들을 세정하기 위해 메모리 측 구리 패드들(1792) 및 로직 측 구리 패드들(2792)의 표면들에 대해 아르곤 플라스마 처리가 수행될 수 있다. 메모리 전용 다이(3000)에서의 메모리 측 구리 패드들(1792)은 메모리 및 로직 다이(1000)에서의 로직 측 구리 패드들(2792) 바로 위에 배치될 수 있다. 메모리 측 구리 패드들(1792)과 로직 측 구리 패드들(2792)의 매칭 쌍들이 물리적으로 접촉한 채로 있는 동안 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000)를 어닐링함으로써 구리 상호확산이 유도될 수 있다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)이 메모리 전용 다이(3000)와 메모리 및 로직 다이(1000) 사이의 계면에 형성될 수 있다.
제2 예시적인 본딩된 조립체는 메모리 및 로직 다이(1000) 내의 주변 로직 디바이스에 전기적으로 접속되는 메모리 전용 다이(3000)에 위치된 기능적인 3차원 메모리 디바이스를 포함한다. 그와 같이, 제2 예시적인 본딩된 조립체(3000, 1000)는 다수의 본딩된 쌍들(1792, 2792)을 통해 메모리 및 로직 다이(1000)로부터 메모리 전용 다이(3000)로 제어 신호들을 제공하도록, 그리고 다수의 본딩된 쌍들(1792, 2792)을 통해 메모리 전용 다이(3000)로부터 메모리 및 로직 다이(1000)로 감지 신호들을 제공하도록 구성된다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)은 제어 신호들 및 감지 신호들을 위한 양방향 신호 흐름 채널들로서 기능할 수 있다.
도 28에 예시된 구성에서, 제1 다이(즉, 메모리 전용 다이(3000))에서의 수직 NAND 스트링들의 2차원 어레이가 제1 다이(3000)와 제2 다이(즉, 메모리 및 로직 다이(1000)) 사이의 계면으로부터 먼 쪽에 있는 것보다 제1 다이(3000)에서의 반도체 재료 층(10)이 제1 다이(3000)와 제2 다이(1000) 사이의 계면으로부터 더 먼 쪽에 있다. 제1 다이(3000)에서의 3차원 메모리 디바이스는 제1 다이(3000)와 제2 다이(1000) 사이의 계면에 가까운 쪽에 있는 근위 단부 표면들(86P) 및 제1 다이(3000)와 제2 다이(1000) 사이의 계면으로부터 먼쪽에 있는 원위 단부 표면들(86D)을 포함하는 워드 라인 콘택트 비아 구조체들(86)을 포함한다. 워드 라인 콘택트 비아 구조체들(86)의 근위 단부 표면들(86P)은 동일한 수평 평면 내에 위치될 수 있고, 제1 다이(3000)와 제2 다이(1000) 사이의 계면으로부터 등거리에 있을 수 있다.
도 29를 참조하면, 제3 예시적인 본딩된 조립체(2000, 1000', 3000)가 예시되어 있다. 이 경우에, 도 21의 메모리 전용 다이(1000')에서의 하부 레벨 유전체 층들(760)은 하부 금속 인터커넥트 구조체들(780) 대신에 또는 그에 부가하여 부가의 로직 측 구리 패드들(4792)을 매립하도록 수정될 수 있다. 하부 금속 인터커넥트 구조체들(780) 대신에 또는 그에 부가하여 로직 측 구리 패드들(4792)의 존재라는 수정을 갖는 도 23에 예시된 제1 예시적인 본딩된 조립체(2000, 1000')를 제공하기 위해, 수정된 메모리 전용 다이(1000')가 도 20에 예시된 로직 다이(2000)와 본딩된다.
구체적으로는, 도 23의 제1 예시적인 본딩된 조립체(2000, 1000')에서의 기판 반도체 층(9)이 하부 레벨 유전체 층들(760)의 하단 표면을 물리적으로 노출시키기 위해 제거될 수 있다. 예를 들어, 상단 표면 근처에 얇은 수소 주입된 층 또는 희생 본딩 층을 이용하는 실리콘 기판이 기판 반도체 층(9)으로서 이용될 수 있고, 실리콘 기판의 하단 부분은 메모리 전용 다이(1000')와 로직 다이(2000)의 본딩 이전에 또는 그 이후에 어닐링 프로세스 동안 클리빙될 수 있다. 남아 있는 얇은 실리콘 층 및 하부 레벨 유전체 층들(760)의 하단 부분들은, 습식 에칭 프로세스 및/또는 화학적 기계적 평탄화를 이용할 수 있는, 평탄화 프로세스에 의해 후속하여 제거될 수 있다. 예를 들어, 얇은 실리콘 층은 KOH 용액을 이용하는 습식 에칭 프로세스에 의해 에칭될 수 있고, 하부 레벨 유전체 층들(760)의 하단 부분들은 고온 인산 및/또는 불화수소산을 이용하는 습식 에칭에 의해 제거될 수 있다. 하부 금속 인터커넥트 구조체들(780)의 레벨에 존재하는 로직 측 본딩 패드들(4792)의 하단 표면들을 물리적으로 노출시키기 위해 터치-업 화학적 기계적 평탄화 프로세스가 이용될 수 있다. 하부 레벨 유전체 층(760)의 남아 있는 부분들은 로직 측 본딩 패드들(4792)을 매립하는 로직 유전체 재료 층으로서 기능한다.
제3 다이인 메모리 전용 다이(3000)가 제공된다. 메모리 유전체 재료 층(3760)이 메모리 전용 다이(1000')에 위치된 로직 측 구리 패드들(4792)과 메이팅하도록 구성된 메모리 측 구리 패드들(5792)을 매립한다는 수정 내에서 메모리 전용 다이(3000)는 도 26의 메모리 전용 다이(3000)와 동일할 수 있다.
제3 예시적인 본딩된 조립체(2000, 1000', 3000)를 제공하기 위해, 제1 예시적인 본딩된 조립체(2000, 1000')와 메모리 전용 다이(3000)가 구리-대-구리 본딩을 이용하여 본딩될 수 있다. 메모리 측 구리 패드들(5792)이 로직 측 구리 패드들(4792)과 마주하도록 제1 예시적인 본딩된 조립체(2000, 1000')와 메모리 전용 다이(3000)가 위치될 수 있다. 임의로, 본딩 이전에 표면들을 세정하기 위해 메모리 측 구리 패드들(5792) 및 로직 측 구리 패드들(4792)의 표면들에 대해 아르곤 플라스마 처리가 수행될 수 있다. 제1 예시적인 본딩된 조립체(2000, 1000')에서의 메모리 측 구리 패드들(5792)은 메모리 전용 다이(3000)에서의 로직 측 구리 패드들(4792) 바로 위에 배치될 수 있다. 메모리 측 구리 패드들(5792)과 로직 측 구리 패드들(4792)의 매칭 쌍들이 물리적으로 접촉한 채로 있는 동안 제1 예시적인 본딩된 조립체(2000, 1000') 및 메모리 전용 다이(3000)를 어닐링함으로써 구리 상호확산이 유도될 수 있다. 각자의 메모리 측 구리 패드(5792)와 각자의 로직 측 구리 패드(4792)의 다수의 본딩된 쌍들(5792, 4792)이 제1 예시적인 본딩된 조립체(2000, 1000')와 메모리 전용 다이(3000) 사이의 계면에 형성될 수 있다. 제1 다이(1000'), 제2 다이(2000), 및 제3 다이(3000)의 제3 예시적인 본딩된 조립체(2000, 1000', 3000)는 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 본딩된 쌍들(1792, 2792)의 제1 세트 및 각자의 메모리 측 구리 패드(5792)와 각자의 로직 측 구리 패드(4792)의 본딩된 쌍들(5792, 4792)의 제2 세트에 의해 제공되는 수직 상호접속부들을 포함한다.
도 29에 예시된 구조체에서, 메모리 전용 다이(1000')는 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 메모리 요소들의 3차원 어레이 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제1 유전체 재료 층(즉, 메모리 유전체 재료 층(1760)), 및 제1 유전체 재료 층(1760)에 매립되고 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락되는 제1 구리 패드들(즉, 메모리 측 구리 패드들(1792))을 포함하는 제1 다이이다. 로직 다이(2000)는 반도체 기판(2009), 반도체 기판(2009) 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부, CMOS 디바이스들 위에 놓인(똑바른 포지션에서) 또는 아래에 놓인(뒤집힌 포지션에서) 제2 유전체 재료 층(즉, 로직 유전체 재료 층(2760)), 및 제2 유전체 재료 층(2760)에 매립되고 CMOS 디바이스들 내의 각자의 노드에 전기적으로 단락되는 제2 구리 패드들(즉, 로직 측 구리 패드들(2792))을 포함하는 제2 다이이다. 제1 다이(1000')와 제2 다이(2000) 사이의 계면에 각자의 제1 구리 패드(1792)와 각자의 제2 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)을 제공하기 위해, 구리 상호확산을 통해 제1 구리 패드들(1792)이 제2 구리 패드들(2792)과 본딩된다. 제어 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제2 다이(2000)로부터 제1 다이(1000)로 흐르고, 감지 신호들은 다수의 본딩된 쌍들(1792, 2792)을 통해 제1 다이(1000')로부터 제2 다이(2000)로 흐른다.
제1 다이, 즉 메모리 전용 다이(1000')는 제1 다이(1000')에서의 반도체 재료 층(10)에 대하여 제1 구리 패드들, 즉 메모리 측 구리 패드들(1792)의 반대편 측면 상에 위치된 제3 구리 패드들, 즉 로직 측 구리 패드들(4792)을 포함한다. 제3 다이, 즉, 메모리 전용 다이(3000)는 부가의 메모리 요소들의 3차원 어레이를 포함하는 부가의 3차원 메모리 디바이스 및 부가의 3차원 메모리 디바이스의 각자의 노드에 접속되는 제4 구리 패드들, 즉 메모리 측 구리 패드들(5792)을 포함한다. 제1 다이(1000')와 제3 다이(3000) 사이의 계면에 각자의 제3 구리 패드(4792)와 각자의 제4 구리 패드(5792)의 부가의 다수의 본딩된 쌍들(4792, 5792)을 제공하기 위해, 구리 상호확산을 통해 제3 구리 패드들(4792)이 제4 구리 패드들(5792)과 본딩된다.
일 실시예에서, 부가의 메모리 요소들의 3차원 어레이는 제3 다이(3000)에서의 부가의 수직 NAND 스트링들의 2차원 어레이 내에 위치되고, 수직 NAND 스트링들의 어레이 내의 각각의 부가의 수직 NAND 스트링은 부가의 워드 라인들에 의해 제어되는 각자의 전하 저장 요소들 및 단부 부분이 제3 다이(3000)에서의 부가의 비트 라인들(98) 중 하나에 접속되는 각자의 수직 반도체 채널(60)을 포함한다. 제2 다이(2000)의 반도체 기판(2009) 상에 위치된 CMOS 디바이스들(710)을 포함하는 주변 로직 회로부는 제3 다이(3000)에서의 부가의 워드 라인들에 대한 드라이버 회로 및 부가의 비트 라인들(98)에 대한 드라이버 회로를 포함한다.
도 30a 내지 도 30f는 본 개시내용의 실시예에 따른, 2개의 다이의 본딩 동안 예시적인 구조체의 순차적인 수직 단면도들이다.
도 30a를 참조하면, 메모리 측 구리 패드들(1792)일 수 있는 제1 구리 패드들(1792)을 포함하는 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))가 제공된다. 로직 측 구리 패드들(2792)일 수 있는 제2 구리 패드들(2792)을 포함하는 제2 다이 또는 제2 본딩된 조립체(1000, 2000)가 제공된다.
도 30b를 참조하면, 메모리 측 구리 패드들(1792)이 로직 측 구리 패드들(2792)과 마주하도록, 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))와 제2 다이 또는 제2 본딩된 조립체(1000, 2000)가 위치될 수 있다.
도 30c를 참조하면, 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))와 제2 다이 또는 제2 본딩된 조립체(1000, 2000)를 서로 마주하게 배치한 후에 또는 그 이전에, 메모리 측 구리 패드들(1792) 및 로직 측 구리 패드들(2792)의 물리적으로 노출된 표면들을 세정하기 위해, 메모리 측 구리 패드들(1792) 및 로직 측 구리 패드들(2792)의 표면들에 대해 아르곤 플라스마 처리가 수행될 수 있다.
도 30d를 참조하면, 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))의 메모리 측 구리 패드들(1792)은 제2 다이 또는 제2 본딩된 조립체(2000, 3000)에서의 로직 측 구리 패드들(2792) 바로 위에 배치될 수 있다. 메모리 측 구리 패드들(1792)과 로직 측 구리 패드들(2792)의 매칭 쌍들이 물리적으로 접촉한 채로 있는 동안 메모리 전용 다이(1000') 또는 로직 다이(2000)와 접촉하고 있는 메모리 및 로직 다이(1000)를 어닐링함으로써 구리 상호확산이 유도될 수 있다. 열 어닐링의 온도는 250 ℃ 내지 400 ℃의 범위에 있을 수 있지만, 더 낮은 온도들 및 더 높은 온도들이 또한 이용될 수 있다. 각자의 메모리 측 구리 패드(1792)와 각자의 로직 측 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)이 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))와 제2 다이 또는 제2 본딩된 조립체(2000, 3000) 사이의 계면에 형성될 수 있다.
도 30e를 참조하면, 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000')) 및 제2 다이 또는 제2 본딩된 조립체(1000, 2000) 중 하나 또는 둘 다는 필요에 따라 시닝될 수 있다.
도 30f를 참조하면, 제2 예시적인 구조체를 세라믹 패키지 또는 라미네이팅된 패키지와 같은 패키지 내에 배치하기 위한 C4 본딩 구조체들 또는 와이어 본딩 구조체들을 포함할 수 있는, 기판-관통 비아 구조체들(2796) 및 본딩 패드들(2799)을 형성하기 위해, 도 23 또는 도 25의 프로세싱 단계들이 수행될 수 있다. 따라서, 도 30a 내지 도 30f의 프로세싱 단계들에 의해 형성되는 본딩된 조립체는 C4 본딩 방법들 또는 와이어 본딩 방법들을 이용하여 단일 세트의 리드 프레임들을 포함하는 단일 반도체 패키지 내에 패키징될 수 있다.
도 31a 내지 도 31d는 본 개시내용의 다양한 실시예들에 따른, 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))와 제2 다이 또는 제2 본딩된 조립체(1000, 2000)의 본딩된 조립체에서의 면적 오버랩의 다양한 구성들을 예시한다. 제1 다이 또는 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))와 제2 다이 또는 제2 본딩된 조립체(1000, 2000)는 도 31a에 예시된 바와 같이 실질적으로 동일한 면적들을 가질 수 있거나, 또는 도 31b에 예시된 바와 같이 상이한 면적들을 가질 수 있다. 도 31a 또는 도 31b에 예시된 바와 같이 단일 제1 다이 또는 단일 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))가 단일 제2 다이 또는 단일 제2 본딩된 조립체(1000, 2000)에 본딩될 수 있다. 대안적으로, 도 31c에 예시된 바와 같이 단일 제1 다이 또는 단일 제1 본딩된 조립체{1000, 1000', 3000, 또는 (2000, 1000'))가 다수의 제2 다이들 또는 다수의 제2 본딩된 조립체들(2000, 3000)에 본딩될 수 있다. 그러나 대안적으로, 도 31d에 예시된 바와 같이 다수의 제1 다이들 또는 다수의 제1 본딩된 조립체들{1000, 1000', 3000, 또는 (2000, 1000'))이 단일 제2 다이 또는 단일 제2 본딩된 조립체(1000, 2000)에 본딩될 수 있다.
대안적인 실시예에서, 다이들을 다이 조립체에 본딩하기 위해 구리 패드 본딩 대신에 별도의 본딩 층 또는 직접 다이 대 다이 접촉(direct die to die contact)이 사용될 수 있다. 따라서, 본 개시내용의 실시예는 구리 패드 대 구리 패드 확산 본딩(copper pad to copper pad diffusion bonding)으로 제한되지 않는다.
본 개시내용의 다양한 실시예들에 따르면 그리고 본 개시내용의 모든 도면들을 참조하면, 반도체 구조체가 제공되고, 이 반도체 구조체는: 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 메모리 요소들의 3차원 어레이 위에 놓인 또는 아래에 놓인 제1 유전체 재료 층(1760, 3760), 및 제1 유전체 재료 층에 매립되고 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 단락되는 제1 구리 패드들(1792)을 포함하는 제1 다이(1000, 1000', 3000); 및 반도체 기판(2009), 반도체 기판(2009) 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부, CMOS 디바이스들(2710) 위에 놓인 또는 아래에 놓인 제2 유전체 재료 층(2760), 및 제2 유전체 재료 층(2760)에 매립되고 CMOS 디바이스들 내의 각자의 노드에 전기적으로 단락되는 제2 구리 패드들(2792)을 포함하는 제2 다이(2000)를 포함한다.
제1 다이(1000, 1000', 3000)와 제2 다이(2000) 사이의 계면에 각자의 제1 구리 패드(1792)와 각자의 제2 구리 패드(2792)의 다수의 본딩된 쌍들(1792, 2792)을 제공하기 위해, 구리 상호확산을 통해 제1 구리 패드들(1792)이 제2 구리 패드들(2792)과 본딩된다. 제어 신호들이 다수의 본딩된 쌍들(1792, 2792)을 통해 제2 다이(2000)로부터 제1 다이(1000, 1000', 3000)로 흐른다. 감지 신호들이 다수의 본딩된 쌍들(1792, 2792)을 통해 제1 다이(1000, 1000', 3000)로부터 제2 다이(2000)로 흐른다.
일 실시예에서, 3차원 메모리 디바이스는 메모리 요소들의 3차원 어레이 내의 메모리 요소들에 개별적으로 액세스하기 위한 전기 전도성 층들(146, 246)을 포함하는 워드 라인들 및 비트 라인들(98)을 포함한다. CMOS 디바이스들(710)은 워드 라인들의 각자의 워드 라인을 구동하는 워드 라인 드라이버들, 비트 라인들(98)의 각자의 비트 라인을 구동하는 비트 라인 드라이버들, 및 비트 라인들(98)에 전기적으로 접속되고 메모리 요소들의 3차원 어레이 내의 선택된 메모리 요소들의 상태를 판독하도록 구성된 감지 증폭기 회로부를 포함한다.
반도체 구조체는: 제2 다이(2000)의 반도체 기판(2009) 및 제2 유전체 재료 층(2009)을 관통하여 연장되는 기판-관통 비아 구조체(2796); 제2 유전체 재료 층(2760)에 매립되고, 기판-관통 비아 구조체(2796)와 접촉하며, 제1 다이(1000, 1000', 3000)와 제2 다이(2000) 사이의 계면의 평면 내에 수평 표면을 갖는 기판-관통 비아 콘택트 패드(2794); 및 반도체 기판(2009) 상에 위치되고 기판-관통 비아 구조체(2796)와 접촉하는 본딩 패드(2799)를 추가로 포함할 수 있다.
본 개시내용의 다양한 실시예들은 단일 반도체 패키지에 통합하기 위한 메모리 다이와 로직 다이의 적층을 제공한다. 따라서, 구리-대-구리 본딩을 통해 본딩되는 다수의 다이들을 패키징하기 위해 단일 세트의 C4 볼들 또는 단일 세트의 본딩 와이어들이 이용될 수 있으며, 그에 의해 패키징 비용을 감소시키고 메모리 다이와 로직 다이 사이의 데이터 전송 속도를 증가시킨다. 게다가, 메모리-포함 다이 및 로직 다이를 개별적으로 제조하는 것에 의해 그리고 다이들을 제조한 후에 다이들을 함께 본딩하는 것에 의해 CMOS 디바이스들에 대한 열 사이클링이 감소될 수 있다.
전술한 내용이 특정의 실시예들을 언급하고 있지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 본 기술분야의 통상의 기술자라면 개시된 실시예들에 대해 다양한 수정들이 행해질 수 있다는 것과 그러한 수정들이 본 개시내용의 범위 내에 있는 것으로 의도되어 있다는 것을 알 것이다. 서로의 대안들이 아닌 모든 실시예들 간에 호환성이 추정된다. 단어 "포함한다(comprise)" 또는 "포함한다(include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어져 있다(consist essentially of)" 또는 단어 "~로 이루어져 있다(consists of)"가 단어 "포함한다" 또는 "포함한다"를 대체하는 모든 실시예들을 고려한다. 특정의 구조 및/또는 구성을 이용하는 실시예가 본 개시내용에 예시되어 있지만, 그러한 치환들이 명시적으로 금지되지 않거나 본 기술분야의 통상의 기술자에게 불가능한 것으로 다른 방식으로 알려져 있지 않기만 하다면, 본 개시내용이 기능상 동등한 임의의 다른 호환가능 구조들 및/또는 구성들로 실시될 수 있다는 것이 이해된다. 본 명세서에서 인용되는 간행물들, 특허 출원들 및 특허들 전부는 그 전체가 참고로 본 명세서에 포함된다.

Claims (12)

  1. 반도체 구조체로서,
    메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스, 상기 메모리 요소들의 3차원 어레이 위에 놓인 또는 아래에 놓인 제1 유전체 재료 층, 및 상기 제1 유전체 재료 층에 매립되고 상기 3차원 메모리 디바이스 내의 각자의 노드에 전기적으로 접속되는 제1 패드들을 포함하는 제1 다이; 및
    반도체 기판, 상기 반도체 기판 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부, 상기 CMOS 디바이스들 위에 놓인 또는 아래에 놓인 제2 유전체 재료 층, 및 상기 제2 유전체 재료 층에 매립되고 상기 CMOS 디바이스들 내의 각자의 노드에 전기적으로 접속되는 제2 패드들을 포함하는 제2 다이
    를 포함하며,
    상기 제1 다이와 상기 제2 다이 사이의 계면에 각자의 제1 패드와 각자의 제2 패드의 다수의 본딩된 쌍들을 제공하기 위해, 상기 제1 패드들이 상기 제2 패드들과 본딩되는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 3차원 메모리 디바이스는 상기 메모리 요소들의 3차원 어레이 내의 상기 메모리 요소들에 개별적으로 액세스하기 위한 워드 라인들 및 비트 라인들을 포함하고;
    상기 CMOS 디바이스들은:
    상기 워드 라인들의 각자의 워드 라인을 구동하는 워드 라인 드라이버들;
    상기 비트 라인들의 각자의 비트 라인을 구동하는 비트 라인 드라이버들; 및
    상기 비트 라인들에 전기적으로 접속되고 상기 메모리 요소들의 3차원 어레이 내의 선택된 메모리 요소들의 상태를 판독하도록 구성된 감지 증폭기 회로부를 포함하는, 반도체 구조체.
  3. 제1항에 있어서,
    상기 메모리 요소들의 3차원 어레이는 수직 NAND 스트링들의 2차원 어레이 내에 위치되고;
    상기 수직 NAND 스트링들의 어레이 내의 각각의 수직 NAND 스트링은 워드 라인들에 의해 제어되는 전하 저장 요소들 및 단부 부분이 각자의 비트 라인에 접속되는 수직 반도체 채널을 포함하며;
    상기 제1 패드들의 제1 서브세트는 각자의 비트 라인에 전기적으로 접속되고;
    상기 제1 패드들의 제2 서브세트는 각자의 워드 라인에 전기적으로 접속되는, 반도체 구조체.
  4. 제3항에 있어서, 상기 제1 다이는:
    상기 수직 NAND 스트링들의 각각의 수직 반도체 채널의 단부에 접촉하는 반도체 재료 층; 및
    상기 반도체 재료 층으로부터 수직으로 이격되고, 상기 수직 반도체 채널들에보다 상기 반도체 재료 층에 더 가까운 쪽에 있는 금속 인터커넥트 구조체들을 포함하는, 반도체 구조체.
  5. 제4항에 있어서,
    상기 금속 인터커넥트 구조체들은 상기 제1 유전체 재료 층에 대하여 상기 반도체 재료 층의 반대편 측면 상에 위치된 인터커넥트 레벨 유전체 재료 층에 매립되고;
    상기 제1 다이는 상기 인터커넥트 레벨 유전체 재료 층과 접촉하여 위치된 부가의 반도체 기판을 더 포함하며;
    부가의 CMOS 디바이스들을 포함하는 부가의 주변 로직 회로부는 상기 부가의 반도체 기판 상에 위치되고, 상기 3차원 메모리 디바이스의 적어도 하나의 노드에 전기적으로 커플링되는, 반도체 구조체.
  6. 제5항에 있어서, 상기 부가의 CMOS 디바이스들은 상기 제2 다이의 상기 CMOS 디바이스들보다 높은 전압에서 동작하도록 구성되는, 반도체 구조체.
  7. 제4항에 있어서,
    상기 제2 다이는 부가의 메모리 요소들의 3차원 어레이를 포함하는 부가의 3차원 메모리 디바이스를 더 포함하고;
    상기 부가의 메모리 요소들의 3차원 어레이는 부가의 수직 NAND 스트링들의 2차원 어레이 내에 위치되며;
    상기 부가의 수직 NAND 스트링들은 부가의 워드 라인들 및 부가의 비트 라인들에 의해 제어되는 전하 저장 요소들을 포함하고;
    상기 반도체 기판 상에 위치된 상기 CMOS 디바이스들은 상기 부가의 워드 라인들에 대한 드라이버 회로 및 상기 부가의 비트 라인들에 대한 드라이버 회로를 포함하는, 반도체 구조체.
  8. 제4항에 있어서,
    상기 제1 다이는 상기 제1 다이 내의 상기 반도체 재료 층에 대하여 상기 제1 패드들의 반대편 측면 상에 위치된 제3 패드들을 더 포함하고;
    상기 반도체 디바이스는 부가의 메모리 요소들의 3차원 어레이를 포함하는 부가의 3차원 메모리 디바이스 및 상기 부가의 3차원 메모리 디바이스의 각자의 노드에 접속되는 제4 패드들을 포함하는 제3 다이를 더 포함하며;
    상기 제1 다이와 상기 제3 다이 사이의 계면에 각자의 제3 패드와 각자의 제4 패드의 부가의 다수의 본딩된 쌍들을 제공하기 위해, 상기 제3 패드들이 상기 제4 패드들과 본딩되는, 반도체 구조체.
  9. 제1항에 있어서,
    상기 제2 다이의 상기 반도체 기판 및 상기 제2 유전체 재료 층을 관통하여 연장되는 기판-관통 비아 구조체;
    상기 제2 유전체 재료 층에 매립되고, 상기 기판-관통 비아 구조체에 접촉하며, 상기 제1 다이와 상기 제2 다이 사이의 상기 계면의 평면 내에 수평 표면을 갖는 기판-관통 비아 콘택트 패드; 및
    상기 반도체 기판 상에 위치되고 상기 기판-관통 비아 구조체에 접촉하는 본딩 패드
    를 더 포함하는, 반도체 구조체.
  10. 제1항에 있어서, 상기 제2 다이의 상기 CMOS 디바이스들의 게이트 구조체들은 상기 제1 다이의 상기 메모리 요소들의 3차원 어레이와 상기 CMOS 디바이스들의 채널에 의해 분리되는 활성 영역들을 포함하는 상기 제2 다이의 상기 반도체 기판 사이에 위치되는, 반도체 구조체.
  11. 반도체 구조체로서,
    NAND 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스를 포함하는 제1 다이; 및
    반도체 기판, 상기 반도체 기판 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부를 포함하는 제2 다이
    를 포함하고;
    상기 제1 다이는 상기 제2 다이에 본딩되고;
    상기 제2 다이의 상기 CMOS 디바이스들의 게이트 구조체들은 상기 제1 다이의 상기 NAND 메모리 요소들의 3차원 어레이와 상기 CMOS 디바이스들의 채널에 의해 분리되는 활성 영역들을 포함하는 상기 제2 다이의 상기 반도체 기판 사이에 위치되는, 반도체 구조체.
  12. 반도체 구조체를 형성하는 방법으로서,
    NAND 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 디바이스를 포함하는 제1 다이를 제공하는 단계;
    반도체 기판 및 상기 반도체 기판 상에 위치된 CMOS(complementary metal oxide semiconductor) 디바이스들을 포함하는 주변 로직 회로부를 포함하는 제2 다이를 제공하는 단계; 및
    상기 제1 다이를 상기 제2 다이에 본딩함으로써 본딩된 조립체를 형성하는 단계
    를 포함하는, 방법.
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