JP7214898B2 - 三次元メモリデバイスおよびその製作方法 - Google Patents

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Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面状のメモリセルは、プロセス技術、回路設計、プログラムアルゴリズム、および製作工程を改良することでより小さい大きさへとスケーリングされている。しかしながら、メモリセルの加工寸法が下限に近付くにつれて、平面の工程および製作技術は困難になり、コストが掛かる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の上限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスのゲート構造を形成するための方法の実施形態と、そのゲート構造の製作方法の実施形態とが、本明細書において開示されている。
周辺領域および階段アレイ領域を備えるアレイウェハを形成するステップであって、周辺領域において第１の基板内にアレイウェル構造を形成するステップと、階段アレイ領域において第１の基板上にアレイデバイスを形成するステップと、周辺領域において、アレイウェル構造と接触する少なくとも１つの鉛直貫通コンタクトを形成するステップとを含む、ステップを含む、三次元（３Ｄ）ＮＡＮＤメモリデバイスを形成するための方法が開示されている。方法は、ＣＭＯＳウェハを形成するステップと、アレイウェハとＣＭＯＳウェハとを接合するステップと、第１の基板およびアレイウェル構造を貫通し、少なくとも１つの鉛直貫通コンタクトと接触する少なくとも１つの貫通基板コンタクトを形成するステップとをさらに含み得る。
一部の実施形態では、アレイウェル構造を形成するステップは、周辺領域において第１の基板にバイポーラ接合トランジスタを形成するステップを含み、バイポーラ接合トランジスタは、２つのｐウェル領域によって挟まれたｎウェル領域を備える。
一部の実施形態では、アレイウェル構造を形成するステップは、周辺領域において第１の基板にバイポーラ接合トランジスタを形成するステップを含み、バイポーラ接合トランジスタは、２つのｎウェル領域によって挟まれたｐウェル領域を備える。
一部の実施形態では、アレイデバイスを形成するステップは、第１の基板上に交互導電体／誘電体スタックを形成するステップと、交互導電体／誘電体スタックを鉛直に貫通する複数のＮＡＮＤストリングを形成するステップと、交互導電体／誘電体スタックの少なくとも１つの横側面上に階段構造を形成するステップとを含む。
一部の実施形態では、アレイウェハを形成するステップは、アレイウェル構造、およびアレイデバイスを覆う絶縁層を形成するステップと、階段アレイ領域において、階段構造におけるワード線と接触する少なくとも１つのワード線コンタクトを形成するステップとをさらに含み、少なくとも１つの鉛直貫通コンタクトおよび少なくとも１つのワード線コンタクトは、同じコンタクト形成工程によって絶縁層内に同時に形成される。
一部の実施形態では、アレイウェハを形成するステップは、絶縁層上に、複数の第１の相互連結コンタクトを備える少なくとも１つの第１のコンタクト層を形成するステップと、少なくとも１つの第１のコンタクト層上にアレイ結合層を形成するステップとをさらに含む。
一部の実施形態では、ＣＭＯＳウェハを形成するステップは、周辺回路層を第２の基板上に形成するステップと、周辺回路層上に、複数の第２の相互連結コンタクトを備える少なくとも１つの第２のコンタクト層を形成するステップと、少なくとも１つの第２のコンタクト層上にＣＭＯＳ結合層を形成するステップとを含む。
一部の実施形態では、アレイウェハをＣＭＯＳウェハに接合するステップは、ＣＭＯＳウェハの方へ下に向けるためにアレイウェハをひっくり返すステップと、少なくとも１つの鉛直貫通コンタクトが、少なくとも１つの第１の相互連結コンタクトおよび少なくとも１つの第２の相互連結コンタクトを通じて周辺回路層へと電気的に連結されるように、アレイウェハのアレイ結合層をＣＭＯＳウェハのＣＭＯＳ結合層に接合するステップとを含む。
一部の実施形態では、少なくとも１つの貫通基板コンタクトを形成するステップは、第１の基板を貫通する少なくとも１つの貫通基板開口を形成するステップと、第１の基板を覆い、少なくとも１つの貫通基板開口を満たす隔離層を形成するステップと、隔離層、少なくとも１つの貫通基板開口、およびアレイウェル構造を貫通し、少なくとも１つの鉛直貫通コンタクトの少なくとも一部分を露出させる少なくとも１つの鉛直貫通開口を形成するステップと、少なくとも１つの貫通基板コンタクトが少なくとも１つの鉛直コンタクトと接触するように、少なくとも１つの貫通基板コンタクトを少なくとも１つの鉛直貫通開口内に形成するステップとを含む。
一部の実施形態では、少なくとも１つの貫通基板開口を形成するステップは、少なくとも１つの貫通基板開口を第１の基板内に形成するためにディーププラズマエッチングを使用するステップを含み、ディーププラズマエッチングの間のプラズマの高エネルギー流がアレイウェル構造によって阻止される。
一部の実施形態では、少なくとも１つの貫通基板コンタクトを形成するステップは、少なくとも１つの貫通基板コンタクトと接触して少なくとも１つのアレイパッドを形成するステップと、少なくとも１つのアレイパッドを露出させるために少なくとも１つのパッド開口を形成するステップとをさらに含む。
開示されている三次元（３Ｄ）メモリデバイスは、周辺領域および階段アレイ領域を備えるアレイウェハであって、第１の基板と、周辺領域における第１の基板内のアレイウェル構造と、階段アレイ領域における第１の基板上のアレイデバイスと、周辺領域における少なくとも１つの鉛直貫通コンタクトと、第１の基板およびアレイウェル構造を貫通し、少なくとも１つの鉛直貫通コンタクトと接触する少なくとも１つの貫通基板コンタクトとを備えるアレイウェハを備え得る。３Ｄメモリデバイスは、少なくとも１つの第１の鉛直貫通コンタクトを通じて少なくとも１つの貫通基板コンタクトに電気的に連結される周辺回路層を備える、アレイウェハに接合されるＣＭＯＳウェハをさらに備えることができる。
一部の実施形態では、アレイウェル構造は、第１の基板において２つのｎウェル領域によって挟まれたｐウェル領域を備えるバイポーラ接合トランジスタを備える。
一部の実施形態では、アレイウェル構造は、第１の基板において２つのｐウェル領域によって挟まれたｎウェル領域を備えるバイポーラ接合トランジスタを備える。
一部の実施形態では、アレイデバイスは、前記第１の基板上の交互導電体／誘電体スタックと、交互導電体／誘電体スタックを鉛直に貫通する複数のＮＡＮＤストリングと、交互導電体／誘電体スタックの少なくとも１つの横側面上の階段構造とを備える。
一部の実施形態では、アレイウェハは、アレイウェル構造、およびアレイデバイスを覆う絶縁層と、階段アレイ領域において、階段構造におけるワード線と接触する少なくとも１つのワード線コンタクトとを備え、少なくとも１つの鉛直貫通コンタクトおよび少なくとも１つのワード線コンタクトは絶縁層を貫通する。
一部の実施形態では、アレイウェハは、絶縁層を覆う、複数の第１の相互連結コンタクトを備える少なくとも１つの第１のコンタクト層と、少なくとも１つの第１のコンタクト層とＣＭＯＳウェハとの間のアレイ結合層とをさらに備える。
一部の実施形態では、ＣＭＯＳウェハは、第２の基板上の周辺回路層と、周辺回路層上の、複数の第２の相互連結コンタクトを備える少なくとも１つの第２のコンタクト層と、少なくとも１つの第２のコンタクト層とアレイ結合層との間のＣＭＯＳ結合層とを備える。
一部の実施形態では、アレイウェハは、第１の基板を覆う隔離層をさらに備え、少なくとも１つの貫通基板コンタクトは、隔離層およびアレイウェル構造を貫通し、少なくとも１つの鉛直コンタクトと接触する。
一部の実施形態では、アレイウェハは、少なくとも１つの貫通基板コンタクトと接触する少なくとも１つのアレイパッドをさらに備え、少なくとも１つのアレイパッドは、少なくとも１つの鉛直貫通コンタクト、少なくとも１つの第１の相互連結コンタクト、および少なくとも１つの第２の相互連結コンタクトを通じてＣＭＯＳウェハの周辺回路層に電気的に連結される。
本開示の他の態様が、本開示の記載、請求項の範囲、および図面に鑑みて当業者によって理解され得る。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。
本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による、図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。
本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味は、「～の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、最も幅広い形で解釈されるべきであることは容易に理解されるべきである。
さらに、「～の下に」、「～の下方に」、「下方」、「～の上方に」、「上方」などの空間的に相対的な用語が、他の要素または特徴に対する１つの要素または特徴の関係を、図において示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中に装置の異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度または他の配向で回転させられてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
本明細書で使用されるとき、「基板」という用語は、後続の材料層が追加される材料を言っている。基板自体はパターン形成され得る。基板の上に追加される材料は、パターン形成できる、または、パターン形成されないままとできる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの半導体材料の幅広い配列を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハなど、非導電性材料から作ることができる。
本明細書で使用されるとき、「層」という用語は、厚さを伴う領域を含む材料部分を言っている。層は、下にある構造もしくは上にある構造の全体にわたって延在することができる、または、下にある構造もしくは上にある構造の延在未満の延在を有し得る。さらに、層は、連続的な構造の厚さより小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、任意の対の水平な平面の間に、連続的な構造の上面と下面との間に、または、そのような上面および下面に位置させられ得る。層は、水平に、鉛直に、および／または、先細りとされた表面に沿って延び得る。基板は、層であり得る、１つもしくは複数の層をその中に含み得る、ならびに／または、その上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層は複数の層を含み得る。例えば、相互連結層は、１つまたは複数の導体および接触の層（コンタクト、相互接触線、および／またはビアが形成される）と、１つまたは複数の誘電層とを含み得る。
本明細書で使用されるとき、「名目上の／名目上は」という用語は、製品の設計の局面の間または工程の間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素または工程作業についての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造工程における若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体装置と関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。
本明細書で使用されるとき、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して鉛直方向で延びるように、横に配向された基板の上にメモリセルトランジスタの鉛直に配向されるストリング（つまり、本明細書ではＮＡＮＤストリングなどの「メモリストリング」としての領域）を伴う半導体装置を言っている。本明細書で使用されているように、「鉛直の／鉛直に」という用語は、基板の横の表面に対して名目上は垂直であることを意味する。
半導体技術が進むにつれて、３ＤのＮＡＮＤメモリデバイスなどの三次元（３Ｄ）メモリデバイスが、より多くの酸化物／窒化物（ＯＮ）層をスケーリングし続けている。概して、３Ｄメモリデバイスを形成するための一部の従来の方法では、相補的な金属－酸化物－半導体のウェハ（以下「ＣＭＯＳウェハ」）が、３Ｄメモリデバイスのフレームワークを形成するためにメモリセルアレイウェハ（以下「アレイウェハ」）と接合される。積み重ねられたメモリセルアレイデバイスと周辺デバイス（例えば、パワーバスおよび金属ルーティング）との間に鉛直電気的相互連結を提供するための相互連結構造を提供するために、貫通シリコンコンタクト（ＴＳＣ： Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｃｏｎｔａｃｔ）エッチング工程が、ＯＮ層の数の増加のため、大きい厚さを有するシリコン層全体を貫通するように実施される。エッチング孔が実質的なアスペクト比を有するため、プラズマエッチング工程を実施してＴＳＣを形成するために、ある量のエネルギーを必要とする。さらに、ＴＳＣエッチング工程は、ＣＭＯＳウェハとメモリセルアレイウェハとを接合した後に実施されるため、ＴＳＣエッチング工程の間のプラズマは複数の層を通り抜けてＣＭＯＳ装置を損傷させ、それによってＣＭＯＳ装置の信頼性に影響を与える可能性がある。
したがって、新たな３Ｄメモリデバイスおよびその製作方法が、このような問題に対処するために提供される。３Ｄメモリデバイスが、構成要素（例えば、ＣＭＯＳ装置、およびメモリセルアレイデバイス）が異なるウェハに別々に形成されてから向かい合った形で接合される非モノリシックの３Ｄメモリデバイスの一部であり得ることは、留意されたい。一部の実施形態では、図１～図９との関連で以下に記載されているように、アレイデバイス基板はひっくり返され、ハイブリッド接合のためにＣＭＯＳ基板の方へ下を向き、そのため、接合された非モノリシックの３Ｄメモリデバイスでは、アレイウェハはＣＭＯＳウェハの上方にある。一部の他の実施形態では、アレイウェハは、接合された非モノリシックの３Ｄメモリデバイスの基板としてのままであり、ＣＭＯＳウェハがひっくり返され、ハイブリッド接合のためにアレイウェハの方へ下を向く。
図１Ａ～図１Ｅを参照すると、３Ｄメモリデバイスを形成するための例示の方法の流れ図が、本開示の一部の実施形態により示されている。図１Ａ～図１Ｅに示されている動作および／またはステップは完全ではないことと、図示されているいずれかの動作の前、後、または間に他の動作が実施されてもよいこととは、理解されるべきである。図２～図９は、本開示の一部の実施形態による図１Ａ～図１Ｅに示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図を示している。
図１Ａに示されているように、方法は作業Ｓ１００において開始し、ここで、周辺領域と階段アレイ領域とを含むアレイウェハが形成される。エッチング停止層およびアレイウェル構造が周辺領域に形成でき、アレイデバイスが階段アレイ領域に形成できる。
図１Ｂおよび図２を参照すると、作業Ｓ１００は、第１の基板１０１を形成し、周辺領域１１０にアレイウェル構造１１２を形成するステップＳ１０２を含み得る。一部の実施形態では、第１の基板１０１は、シリコン（例えば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または、それらの任意の適切な組み合わせを含み得る任意の適切な半導体材料を含み得る。一部の実施形態では、底基板５４０は、研削、湿式／乾式エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、第１の基板１０１は、例えば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属の多層基板など、単層基板または多層基板であり得る。
第１の基板１０１は、横方向で横に延びる２つの横の表面（例えば、上面および下面）を含み得る。本明細書で使用されているように、ある構成要素（例えば、層または装置）が半導体装置の他の構成要素の「上」、「上方」、または「下方」のどれにあるかは、基板が鉛直方向において半導体装置の最も下の面に位置決めされるとき、鉛直方向における半導体装置の基板（例えば、第１の基板１０１）に対して決定される。空間的な関係を記載するための同じ概念が本開示を通じて適用されている。
一部の実施形態によれば、図２に示されているように、第１の基板１０１は、両方とも横方向に延びる周辺領域１１０および階段アレイ領域１２０を備え得る。アレイウェル構造１１２は第１の基板１０１の周辺領域１１０に形成され得る。
アレイウェル構造１１２は、３つのウェル領域１１４、１１６、および１１８を備えるバイポーラ接合トランジスタであり得る。一部の他の実施形態では、アレイウェル構造１１２はＰＮＰ型トランジスタであり得る。つまり、ｎウェル領域１１６は２つのｐウェル領域１１４および１１８によって挟まれる。一部の実施形態では、アレイウェル構造１１２はＮＰＮ型トランジスタであり得る。つまり、ｐウェル領域１１６は２つのｎウェル領域１１４および１１８によって挟まれる。ｎウェル領域およびｐウェル領域１１４、１１６、および１１８は、任意の適切なドーピング工程によって形成され得る。アレイウェル構造１１２は、第１の基板１０１の周辺領域１１０の上面の部分を覆うことができる。
図１Ｂおよび図３を参照すると、作業Ｓ１００は、階段アレイ領域１２０にアレイデバイス２２０を形成するステップＳ１０４をさらに含み得る。一部の実施形態では、アレイデバイス２２０は、メモリセルが、第１の基板１０１の上方で鉛直に延びるＮＡＮＤストリング２３０の配列の形態で提供されるＮＡＮＤフラッシュメモリデバイスであり得る。アレイデバイス２２０は、導体層２１２および誘電層２１４の複数の対を通じて延びる複数のＮＡＮＤストリング２３０を備え得る。導体層／誘電層の複数の対は、本明細書では「交互導電体／誘電体スタック」２１０とも称される。交互導電体／誘電体スタック２１０における導体層／誘電層の対の数（例えば、３２対、６４対、または９６対）が、アレイデバイス２２０におけるメモリセルの数を設定することができる。交互導電体／誘電体スタック２１０における導体層２１２および誘電層２１４は、鉛直方向において交互である。別の言い方をすれば、交互導電体／誘電体スタック２１０の最上部または最下部におけるものを除いて、各々の導体層２１２は両側において２つの誘電層２１４によって隣接され、各々の誘電層２１４は両側において２つの導体層２１２によって隣接され得る。導体層２１２は、同じ厚さを各々が有し得る、または、異なる厚さを有し得る。同様に、誘電層２１４は、同じ厚さを各々が有し得る、または、異なる厚さを有し得る。導体層２１２は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導体材料を含み得る。誘電層２１４は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。一部の実施形態では、導体層２１２はＷなどの金属層を含み、誘電層２１４は酸化シリコンを含む。
図３に示されているように、横方向における少なくとも一方の側において、交互導電体／誘電体スタック２１０は階段構造２４０を備え得る。階段構造２４０の各々高さは、導体層２１２と誘電層２１４とを各々が含む、導体層／誘電層の１つまたは複数の対を含み得る。階段構造２４０の各々の高さにおける最も上の層は、鉛直方向における相互連結のための導体層２１２とできる。一部の実施形態では、階段構造２４０の各々の２つの隣接するレベルは、鉛直方向における名目上の同じ距離と、横方向における名目上の同じ距離とでずれている。階段構造２４０の各々の２つの隣接する高さについて、第１の基板１０１により近い第１の高さ（および、その中の導体層および誘電層）は、第２の高さ（および、その中の導体層および誘電層）より横方向でさらに遠くに延び、それによって、鉛直方向における相互連結のための第１の高さにおける「着地領域」を形成する。
図３に示されているように、各々のＮＡＮＤストリング２３０は、交互導電体／誘電体スタックを通じて延びるチャネル構造を備え得る。チャネル構造は、半導体材料（例えば、半導体チャネルとして）と誘電材料（例えば、メモリ膜として）とで満たされるチャネルホールを備え得る。一部の実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層、記憶層（「電荷捕獲／貯蔵層」としても知られている）、および遮断層を含む複合層である。各々のＮＡＮＤストリング２３０は円筒形（例えば、柱形）を有し得る。半導体チャネル、トンネル層、記憶層、および遮断層は、一部の実施形態によれば、この順番で柱の中央から外面に向かう方向に沿って配置される。トンネル層は、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせを含み得る。記憶層は、窒化シリコン、酸化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。遮断層は、酸化シリコン、窒化シリコン、高い誘電率（ｈｉｇｈ－ｋ）の誘電体、またはそれらの任意の組み合わせを含み得る。
一部の実施形態では、ＮＡＮＤストリング２３０は、ＮＡＮＤストリング２３０のための複数の制御ゲート（各々がワード線の一部である）を備える。交互導電体／誘電体スタック２１０における導体層２１２は、ＮＡＮＤストリング２３０のメモリセルのための制御ゲートとして機能できる。導体層２１２は、複数のＮＡＮＤストリング２３０のための複数の制御ゲートを備えることができ、階段構造２４０において途切れるワード線として横に延びることができる。
図１Ｂおよび図４に示されているように、作業Ｓ１００は、絶縁層２５０において複数の鉛直貫通コンタクト３１０を形成するステップＳ１０６をさらに含み得る。図３に示されているような一部の実施形態では、堆積工程は、絶縁層２５０がアレイウェル構造１１２およびアレイデバイス２２０を覆うことができるように絶縁層２５０を形成するために実施され得る。ＣＭＰ工程が、絶縁層２５０の上面を平坦化するために実施され得る。図４に示されているように、複数の鉛直貫通コンタクト３１０は、絶縁層２５０内に形成でき、アレイウェル構造１１２と接触している少なくとも１つの鉛直コンタクト３１２と、階段構造２４０においてワード線と接触している複数のワード線コンタクト３１６とを備え得る。各々の鉛直貫通コンタクト３１０は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含む導体材料で満たされる開口（例えば、ビアホールまたはトレンチ）を備え得る。複数の鉛直貫通コンタクト３１０のうちの一部または全部は、後で詳細に記載されているように、一度だけのコンタクト形成工程において同時に形成され得る。
一部の実施形態では、各々の鉛直貫通コンタクト３１０の端（例えば、上端）同士は、例えば、鉛直貫通コンタクト３１０が形成される絶縁層２５０の上面上で、互いと面一である。各々の鉛直貫通コンタクト３１０の他方の端（例えば、下端）は、それぞれのアレイウェハ構造と接触し得る。例えば、鉛直コンタクト３１２の下端はアレイウェル構造１１２と接触でき、各々のワード線コンタクト３１６の下端は階段構造２４０のある高さの対応する導体層２０６（ワード線）と接触できる。
複数の鉛直貫通コンタクト３１０を形成するためのコンタクト形成工程が、例えばフォトリソグラフィ、エッチング、薄膜堆積、およびＣＭＰといった複数の工程を含み得ることは理解される。例えば、鉛直貫通コンタクト３１０は、初めにディープエッチングの鉛直の開口（例えば、湿式エッチングおよび／または乾式エッチング）と、続いて、化学的蒸着（ＣＶＤ）、物理的蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、任意の他の適切な工程、またはそれらの任意の組み合わせを用いて開口を導体材料で満たすこととによって、絶縁層２５０を貫いて形成され得る。鉛直貫通コンタクト３１０を満たすために使用される導体材料は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、他の導体材料は、障壁層、接着層、および／またはシード層として機能するように開口を満たすためにも使用される。
一部の実施形態では、鉛直コンタクト３１２と、ワード線コンタクト３１６とを備える複数の鉛直貫通コンタクト３１０は、同じコンタクト形成工程において同時に形成され得る。一部の実施形態では、コンタクト形成工程における各々の工程は、鉛直コンタクト３１２、およびワード線コンタクト３１６について一度だけ実施される必要がある。例えば、一度だけのリソグラフィ工程が、鉛直コンタクト３１２、およびワード線コンタクト３１６のすべての開口のためのマスクをパターン形成するために実施され、一度だけのエッチング工程が、鉛直コンタクト３１２、およびワード線コンタクト３１６のすべての開口をエッチングするために実施され、一度だけの堆積工程が、鉛直コンタクト３１２、およびワード線コンタクト３１６のすべての開口を同じ導体材料で満たすために実施され得る。
図１Ｂおよび図４に示されているように、作業Ｓ１００は、複数の相互連結コンタクト３２３を含む少なくとも１つのコンタクト層３２０を形成するステップＳ１０８をさらに含み得る。コンタクト層３２０は、誘電層３２５と相互連結コンタクト３２３とを備えることができ、絶縁層２５０の上方に形成され得る。各々の相互連結コンタクト３２３の上端は誘電層３２５の上面において互いと面一とでき、各々の相互連結コンタクト３２３の下端は、誘電層３２５の下面において互いと面一とでき、例えば、鉛直コンタクト３１２、またはワード線コンタクト３１６といった、対応する鉛直貫通コンタクト３１０の上端と接触することができる。
誘電層３２５は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積工程によって形成できる。誘電層３２５は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。相互連結コンタクト３２３は、初めにエッチングの鉛直の開口（例えば、湿式エッチングおよび／または乾式エッチング）と、続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせを用いて開口を導体材料で満たすこととによって、誘電層３２５を貫いて形成され得る。相互連結コンタクト３２３を満たすために使用される導体材料は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、他の導体材料が、障壁層、接着層、および／またはシード層として機能するように開口を満たすために使用される。
一部の実施形態では、少なくとも１つのコンタクト層３２０は複数の層を備えることができ、各々の相互連結コンタクト３２３は、複数の層に形成される複数のサブコンタクトを含み得る。例えば、図４に示されているように、複数のサブコンタクトは、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料によって作られる１つもしくは複数のコンタクト、単層／複層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を備えることができ、複数のコンタクト形成工程において形成され得る。例えば、複数のサブコンタクトを形成するための製作工程は、誘電層３２５において１つまたは複数の導電層と１つまたは複数のコンタクト層とを形成することを含み得る。導電層および導体コンタクト層は、知られている任意の適切なバックエンド（ＢＥＯＬ）方法によって形成され得る。一部の実施形態では、コンタクト層３２０におけるすべての相互連結コンタクト３２３は、同じコンタクト形成工程において同時に形成され得る。
図１Ｂおよび図４に示されているように、作業Ｓ１００は、少なくとも１つのコンタクト層３２０上にアレイ結合層３３０を形成するステップＳ１１０をさらに含み得る。アレイ結合層３３０は、誘電層３３６に埋め込まれる１つまたは複数の結合構造３３８を含むバックエンド（ＢＥＯＬ）相互連結層であり得る。結合構造３３８は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料によって作られるコンタクト、単層／複層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を、それらに限定されることなく備えることができる。誘電層３３６は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。結合構造３３８の１つまたは複数の一部分は、アレイウェハ１００におけるアレイ結合層３３０の上面上において露出させられ得る。
一部の実施形態では、アレイ結合層３３０を形成するための製作工程は、誘電層３３６を形成することと、それに続いて複数の結合構造３３８を形成することとを含む。結合構造３３８のうちの１つまたは複数は相互連結コンタクト３２３とそれぞれ接触し得る。誘電層３３６は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせなどの誘電材料の１つまたは複数の層を含み得る。結合構造３３８は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料によって作られるコンタクト、単層／複層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を、それらに限定されることなく備えることができる。
一部の実施形態では、結合構造３３８を形成するための製作工程は、誘電層３３６において開口を形成することと、それに続いて開口を導電性材料で満たすこととを含む。誘電層３３６における開口は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせによって、導電性材料で満たされ得る。一部の実施形態では、結合構造３３８を形成するための製作工程は、誘電層において１つまたは複数の導電層と１つまたは複数のコンタクト層とを形成することをさらに含む。導電層および導体コンタクト層は、知られている任意の適切なＢＥＯＬ方法によって形成され得る。
図１に戻って参照すると、方法は、ＣＭＯＳウェハが形成され得る作業Ｓ２００へと処理した。図５に示されているように、ＣＭＯＳウェハ４００は、第２の基板４０１と、第２の基板４０１上の周辺回路層４１０と、ＣＭＯＳ装置層４１０上の少なくとも１つのコンタクト層４２０と、少なくとも１つのコンタクト層３２０上のＣＭＯＳ結合層４３０とを備え得る。
図１Ｃおよび図５に示されているように、作業Ｓ２００は、第２の基板４０１を形成し、第２の基板４０１上に周辺回路層４１０を形成するステップＳ２０２を含み得る。一部の実施形態では、第２の基板４０１は、シリコン（例えば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または、それらの任意の適切な組み合わせを含み得る任意の適切な半導体材料を含み得る。第２の基板４０１は、例えば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属の多層基板など、単層基板または多層基板であり得る。一部の実施形態では、第２の基板４０１は、研削、湿式／乾式エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。
第２の基板４０１上に形成された周辺回路層４１０は、３Ｄメモリデバイスの動作を容易にするために使用される任意の適切なデジタル回路、アナログ回路、および／もしくは混合信号周辺回路を含む１つまたは複数の周辺回路を含み得る。例えば、１つまたは複数の周辺回路は、ページバッファ、デコーダ（例えば、ローデコーダおよびカラムデコーダ）、ラッチ、センスアンプ、ドライバ、チャージポンプ、電流基準もしくは電圧基準、または、回路の任意の能動的もしくは受動的な構成要素（例えば、トランジスタ、ダイオード、レジスタ、またはコンデンサ）のうちの１つまたは複数を含み得る。図５に示されているような一部の実施形態では、１つまたは複数の周辺回路は、相補的な金属－酸化物－半導体（ＣＭＯＳ）技術を使用して形成された複数のＣＭＯＳ装置４１２を備え得る。
図１Ｃおよび図５に示されているように、作業Ｓ２００は、複数の相互連結コンタクト４２３を含む少なくとも１つのコンタクト層４２０を形成するステップＳ２０４をさらに含み得る。コンタクト層４２０は、誘電層４２５と相互連結コンタクト４２３とを備えることができ、周辺回路層４１０の上方に形成され得る。誘電層４２５は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積工程によって形成できる。誘電層４２５は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。相互連結コンタクト４２３は、初めにエッチングの鉛直の開口（例えば、湿式エッチングおよび／または乾式エッチング）と、続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせを用いて開口を導体材料で満たすこととによって、誘電層４２５を貫いて形成され得る。相互連結コンタクト４２３を満たすために使用される導体材料は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、他の導体材料が、障壁層、接着層、および／またはシード層として機能するように開口を満たすために使用される。
一部の実施形態では、少なくとも１つのコンタクト層４２０は複数の層を備えることができ、各々の相互連結コンタクト４２３は、複数の層に形成される複数のサブコンタクトを含み得る。例えば、図６に示されているように、複数のサブコンタクトは、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料によって作られる１つもしくは複数のコンタクト、単層／複層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を備えることができ、複数のコンタクト形成工程において形成され得る。例えば、複数のサブコンタクトを形成するための製作工程は、誘電層４２５において１つまたは複数の導電層と１つまたは複数のコンタクト層とを形成することを含み得る。導電層および導体コンタクト層は、知られている任意の適切なフロントエンド（ＦＥＯＬ）方法によって形成され得る。一部の実施形態では、コンタクト層４２０におけるすべての相互連結コンタクト４２３は、同じコンタクト形成工程において同時に形成され得る。
図１Ｃおよび図５に示されているように、作業Ｓ２００は、少なくとも１つのコンタクト層４２０にＣＭＯＳ結合層４３０を形成するステップＳ２０６をさらに含み得る。ＣＭＯＳ結合層３３０は、誘電層４３６に埋め込まれる１つまたは複数の結合構造４３８を含むフロントエンド（ＦＥＯＬ）相互連結層であり得る。結合構造４３８は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料によって作られるコンタクト、単層／複層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を、それらに限定されることなく備えることができる。誘電層４３６は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。結合構造４３８の１つまたは複数の一部分は、ＣＭＯＳウェハ４００上のＣＭＯＳ結合層４３０の上面において露出させられ得る。
一部の実施形態では、ＣＭＯＳ結合層４３０を形成するための製作工程は、誘電層４３６を形成することと、それに続いて複数の結合構造４３８を形成することとを含む。結合構造４３８のうちの１つまたは複数は相互連結コンタクト４２３とそれぞれ接触し得る。誘電層４３６は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせなどの誘電材料の１つまたは複数の層を含み得る。結合構造４３８は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料によって作られるコンタクト、単層／複層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を、それらに限定されることなく備えることができる。
一部の実施形態では、結合構造４３８を形成するための製作工程は、誘電層４３６において開口を形成することと、それに続いて開口を導電性材料で満たすこととを含む。誘電層４３６における開口は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせによって、導電性材料で満たされ得る。一部の実施形態では、結合構造４３８を形成するための製作工程は、誘電層において１つまたは複数の導電層と１つまたは複数のコンタクト層とを形成することをさらに含む。導電層および導体コンタクト層は、知られている任意の適切なＦＥＯＬ方法によって形成され得る。
図１Ａに戻って参照すると、方法は、アレイウェハとＣＭＯＳウェハとが接合され得る作業Ｓ３００へと処理した。図１Ｄおよび図６に示されているように、作業Ｓ３００は、ハイブリッド接合のためにＣＭＯＳウェハ４００の方へ下に向けるためにアレイウェハ１００をひっくり返すステップＳ３０２と、アレイウェハ１００のアレイ結合層３３０をＣＭＯＳウェハ４００のＣＭＯＳ結合層４３０に接合するステップＳ３０４とを含み得る。
接合境界面がアレイ結合層３３０とＣＭＯＳ結合層４３０との間にある。そのため、接合境界面は、２つの誘電層の間（例えば、窒化シリコン層と酸化シリコン層との間）の間の境界面と、２つの導電層（例えば、２つの金属層）の間の境界面との両方を含む。一部の実施形態では、アレイウェハ１００における１つまたは複数の結合構造３３８と、ＣＭＯＳウェハ４００における１つまたは複数の結合構造４３８とは、電気的連結のための接合境界面において互いと接触させられ得る。
一部の実施形態では、アレイウェハ１００とＣＭＯＳウェハ４００との間のハイブリッド接合は、任意の適切な接合工程またはそれらの組み合わせを含み得る。例えば、接合境界面は、接合境界面の両側における誘電層同士および／または導電層同士の間の化学的接合によって形成され得る。別の例として、接合境界面は、接合境界面の両側における誘電層同士および／または導電層同士の間の物理的相互作用（例えば、相互拡散）によって形成され得る。一部の実施形態では、接合境界面は、接合工程の前に接合境界面の両側からの表面のプラズマ処理または熱処理の後に形成され得る。
図１Ａを参照すると、方法は、少なくとも１つの貫通基板コンタクトが、少なくとも１つの鉛直コンタクトと連結するために第１の基板およびアレイウェル構造を貫通するように形成され得る作業Ｓ４００へと処理した。
図１Ｅに示されているように、作業Ｓ４００は、第１の基板を薄くするステップＳ４０２を含み得る。一部の実施形態では、第１の基板１０１は、限定されることはないが、ウェーハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切な工程、またはそれらの任意の組み合わせを含む工程によって薄くされ得る。
図１Ｅおよび図７に示されているように、作業Ｓ４００は、第１の基板１０１を貫通する少なくとも１つの貫通基板開口６１０を形成するステップＳ４０４を含み得る。少なくとも１つの貫通基板開口６１０が任意の適切なフォトリソグラフィ工程によって形成され得ることは、理解される。例えば、ハードマスクが第１の基板１０１上に形成でき、ディーププラズマエッチング（例えば、ディープ反応イオンエッチング工程）が、基板１０１全体を貫通し、アレイウェル構造１１２において停止させられる少なくとも１つの貫通基板開口６１０を形成するために実施され得る。
プラズマエッチング工程の間、適切な気体混合物のグロー放電（プラズマ）の高エネルギー流が試料において（パルスで）放たれることが留意される。プラズマ発生源（「エッチング種」とも称される）は、荷電（イオン）または中性（原子およびラジカル）のいずれかであり得る。プラズマエッチング工程の間、プラズマは、基板１０１とプラズマによって発生させられる反応種との間の化学的反応から揮発性エッチング生成物を発生させる。プラズマエッチング工程の間、プラズマの高エネルギー流は、アレイウェル構造１１２によって阻止され、そのため、ＣＭＯＳウェハ４００におけるＣＭＯＳ装置に影響を与えるように、少なくとも１つの鉛直コンタクトを通り抜けることができないことも理解される。そのため、ＣＭＯＳウェハ４００におけるＣＭＯＳ装置への潜在的なプラズマにより誘導される損傷（ＰＩＤ）が回避できる。
図１Ｅおよび図８に示されているように、作業Ｓ４００は、第１の基板１０１を覆う隔離層７３０を形成し、少なくとも１つの貫通基板開口６１０を満たすステップＳ４０６をさらに含み得る。隔離層７３０は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。
図１Ｅおよび図８に示されているように、作業Ｓ４００は、隔離層７３０および交互誘電エッチング停止構造２０５を貫通し、少なくとも１つの第１の鉛直コンタクト３１２と接触する少なくとも１つの貫通基板コンタクト７４０（一部の実施形態では「貫通シリコンコンタクト（ＴＳＣ）」とも称される）を形成するステップＳ４０８をさらに含み得る。少なくとも１つの貫通基板コンタクト７４０を形成するためのコンタクト工程が、例えばフォトリソグラフィ、エッチング、薄膜堆積、およびＣＭＰといった複数の工程を含み得ることは理解される。一部の実施形態では、少なくとも１つの鉛直貫通開口は、隔離層７３０およびアレイウェル構造１１２を貫通するために、湿式エッチングおよび／または乾式エッチングによって、対応する貫通基板開口６１０を貫いて形成され得る。このようにして、アレイウェル構造１１２に着地される少なくとも１つの鉛直コンタクト３１２の端面は、少なくとも１つの鉛直貫通開口によって露出させられ得る。続いての堆積工程が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせを用いて少なくとも１つの鉛直貫通開口を導体材料で満たすことで、少なくとも１つの貫通基板コンタクト７４０を形成することができる。少なくとも１つの貫通基板コンタクト７４０を満たすために使用される導体材料は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、他の導体材料は、障壁層、接着層、および／またはシード層として機能するように開口を満たすためにも使用される。
図１Ｅおよび図９に示されているように、作業Ｓ４００は、少なくとも１つの貫通基板コンタクト７４０と接触して少なくとも１つのアレイパッド８２０を形成するステップＳ４１０をさらに含み得る。少なくとも１つのアレイパッド８２０を形成するためのコンタクト工程が、例えばフォトリソグラフィ、エッチング、薄膜堆積、およびＣＭＰといった複数の工程を含み得ることは理解される。一部の実施形態では、ハードマスク層が隔離層７３０上に形成でき、少なくとも１つの鉛直貫通開口が、ハードマスク層を使用することで、湿式エッチングおよび／または乾式エッチングによって隔離層７３０内に形成され得る。このようにして、少なくとも１つの貫通基板コンタクト７４０の端面が少なくとも１つの鉛直貫通開口によって露出させられ得る。続いての堆積工程が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせを用いて少なくとも１つの鉛直貫通開口を導体材料で満たすことで、少なくとも１つのアレイパッド８２０を形成することができる。少なくとも１つのアレイパッド８２０を満たすために使用される導体材料は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、他の導体材料は、障壁層、接着層、および／またはシード層として機能するように開口を満たすためにも使用される。保護層８１０が隔離層７３０上に形成でき、少なくとも１つのパッド開口８３０が少なくとも１つのアレイパッド８２０を露出させるために形成できる。
第１の基板の包囲する領域ではなく第１の基板の後側に少なくとも１つのアレイパッド８２０を使用することで、３Ｄメモリデバイスの周辺回路は３Ｄメモリデバイスの後側を通じて連結され得る。したがって、３Ｄメモリデバイスの大きさは低減させることができ、３Ｄメモリデバイスの集積度は増加させることができる。さらに、ＣＭＯＳ装置へのプラズマにより誘導される損傷（ＰＩＤ）の危険性が、鉛直貫通コンタクトを形成する間にプラズマを阻止するためにエッチング停止層およびアレイウェル構造を使用することで排除でき、それによってＣＭＯＳ装置を増加させることができる。
したがって、３Ｄメモリデバイスおよびその製作方法が提供される。一部の実施形態では、方法は、周辺領域および階段アレイ領域を備えるアレイウェハを形成するステップであって、周辺領域において第１の基板にアレイウェル構造を形成するステップと、階段アレイ領域において第１の基板上にアレイデバイスを形成するステップと、周辺領域において、アレイウェル構造と接触する少なくとも１つの鉛直貫通コンタクトを形成するステップとを含む、ステップを含み得る。方法は、ＣＭＯＳウェハを形成するステップと、アレイウェハとＣＭＯＳウェハとを接合するステップと、第１の基板およびアレイウェル構造を貫通し、少なくとも１つの鉛直貫通コンタクトと接触する少なくとも１つの貫通基板コンタクトを形成するステップとをさらに含み得る。
一部の実施形態では、アレイウェル構造を形成するステップは、周辺領域において第１の基板にバイポーラ接合トランジスタを形成するステップを含み、バイポーラ接合トランジスタは、２つのｐウェル領域によって挟まれたｎウェル領域を備える。
一部の実施形態では、アレイウェル構造を形成するステップは、周辺領域において第１の基板にバイポーラ接合トランジスタを形成するステップを含み、バイポーラ接合トランジスタは、２つのｎウェル領域によって挟まれたｐウェル領域を備える。
一部の実施形態では、アレイデバイスを形成するステップは、第１の基板上に交互導電体／誘電体スタックを形成するステップと、交互導電体／誘電体スタックを鉛直に貫通する複数のＮＡＮＤストリングを形成するステップと、交互導電体／誘電体スタックの少なくとも１つの横側面上に階段構造を形成するステップとを含む。
一部の実施形態では、アレイウェハを形成するステップは、アレイウェル構造、およびアレイデバイスを覆う絶縁層を形成するステップと、階段アレイ領域において、階段構造におけるワード線と接触する少なくとも１つのワード線コンタクトを形成するステップとをさらに含み、少なくとも１つの第１の鉛直貫通コンタクト、および少なくとも１つのワード線コンタクトは、同じコンタクト形成工程によって絶縁層内に同時に形成される。
一部の実施形態では、アレイウェハを形成するステップは、絶縁層上に、複数の第１の相互連結コンタクトを備える少なくとも１つの第１のコンタクト層を形成するステップと、少なくとも１つの第１のコンタクト層にアレイ結合層を形成するステップとをさらに含む。
一部の実施形態では、ＣＭＯＳウェハを形成するステップは、周辺回路層を第２の基板上に形成するステップと、周辺回路層上に、複数の第２の相互連結コンタクトを備える少なくとも１つの第２のコンタクト層を形成するステップと、少なくとも１つの第２のコンタクト層上にＣＭＯＳ結合層を形成するステップとを含む。
一部の実施形態では、アレイウェハをＣＭＯＳウェハに接合するステップは、ＣＭＯＳウェハの方へ下に向けるためにアレイウェハをひっくり返すステップと、少なくとも１つの鉛直貫通コンタクトが、少なくとも１つの第１の相互連結コンタクトおよび少なくとも１つの第２の相互連結コンタクトを通じて周辺回路層へと電気的に連結されるように、アレイウェハのアレイ結合層をＣＭＯＳウェハのＣＭＯＳ結合層に接合するステップとを含む。
一部の実施形態では、少なくとも１つの貫通基板コンタクトを形成するステップは、第１の基板を貫通する少なくとも１つの貫通基板開口を形成するステップと、第１の基板を覆い、少なくとも１つの貫通基板開口を満たす隔離層を形成するステップと、隔離層、少なくとも１つの貫通基板開口、およびアレイウェル構造を貫通する少なくとも１つの鉛直貫通開口を形成し、少なくとも１つの鉛直貫通コンタクトの少なくとも一部分を露出させるステップと、少なくとも１つの貫通基板コンタクトが少なくとも１つの鉛直コンタクトと接触するように、少なくとも１つの貫通基板コンタクトを少なくとも１つの鉛直貫通開口内に形成するステップとを含む。
一部の実施形態では、少なくとも１つの貫通基板開口を形成するステップは、少なくとも１つの貫通基板開口を第１の基板内に形成するためにディーププラズマエッチングを使用するステップを含み、ディーププラズマエッチングの間のプラズマの高エネルギー流がアレイウェル構造によって阻止される。
一部の実施形態では、少なくとも１つの貫通基板コンタクトを形成するステップは、少なくとも１つの貫通基板コンタクトと接触して少なくとも１つのアレイパッドを形成するステップと、少なくとも１つのアレイパッドを露出させるために少なくとも１つのパッド開口を形成するステップとをさらに含む。
開示されている三次元（３Ｄ）メモリデバイスは、周辺領域および階段アレイ領域を備えるアレイウェハであって、第１の基板と、周辺領域における第１の基板上のアレイウェル構造と、階段アレイ領域における第１の基板上のアレイデバイスと、周辺領域における少なくとも１つの鉛直貫通コンタクトと、第１の基板およびアレイウェル構造を貫通し、少なくとも１つの鉛直貫通コンタクトと接触する少なくとも１つの貫通基板コンタクトとを備えるアレイウェハを備えることができる。３Ｄメモリデバイスは、少なくとも１つの鉛直貫通コンタクトを通じて少なくとも１つの貫通基板コンタクトに電気的に連結される周辺回路層を備える、アレイウェハに接合されるＣＭＯＳウェハをさらに備えることができる。
一部の実施形態では、アレイウェル構造は、第１の基板において２つのｎウェル領域によって挟まれたｐウェル領域を備えるバイポーラ接合トランジスタを備える。
一部の実施形態では、アレイウェル構造は、第１の基板において２つのｐウェル領域によって挟まれたｎウェル領域を備えるバイポーラ接合トランジスタを備える。
一部の実施形態では、アレイデバイスは、第１の基板上の交互導電体／誘電体スタックと、交互導電体／誘電体スタックを鉛直に貫通する複数のＮＡＮＤストリングと、交互導電体／誘電体スタックの少なくとも１つの横側面上の階段構造とを備える。
一部の実施形態では、アレイウェハは、アレイウェル構造、およびアレイデバイスを覆う絶縁層と、階段アレイ領域において、階段構造におけるワード線と接触する少なくとも１つのワード線コンタクトとをさらに備え、少なくとも１つの鉛直貫通コンタクト、および少なくとも１つのワード線コンタクトは絶縁層を貫通する。
一部の実施形態では、アレイウェハは、絶縁層を覆う、複数の第１の相互連結コンタクトを備える少なくとも１つの第１のコンタクト層と、少なくとも１つの第１のコンタクト層とＣＭＯＳウェハとの間のアレイ結合層とをさらに備える。
一部の実施形態では、ＣＭＯＳウェハは、第２の基板上の周辺回路層と、周辺回路層上の、複数の第２の相互連結コンタクトを備える少なくとも１つの第２のコンタクト層と、少なくとも１つの第２のコンタクト層とアレイ結合層との間のＣＭＯＳ結合層とを備える。
一部の実施形態では、アレイウェハは、第１の基板を覆う隔離層をさらに備え、少なくとも１つの貫通基板コンタクトは、隔離層およびアレイウェル構造を貫通し、少なくとも１つの鉛直コンタクトと接触する。
一部の実施形態では、アレイウェハは、少なくとも１つの貫通基板コンタクトと接触する少なくとも１つのアレイパッドをさらに備え、少なくとも１つのアレイパッドは、少なくとも１つの鉛直貫通コンタクト、少なくとも１つの第１の相互連結コンタクト、および少なくとも１つの第２の相互連結コンタクトを通じてＣＭＯＳウェハの周辺回路層に電気的に連結される。
本開示の他の態様が、本開示の記載、請求項の範囲、および図面に鑑みて当業者によって理解され得る。
特定の実施形態の前述の記載は、本開示の大まかな性質を完全に明らかにするようになっているため、他者が、当業者の知識を適用することによって、本開示の大まかな概念から逸脱することなく、必要以上の実験をすることなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合させることができる。そのため、このような適合および変更は、本明細書において提示された教示および案内に基づいて、開示されている実施形態の等価の意味および範囲内にあるように意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれかによって限定されるべきでなく、以下の特許請求の範囲およびその等価物に従ってのみ定められるべきである。
１００ アレイウェハ
１０１ 第１の基板
１１０ 周辺領域
１１２ アレイウェル構造
１１４、１１６、１１８ ウェル領域
１２０ 階段アレイ領域
２０６ 導体層
２１０ 交互導電体／誘電体スタック
２１２ 導体層
２１４ 第１の誘電層
２２０ アレイデバイス
２３０ ＮＡＮＤストリング
２４０ 階段構造
２５０ 絶縁層
３１０ 鉛直貫通コンタクト
３１２ 第１の鉛直コンタクト
３１６ ワード線コンタクト
３２０ コンタクト層
３２３ 相互連結コンタクト
３２５ 誘電層
３３０ アレイ結合層、ＣＭＯＳ結合層
３３６ 誘電層
３３８ 結合構造
４００ ＣＭＯＳウェハ
４０１ 第２の基板
４１０ 周辺回路層、ＣＭＯＳ装置層
４１２ ＣＭＯＳ装置
４２０ コンタクト層
４２３ 相互連結コンタクト
４２５ 誘電層
４３０ ＣＭＯＳ結合層
４３６ 誘電層
４３８ 結合構造
５４０ 底基板
６１０ 貫通基板開口
７３０ 隔離層
７４０ 貫通基板コンタクト
８１０ 保護層
８２０ アレイパッド

Claims (20)

  1. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    周辺領域および階段アレイ領域を備えるアレイウェハを形成するステップであって、
    前記周辺領域において第１の基板内にアレイウェル構造を形成するステップ、
    前記階段アレイ領域において前記第１の基板上にアレイデバイスを形成するステップ、および、
    前記周辺領域において、前記アレイウェル構造と接触する少なくとも１つの鉛直貫通コンタクトを形成するステップ
    を含む、ステップと、
    ＣＭＯＳウェハを形成するステップと、
    前記アレイウェハと前記ＣＭＯＳウェハとを接合するステップと、
    前記第１の基板および前記アレイウェル構造を貫通し、前記少なくとも１つの鉛直貫通コンタクトと接触する少なくとも１つの貫通基板コンタクトを形成するステップと
    を含む方法。
  2. 前記アレイウェル構造を形成するステップは、
    前記周辺領域において前記第１の基板にバイポーラ接合トランジスタを形成するステップを含み、
    前記バイポーラ接合トランジスタは、２つのｐウェル領域によって挟まれたｎウェル領域を備える、請求項１に記載の方法。
  3. 前記アレイウェル構造を形成するステップは、
    前記周辺領域において前記第１の基板にバイポーラ接合トランジスタを形成するステップを含み、
    前記バイポーラ接合トランジスタは、２つのｎウェル領域によって挟まれたｐウェル領域を備える、請求項１に記載の方法。
  4. 前記アレイデバイスを形成するステップは、
    前記第１の基板上に交互導電体／誘電体スタックを形成するステップと、
    前記交互導電体／誘電体スタックを鉛直に貫通する複数のＮＡＮＤストリングを形成するステップと、
    前記交互導電体／誘電体スタックの少なくとも１つの横側面内に階段構造を形成するステップと
    を含む、請求項１に記載の方法。
  5. 前記アレイウェハを形成するステップは、
    前記アレイウェル構造および前記アレイデバイスを覆う絶縁層を形成するステップと、
    前記階段アレイ領域において、前記階段構造におけるワード線と接触する少なくとも１つのワード線コンタクトを形成するステップと
    をさらに含み、
    前記少なくとも１つの鉛直貫通コンタクト、および前記少なくとも１つのワード線コンタクトは、同じコンタクト形成工程によって前記絶縁層内に同時に形成される、請求項４に記載の方法。
  6. 前記アレイウェハを形成するステップは、
    前記絶縁層上に、複数の第１の相互連結コンタクトを備える少なくとも１つの第１のコンタクト層を形成するステップと、
    前記少なくとも１つの第１のコンタクト層上にアレイ結合層を形成するステップと
    をさらに含む、請求項５に記載の方法。
  7. 前記ＣＭＯＳウェハを形成するステップは、
    周辺回路層を第２の基板上に形成するステップと、
    前記周辺回路層上に、複数の第２の相互連結コンタクトを備える少なくとも１つの第２のコンタクト層を形成するステップと、
    前記少なくとも１つの第２のコンタクト層上にＣＭＯＳ結合層を形成するステップと
    を含む、請求項６に記載の方法。
  8. 前記アレイウェハを前記ＣＭＯＳウェハに接合するステップは、
    前記ＣＭＯＳウェハの方へ下に向けるために前記アレイウェハをひっくり返すステップと、
    前記少なくとも１つの鉛直貫通コンタクトが、少なくとも１つの第１の相互連結コンタクトおよび少なくとも１つの第２の相互連結コンタクトを通じて前記周辺回路層へと電気的に連結されるように、前記アレイウェハの前記アレイ結合層を前記ＣＭＯＳウェハの前記ＣＭＯＳ結合層に接合するステップと
    を含む、請求項７に記載の方法。
  9. 前記少なくとも１つの貫通基板コンタクトを形成するステップは、
    前記第１の基板を貫通する少なくとも１つの貫通基板開口を形成するステップと、
    前記第１の基板を覆い、前記少なくとも１つの貫通基板開口を満たす隔離層を形成するステップと、
    前記隔離層、前記少なくとも１つの貫通基板開口、および前記アレイウェル構造を貫通し、前記少なくとも１つの鉛直貫通コンタクトの少なくとも一部分を露出させる少なくとも１つの鉛直貫通開口を形成するステップと、
    前記少なくとも１つの貫通基板コンタクトが前記少なくとも１つの鉛直コンタクトと接触するように、前記少なくとも１つの貫通基板コンタクトを前記少なくとも１つの鉛直貫通開口内に形成するステップと
    を含む、請求項８に記載の方法。
  10. 少なくとも１つの貫通基板開口を形成するステップは、
    前記少なくとも１つの貫通基板開口を前記第１の基板内に形成するためにディーププラズマエッチングを使用するステップを含み、
    前記ディーププラズマエッチングの間のプラズマの高エネルギー流が前記アレイウェル構造によって阻止される、請求項９に記載の方法。
  11. 前記少なくとも１つの貫通基板コンタクトを形成するステップは、
    前記少なくとも１つの貫通基板コンタクトと接触して少なくとも１つのアレイパッドを形成するステップと、
    前記少なくとも１つのアレイパッドを露出させるために少なくとも１つのパッド開口を形成するステップと
    をさらに含む、請求項１０に記載の方法。
  12. 周辺領域および階段アレイ領域を備えるアレイウェハであって、
    第１の基板、
    前記周辺領域における前記第１の基板内のアレイウェル構造、
    前記階段アレイ領域における前記第１の基板上のアレイデバイス、
    前記周辺領域における少なくとも１つの鉛直貫通コンタクト、および、
    前記第１の基板および前記アレイウェル構造を貫通し、前記少なくとも１つの鉛直貫通コンタクトと接触する少なくとも１つの貫通基板コンタクト
    を備える、アレイウェハと、
    前記少なくとも１つの鉛直貫通コンタクトを通じて前記少なくとも１つの貫通基板コンタクトに電気的に連結される周辺回路層を備える、前記アレイウェハに接合されるＣＭＯＳウェハと
    を備える三次元（３Ｄ）メモリデバイス。
  13. 前記アレイウェル構造は、
    前記第１の基板において２つのｎウェル領域によって挟まれたｐウェル領域を備えるバイポーラ接合トランジスタを備える、請求項１２に記載の３Ｄメモリデバイス。
  14. 前記アレイウェル構造は、
    前記第１の基板において２つのｐウェル領域によって挟まれたｎウェル領域を備えるバイポーラ接合トランジスタを備える、請求項１２に記載の３Ｄメモリデバイス。
  15. 前記アレイデバイスは、
    前記第１の基板における交互導電体／誘電体スタックと、
    前記交互導電体／誘電体スタックを鉛直に貫通する複数のＮＡＮＤストリングと、
    前記交互導電体／誘電体スタックの少なくとも１つの横側面における階段構造と
    を備える、請求項１２に記載の３Ｄメモリデバイス。
  16. 前記アレイウェハは、
    前記アレイウェル構造および前記アレイデバイスを覆う絶縁層と、
    前記階段アレイ領域において、前記階段構造におけるワード線と接触する少なくとも１つのワード線コンタクトと
    をさらに備え、
    前記少なくとも１つの鉛直貫通コンタクト、および前記少なくとも１つのワード線コンタクトは前記絶縁層を貫通する、請求項１５に記載の３Ｄメモリデバイス。
  17. 前記アレイウェハは、
    前記絶縁層を覆う、複数の第１の相互連結コンタクトを備える少なくとも１つの第１のコンタクト層と、
    前記少なくとも１つの第１のコンタクト層と前記ＣＭＯＳウェハとの間のアレイ結合層と
    をさらに備える、請求項１６に記載の３Ｄメモリデバイス。
  18. 前記ＣＭＯＳウェハは、
    第２の基板上の周辺回路層と、
    前記周辺回路層上の、複数の第２の相互連結コンタクトを備える少なくとも１つの第２のコンタクト層と、
    前記少なくとも１つの第２のコンタクト層と前記アレイ結合層との間のＣＭＯＳ結合層と
    を備える、請求項１７に記載の３Ｄメモリデバイス。
  19. 前記アレイウェハは、
    前記第１の基板を覆う隔離層をさらに備え、
    前記少なくとも１つの貫通基板コンタクトは、前記隔離層および前記アレイウェル構造を貫通し、前記少なくとも１つの鉛直コンタクトと接触する、請求項１８に記載の３Ｄメモリデバイス。
  20. 前記アレイウェハは、
    前記少なくとも１つの貫通基板コンタクトと接触する少なくとも１つのアレイパッドをさらに備え、
    前記少なくとも１つのアレイパッドは、前記少なくとも１つの鉛直貫通コンタクト、前記少なくとも１つの第１の相互連結コンタクト、および前記少なくとも１つの第２の相互連結コンタクトを通じて前記ＣＭＯＳウェハの前記周辺回路層に電気的に連結される、請求項１９に記載の３Ｄメモリデバイス。
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