CN110574163A - 三维存储器器件及其制造方法 - Google Patents

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Abstract

提供了一种用于形成3D存储器器件的栅极结构的方法。所述方法包括形成包括外围区域以及阶梯和阵列区域的阵列晶圆。形成阵列晶圆的过程包括：在外围区域中的第一衬底中形成阵列阱结构；在阶梯和阵列区域中的第一衬底上形成阵列器件；以及在外围区域中形成至少一个与阵列阱结构相接触的第一垂直贯穿触点。所述方法还包括形成CMOS晶圆，并且将阵列晶圆和CMOS晶圆键合。所述方法还包括形成穿透第一衬底和阵列阱结构并且与至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点。

Description

三维存储器器件及其制造方法
背景技术
本公开内容的实施例涉及三维(3D)存储器器件及其制造方法。
通过改进处理技术、电路设计、编程算法和制造过程，平面存储器单元被缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面过程和制造技术变得具有挑战性且成本高昂。结果，平面存储器单元的存储器密度接近上限。
3D存储器架构能够解决平面存储器单元中的密度上限。3D存储器架构包括存储器阵列和外围器件，用于控制去往和来自存储器阵列的信号。
发明内容
本文公开了用于形成3D存储器器件的栅极结构的方法及其制造方法的实施例。
公开了一种用于形成三维(3D)NAND存储器器件的方法，包括：形成包括外围区域以及阶梯和阵列区域的阵列晶圆，包括：在外围区域中的第一衬底中形成阵列阱结构，在阶梯和阵列区域中的第一衬底上形成阵列器件，以及形成位于外围区域中并且与阵列阱结构相接触的至少一个垂直贯穿触点。所述方法还可以包括：形成CMOS晶圆；键合阵列晶圆和CMOS晶圆；以及形成穿透第一衬底和阵列阱结构并且与至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点。
在一些实施例中，形成阵列阱结构包括：在外围区域中的第一衬底中形成双极结型晶体管；其中双极结型晶体管包括被夹在两个p阱区域中间的n阱区域。
在一些实施例中，形成阵列阱结构包括：在外围区域中的第一衬底中形成双极结型晶体管；其中双极结型晶体管包括被夹在两个n阱区域中间的p阱区域。
在一些实施例中，形成阵列器件包括：在第一衬底上形成交替导体/电介质叠层；形成垂直穿透交替导体/电介质叠层的多个NAND串；以及在交替导体/电介质叠层的至少一个横向面上形成阶梯结构。
在一些实施例中，形成阵列晶圆还包括：形成覆盖阵列阱结构和阵列器件的绝缘层；以及形成至少一个字线触点，其位于阶梯和阵列区域中并且与阶梯结构中的字线相接触；其中通过同一触点形成过程在绝缘层中同时形成至少一个垂直贯穿触点和至少一个字线触点。
在一些实施例中，形成阵列晶圆还包括：在绝缘层上形成包括多个第一互连触点的至少一个第一接触层；以及在至少一个第一接触层上形成阵列接合层。
在一些实施例中，形成CMOS晶圆包括：在第二衬底上形成外围电路层；在外围电路层上形成包括多个第二互连触点的至少一个第二接触层；以及在至少一个第二接触层上形成CMOS接合层。
在一些实施例中，将阵列晶圆键合到CMOS晶圆包括：翻转阵列晶圆以面朝下朝向CMOS晶圆；以及将阵列晶圆的阵列接合层键合到CMOS晶圆的CMOS接合层，以使得至少一个垂直贯穿触点通过至少一个第一互连触点和至少一个第二互连触点来电连接到外围电路层。
在一些实施例中，形成至少一个贯穿衬底触点包括：形成穿透第一衬底的至少一个贯穿衬底开口；以及形成覆盖第一衬底并且填充至少一个贯穿衬底开口的隔离层；形成至少一个垂直贯穿开口，其穿透隔离层、至少一个贯穿衬底开口和阵列阱结构，并且暴露至少一个垂直贯穿触点的至少一部分；以及在所述至少一个垂直贯穿开口中形成所述至少一个贯穿衬底触点，以使得所述至少一个贯穿衬底触点与所述至少一个垂直触点相接触。
在一些实施例中，形成至少一个贯穿衬底开口包括：使用深等离子体蚀刻在第一衬底中形成至少一个贯穿衬底开口；其中深等离子蚀刻期间的高能量等离子流被阵列阱结构阻隔。
在一些实施例中，形成至少一个贯穿衬底触点还包括：形成至少一个阵列焊盘，该阵列焊盘与所述至少一个贯穿衬底触点相接触；以及形成至少一个焊盘开口以暴露至少一个阵列焊盘。
所公开的三维(3D)存储器器件可以包括阵列晶圆，该阵列晶圆包括外围区域以及阶梯和阵列区域，该阵列晶圆包括：第一衬底、外围区域中的第一衬底上的阵列阱结构、阶梯和阵列区域中的第一衬底上的阵列器件、外围区域中的至少一个垂直贯穿触点；以及穿透第一衬底和阵列阱结构并且与至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点。所述3D存储器器件还可以包括键合在阵列晶圆上的CMOS晶圆，包括外围电路层，该外围电路层通过至少一个垂直贯穿触点来电连接到至少一个贯穿衬底触点。
在一些实施例中，阵列阱结构包括双极结型晶体管，双极结型晶体管包括被夹在第一衬底中的两个n阱区域中间的p阱区域。
在一些实施例中，阵列阱结构包括双极结型晶体管，双极结型晶体管包括被夹在第一衬底中的两个p阱区域中间的n阱区域。
在一些实施例中，阵列器件包括:第一衬底上的交替导体/电介质叠层；垂直穿透交替导体/电介质叠层的多个NAND串；以及在交替导体/电介质叠层的至少一个横向面上的阶梯结构。
在一些实施例中，阵列晶圆还包括：覆盖阵列阱结构以及阵列器件的绝缘层；位于阶梯和阵列区域中并且与阶梯结构中的字线相接触的至少一个字线触点；其中所述至少一个垂直贯穿触点和所述至少一个字线触点穿透绝缘层。
在一些实施例中，阵列晶圆还包括：至少一个第一接触层，其包括覆盖绝缘层的多个第一互连触点；以及在至少一个第一接触层和CMOS晶圆之间的阵列接合层。
在一些实施例中，所述CMOS晶圆包括：在第二衬底上的外围电路层；至少一个第二接触层，其包括外围电路层上的多个第二互连触点；和阵列接合层之间的CMOS接合层。
在一些实施例中，阵列晶圆还包括：覆盖第一衬底的隔离层；其中所述至少一个贯穿衬底触点穿透隔离层和阵列阱结构，并且与所述至少一个垂直触点相接触。
在一些实施例中，阵列晶圆还包括：至少一个阵列焊盘，与所述至少一个贯穿衬底触点接触；其中所述至少一个阵列焊盘通过所述至少一个垂直贯穿触点、所述至少一个第一互连触点以及所述至少一个第二互连触点来电连接到所述CMOS晶圆的外围电路层。
根据本公开内容的描述、权利要求和附图，本领域技术人员可以理解本公开内容的其它方面。
附图说明
结合本文并且形成说明书一部分的附图示出了本公开内容的实施例，并且与描述一起进一步用于解释本公开内容的原理，并且使相关领域的技术人员能够制作和使用本公开内容。
图1A-图1E示出了根据本公开内容的一些实施例的用于形成3D存储器器件的示例性方法的流程图；以及
图2-图9示出了根据本公开内容的一些实施例的在图1所示方法的特定制造阶段的示例性3D存储器器件的示意性截面图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是出于说明的目的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对相关领域的技术人员来说显而易见的是，本公开内容也可以用于各种其它应用。
注意，说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，本文使用的术语“一个或多个”，至少部分取决于上下文，可以用于以单数形式描述任何特征、结构或特性，或可以用于以复数形式描述特征、结构或特性的组合。类似地，术语诸如“一”、“一个”或“所述”同样可以被理解为至少部分地根据上下文来传达单数用法或复数用法。
应当容易理解的是，本公开内容中的“上”、“上面”和“上方”的含义应该以最广泛的方式解释，以使得“上”不仅意指直接在某物上，而且还包括具有中间特征或其之间的层而在某物上的含义，并且“上面”或“上方”不仅意指在某物“上面”或“上方”的含义，而且还可以包括它是在某物“上面”或“上方”而其间没有中间特征或层的含义(即，直接在某物上)。
此外，为了便于描述，本文可以使用空间相对术语，例如“下方”、“下面”、“下层”、“上面”、“上层”等来描述如图所示的一个元件或特征与另一个元件或特征的关系。空间上相关的术语旨在包括器件在使用或操作中的不同方向(除了图中所示的方位之外)。所述装置可以以面向其它方向(旋转90度或在其它方向)，并且本文使用的空间上相关的描述符同样可以相应地解释。
如本文使用的，术语“衬底”指代其上添加了后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文使用的，术语“层”指代包括具有厚度的区域的材料部分。层可以在整个底层或上层的结构上延伸，或可以具有范围小于底层或上层的结构的范围。此外，层可以是厚度小于连续结构厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶部表面和底部表面之间或在顶部表面和底部表面处的任何一对水平面之间。层能够水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一层或多层，和/或可以在其上、其上面和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)以及一个或多个电介质层。
如本文使用的，术语“标称的/标称地”指代在产品或过程的设计阶段设置的部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容差的微小变化造成的。如本文使用的，术语“大约”指示给定量的值，其可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定的技术节点，术语“大约”可以指示给定数量的值，该值在例如值的10-30％内变化(例如该值的±10％、±20％或±30％)。
本文使用的，术语“3D存储器器件”指代这样的半导体器件：在横向的衬底上具有垂直向的存储器单元晶体管串(即，本文中作为“存储器串”的区域，例如NAND串)，以使得存储器串相对于衬底在垂直方向上延伸。如本文使用的，术语“垂直的/垂直地”指代标称地与衬底的横向表面相垂直。
随着半导体技术的进步，三维(3D)存储器器件，例如3D NAND存储器器件，持续缩小更多的氧化物/氮化物(ON)层。通常，在一些用于形成3D存储器器件的常规方法中，互补金属氧化物半导体晶圆(“下文中的CMOS晶圆”)与存储器单元阵列晶圆(“下文中的阵列晶圆”)相键合，以形成3D存储器器件的框架。为了形成用于在堆叠的存储器单元阵列器件和外围器件之间提供垂直电互连的互连结构(例如，用于电源总线和金属布线)，执行贯穿硅触点(TSC)蚀刻过程以穿透整个硅层，该硅层由于ON层的数量增加而具有大的厚度。因为蚀刻孔具有相当大的高宽比，所以需要一定的能量来执行等离子蚀刻过程以形成TSC。此外，由于在键合CMOS晶圆和存储器单元阵列晶圆之后执行TSC蚀刻过程，所以在TSC蚀刻过程期间等离子会穿过多层并且损坏CMOS器件，从而影响CMOS器件的可靠性。
因此，提供了一种新的3D存储器器件及其制造方法来解决这些问题。注意，3D存储器器件可以是非单片3D存储器器件的一部分，其中部件(例如，CMOS器件和存储器单元阵列器件)分别形成在不同的晶圆上，然后以面对面的方式相键合。在一些实施例中，如下面结合图1-9描述的，阵列器件衬底被翻转并且面朝下朝向CMOS衬底，用于混合键合，以使得在键合的非单片3D存储器器件中，阵列晶圆在CMOS晶圆上面。应当理解的是，在一些其它实施例中，阵列晶圆保持为键合的非单片3D存储器器件的衬底，并且CMOS晶圆被翻转并且面朝下朝向阵列晶圆用于混合键合。
参考图1A-1E，根据本公开内容的一些实施例示出了用于形成3D存储器器件的示例性方法的流程图。应当理解的是，图1A-1E中所示的操作和/或步骤不是全面的，并且在任何所示操作之前、之后或之间也可以执行其它操作。图2-9示出了根据本公开内容的一些实施例的在图1A-1E所示方法的特定制造阶段的示例性3D存储器器件的示意性截面图。
如图1A中示出的，所述方法开始于操作S100，其中形成包括外围区域和阶梯及阵列区域的阵列晶圆。可以在外围区域中形成蚀刻停止层和阵列阱结构，并且可以在阶梯和阵列区域中形成阵列器件。
参考图1B和图2，操作S100可以包括形成第一衬底101以及在外围区域110中形成阵列阱结构112的步骤S102。在一些实施例中，第一衬底101可以包括任何合适的半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。在一些实施例中，基础衬底540是打薄的衬底(例如，半导体层)，其通过研磨、湿/干蚀刻、化学机械研磨(CMP)或其任意组合来打薄。在一些实施例中，第一衬底101可以是单层衬底或多层衬底，例如单晶硅单层衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。
第一衬底101可以包括在横向上横向延伸的两个横向表面(例如，顶部表面和底部表面)。如本文使用的，当衬底在垂直方向上位于半导体器件的最低平面中时，相对于半导体器件的衬底(例如，第一衬底101)，来确定半导体器件的一个组件(例如，层或器件)是在半导体器件的另一组件(例如，层或器件)的“上”、“上面”还是“下面”。描述空间关系的相同概念适用于整个本公开内容。
根据一些实施例，如图2中所示，第一衬底101可以包括外围区域110以及阶梯和阵列区域120，它们都在横向上延伸。阵列阱结构112能够形成在第一衬底101的外围区域110中。
阵列阱结构112可以是双极结型晶体管，其包括三个阱区域114、116和118。在一些实施例中，阵列阱结构112可以是PNP型晶体管。也就是说，n阱区域116被夹在两个p阱区域114和118中间。在一些其它实施例中，阵列阱结构112可以是NPN型晶体管。也就是说，p阱区域116被夹在两个n阱区域114和118中间。n阱区域和p阱区域114、116和118可以通过任何合适的掺杂过程形成。阵列阱结构112可以覆盖第一衬底101的外围区域110的顶部表面的一部分。
参考图1B和图3，操作S100还可以包括在阶梯和阵列区域120中形成阵列器件220的步骤S104。在一些实施例中，阵列器件220可以是NAND闪存器件，其中以在第一衬底101上面垂直延伸的NAND串230的阵列的形式提供存储器单元。阵列器件220可以包括延伸通过多个导体层212和电介质层214对的多个NAND串230。多个导体/电介质层对在本文也被称为“交替导体/电介质叠层”210。交替导体/电介质叠层210中的导体/电介质层对的数量(例如，32、64或96)可以设置阵列器件220中的存储器单元的数量。交替导体/电介质叠层210中的导体层212和电介质层214在垂直方向上交替。换句话说，除了在交替导体/电介质叠层210的顶部或底部的导体层之外，每个导体层212可以在两面被两个电介质层214邻接，并且每个电介质层214可以在两面被两个导体层212邻接。导体层212可以各自具有相同的厚度或不同的厚度。类似地，电介质层214可以各自具有相同的厚度或不同的厚度。导体层212可以包括导体材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任意组合。电介质层214可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，导体层212包括金属层(例如W)，并且电介质层214包括氧化硅。
如图3中示出的，至少在横向方向的一面，交替导体/电介质叠层210可以包括阶梯结构240。阶梯结构240的每一层可以包括一个或多个导体/电介质层对，每个导体/电介质层对包括导体层212和电介质层214。阶梯结构240的每一层中的顶层可以是用于在垂直方向上互连的导体层212。在一些实施例中，阶梯结构240的每两个相邻层在垂直方向上偏移标称上相同的距离，在横向方向上偏移标称上相同的距离。对于阶梯结构240的每两个相邻层，更靠近第一衬底101的第一层(以及其中的导体层和电介质层)可以比第二层(以及其中的导体层和电介质层)横向延伸得更远，从而在第一层上形成用于在垂直方向上互连的“着陆区域”。
如图3中所示，每个NAND串230可以包括延伸穿过交替导体/电介质叠层的沟道结构。沟道结构可以包括填充有半导体材料(例如，作为半导体沟道)和电介质材料(例如，作为存储膜)的沟道孔。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧道层、存储层(也称为“电荷捕获/存储层”)和阻隔层的复合层。每个NAND串230可以具有圆柱形状(例如，柱状)。根据一些实施例，半导体沟道、隧穿层、存储层、阻隔层沿着从柱的中心朝向外表面的方向依次布置。隧道层可以包括氧化硅、氮化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。阻隔层可以包括氧化硅、氮化硅、高电介质常数(高k)电介质或其任意组合。
在一些实施例中，NAND串230包括用于NAND串230的多个控制栅极(每个栅极都是字线的一部分)。交替导体/电介质叠层210中的导体层212可以用作NAND串230的存储器单元的控制栅极。导体层212可以包括用于多个NAND串230的多个控制栅极，并且可以横向地延伸作为以阶梯结构240结束的字线。
如图1B和图4中所示，操作S100还可以包括在绝缘层250中形成多个垂直贯穿触点310的步骤S106。在如图3所示的一些实施例中，可以执行沉积过程来形成绝缘层250，使得绝缘层250可以覆盖阵列阱结构112和阵列器件220。可以执行CMP过程来平坦化绝缘层250的顶部表面。如图4中所示，多个垂直贯穿触点310可以形成在绝缘层250中，并且可以包括与阵列阱结构112相接触的至少一个垂直触点312以及与阶梯结构240中的字线相接触的多个字线触点316。每个垂直贯穿触点310可以包括填充有导体材料的开口(例如，通孔或沟槽)，导体材料包括但不限于钨、钴、铜、铝、硅化物或其任意组合。多个垂直贯穿触点310中的一些或全部垂直贯穿触点可以在如下面详细描述的单个触点形成过程中同时形成。
在一些实施例中，每个垂直贯穿触点310的一端(例如上端)彼此齐平，例如在绝缘层250的顶部表面上，垂直贯穿触点310形成在绝缘层250的顶部表面上。每个垂直贯穿触点310的另一端(例如下端)可以与相应的阵列晶圆结构相接触。例如，垂直触点312的下端可以与阵列阱结构112相接触，并且每个字线触点316的下端可以与阶梯结构240的一层结构中的相应导体层206(字线)相接触。
应当理解的是，用于形成多个垂直贯穿触点310的触点形成过程可以包括多种过程，例如光刻、蚀刻、薄膜沉积和CMP。例如，可以通过首先深蚀刻垂直开口(例如，通过湿蚀刻和/或干蚀刻)，然后使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、任何其它合适的过程或其任意组合用导体材料填充开口，来穿过绝缘层250形成垂直贯穿触点310。用于填充垂直贯穿触点310的导体材料可以包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。在一些实施例中，也使用其它导体材料填充开口，以用作阻隔层、粘合层和/或晶种层。
在一些实施例中，包括垂直触点312和字线触点316的多个垂直贯穿触点310可以在同一触点形成过程中同时形成。在一些实施例中，对于垂直触点312和字线触点316，触点形成过程中的每个过程只需要执行一次。例如，可以执行单次光刻过程来图案化用于垂直触点312和字线触点316的所有开口的掩模；可以执行单次蚀刻过程来蚀刻垂直触点312和字线触点316的所有开口；可以执行单次沉积过程，以用相同的导体材料填充垂直触点312和字线触点316的所有开口。
如图1B和图4中所示，操作S100还可以包括形成包括多个互连触点323的至少一个接触层320的步骤S108。接触层320可以包括电介质层325和互连触点323，并且可以形成在绝缘层250上面。每个互连触点323的上端可以在电介质层325的顶部表面处彼此齐平，每个互连触点323的下端可以在电介质层325的底部表面处彼此齐平，并且可以与相应的垂直贯穿触点310(例如，垂直触点312或字线触点316)的上端相接触。
电介质层325可以通过一个或多个薄膜沉积过程形成，例如ALD、CVD、PVD、任何其它合适的过程或其任意组合。电介质层325可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。互连触点323可以穿过电介质层325形成，通过首先蚀刻垂直开口(例如，通过湿蚀刻和/或干蚀刻)，然后使用ALD、CVD、PVD、任何其它合适的过程或其任意组合用导体材料填充开口。用于填充互连触点323的导体材料可以包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。在一些实施例中，使用其它导体材料填充开口，以用作阻隔层、粘合层和/或晶种层。
在一些实施例中，至少一个接触层320可以包括多层，并且每个互连触点323可以包括在多层中形成的多个子触点。例如，如图4中所示，多个子触点可以包括一个或多个触点、单层/多层通孔、导线、插头、焊盘和/或由导电材料制成的任何其它合适的导电结构，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合，并且可以在多个触点形成过程中形成多个子触点。例如，形成多个子触点的制造过程可以包括在电介质层325中形成一个或多个导电层和一个或多个接触层。导电层和导体接触层可以通过任何合适的已知后端工序(BEOL)方法形成。在一些实施例中，接触层320中的所有互连触点323可以在同一触点形成过程中同时形成。
如图1B和图4中所示，操作S100还可以包括在至少一个接触层320上形成阵列接合层330的步骤S110。阵列接合层330可以是后端工序(BEOL)互连层，包括嵌入电介质层336中的一个或多个接合结构338。接合结构338可以包括但不限于触点、单层/多层通孔、导线、插头、焊盘和/或由导电材料制成的任何其它合适的导电结构，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合。电介质层336可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。接合结构338的一个或多个部分可以暴露在阵列晶圆100上的阵列接合层330的顶部表面上。
在一些实施例中，形成阵列接合层330的制造过程包括形成电介质层336，随后形成多个接合结构338。一个或多个接合结构338可以分别与互连触点323相接触。电介质层336可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任意组合。接合结构338可以包括但不限于触点、单层/多层通孔、导线、插头、焊盘和/或由导电材料制成的任何其它合适的导电结构，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合。
在一些实施例中，形成接合结构338的制造过程包括在电介质层336中形成开口，随后用导电材料填充开口。电介质层336中的开口可以通过ALD、CVD、PVD、任何其它合适的过程或其任意组合来填充导电材料。在一些实施例中，形成接合结构338的制造过程还包括在电介质层中形成一个或多个导电层和一个或多个接触层。导电层和导体接触层可以通过任何合适的已知BEOL方法形成。
再次参考图1，所述方法处理到操作S200，其中可以形成CMOS晶圆。如图5中所示，CMOS晶圆400可以包括第二衬底401、第二衬底401上的外围电路层410、CMOS器件层410上的至少一个接触层420以及至少一个接触层320上的CMOS接合层430。
如图1C和图5中所示，操作S200可以包括形成第二衬底401和在第二衬底401上形成外围电路层410的步骤S202。在一些实施例中，第二衬底401可以包括任何合适的半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。第二衬底510可以是单层衬底或多层衬底，例如单晶硅单层衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。在一些实施例中，第二衬底401是打薄的衬底(例如，半导体层)，其通过研磨、湿/干蚀刻、化学机械研磨(CMP)或其任意组合来打薄。
形成在第二衬底401上的外围电路层410可以包括一个或多个外围电路，该外围电路包括用于促进3D存储器器件操作的任何合适的数字、模拟和/或混合信号外围电路。例如，一个或多个外围电路可以包括以下各项中的一项或多项：页面缓冲器、解码器(例如，行解码器和列解码器)、锁存器、感测放大器、驱动器、充电泵、电流或电压基准、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在如图5所示的一些实施例中，一个或多个外围电路可以包括使用互补金属氧化物半导体(CMOS)技术形成的多个CMOS器件412。
如图1C和图5中所示，操作S200还可以包括形成包括多个互连触点423的至少一个接触层420的步骤S204。接触层420可以包括电介质层425和互连触点423，并且可以形成在外围电路层410上面。电介质层425可以通过一个或多个薄膜沉积过程形成，例如ALD、CVD、PVD、任何其它合适的过程或其任意组合。电介质层425可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。互连触点423可以穿过电介质层425形成，通过首先蚀刻垂直开口(例如，通过湿蚀刻和/或干蚀刻)，然后使用ALD、CVD、PVD、任何其它合适的过程或其任意组合用导体材料填充开口。用于填充互连触点423的导体材料可以包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。在一些实施例中，使用其它导体材料填充开口，以用作阻隔层、粘合层和/或晶种层。
在一些实施例中，至少一个接触层420可以包括多层，并且每个互连触点423可以包括在多层中形成的多个子触点。例如，如图5中所示，多个子触点可以包括一个或多个触点、单层/多层通孔、导线、插头、焊盘和/或由导电材料制成的任何其它合适的导电结构，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合，并且可以在多个触点形成过程中形成多个子触点。例如，形成多个子触点的制造过程可以包括在电介质层425中形成一个或多个导电层和一个或多个接触层。导电层和导体接触层可以通过任何合适的已知前端工序(FEOL)方法形成。在一些实施例中，接触层420中的所有互连触点423可以在同一触点形成过程中同时形成。
如图1C和图5中所示，操作S200还可以包括在至少一个接触层420上形成CMOS接合层430的步骤S206。CMOS接合层330可以是包括嵌入电介质层436中的一个或多个接合结构438的前端工序(FEOL)互连层。接合结构438可以包括但不限于触点、单层/多层通孔、导线、插头、焊盘和/或由导电材料制成的任何其它合适的导电结构，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合。电介质层436可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。接合结构438的一个或多个部分可以暴露在CMOS晶圆400上的CMOS接合层430的顶部表面上。
在一些实施例中，形成CMOS接合层430的制造过程包括形成电介质层436，随后形成多个接合结构438。一个或多个接合结构438可以分别与互连触点423相接触。电介质层436可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任意组合。接合结构438可以包括但不限于触点、单层/多层通孔、导线、插头、焊盘和/或由导电材料制成的任何其它合适的导电结构，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合。
在一些实施例中，形成接合结构438的制造过程包括在电介质层436中形成开口，随后用导电材料填充开口。电介质层436中的开口可以通过ALD、CVD、PVD、任何其它合适的过程或其任意组合来填充导电材料。在一些实施例中，形成接合结构438的制造过程还包括在电介质层中形成一个或多个导电层和一个或多个接触层。导电层和导体接触层可以通过任何合适的已知FEOL方法形成。
再次参考图1A，所述方法处理到操作S300，其中阵列晶圆和CMOS晶圆可以被键合。如图1D和图6中所示，操作S300可以包括步骤S302，其翻转阵列晶圆100以面朝下面向CMOS晶圆400用于混合键合，以及步骤S304，其将阵列晶圆100的阵列接合层330键合到CMOS晶圆400的CMOS接合层430。
键合界面在阵列接合层330和CMOS接合层430之间。因此，键合界面包括两个电介质层之间的界面(例如，氮化硅层和氧化硅层之间的界面)和两个导电层之间的界面(例如，两个金属层之间的界面)。在一些实施例中，阵列晶圆100中的一个或多个接合结构338和CMOS晶圆400中的一个或多个接合结构438可以在用于电连接的键合界面处相互接触。
在一些实施例中，阵列晶圆100和CMOS晶圆400之间的混合键合可以包括任何合适的键合过程或其组合。例如，键合界面可以通过在键合界面两边的电介质层和/或导电层之间的化学键形成。作为另一示例，键合界面可以通过键合界面两边的电介质层和/或导电层之间的物理相互作用(例如，相互扩散)来形成。在一些实施例中，可以在键合过程之前从键合界面的两边对表面进行等离子处理或热处理之后形成键合界面。
再次参考图1A，所述方法被处理到操作S400，其中可以形成至少一个贯穿衬底触点，以穿透第一衬底和阵列阱结构，从而与至少一个垂直触点连接。
如图1E中所示，操作S400可以包括打薄第一衬底的步骤S402。在一些实施例中，第一衬底101可以通过包括但不限于晶圆研磨、干蚀刻、湿蚀刻、CMP、任何其它合适的过程或其任意组合的过程来打薄。
如图1E和图7中所示，操作S400可以包括形成穿透第一衬底101的至少一个贯穿衬底开口610的步骤S404。应当理解的是，至少一个贯穿衬底开口610可以通过任何合适的光刻过程形成。例如，可以在第一衬底101上形成硬掩模，并且可以执行深等离子蚀刻(例如，深反应离子蚀刻过程)以形成穿透整个衬底101并且停止在阵列阱结构112处的至少一个贯穿衬底开口610。
注意的是，在等离子蚀刻过程中，适当气体混合物的高能辉光放电(等离子)流(以脉冲形式)射向样品。等离子源(也称为“蚀刻物类”)可以是带电的(离子)或中性的(原子和自由基)。在等离子蚀刻过程中，等离子从衬底101和由等离子产生的反应物类之间的化学反应中产生挥发性蚀刻产物。还应当理解的是，在等离子蚀刻过程中，高能等离子流被阵列阱结构112阻隔，因此不能穿过至少一个垂直触点来影响CMOS晶圆400中的CMOS器件。因此，可以避免对CMOS晶圆400中的CMOS器件的潜在等离子导致损坏(PID)。
如图1E和图8中所示，操作S400还可以包括形成隔离层730的步骤S406，隔离层730覆盖第一衬底101并且填充至少一个贯穿衬底开口610。隔离层730可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
如图1E和图8中所示，操作S400还可以包括形成至少一个贯穿衬底触点740(在一些实施例中也称为“贯穿硅触点(TSC)”的步骤S408，贯穿衬底触点740穿透隔离层730和阵列阱结构112，并且与至少一个垂直触点312相接触。应当理解的是，用于形成至少一个贯穿衬底触点740的接触过程可以包括多个过程，例如光刻、蚀刻、薄膜沉积和CMP。在一些实施例中，可以通过湿蚀刻和/或干蚀刻穿过相应的衬底贯穿610形成至少一个垂直贯穿开口，以穿透隔离层730和阵列阱结构112。这样，落在阵列阱结构112上的至少一个垂直触点312的端表面可以被至少一个垂直贯穿开口暴露。随后的沉积过程可以通过使用ALD、CVD、PVD、任何其它合适的过程或其任意组合用导体材料填充至少一个垂直贯穿开口来形成至少一个贯穿衬底触点740。用于填充至少一个贯穿衬底触点740的导体材料可以包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。在一些实施例中，也使用其它导体材料填充开口，以用作阻隔层、粘合层和/或晶种层。
如图1E和图9中所示，操作S400还可以包括形成至少一个阵列焊盘820的步骤S410，该阵列焊盘820与至少一个贯穿衬底触点740相接触。应当理解的是，用于形成至少一个阵列焊盘820的接触过程可以包括多个过程，例如光刻、蚀刻、薄膜沉积和CMP。在一些实施例中，可以在隔离层730上形成硬掩模层，并且可以通过使用硬掩模层的湿蚀刻和/或干蚀刻来在隔离层730中形成至少一个垂直贯穿开口。这样，至少一个贯穿衬底触点740的端表面可以被至少一个垂直贯穿开口暴露。随后的沉积过程可以通过使用ALD、CVD、PVD、任何其它合适的过程或其任意组合用导体材料填充至少一个垂直贯穿开口来形成至少一个阵列焊盘820。用于填充至少一个阵列焊盘820的导体材料可以包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。在一些实施例中，也使用其它导体材料填充开口，以用作阻隔层、粘合层和/或晶种层。保护层810可以形成在隔离层730上，并且可以形成至少一个焊盘开口830以暴露至少一个阵列焊盘820。
通过使用第一衬底背面上的至少一个阵列焊盘820，而不是第一衬底的周围区域，3D存储器器件的外围电路可以穿过3D存储器器件的背面连接出去。因此，可以减小3D存储器器件的尺寸，并且可以增加3D存储器器件的集成度。此外，通过在形成垂直贯穿触点期间使用蚀刻停止层和阵列阱结构来阻隔等离子，可以消除对CMOS器件造成等离子导致损坏(PID)的风险，从而增加CMOS器件。
因此，提供了一种3D存储器器件及其制造方法。在一些实施例中，所述方法可以包括形成包括外围区域以及阶梯和阵列区域的阵列晶圆，包括：在外围区域中的第一衬底中形成阵列阱结构，在阶梯和阵列区域中的第一衬底上形成阵列器件，以及在外围区域中形成至少一个垂直贯穿触点并且与阵列阱结构相接触。所述方法还可以包括：形成CMOS晶圆；键合阵列晶圆和CMOS晶圆；以及形成穿透第一衬底和阵列阱结构并且与至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点。
在一些实施例中，形成阵列阱结构包括：在所述外围区域中的所述第一衬底中形成双极结型晶体管；其中，所述双极结型晶体管包括被夹在两个p阱区域中间的n阱区域。
在一些实施例中，形成阵列阱结构包括：在所述外围区域中的所述第一衬底中形成双极结型晶体管；其中，所述双极结型晶体管包括被夹在两个n阱区域中间的p阱区域。
在一些实施例中，形成阵列器件包括：在第一衬底上形成交替导体/电介质叠层；形成垂直穿透交替导体/电介质叠层的多个NAND串；以及在交替导体/电介质叠层的至少一个横向面上形成阶梯结构。
在一些实施例中，形成阵列晶圆还包括：形成覆盖所述阵列阱结构和所述阵列器件的绝缘层；以及在所述阶梯和阵列区域中形成至少一个字线触点，并且与所述阶梯结构中的字线相接触；其中，通过同一触点形成过程在所述绝缘层中同时形成至少一个垂直贯穿触点和至少一个字线触点。
在一些实施例中，形成阵列晶圆还包括：在绝缘层上形成包括多个第一互连触点的至少一个第一接触层；以及在至少一个第一接触层上形成阵列接合层。
在一些实施例中，形成CMOS晶圆包括：在第二衬底上形成外围电路层；在外围电路层上形成包括多个第二互连触点的至少一个第二接触层；以及在至少一个第二接触层上形成CMOS接合层。
在一些实施例中，将阵列晶圆键合到CMOS晶圆包括：翻转阵列晶圆以面朝下朝向CMOS晶圆；以及将阵列晶圆的阵列接合层键合到CMOS晶圆的CMOS接合层，以使得至少一个垂直贯穿触点通过至少一个第一互连触点和至少一个第二互连触点来电连接到外围电路层。
在一些实施例中，形成至少一个贯穿衬底触点包括：形成穿透第一衬底的至少一个贯穿衬底开口；以及形成覆盖第一衬底并且填充至少一个贯穿衬底开口的隔离层；形成至少一个垂直贯穿开口，其穿透隔离层、至少一个贯穿衬底开口和阵列阱结构，并且暴露至少一个垂直贯穿触点的至少一部分；以及在所述至少一个垂直贯穿开口中形成所述至少一个贯穿衬底触点，以使得所述至少一个贯穿衬底触点与所述至少一个垂直触点相接触。
在一些实施例中，形成至少一个贯穿衬底开口包括：使用深等离子体蚀刻在第一衬底中形成至少一个贯穿衬底开口；其中深等离子蚀刻期间的高能量等离子流被阵列阱结构阻隔。
在一些实施例中，形成至少一个贯穿衬底触点还包括：形成至少一个阵列焊盘，该阵列焊盘与所述至少一个贯穿衬底触点相接触；以及形成至少一个焊盘开口以暴露至少一个阵列焊盘。
所公开的三维(3D)存储器器件可以包括阵列晶圆，该阵列晶圆包括外围区域以及阶梯和阵列区域，该阵列晶圆包括：第一衬底、外围区域中的第一衬底上的阵列阱结构、阶梯和阵列区域中的第一衬底上的阵列器件、外围区域中的至少一个垂直贯穿触点；以及穿透第一衬底和阵列阱结构并且与至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点。所述3D存储器器件还可以包括键合在阵列晶圆上的CMOS晶圆，包括外围电路层，该外围电路层通过至少一个垂直贯穿触点来电连接到至少一个贯穿衬底触点。
在一些实施例中，阵列阱结构包括双极结型晶体管，双极结型晶体管包括夹在第一衬底中的两个n阱区域中间的p阱区域。
在一些实施例中，阵列阱结构包括双极结型晶体管，双极结型晶体管包括夹在第一衬底中的两个p阱区域中间的n阱区域。
在一些实施例中，阵列器件包括:第一衬底上的交替导体/电介质叠层；垂直穿透交替导体/电介质叠层的多个NAND串；以及在交替导体/电介质叠层的至少一个横向面上的阶梯结构。
在一些实施例中，阵列晶圆还包括：覆盖阵列阱结构以及阵列器件的绝缘层；位于阶梯和阵列区域中并且与阶梯结构中的字线相接触的至少一个字线触点；其中所述至少一个垂直贯穿触点和所述至少一个字线触点穿透绝缘层。
在一些实施例中，阵列晶圆还包括：至少一个第一接触层，其包括覆盖绝缘层的多个第一互连触点；以及在至少一个第一接触层和CMOS晶圆之间的阵列接合层。
在一些实施例中，所述CMOS晶圆包括：在第二衬底上的外围电路层；至少一个第二接触层，其包括外围电路层上的多个第二互连触点；以及在至少一个第二接触层和阵列接合层之间的CMOS接合层。
在一些实施例中，阵列晶圆还包括：覆盖第一衬底的隔离层；其中所述至少一个贯穿衬底触点穿透隔离层和阵列阱结构，并且与所述至少一个垂直触点相接触。
在一些实施例中，阵列晶圆还包括：至少一个阵列焊盘，与所述至少一个贯穿衬底触点相接触；其中所述至少一个阵列焊盘通过所述至少一个垂直贯穿触点、所述至少一个第一互连触点以及所述至少一个第二互连触点来电连接到所述CMOS晶圆的外围电路层。
根据本公开内容的描述、权利要求和附图，本领域技术人员可以理解本公开内容的其它方面。
特定实施例的前述描述将如此充分地揭示本公开内容的一般性质，以至于其它人可以通过应用本领域技术内的知识，容易地修改和/或适应这些特定实施例的各种应用，而无需过度的实验，而不偏离本公开内容的一般概念。因此，基于本文给出的讲解和指导，这种适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解的是，本文的术语或措辞是出于描述而非限制的目的，以使得本说明书的术语或措辞将由本领域技术人员根据讲解和指导来解释。
上面已经借助于说明特定功能及其关系的实现的功能构建框描述了本公开内容的实施例。为了描述的方便，本文任意定义了这些功能构建框的边界。只要适当地执行指定的功能及其关系，就可以定义替代边界。
概述和摘要部分可以阐述发明人所设想的本公开内容的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开内容和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据以下权利要求及其等同物来定义。

Claims (20)

1.一种用于形成三维(3D)存储器器件的方法，包括：
形成包括外围区域以及阶梯和阵列区域的阵列晶圆，包括：
在所述外围区域中的第一衬底中形成阵列阱结构，
在所述阶梯和阵列区域中的所述第一衬底上形成阵列器件，以及
形成至少一个垂直贯穿触点，其位于所述外围区域中并且与所述阵列阱结构相接触。
形成CMOS晶圆；
键合所述阵列晶圆和所述CMOS晶圆；以及
形成穿透所述第一衬底和所述阵列阱结构并且与所述至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点。
2.根据权利要求1所述的方法，其中，形成所述阵列阱结构包括：
在所述外围区域中的所述第一衬底中形成双极结型晶体管；
其中，所述双极结型晶体管包括被夹在两个p阱区域中间的n阱区域。
3.根据权利要求1所述的方法，其中，形成所述阵列阱结构包括：
在所述外围区域中的所述第一衬底中形成双极结型晶体管；
其中，所述双极结型晶体管包括被夹在两个n阱区域中间的p阱区域。
4.根据权利要求1所述的方法，其中，形成所述阵列器件包括：
在所述第一衬底上形成交替导体/电介质叠层；
形成垂直穿透所述交替导体/电介质叠层的多个NAND串；以及
在所述交替导体/电介质叠层的至少一个横向面上形成阶梯结构。
5.根据权利要求4所述的方法，其中，形成所述阵列晶圆还包括：
形成覆盖所述阵列阱结构和所述阵列器件的绝缘层；以及
形成至少一个字线触点，其位于所述阶梯和阵列区域中并且与所述阶梯结构中的字线相接触；
其中，所述至少一个垂直贯穿触点和所述至少一个字线触点是通过同一触点形成过程在所述绝缘层中同时形成的。
6.根据权利要求5所述的方法，其中，形成所述阵列晶圆还包括：
在所述绝缘层上形成包括多个第一互连触点的至少一个第一接触层；以及
在所述至少一个第一接触层上形成阵列接合层。
7.根据权利要求6所述的方法，其中，形成所述CMOS晶圆包括：
在第二衬底上形成外围电路层；
在所述外围电路层上形成包括多个第二互连触点的至少一个第二接触层；以及
在所述至少一个第二接触层上形成CMOS接合层。
8.根据权利要求7所述的方法，其中，将所述阵列晶圆键合到所述CMOS晶圆包括：
翻转所述阵列晶圆以面朝下朝向所述CMOS晶圆；以及
将所述阵列晶圆的所述阵列接合层键合到所述CMOS晶圆的所述CMOS接合层，以使得所述至少一个垂直贯穿触点通过至少一个第一互连触点和至少一个第二互连触点来电连接到所述外围电路层。
9.根据权利要求8所述的方法，其中，形成所述至少一个贯穿衬底触点包括：
形成穿透所述第一衬底的至少一个贯穿衬底开口；以及
形成覆盖所述第一衬底并且填充所述至少一个贯穿衬底开口的隔离层；
形成至少一个垂直贯穿开口，其穿透所述隔离层、所述至少一个贯穿衬底开口、以及所述阵列阱结构，并且使所述至少一个垂直贯穿触点的至少一部分暴露；以及
在所述至少一个垂直贯穿开口中形成所述至少一个贯穿衬底触点，以使得所述至少一个贯穿衬底触点与所述至少一个垂直触点相接触。
10.根据权利要求9所述的方法，其中，形成至少一个贯穿衬底开口包括：
使用深等离子蚀刻在所述第一衬底中形成所述至少一个贯穿衬底开口；
其中，在所述深等离子蚀刻期间的高能等离子流被所述阵列阱结构阻隔。
11.根据权利要求10所述的方法，其中，形成所述至少一个贯穿衬底触点还包括：
形成至少一个阵列焊盘，所述至少一个阵列焊盘与所述至少一个贯穿衬底触点相接触；以及
形成至少一个焊盘开口以暴露所述至少一个阵列焊盘。
12.一种三维(3D)存储器器件，包括：
包括外围区域以及阶梯和阵列区域的阵列晶圆，包括：
第一衬底，
在所述外围区域中的所述第一衬底中的阵列阱结构，
在所述阶梯和阵列区域中的所述第一衬底上的阵列器件，
在所述外围区域中的至少一个垂直贯穿触点；以及
穿透所述第一衬底和所述阵列阱结构并且与所述至少一个垂直贯穿触点相接触的至少一个贯穿衬底触点；以及
键合在所述阵列晶圆上的CMOS晶圆，其包括外围电路层，所述外围电路层通过所述至少一个垂直贯穿触点来电连接到所述至少一个贯穿衬底触点。
13.根据权利要求12所述的3D存储器器件，其中，所述阵列阱结构包括：
双极结型晶体管，其包括被夹在所述第一衬底中的两个n阱区域中间的p阱区域。
14.根据权利要求12所述的3D存储器器件，其中，所述阵列阱结构包括：
双极结型晶体管，其包括被夹在所述第一衬底中的两个p阱区域中间的n阱区域。
15.根据权利要求12所述的3D存储器器件，其中，所述阵列器件包括：
在所述第一衬底上的交替导体/电介质叠层；
垂直穿透所述交替导体/电介质叠层的多个NAND串；以及
在所述交替导体/电介质叠层的至少一个横向面上的阶梯结构。
16.根据权利要求15所述的3D存储器器件，其中，所述阵列晶圆还包括：
覆盖所述阵列阱结构以及所述阵列器件的绝缘层；
至少一个字线触点，其位于所述阶梯和阵列区域中并且与所述阶梯结构中的字线相接触；
其中，所述至少一个垂直贯穿触点和所述至少一个字线触点穿透所述绝缘层。
17.根据权利要求16所述的3D存储器器件，其中，所述阵列晶圆还包括：
至少一个第一接触层，其包括覆盖所述绝缘层的多个第一互连触点；以及
在所述至少一个第一接触层和所述CMOS晶圆之间的阵列接合层。
18.根据权利要求17所述的3D存储器器件，其中，所述CMOS晶圆包括：
在第二衬底上的外围电路层；
至少一个第二接触层，其包括在所述外围电路层上的多个第二互连触点；以及
在所述至少一个第二接触层和所述阵列接合层之间的CMOS接合层。
19.根据权利要求18所述的3D存储器器件，其中，所述阵列晶圆还包括：
覆盖所述第一衬底的隔离层；
其中，所述至少一个贯穿衬底触点穿透所述隔离层和所述阵列阱结构，并且与所述至少一个垂直触点相接触。
20.根据权利要求19所述的3D存储器器件，其中，所述阵列晶圆还包括：
至少一个阵列焊盘，其与所述至少一个贯穿衬底触点相接触；
其中，所述至少一个阵列焊盘通过所述至少一个垂直贯穿触点、所述至少一个第一互连触点以及所述至少一个第二互连触点来电连接到所述CMOS晶圆的所述外围电路层。
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