CN113113417A - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN113113417A
CN113113417A CN202110382058.7A CN202110382058A CN113113417A CN 113113417 A CN113113417 A CN 113113417A CN 202110382058 A CN202110382058 A CN 202110382058A CN 113113417 A CN113113417 A CN 113113417A
Authority
CN
China
Prior art keywords
substrate
disposed
word line
memory device
vertical transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110382058.7A
Other languages
English (en)
Other versions
CN113113417B (zh
Inventor
汤强
侯春源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110382058.7A priority Critical patent/CN113113417B/zh
Publication of CN113113417A publication Critical patent/CN113113417A/zh
Application granted granted Critical
Publication of CN113113417B publication Critical patent/CN113113417B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一种存储器件包括第一衬底、第一存储阵列、第二衬底和至少一个第一垂直晶体管。第一存储阵列设置在第一衬底上。第一存储阵列包括至少一个第一字线结构。第一存储阵列在垂直方向上设置在第一衬底与第二衬底之间。第一垂直晶体管与第一字线结构电连接。至少一个第一垂直晶体管的至少一部分设置在第二衬底中。

Description

存储器件
本申请是申请日为2020年4月17日、申请号为202080000854.3、名称为“存储器件”的发明专利申请的分案申请。
技术领域
本公开涉及存储器件，并且更具体地涉及包括垂直晶体管的存储器件。
背景技术
通过改善工艺技术、电路设计、编程算法和制作工艺，将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得具有挑战性和昂贵的。结果，平面存储单元的存储密度接近上限。
三维(3D)存储器结构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制到和来自存储阵列的信号的外围器件。随着存储器件的尺寸变小，并且存储单元密度变高，存储阵列与外围器件之间的互连结构变得更复杂，并且影响相关的电路设计和/或相关的制造工艺。
发明内容
在本公开中提供了存储器件。在所述存储器件中，设置在衬底中的垂直晶体管电连接到设置在另一衬底上的存储阵列的字线结构。可以减小垂直晶体管在衬底上占据的区域，并且可以相应地简化垂直晶体管与字线结构之间的连接结构。
根据本公开的实施例，提供了存储器件。所述存储器件包括第一衬底、第一存储阵列、第二衬底和至少一个第一垂直晶体管。第一存储阵列设置在第一衬底上。第一存储阵列包括至少一个第一字线结构。第一存储阵列在垂直方向上设置在第一衬底与第二衬底之间。第一垂直晶体管与第一字线结构电连接。至少一个第一垂直晶体管的至少一部分设置在第二衬底中。
在一些实施例中，至少一个第一垂直晶体管包括在垂直方向上穿透第二衬底的第一半导体沟道。
在一些实施例中，至少一个第一垂直晶体管还包括第一栅电极，所述第一栅电极设置在第二衬底中，并且在水平方向上围绕第一半导体沟道。
在一些实施例中，至少一个第一垂直晶体管还包括第一栅极电介质层，所述第一栅极电介质层设置在第二衬底中，并且设置在第一栅电极与第一半导体沟道之间。
在一些实施例中，第一存储阵列包括至少一个第一字线结构中的多个第一字线结构，并且存储器件包括至少一个第一垂直晶体管中的多个第一垂直晶体管，所述多个第一垂直晶体管分别与至少一个第一字线结构中的多个第一字线结构电连接。
在一些实施例中，至少一个第一垂直晶体管中的多个第一垂直晶体管的第一栅电极在第二衬底中彼此物理连接和电连接。
在一些实施例中，第二衬底包括半导体区，并且第一栅电极包括设置在第二衬底中的掺杂区。
在一些实施例中，存储器件还包括设置在第二衬底中的隔离结构，并且隔离结构设置在半导体区与第一栅电极之间。
在一些实施例中，存储器件还包括设置在至少一个第一垂直晶体管与至少一个第一字线结构之间的字线接触结构，并且至少一个第一字线结构经由字线接触结构与至少一个第一垂直晶体管电连接。
在一些实施例中，至少一个第一垂直晶体管在垂直方向上完全覆盖字线接触结构。
在一些实施例中，第二衬底在垂直方向上具有第一侧和与第一侧相对的第二侧，并且第一存储阵列和字线接触结构设置在第二衬底的第一侧处。
在一些实施例中，存储器件还包括导电线和连接结构。导电线设置在第二衬底的第二侧处，并且连接结构设置在第二衬底的第二侧处，并且设置在导电线与至少一个第一垂直晶体管之间。导电线经由连接结构、至少一个第一垂直晶体管和字线接触结构与至少一个第一字线结构电连接。
在一些实施例中，存储器件还包括第三衬底、第二存储阵列和至少一个第二垂直晶体管。第一存储阵列在垂直方向上设置在第一衬底与第三衬底之间。第二存储阵列包括至少一个第二字线结构。至少一个第二垂直晶体管与至少一个第二字线结构电连接。
在一些实施例中，第二存储阵列设置在第三衬底上，并且至少一个第二垂直晶体管的至少一部分设置在第二衬底中。
在一些实施例中，至少一个第二垂直晶体管包括第二半导体沟道和第二栅电极。第二半导体沟道在垂直方向上穿透第二衬底。第二栅电极设置在第二衬底中，并且在水平方向上围绕第二半导体沟道。
在一些实施例中，至少一个第一垂直晶体管包括设置在第二衬底中的第一栅电极，并且第一栅电极与第二栅电极物理连接和电连接。
在一些实施例中，至少一个第一垂直晶体管包括设置在第二衬底中的第一栅电极，并且第一栅电极与第二栅电极电分离。
在一些实施例中，第三衬底在垂直方向上设置在第一衬底与第二衬底之间，并且第二存储阵列在垂直方向上设置在第二衬底与第三衬底之间。
在一些实施例中，第二衬底在垂直方向上设置在第一衬底与第三衬底之间，并且第二存储阵列在垂直方向上设置在第二衬底与第三衬底之间。
在一些实施例中，第二存储阵列设置在第二衬底上，并且至少一个第二垂直晶体管的至少一部分设置在第三衬底中。
本领域的技术人员可以根据本公开的说明书、权利要求和附图来理解本公开的其他方面。
在阅读了以下在各个附图中示出的优选实施例的详细说明之后，本公开的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
结合在本文中并且形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理，并且用于使相关领域的技术人员能够制造并且使用本公开。
图1是示出根据本公开的实施例的存储器件的示意图。
图2是示出根据本公开的第一实施例的存储器件的示意图。
图3是示出根据本公开的实施例的存储器件的示意图。
图4是示出根据本公开的实施例的存储器件的部分的俯视图的示意图。
图5是示出根据本公开的第二实施例的存储器件的示意图。
图6是示出根据本公开的第三实施例的存储器件的示意图。
图7是示出根据本公开的第四实施例的存储器件的示意图。
图8是示出根据本公开的第五实施例的存储器件的示意图。
图9是示出根据本公开的第六实施例的存储器件的示意图。
图10是示出根据本公开的第七实施例的存储器件的示意图。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且同样至少部分地取决于上下文，术语“基于”反而可以允许存在不一定必须明确描述的附加因素。
将理解的是，尽管术语第一、第二等在本文中可以用于描述各种元件、部件、区、层和/或区段，但是这些元件、部件、区、层和/或区段应不受这些术语的限制。这些术语仅用于将一个元件、部件、区、层和/或区段彼此区分。因此，在不脱离本公开的教导的情况下，以下讨论的第一元件、部件、区、层或区段可以被称为第二元件、部件、区、层或区段。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在器件使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
在下文中使用术语“形成”或术语“设置”来描述将材料层施加到物体的行为。这种术语旨在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参考图1。图1是示出根据本公开的实施例的存储器件的示意图。如图1所示，在存储器件中，NAND存储阵列920可以设置在衬底910上，并且被配置为与NAND存储阵列920电连接的平面晶体管950可以设置在另一衬底940上。NAND存储阵列920可以包括交替的导电/电介质堆叠体，所述交替的导电/电介质堆叠体由在垂直方向(诸如图1中所示的第一方向D1)上交替堆叠的电介质层922和导电层924组成，并且导电层924中的每个可以被认为是NAND存储阵列920中的字线。交替的导电/电介质堆叠体可以具有暴露每个字线的一部分的阶梯部分，并且字线中的每个可以相应地电连接到对应的驱动单元。例如，平面晶体管950中的每个可以经由用于控制传输到字线的信号的互连结构930来电连接到字线中的一个，并且平面晶体管950可以被认为是上述的驱动单元，但不限于此。然而，平面晶体管950中的每个占据衬底940上的特定区域，大部分平面晶体管950不能被定位为在第一方向D1上与字线的暴露部分准确地对应，并且互连结构930必须相应地变得复杂。另外，由于平面晶体管950在衬底940上占据的总区域，字线的台阶将被限制在特定范围，并且因此存储器件的储存容量受到限制。
请参考图2。图2是示出根据本公开的第一实施例的存储器件301的示意图。如图2所示，存储器件301包括第一衬底100、第一存储阵列110、第二衬底150和至少一个第一垂直晶体管T1。第一存储阵列110设置在第一衬底100上。第一存储阵列110包括至少一个第一字线结构114。第一存储阵列110在垂直方向(诸如图2中所示的第一方向D1)上设置在第一衬底100与第二衬底150之间。第一垂直晶体管T1与第一字线结构114电连接。第一垂直晶体管T1的至少一部分设置在第二衬底150中。第一垂直晶体管T1在第二衬底150上占据的区域可以相对小于上述平面晶体管占据的区域，并且这将有利于解决上述相关的问题。
在一些实施例中，第一存储阵列110可以包括多个第一字线结构114，并且存储器件301可以相应地包括多个第一垂直晶体管T1，但不限于此。第一垂直晶体管T1可以分别与第一字线结构114电连接。换句话说，第一字线结构114中的每个可以与第二衬底150中的第一垂直晶体管T1中的一个电连接。在一些实施例中，第一存储阵列110可以包括交替的导电/电介质堆叠体，所述交替的导电/电介质堆叠体由在第一方向D1上交替堆叠的第一电介质层112和第一字线结构114组成，并且第一存储阵列110可以在水平方向(诸如图2所示的第二方向D2)上在第一存储阵列110的端部处具有第一阶梯部分P1，以用于暴露第一字线结构114中的每个的一部分，但不限于此。第一方向D1可以被认为是第一衬底100的厚度方向，和/或第一方向D1可以平行于第一衬底100的表面的法线方向，并且水平方向可以平行于第一衬底100的表面，但不限于此。在一些实施例中，存储器件301还可以包括多个第一字线接触结构122。第一字线接触结构122中的每个可以在第一方向D1上设置在第一垂直晶体管T1中的一个与第一字线结构114中的一个之间，以用于电连接第一垂直晶体管T1和第一字线结构114。换句话说，第一字线结构114中的每个可以经由第一字线接触结构122中的一个与第一垂直晶体管T1中的一个电连接。
在一些实施例中，因为第一垂直晶体管T1在第二衬底150上占据的区域相对较小，所以第一垂直晶体管T1中的每个可以被定位为在第一方向D1上对应于对应的第一字线结构114的暴露部分，并且可以相应地简化第一字线结构114与第一垂直晶体管T1之间的连接结构。例如，在一些实施例中，第一字线接触结构122中的每个可以是在第一方向D1上伸长的柱状结构，第一字线接触结构122中的每个在第一方向D1上的一个端部(诸如第一字线接触结构122的底部端部)可以直接接触对应的第一字线结构114的暴露部分，并且第一字线接触结构122在第一方向D1上的另一端部(诸如第一字线接触结构122的顶部端部)可以直接接触对应的第一垂直晶体管T1，但不限于此。在一些实施例中，第一垂直晶体管T1中的每个可以在第一方向D1上完全覆盖对应的第一字线接触结构122，但不限于此。
在一些实施例中，第一垂直晶体管T1中的每个可以包括第一半导体沟道CH1、第一栅极电介质层L1和第一栅电极G1。第一半导体沟道CH1可以在第一方向D1上穿透第二衬底150，第一栅电极G1可以设置在第二衬底150中，并且在水平方向(诸如第二方向D2)上围绕第一半导体沟道CH1，并且第一栅极电介质层L1可以设置在第二衬底150中，并且设置在第一栅电极G1与第一半导体沟道CH1之间，但不限于此。在一些实施例中，第一半导体沟道CH1可以在第一方向D1上伸长，但不限于此。在一些实施例中，多个第一孔H1可以分别在第一方向D1上穿透第二衬底150，并且相同的第一垂直晶体管T1的第一半导体沟道CH1和第一栅极电介质层L1可以设置在第一孔H1中的一个中。另外，第二衬底150可以包括半导体衬底，并且第一栅电极G1中的每个可以包括设置在第二衬底150中的第一掺杂区DR1。在一些实施例中，第一孔H1可以在第一方向D1上穿透第一掺杂区DR1，并且第一掺杂区DR1可以彼此物理连接，但不限于此。换句话说，第一垂直晶体管T1的第一栅电极G1可以在第二衬底150中彼此物理连接和电连接。然而，在一些实施例中，第一栅电极G1可以通过设置在第二衬底150中的隔离结构来彼此电绝缘。在一些实施例中，第一垂直晶体管T1中的每个可以被认为是环绕栅极晶体管，但不限于此。在一些实施例中，可以通过将合适的掺杂剂注入到第二衬底150中来形成第一栅电极G1，并且第二衬底150可以包括半导体区(未在图2中示出)，而没有被用于形成第一栅电极G1的掺杂剂掺杂，但不限于此。值得注意的是，本公开的第一垂直晶体管T1不限于上述结构，并且在本公开中也可以使用其他合适类型的垂直晶体管。
在一些实施例中，第一衬底100可以在第一方向D1上具有第一侧S11和与第一侧S11相对的第二侧S12，并且第二衬底150可以在第一方向D1上具有第一侧S21和与第一侧S21相对的第二侧S22。第一存储阵列110可以设置在第一衬底100上，并且第一存储阵列和第一字线接触结构122可以设置在第一衬底100的第二侧S12处，并且设置在第二衬底150的第一侧S21处。第一垂直晶体管T1中的每个的第一半导体沟道CH1可以在第一方向D1上从第二衬底150的第一侧S21到第二衬底150的第二侧S22穿透第二衬底150，但不限于此。在一些实施例中，存储器件301还可以包括多个第一导电线GW1和多个第一连接结构CS1。第一导电线GW1和第一连接结构CS1可以设置在第二衬底150的第二侧S22处，并且第一连接结构CS1可以在第一方向D1上设置在第一导电线GW1与第二衬底150之间。第一导电线GW1中的每个可以经由第一连接结构CS1中的一个、第一垂直晶体管T1中的一个和第一字线接触结构122中的一个与第一字线结构114中的一个电连接。
在一些实施例中，第一导电线GW1可以被认为是用于第一存储阵列110的全局字线布线，并且第一垂直晶体管T1可以被认为是用于控制从第一导电线GW1传输到第一字线结构114的信号的传递栅极晶体管(或传输栅极晶体管)，但不限于此。在一些实施例中，两个掺杂区(未示出)可以在第一方向D1上设置在第一半导体沟道CH1的两个相对端部处，第一字线接触结构122可以接触两个掺杂区中的一个，并且第一连接结构CS1可以接触两个掺杂区中的另一个，但不限于此。在一些实施例中，第一字线接触结构122和第一连接结构CS1可以分别接触对应的第一半导体沟道CH1，并且第一字线接触结构122的部分和第一连接结构CS1的部分可以被认为是对应的第一垂直晶体管T1的源电极/漏电极，但不限于此。
在一些实施例中，存储器件301还可以包括第三衬底200、第二存储阵列210、多个第二栅极接触结构222、多个第二垂直晶体管T2、多个第二连接结构CS2、和多个第二导电线GW2。第一存储阵列110可以在第一方向D1上设置在第一衬底100与第三衬底200之间，第二衬底150可以在第一方向D1上设置在第一衬底100与第三衬底200之间，第二存储阵列210和第二栅极接触结构222可以在第一方向D1上设置在第三衬底200与第二衬底150之间，并且第二垂直晶体管T2中的每个的至少一部分可以设置在第二衬底150中，但是不限于此。在一些实施例中，第三衬底200可以第一方向D1上具有第一侧S31和与第一侧S31相对的第二侧S32，并且第二存储阵列210和第二栅极接触结构222可以设置在第三衬底200上，并且设置在第三衬底200的第一侧S31处。
在一些实施例中，第二存储阵列210可以包括多个第二字线结构214，第二垂直晶体管T2可以分别与第二字线结构214电连接。换句话说，第二字线结构214中的每个可以与第二衬底150中的第二垂直晶体管T2中的一个电连接。在一些实施例中，第二存储阵列210可以包括交替的导电/电介质堆叠体，所述交替的导电/电介质堆叠体由在第一方向D1上交替堆叠的第二电介质层212和第二字线结构214组成，并且第二存储阵列210可以在水平方向(诸如第二方向D2)上在第二存储阵列210的端部处具有第二阶梯部分P2，以用于暴露第二字线结构214中的每个的一部分，但不限于此。在一些实施例中，第二字线接触结构222中的每个可以在第一方向D1上设置在第二垂直晶体管T2中的一个与第二字线结构214中的一个之间，以用于电连接第二垂直晶体管T2和第二字线结构214。换句话说，第二字线结构214中的每个可以经由第二字线接触结构222中的一个与第二垂直晶体管T2中的一个电连接。
在一些实施例中，第二垂直晶体管T2中的每个可以包括第二半导体沟道CH2、第二栅极电介质层L2和第二栅电极G2。在一些实施例中，第二半导体沟道CH2可以在第一方向D1上穿透第二衬底150，第二栅电极G2可以设置在第二衬底150中，并且在水平方向(诸如第二方向D2)上围绕第二半导体沟道CH2，并且第二栅极电介质层L2可以设置在第二衬底150中，并且设置在第二栅电极G2与第二半导体沟道CH2之间，但不限于此。在一些实施例中，第二半导体沟道CH2可以在第一方向D1上伸长，但不限于此。在一些实施例中，多个第二孔H2可以分别在第一方向D1上穿透第二衬底150，并且相同的第二垂直晶体管T2的第二半导体沟道CH2和第二栅极电介质层L2可以设置在第二孔H2中的一个中。在一些实施例中，第二栅电极G2中的每个可以包括设置在第二衬底150中的第二掺杂区DR2，第二孔H2可以在第一方向D1上穿透第二掺杂区DR2，并且第二掺杂区DR2可以彼此物理连接，但不限于此。换句话说，第二垂直晶体管T2的第二栅电极G2可以在第二衬底150中彼此物理连接和电连接，但不限于此。在一些实施例中，第二栅电极G2可以通过设置在第二衬底150中的隔离结构彼此电绝缘。在一些实施例中，第二垂直晶体管T2中的每个可以被认为是环绕栅极晶体管，但不限于此。值得注意的是，本公开的第二垂直晶体管T2不限于上述结构，并且在本公开中也可以使用其他合适类型的垂直晶体管。例如，在本公开中，垂直晶体管也可以用作第一垂直晶体管和/或第二垂直晶体管，所述垂直晶体管包括：半导体沟道，所述半导体沟道在垂直方向上延伸而没有穿透衬底；栅电极，所述栅电极在水平方向上围绕半导体沟道；以及连接结构，所述连接结构在垂直方向上穿透衬底的位于半导体沟道下方或上方的一部分，以用于接触半导体沟道。
在一些实施例中，可以通过将合适的掺杂剂注入第二衬底150中来形成第二栅电极G2，并且第二掺杂区DR2的组成可以类似于第一掺杂区DR1的组成，但不限于此。特别是当第一垂直晶体管T1和第二垂直晶体管T2设置在相同的衬底中时，为了工艺简化，第二垂直晶体管T2的结构可以类似于第一垂直晶体管T1的结构，但不限于此。在一些实施例中，无论第一垂直晶体管T1和第二垂直晶体管T2设置在何处，第二垂直晶体管T2的结构可以不同于第一垂直晶体管T1的结构。
在一些实施例中，第二导电线GW2和第二连接结构CS2可以设置在第二衬底150的第一侧S21处，并且在第一方向D1上设置在第二衬底150与第一衬底100之间。第二连接结构CS2可以在第一方向D1上设置在第二导电线GW2与第二衬底150之间。第二导电线GW2中的每个可以经由第二连接结构CS2中的一个、第二垂直晶体管T2中的一个和第二字线接触结构222中的一个与第二字线结构214中的一个电连接。在一些实施例中，第二导电线GW2可以被认为是用于第二存储阵列210的全局字线布线，并且第二垂直晶体管T2可以被认为是用于控制从第二导电线GW2传输到第二字线结构214的信号的传递栅极晶体管(或传输栅极晶体管)，但不限于此。在一些实施例中，两个掺杂区(未示出)可以在第一方向D1上设置在第二半导体沟道CH2的两个相对端部处，第二字线接触结构222可以接触两个掺杂区中的一个，并且第二连接结构CS2可以接触两个掺杂区中的另一个，但不限于此。在一些实施例中，第二字线接触结构222和第二连接结构CS2可以分别接触对应的第二半导体沟道CH2，并且第二字线接触结构222的部分和第二连接结构CS2的部分可以被认为是对应的第二垂直晶体管T2的源电极/漏电极，但不限于此。
在一些实施例中，因为第二垂直晶体管T2在第二衬底150上占据的区域相对较小，所以第二垂直晶体管T2中的每个可以定位为在第一方向D1上与对应的第二字线结构214的暴露部分相对应，并且可以相应地简化设置在第二字线结构214与第二垂直晶体管T2之间的第二字线接触结构222。例如，在一些实施例中，第二字线接触结构222中的每个可以是在第一方向D1上伸长的柱状结构，第二字线接触结构222中的每个在第一方向D1上的一个端部可以直接接触对应的第二字线结构214的暴露部分，并且第二字线接触结构222在第一方向D1上的另一端部可以直接接触对应的第二垂直晶体管T2，但不限于此。在一些实施例中，第二垂直晶体管T2中的每个可以在第一方向D1上完全覆盖对应的第二字线接触结构222，但不限于此。
在一些实施例中，存储器件301还可以包括设置在第二衬底150中的第一隔离结构152，并且隔离结构152的至少一部分可以设置在第一垂直晶体管T1的第一栅电极G1与第二垂直晶体管T2的第二栅电极G2之间。在一些实施例中，第一栅电极G1可以通过第一隔离结构152与第二栅电极G2电分离，但不限于此。在一些实施例中，第一栅电极G1和第二栅电极G2可以设置在第二衬底150中，并且彼此物理连接和电连接。另外，存储器件301还可以包括第一层间电介质120和第二层间电介质220。第一层间电介质120可以设置在第一衬底100与第二衬底150之间，并且覆盖第一存储阵列110，并且第二层间电介质220可以设置在第三衬底200与第二衬底150之间，并且覆盖第二存储阵列210。第一字线接触结构122、第二连接结构CS2和第二导电线GW2可以设置在第一层间电介质120中。第二字线接触结构222、第一连接结构CS1和第一导电线GW1可以设置在第二层间电介质220中。
在一些实施例中，第一衬底100、第二衬底150和第三衬底200可以分别包括半导体衬底，诸如硅衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底或其他合适的半导体衬底或非半导体衬底。在一些实施例中，第二衬底150可以相对较薄，以用于形成第一垂直晶体管T1和/或第二垂直晶体管T2，但不限于此。例如，第二衬底150的厚度TK2可以小于第一衬底100的厚度TK1和第三衬底200的厚度TK3。第一电介质层112和第二电介质层212可以包括氧化硅、氮化硅、氮氧化硅或其他合适的电介质材料。第一字线结构114、第二字线结构214、第一字线接触结构122、第二字线接触结构222、第一连接结构CS1、第二连接结构CS2、第一导电线GW1和第二导电线GW2可以分别包括低电阻率材料和围绕低电阻率材料的阻隔层，但不限于此。上述低电阻率材料可以包括具有相对较低的电阻率的材料，诸如铜、铝、钴和钨，并且上述阻隔层可以包括氮化钛、氮化钽或其他合适的阻挡材料。第一栅极电介质层L1和第二栅极电介质层L2可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质材料或其他合适的电介质材料。第一半导体沟道CH1和第二半导体沟道CH2可以包括非晶硅、多晶硅或其他合适的半导体材料。第一掺杂区DR1和第二掺杂区DR2可以包括形成在半导体衬底中的n型掺杂硅或其他合适的掺杂区，以用于增强第一栅电极G1和第二栅电极G2的导电性。第一层间电介质120和第二层间电介质220可以分别包括在第一方向D1上堆叠的多个电介质层，并且电介质层的材料可以包括氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质材料、其任何合适的组合、或其他合适的电介质材料。第一隔离结构152可以包括单层或多层的绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其他合适的绝缘材料。
在一些实施例中，存储器件301的制造方法可以包括但不限于以下步骤。首先，第一存储阵列110、第一层间电介质120、第一字线接触结构122、第二导电线GW2和第二连接结构CS2可以形成在第一衬底100上；第二存储阵列210、第二层间电介质220、第二字线接触结构222、第一导电线GW1和第一连接结构CS1可以形成在第三衬底200上；并且第一垂直晶体管T1、第二垂直晶体管T2和第一隔离结构152可以形成在第二衬底150中。随后，具有形成在其上的第一存储阵列110、第一层间电介质120、第一字线接触结构122、第二导电线GW2和第二连接结构CS2的第一衬底100、具有形成在其上的第二存储阵列210、第二层间电介质220、第二字线接触结构222、第一导电线GW1和第一连接结构CS1的第三衬底200、和具有形成在其中的第一垂直晶体管T1和第二垂直晶体管T2的第二衬底150可以通过直接键合方法(诸如金属/电介质混合键合方法或其他合适的键合方式)彼此组合。值得注意的是，可以在键合工艺之前对第二衬底150执行减薄工艺，以用于减小第二衬底150的厚度TK2，并且在第二衬底150的第一侧S21和第二侧S22处暴露第一垂直晶体管T1和第二垂直晶体管T2，但不限于此。在一些实施例中，可以在上述键合工艺之前或之后对第一衬底100和/或第三衬底200执行其他减薄工艺，以用于减小存储器件301的总厚度。在本公开中，可以通过上述方法来集成设置在不同衬底上的两个或两个以上的存储阵列，以用于增加存储器件的总储存容量，并且简化相关的布线设计。
在一些实施例中，上述存储阵列可以包括3D NAND存储阵列、3D NOR存储阵列、动态随机存取存储(DRAM)阵列、3D XPoint存储阵列或其他合适的3D存储结构。在一些实施例中，存储串(未示出)可以在第一方向D1上穿透存储阵列的交替的导电/电介质堆叠体。存储串中的每个可以具有在第一方向D1上伸长的圆柱形状(例如，柱形状)，并且存储串中的每个可以包括沟道层、隧穿层、储存层和阻挡层，这些层从柱的中心到外表面按该顺序沿径向布置，但不限于此。本公开中的存储阵列不限于图2中所示的结构和/或上述结构，并且其他合适的存储阵列架构也可以应用于本公开。
请参考图2-图4。图3是示出根据本公开的实施例的存储器件的示意图，并且图4是示出根据本公开的实施例的存储器件的部分的俯视图的示意图。图3可以被认为是示出上述第一实施例中的存储器件301的另一部分的示意图，并且图4可以被认为是示出与上述第一实施例中的存储器件301类似的存储器件的部分的俯视图的示意图，但不限于此。如图2和图3所示，在一些实施例中，存储器件301还可以包括第三连接结构CS3和第三导电线GC，所述第三连接结构CS3和第三导电线GC设置在第二衬底150的第二侧S22处，并且设置在第二层间电介质220中。第三导电线GC可以经由第三连接结构CS3与第一垂直晶体管T1的第一栅电极G1电连接，以用于将信号传输到第一栅电极G1，并且控制第一垂直晶体管T1的开关条件。在一些实施例中，第三连接结构CS3和第一连接结构CS1可以以相同的组成来形成和/或通过相同的工艺来形成，并且第三导电线GC和第一导电线GW1可以以相同的组成来形成和/或通过相同的工艺来形成，但不限于此。另外，在一些实施例中，第二衬底150可以包括半导体区154，并且第一隔离结构152的至少一部分可以设置在半导体区154与第一栅电极G1之间。其他电路结构(未示出)可以形成在半导体区154上和/或形成在半导体区154中，但不限于此。
如图2-图4所示，在一些实施例中，第一存储阵列110可以通过缝隙结构(未示出)划分为存储块110A，并且第一导电线GW1中的每个可以在另一个水平方向(诸如图4所示的第三方向D3)上伸长，并且在第一方向D1上与不同的存储块110A的第一阶梯部分P1重叠。另外，可以通过第一隔离结构152将与不同的存储块110A对应的第一栅电极G1彼此分离，并且第三导电线GC可以在基本上正交于第三方向D3的第二方向D2上伸长，但不限于此。在一些实施例中，半导体区154可以通过第一隔离结构152与第一栅电极G1分离，并且半导体区154可以相应地在第一方向D1上不与第一阶梯部分P1重叠，但不限于此。值得注意的是，在本公开中，类似于上述第三导电线GC和第三连接结构CS3的部件可以施加到第二存储阵列210，并且图3和图4所示的特征也可以应用于本公开的其他实施例。
以下描述将详细描述本公开的不同实施例。为了简化描述，以下实施例中的每个中的相同部件用相同的符号标记。为了使实施例之间的差异更容易理解，下面的描述将详细描述不同实施例之中的相异性，并且相同的特征将不再赘述。
请参考图5。图5是示出根据本公开第二实施例的存储器件302的示意图。如图5所示，在存储器件302中，第二存储阵列210可以设置在第二衬底150上，第二层间电介质220的一部分可以在第一方向D1上设置在第二存储阵列210与第三衬底200之间，并且第二垂直晶体管T2中的每个的至少一部分可以设置在第三衬底200中。在一些实施例中，第二半导体沟道CH2可以在第一方向D1上穿透第三衬底200，第二栅电极G2可以设置在第三衬底200中，并且在水平方向上围绕第二半导体沟道CH2，并且第二栅极电介质层L2可以设置在第三衬底200中，并且设置在第二栅电极G2与第二半导体沟道CH2之间，但不限于此。在一些实施例中，第二栅电极G2中的每个可以包括设置在第三衬底200中的第二掺杂区DR2，并且第二孔H2可以在第一方向D1上穿透第二掺杂区DR2，但不限于此。在一些实施例中，第二垂直晶体管T2的第二栅电极G2可以在第三衬底200中彼此物理连接和电连接，并且第二垂直晶体管T2的第二栅电极G2可以与第一垂直晶体管T1的第一栅电极G1分离。另外，第二连接结构CS2和第二导电线GW2可以设置在第三衬底200的第二侧S32处，并且保护层230可以设置在第三衬底200上，并且覆盖第二连接结构CS2和第二导电线GW2。保护层230可以包括氧化硅、氮化硅或其他合适的绝缘材料。在一些实施例中，第二存储阵列210可以设置在半导体区154上，并且第一存储阵列110的一部分可以在第一方向D1上与第二存储阵列210重叠，但不限于此。
存储器件302的制造方法可以包括但不限于以下步骤。首先，第一存储阵列110、第一层间电介质120和第一字线接触结构122可以形成在第一衬底100上；第一垂直晶体管T1和第一隔离结构152可以形成在第二衬底150中；第二存储阵列210、第二层间电介质220、第二字线接触结构222、第一导电线GW1和第一连接结构CS1可以形成在第三衬底200上；第二垂直晶体管T2可以形成在第三衬底200中；并且第二导电线GW2、第二连接结构CS2和保护层230可以形成在第三衬底200上。随后，具有形成在其上的第一存储阵列110、第一层间电介质120和第一字线接触结构122的第一衬底100、具有形成在其中的第一垂直晶体管T1以及形成在其上的第二存储阵列210、第二层间电介质220、第二字线接触结构222、第一导电线GW1和第一连接结构CS1的第二衬底150、和具有形成在其中的第二垂直晶体管T2以及形成在其上的第二导电线GW2、第二连接结构CS2和保护层230的第三衬底200可以通过直接键合方法(诸如金属/电介质混合键合方法或其他合适的键合方式)彼此组合。值得注意的是，可以在键合工艺之前，对第二衬底150和/或第三衬底200执行减薄工艺，以用于减小第二衬底150的厚度TK2和第三衬底200的厚度TK3，从而在第二衬底150的第一侧S21和第二侧S22处暴露第一垂直晶体管T1，并且在第三衬底200的第一侧S31和第二侧S32处暴露第二垂直晶体管T2，但不限于此。因此，第二衬底150的厚度TK2和第三衬底200的厚度TK3可以小于第一衬底100的厚度，但不限于此。
请参考图6。图6是示出根据本公开的第三实施例的存储器件303的示意图。如图6所示，在存储器件303中，第三衬底200可以在第一方向D1上设置在第一衬底100与第二衬底150之间，并且第二存储阵列210可以在第一方向D1上设置在第二衬底150与第三衬底200之间。在一些实施例中，第二存储阵列210可以设置在第三衬底200上，并且设置在第三衬底200的第二侧S32和第二衬底150的第一侧S21处，并且第一导电线GW1、第二导电线GW2、第一连接结构CS1、第二连接结构CS2和保护层230可以设置在第二衬底150上，并且设置在第二衬底150的第二侧S22处。在一些实施例中，存储器件303还可以包括多个第四连接结构CS4、多个贯穿衬底连接结构TS和第二隔离结构240。第二隔离结构240可以设置在第三衬底200中，贯穿衬底连接结构TS中的每个可以设置在第三衬底200中，并且在第一方向D1上穿透第二隔离结构240，并且第四连接结构CS4中的每个可以设置在第二层间电介质220中，并且在第一方向D1上设置在第二垂直晶体管T2中的一个与贯穿衬底连接结构TS中的一个之间。贯穿衬底连接结构TS中的每个可以与第一字线接触结构122中的一个和第四连接结构CS4中的一个电连接，并且第四连接结构CS4中的每个可以与第一垂直晶体管T1中的一个电连接。因此，第一导电线GW1中的每个可以经由第一连接结构CS1中的一个、第一垂直晶体管T1中的一个、第四连接结构CS4中的一个、贯穿衬底连接结构TS中的一个、和第一字线接触结构122中的一个与第一字线结构114中的一个电连接。第二隔离结构240可以包括单层或多层的绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其他合适的绝缘材料。第四连接结构CS4和贯穿衬底连接结构TS可以包括低电阻率材料和围绕低电阻率材料的阻隔层，但不限于此。上述低电阻率材料可以包括具有相对较低的电阻率的材料，诸如铜、铝、钴和钨，并且上述阻隔层可以包括氮化钛、氮化钽或其他合适的阻隔材料。
存储器件303的制造方法可以包括但不限于以下步骤。首先，第一存储阵列110、第一层间电介质120和第一字线接触结构122可以形成在第一衬底100上；贯穿衬底连接结构TS和第二隔离结构240可以形成在第三衬底200中；第二存储阵列210、第二层间电介质220、第二字线接触结构222和第四连接结构CS4可以形成在第三衬底200上；第一垂直晶体管T1、第二垂直晶体管T2和第一隔离结构152可以形成在第二衬底150中；并且第一连接结构CS1、第二连接结构CS2、第一导电线GW1、第二导电线GW2和保护层230可以形成在第二衬底150上。随后，具有形成在其上的第一存储阵列110、第一层间电介质120和第一字线接触结构122的第一衬底100、具有形成在其中的贯穿衬底连接结构TS和第二隔离结构240以及形成在其上的第二存储阵列210、第二层间电介质220、第二字线接触结构222和第四连接结构CS4的第三衬底200、以及具有形成在其中的第一垂直晶体管T1、第二垂直晶体管T2和第一隔离结构152以及形成在其上的第一连接结构CS1、第二连接结构CS2、第一导电线GW1、第二导电线GW2和保护层230的第二衬底150可以通过直接键合方法(诸如金属/电介质混合键合方法或其他合适的键合方式)彼此组合。值得注意的是，可以在键合工艺之前对第二衬底150执行减薄工艺，以用于减小第二衬底150的厚度TK2，并且在第二衬底150的第一侧S21和第二侧S22处暴露第一垂直晶体管T1和第二垂直晶体管T2，但不限于此。
请参考图7。图7是示出根据本公开的第四实施例的存储器件304的示意图。如图7所示，在存储器件304中，第一导电线GW1、第二导电线GW2、第一连接结构CS1、第二连接结构CS2和保护层230可以设置在第三衬底200上，并且设置在第三衬底200的第二侧S32处。另外，第二隔离结构240和贯穿衬底连接结构TS可以设置在第三衬底200中，并且第二衬底150中的第一垂直晶体管T1中的每个可以经由第四连接结构CS4中的一个、贯穿衬底连接结构TS中的一个和第一连接结构CS1中的一个与第一导电线GW1中的一个电连接。
请参考图8。图8是示出根据本公开的第五实施例的存储器件305的示意图。如图8所示，在存储器件305中，第一垂直晶体管T1的第一栅电极G1可以与第二垂直晶体管T2的第二栅电极G2物理连接和电连接。在一些实施例中，第一栅电极G1和第二栅电极G2可以在第二衬底150中形成有相同的掺杂区(诸如第一掺杂区DR1)，但不限于此。
请参考图9。图9是示出根据本公开的第六实施例的存储器件306的示意图。如上述图9和图5所示，该实施例中的存储器件306与上述存储器件302之间的差异在于，在存储器件306中，第二存储阵列210在第一方向D1上可以不与第一存储阵列110重叠，并且在存储器件306的俯视图中，第二存储阵列210的第二阶梯部分P2可以设置为在第二方向D2上与第一阶梯部分P1相邻，但不限于此。在存储器件306的俯视图中，第二存储阵列210的形状可以与第一存储阵列110的形状的镜像图像相同，并且在一些实施例中，第一存储阵列110的形状和第二存储阵列210的形状可以是镜像对称图案，但不限于此。值得注意的是，第一存储阵列110和第二存储阵列210的相对分配也可以应用于本公开的其他实施例。
请参考图10。图10是示出根据本公开的第七实施例的存储器件307的示意图。如上述图9和图6所示，该实施例中的存储器件307与上述存储器件303之间的差异在于，在存储器件307中，第二存储阵列210可以在第一方向D1上不与第一存储阵列110重叠，并且在存储器件307的俯视图中，第二存储阵列210的第二阶梯部分P2可以设置为在第二方向D2上与第一阶梯部分P1相邻，但不限于此。在存储器件307的俯视图中，第二存储阵列210的形状可以与第一存储阵列110的形状的镜像图像相同，并且在一些实施例中，第一存储阵列110的形状和第二存储阵列210的形状可以是镜像对称图案，但不限于此。
总结以上描述，在根据本公开的存储器件中，设置在衬底中的垂直晶体管分别电连接到设置在另一衬底上的存储阵列的字线结构。可以减小垂直晶体管在衬底上占据的区域，并且可以相应地简化位于垂直晶体管与字线结构之间的字线接触结构。
本领域的技术人员将容易地观察到，在保留本发明的教导的同时，可以对器件和方法进行若干修改和变更。因此，上述公开应被解释为仅由所附权利要求的边界和界限来限制。

Claims (20)

1.一种存储器件，包括：
第一衬底；
第一存储阵列，所述第一存储阵列设置在所述第一衬底上，其中，所述第一存储阵列包括至少一个第一字线结构；
第二衬底；其中，所述第一存储阵列在垂直方向上设置在所述第一衬底与所述第二衬底之间；
至少一个第一垂直晶体管，所述至少一个第一垂直晶体管的至少一部分设置在所述第二衬底中；以及
字线接触结构，所述字线接触结构设置在所述至少一个第一垂直晶体管与所述至少一个第一字线结构之间，其中，所述至少一个第一字线结构经由所述字线接触结构与所述至少一个第一垂直晶体管电连接。
2.根据权利要求1所述的存储器件，其中，所述至少一个第一垂直晶体管包括：
第一半导体沟道，所述第一半导体沟道在所述垂直方向上穿透所述第二衬底。
3.根据权利要求2所述的存储器件，其中，所述至少一个第一垂直晶体管还包括：
第一栅电极，所述第一栅电极设置在所述第二衬底中，并且在水平方向上围绕所述第一半导体沟道。
4.根据权利要求3所述的存储器件，其中，所述至少一个第一垂直晶体管还包括：
第一栅极电介质层，所述第一栅极电介质层设置在所述第二衬底中，并且设置在所述第一栅电极与所述第一半导体沟道之间。
5.根据权利要求3所述的存储器件，其中，所述第一存储阵列包括所述至少一个第一字线结构中的多个第一字线结构，并且所述存储器件包括所述至少一个第一垂直晶体管中的多个第一垂直晶体管，所述多个第一垂直晶体管分别与所述至少一个第一字线结构中的所述多个第一字线结构电连接。
6.根据权利要求5所述的存储器件，其中，所述至少一个第一垂直晶体管中的所述多个第一垂直晶体管的所述第一栅电极在所述第二衬底中彼此物理连接和电连接。
7.根据权利要求3所述的存储器件，其中，所述第二衬底包括半导体区，并且所述第一栅电极包括设置在所述第二衬底中的掺杂区。
8.根据权利要求7所述的存储器件，还包括设置在所述第二衬底中的隔离结构，其中，所述隔离结构设置在所述半导体区与所述第一栅电极之间。
9.根据权利要求1所述的存储器件，其中，
所述字线接触结构是在所述垂直方向上伸长的柱状结构，所述字线接触结构中的每个字线接触结构在所述垂直方向上的一个端部直接接触对应的所述至少一个第一字线结构的暴露部分，并且所述字线接触结构在所述垂直方向上的另一端部直接接触对应的所述至少一个第一垂直晶体管，所述至少一个第一字线结构的暴露部分与所述至少一个第一垂直晶体管在所述垂直方向上是对齐的。
10.根据权利要求9所述的存储器件，其中，所述至少一个第一垂直晶体管在所述垂直方向上完全覆盖所述字线接触结构。
11.根据权利要求9所述的存储器件，其中，所述第二衬底在所述垂直方向上具有第一侧和与所述第一侧相对的第二侧，并且所述第一存储阵列和所述字线接触结构设置在所述第二衬底的所述第一侧处。
12.根据权利要求11所述的存储器件，还包括：
导电线，所述导电线设置在所述第二衬底的所述第二侧处；以及
连接结构，所述连接结构设置在所述第二衬底的所述第二侧处，并且设置在所述导电线与所述至少一个第一垂直晶体管之间，其中，所述导电线经由所述连接结构、所述至少一个第一垂直晶体管和所述字线接触结构与所述至少一个第一字线结构电连接。
13.根据权利要求1所述的存储器件，还包括：
第三衬底，其中，所述第一存储阵列在所述垂直方向上设置在所述第一衬底与所述第三衬底之间；
第二存储阵列，其中，所述第二存储阵列包括至少一个第二字线结构；以及
至少一个第二垂直晶体管，所述至少一个第二垂直晶体管与所述至少一个第二字线结构电连接。
14.根据权利要求13所述的存储器件，其中，所述第二存储阵列设置在所述第三衬底上，并且所述至少一个第二垂直晶体管的至少一部分设置在所述第二衬底中。
15.根据权利要求14所述的存储器件，其中，所述至少一个第二垂直晶体管包括：
第二半导体沟道，所述第二半导体沟道在所述垂直方向上穿透所述第二衬底；以及
第二栅电极，所述第二栅电极设置在所述第二衬底中，并且在水平方向上围绕所述第二半导体沟道。
16.根据权利要求15所述的存储器件，其中，所述至少一个第一垂直晶体管包括设置在所述第二衬底中的第一栅电极，并且所述第一栅电极与所述第二栅电极物理连接和电连接。
17.根据权利要求15所述的存储器件，其中，所述至少一个第一垂直晶体管包括设置在所述第二衬底中的第一栅电极，并且所述第一栅电极与所述第二栅电极电分离。
18.根据权利要求14所述的存储器件，其中，所述第三衬底在所述垂直方向上设置在所述第一衬底与所述第二衬底之间，并且所述第二存储阵列在所述垂直方向上设置在所述第二衬底与所述第三衬底之间。
19.根据权利要求13所述的存储器件，其中，所述第二衬底在所述垂直方向上设置在所述第一衬底与所述第三衬底之间，并且所述第二存储阵列在所述垂直方向上设置在所述第二衬底与所述第三衬底之间。
20.根据权利要求19所述的存储器件，其中，所述第二存储阵列设置在所述第二衬底上，并且所述至少一个第二垂直晶体管的至少一部分设置在所述第三衬底中。
CN202110382058.7A 2020-04-17 2020-04-17 存储器件 Active CN113113417B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110382058.7A CN113113417B (zh) 2020-04-17 2020-04-17 存储器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202110382058.7A CN113113417B (zh) 2020-04-17 2020-04-17 存储器件
PCT/CN2020/085356 WO2021208076A1 (en) 2020-04-17 2020-04-17 Memory device
CN202080000854.3A CN111684594B (zh) 2020-04-17 2020-04-17 存储器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202080000854.3A Division CN111684594B (zh) 2020-04-17 2020-04-17 存储器件

Publications (2)

Publication Number Publication Date
CN113113417A true CN113113417A (zh) 2021-07-13
CN113113417B CN113113417B (zh) 2024-04-26

Family

ID=72438644

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110382058.7A Active CN113113417B (zh) 2020-04-17 2020-04-17 存储器件
CN202080000854.3A Active CN111684594B (zh) 2020-04-17 2020-04-17 存储器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202080000854.3A Active CN111684594B (zh) 2020-04-17 2020-04-17 存储器件

Country Status (7)

Country Link
US (2) US11557329B2 (zh)
EP (2) EP4351297A2 (zh)
JP (2) JP7303323B2 (zh)
KR (2) KR20240036147A (zh)
CN (2) CN113113417B (zh)
TW (1) TWI738380B (zh)
WO (1) WO2021208076A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11985825B2 (en) * 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11587920B2 (en) 2020-07-22 2023-02-21 Sandisk Technologies Llc Bonded semiconductor die assembly containing through-stack via structures and methods for making the same
US11501821B2 (en) * 2020-11-05 2022-11-15 Sandisk Technologies Llc Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522407A (zh) * 2011-12-23 2012-06-27 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US20170077230A1 (en) * 2015-09-15 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor device
CN108022928A (zh) * 2016-11-01 2018-05-11 三星电子株式会社 垂直存储器件及制造其的方法
CN109256390A (zh) * 2017-07-13 2019-01-22 三星电子株式会社 垂直存储器件
CN109427811A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 垂直存储器件
CN110574163A (zh) * 2019-08-02 2019-12-13 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110896669A (zh) * 2018-12-18 2020-03-20 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110998846A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867822B2 (en) 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
TWI530953B (zh) 2012-11-15 2016-04-21 旺宏電子股份有限公司 三維記憶體及解碼技術
JP2015056642A (ja) 2013-09-13 2015-03-23 株式会社東芝 半導体記憶装置
JP5719944B1 (ja) * 2014-01-20 2015-05-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9397094B2 (en) * 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate
US9418743B1 (en) * 2015-02-17 2016-08-16 Macronix International Co., Ltd. 3D NAND memory with decoder and local word line drivers
JP2017153057A (ja) * 2016-02-24 2017-08-31 重佳 渡辺 再構成可能半導体論理回路
US9679650B1 (en) * 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US10541273B2 (en) * 2017-11-28 2020-01-21 Sandisk Technologies Llc Vertical thin film transistors with isolation
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
KR102309462B1 (ko) 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
WO2020034152A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
US10763273B2 (en) * 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
CN111415941B (zh) * 2018-09-20 2021-07-30 长江存储科技有限责任公司 多堆叠层三维存储器件
US11380369B2 (en) * 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
US10854619B2 (en) * 2018-12-07 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
JP7433250B2 (ja) * 2019-01-29 2024-02-19 株式会社半導体エネルギー研究所 記憶装置
JP2020155576A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US11515330B2 (en) * 2019-05-10 2022-11-29 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US10916287B2 (en) * 2019-06-27 2021-02-09 Sandisk Technologies Llc Ferroelectric memory device containing a series connected select gate transistor and method of forming the same
US10991706B2 (en) * 2019-07-30 2021-04-27 Sandisk Technologies Llc Three-dimensional memory device having enhanced contact between polycrystalline channel and epitaxial pedestal structure and method of making the same
CN110634870B (zh) * 2019-09-23 2022-03-18 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522407A (zh) * 2011-12-23 2012-06-27 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
US20170077230A1 (en) * 2015-09-15 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor device
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
CN108475682A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 字线开关与字线接触通孔结构的集成
CN108022928A (zh) * 2016-11-01 2018-05-11 三星电子株式会社 垂直存储器件及制造其的方法
CN109256390A (zh) * 2017-07-13 2019-01-22 三星电子株式会社 垂直存储器件
CN109427811A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 垂直存储器件
CN110896669A (zh) * 2018-12-18 2020-03-20 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110574163A (zh) * 2019-08-02 2019-12-13 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110998846A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法

Also Published As

Publication number Publication date
US20210327482A1 (en) 2021-10-21
CN111684594A (zh) 2020-09-18
US11557329B2 (en) 2023-01-17
TWI738380B (zh) 2021-09-01
KR102648152B1 (ko) 2024-03-14
CN113113417B (zh) 2024-04-26
TW202141746A (zh) 2021-11-01
KR20240036147A (ko) 2024-03-19
EP4351297A2 (en) 2024-04-10
EP3924967A4 (en) 2022-08-03
WO2021208076A1 (en) 2021-10-21
JP7303323B2 (ja) 2023-07-04
KR20210129642A (ko) 2021-10-28
CN111684594B (zh) 2021-03-23
JP2022533886A (ja) 2022-07-27
JP2023112131A (ja) 2023-08-10
US20230154510A1 (en) 2023-05-18
EP3924967A1 (en) 2021-12-22

Similar Documents

Publication Publication Date Title
CN112864168B (zh) 非易失性存储器件及其制造方法
US20210249397A1 (en) Semiconductor device
CN111684594B (zh) 存储器件
TWI771709B (zh) 記憶體裝置及其形成方法
US11871554B2 (en) Semiconductor structure, and manufacturing method and control method thereof
CN1828900B (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
CN115064523B (zh) 半导体结构及其制造方法
US20220068949A1 (en) Semiconductor storage device
US20230015580A1 (en) Semiconductor structure, method for manufacturing semiconductor structure, and memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant