CN109427811A - 垂直存储器件 - Google Patents

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Abstract

一种垂直存储器件包括：衬底，其包括单元阵列区域和与单元阵列区域相邻的连接区域；堆叠在衬底的单元阵列区域和连接区域上的多个栅电极层；沟道结构，其在单元阵列区域上，并在垂直于衬底的上表面的方向上延伸同时贯穿所述多个栅电极层；虚设沟道结构，其在连接区域上，并在垂直于衬底的上表面的方向上延伸同时贯穿所述多个栅电极层的至少一部分；以及支撑绝缘层，其在所述多个栅电极层的一部分与虚设沟道结构之间。所述多个栅电极层在连接区域上形成台阶结构。

Description

垂直存储器件
技术领域
发明构思涉及垂直存储器件。
背景技术
电子产品的体积已逐渐减小，而这样的电子产品仍用于处理大容量数据。因此，这样的电子产品中使用的半导体存储器件的集成度需要增大。在可增大半导体存储器件的集成度的方法中，已提出了其中堆叠具有垂直晶体管结构而非具有现有的平面晶体管结构的存储单元的垂直存储器件。
发明内容
发明构思涉及垂直存储器件，其中在栅电极层的替换工艺期间可以限制和/或防止结构缺陷。
根据发明构思的一些示例实施方式，一种垂直存储器件包括：衬底，其包括单元阵列区域和与单元阵列区域相邻的连接区域；堆叠在衬底的单元阵列区域和连接区域上的多个栅电极层；在单元阵列区域上的沟道结构；在连接区域上的虚设沟道结构；以及支撑绝缘层，其在所述多个栅电极层的一部分与虚设沟道结构之间。所述多个栅电极层可以在连接区域上形成台阶结构。沟道结构可以在垂直于衬底的上表面的方向上延伸同时贯穿所述多个栅电极层。虚设沟道结构可以在垂直于衬底的上表面的方向上延伸同时贯穿所述多个栅电极层的至少一部分。
根据发明构思的一些示例实施方式，一种垂直存储器件包括：衬底，其包括单元阵列区域和与单元阵列区域相邻的连接区域；下堆叠结构，其在衬底上并包括交替地堆叠在衬底上的下模制绝缘层和下栅电极层；上堆叠结构，其在下堆叠结构上并包括交替地堆叠的上模制绝缘层和上栅电极层；沟道结构，其在单元阵列区域上并贯穿上堆叠结构和下堆叠结构；虚设沟道结构，其在连接区域上并贯穿下堆叠结构；以及支撑绝缘层，其贯穿下堆叠结构并围绕虚设沟道结构的外周表面。
根据发明构思的一些示例实施方式，一种垂直存储器件包括：衬底，其包括单元阵列区域和与单元阵列区域相邻的连接区域；沟道层，其在单元阵列区域上并在垂直于衬底的上表面的方向上延伸；虚设沟道层，其在连接区域上并在垂直于衬底的上表面的方向上延伸；在沟道层与衬底之间的单元外延层；在虚设沟道层与衬底之间的虚设外延层；以及支撑绝缘层，其围绕虚设外延层的外周表面并具有比虚设外延层的上表面高的上表面。虚设外延层可以具有与单元外延层的形状不同的形状。
附图说明
发明构思的以上及另外的方面和特征将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据发明构思的一些示例实施方式的垂直存储器件的示意布局图；
图2是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图；
图3至4是根据发明构思的一些示例实施方式的垂直存储器件的示意剖视图；
图5是将根据发明构思的一些示例实施方式的栅极电介质层示出为与图4的放大图对应的区域的剖视图；
图6和7分别是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图和剖视图；
图8是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图；
图9和10分别是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图和剖视图；
图11和12分别是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图和剖视图；
图13至23是示意性地示出根据发明构思的一些示例实施方式的制造垂直存储器件的方法的主要操作的图；以及
图24是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图。
具体实施方式
在下文中，将参照附图描述发明构思的一些示例实施方式。
图1是根据发明构思的一些示例实施方式的垂直存储器件的示意图。
参照图1，根据发明构思的一些示例实施方式的垂直存储器件可以包括其中形成多个存储单元的单元区域CR、以及其中形成驱动存储单元的周边电路的周边电路区域PR。行解码器电路、列解码器电路、页缓冲器电路等可以设置在周边电路区域PR中。图1被示出当作示例，周边电路区域PR的布置不限于图中所示的布置。
在第一方向D1上延伸的多个公共源极线180可以设置在单元区域CR中。公共源极线180可以被称为第一金属线。多个公共源极线180可以在交叉第一方向D1的第二方向D2上布置为在其间具有期望的和/或备选地预定的间隔。单元区域CR可以被公共源极线180分成多个区域。单元区域CR可以包括单元阵列区域CA和围绕单元阵列区域CA的连接区域CT。多个公共源极线180可以在第一方向D1上延伸以与单元阵列区域CA和连接区域CT集成。图1所示的公共源极线180的数量被提供当作示例，因而不限于此。
图2是根据发明构思的一些示例实施方式的垂直存储器件10的示意俯视图。图2示出图1的区域A。
参照图2，根据发明构思的一些示例实施方式的垂直存储器件10可以包括其中形成存储单元的单元阵列区域CA、以及将存储单元的栅电极连接到布线的连接区域CT。单元阵列区域CA和连接区域CT可以构成单元区域CR。
在第一方向D1上延伸的堆叠结构GS可以设置在单元阵列区域CA和连接区域CT中。堆叠结构GS可以包括交替地堆叠在衬底上的多个栅电极层和多个模制绝缘层。堆叠结构GS可以被多个公共源极线180分成多个区域。堆叠结构GS的多个分隔区域的每个可以被称为堆叠结构GS。多个公共源极线180可以在单元阵列区域CA和连接区域CT中沿第一方向D1连续地延伸。多个公共源极线180可以电连接到衬底。多个公共源极线180可以由导电材料形成。例如，多个公共源极线180可以包括金属(诸如钨、铜、钛、铝等)、掺杂半导体材料和导电材料(诸如导电金属氮化物膜等)中的至少一种。多个公共源极线180可以与堆叠结构GS的栅电极层电绝缘。绝缘层182可以设置在多个公共源极线180与堆叠结构GS之间。绝缘层182可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。
绝缘层185可以设置在公共源极线180之间。绝缘层185可以设置在单元阵列区域CA中，并且可以延伸到连接区域CT。栅电极层的设置在堆叠结构GS的上部中的部分(例如设置在堆叠结构GS的上部中的两个栅电极层的每个)可以被绝缘层185分成两个区域(参见图4)。
在单元阵列区域CA中，多个沟道结构CHS可以贯穿堆叠结构GS以连接到衬底。在连接区域CT中，多个虚设沟道结构DCS可以贯穿堆叠结构GS以连接到衬底，并且多个接触插塞171可以连接到多个栅电极层。
在单元阵列区域CA中，多个沟道结构CHS可以布置成多个列。如图2所示，沟道结构CHS可以在一对公共源极线180之间布置成八列当作示例。例如，沟道结构CHS可以在一个公共源极线180与绝缘层185之间设置成四列。多个沟道结构CHS可以设置成Z字形形式。多个沟道结构CHS的布置不限于图2所示的布置，并且可以被各种各样地修改。
堆叠结构GS可以形成为在连接区域CT中具有包括多个台阶层的台阶结构。台阶结构可以通过使堆叠结构GS的多个栅电极层和多个模制绝缘层延伸至不同长度而形成。多个台阶层可以被提供成其中设置多个接触插塞171的垫区域。
多个虚设沟道结构DCS可以在连接区域CT中设置为与多个台阶层的端部相邻。虽然多个虚设沟道结构DCS在图2中被示出为在一对公共源极线180之间布置成四列当作示例，但是虚设沟道结构DCS的布置不限于此。例如，多个虚设沟道结构DCS的一部分可以与多个台阶层的端部相邻设置，而其余虚设沟道结构可以设置为与多个台阶层的端部相对分开。以与此不同的方式，多个虚设沟道结构DCS可以在设置于多个台阶层中的同时与多个台阶层的端部间隔开。连接区域CT的多个虚设沟道结构DCS可以在其间具有比多个沟道结构CHS的节距或间隔大的节距或间隔。节距可以表示在俯视图中相邻结构的中心之间的水平距离。
多个虚设沟道结构DCS还可以设置在单元阵列区域CA中而贯穿绝缘层185。
多个沟道结构CHS可以连接到位线以执行读取/写入操作，而多个虚设沟道结构DCS可以不连接到位线。因此，多个虚设沟道结构DCS可以不提供存储单元，而是可以用于在连接区域CT中支撑堆叠结构GS。
在连接区域CT中，多个支撑绝缘层187可以设置在与多个虚设沟道结构DCS的位置重叠的位置中。多个虚设沟道结构DCS可以在连接区域CT中分别贯穿多个支撑绝缘层187。
在一些示例实施方式中，支撑绝缘层187可以应用于沟道结构CHS的至少一部分。例如，当沟道结构CHS包括具有不同节距的两个或更多个区域时，支撑绝缘层187可以应用于具有相对更大节距的区域中的沟道结构CHS。
图3是根据发明构思的一些示例实施方式的垂直存储器件10的沿图2的线I-I'截取的示意剖视图。图4是沿图2的线II-II'截取的剖视图。
参照图3和4，垂直存储器件10可以包括衬底101、堆叠结构GS、沟道结构CHS、虚设沟道结构DCS、支撑绝缘层187、绝缘层155和层间绝缘层125。
衬底101可以包括半导体材料，诸如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。堆叠结构GS可以包括交替地堆叠在衬底101上的多个栅电极层131和多个模制绝缘层114。多个栅电极层131可以在衬底101上堆叠为在垂直于衬底101的上表面的第三方向D3上彼此间隔开。多个栅电极层131可以在第一方向D1上延伸，并且可以设置在单元阵列区域CA和连接区域CT中。堆叠结构GS可以在连接区域CT中具有包括多个台阶层的台阶结构。多个栅电极层131可以在第一方向D1上延伸为具有不同长度以在连接区域CT中形成台阶结构。模制绝缘层114也可以与栅电极层131一起具有台阶结构。堆叠结构GS可以包括下堆叠结构GS1和上堆叠结构GS2。上堆叠结构GS2可以设置在下堆叠结构GS1上，并且可以包括比下堆叠结构GS1更多的栅电极层131和模制绝缘层114。上堆叠结构GS2的厚度可以大于下堆叠结构GS1的厚度。
栅电极层131可以包括金属材料、金属氮化物、金属硅化物材料、多晶硅或其组合。金属材料的示例可以包括钨(W)、铜(Cu)或铝(Al)。金属硅化物的示例可以包括硅化物材料，该硅化物材料包含钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)、钛(Ti)中的至少一种或其组合。金属氮化物的示例可以包括钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。例如，栅电极层131可以包括钨(W)和钛氮化物(TiN)。模制绝缘层114可以包括硅氧化物。
栅电极层131的数量不限于图3所示的数量。随着垂直存储器件10的存储容量增加，存储单元的栅电极层131的数量可以增加。例如，数十至数百个栅电极层131可以堆叠在衬底101上。
垂直存储器件可以包括设置在连接区域CT中并覆盖堆叠结构GS的台阶结构的层间绝缘层125。层间绝缘层125可以包括硅氧化物或低电介质材料。低电介质材料可以是具有比硅氧化物的介电常数低的介电常数的绝缘材料。
贯穿堆叠结构GS的多个沟道结构CHS可以设置在单元阵列区域CA中。例如，在单元阵列区域CA中，多个沟道结构CHS可以设置为贯穿上堆叠结构GS2和下堆叠结构GS1。在单元阵列区域CA中，贯穿多个栅电极层131的多个沟道结构CHS可以被设置，在连接区域CT中，贯穿上堆叠结构GS2和下堆叠结构GS1中的至少一个的多个虚设沟道结构DCS可以被设置。贯穿堆叠结构GS的多个虚设沟道结构DCS可以设置在连接区域CT中。贯穿多个栅电极层131中的至少一个的多个虚设沟道结构DCS可以设置在连接区域CT中。多个沟道结构CHS的直径或宽度以及多个虚设沟道结构DCS的直径或宽度可以朝向衬底101减小。
在连接区域CT中，多个支撑绝缘层187可以设置为贯穿下堆叠结构GS1并围绕多个虚设沟道结构DCS的外周(例如圆周)表面。多个虚设沟道结构DCS可以分别贯穿多个支撑绝缘层187。多个支撑绝缘层187可以在连接区域CT中设置于多个栅电极层131的一部分与多个虚设沟道结构DCS之间。多个支撑绝缘层187可以接触衬底101。多个支撑绝缘层187可以沿着多个虚设沟道结构DCS从衬底101延伸。多个支撑绝缘层187的下表面可以低于衬底101的上表面。多个虚设沟道结构DCS的下表面可以低于多个支撑绝缘层187的下表面。多个支撑绝缘层187的至少一部分可以具有与多个栅电极层中的任何一个的上表面共平面的上表面。例如，多个支撑绝缘层187的至少一部分的上表面可以与下堆叠结构GS1的上表面共平面。设置在连接区域CT的边缘上的支撑绝缘层187可以具有不对称结构，该不对称结构包括具有从衬底101的上表面测量的不同高度的部分。高度的差异可以与相邻栅电极层131的上表面之间的距离相同。支撑绝缘层187的设置在连接区域CT的边缘上的部分的高度可以低于与单元阵列区域CA相邻的支撑绝缘层187的高度。
多个沟道结构CHS的每个可以包括单元外延层151、单元栅极电介质层161、单元沟道层163、绝缘层165和接触垫167。多个虚设沟道结构DCS可以具有与多个沟道结构CH的结构相似的结构。多个虚设沟道结构DCS的每个可以包括虚设外延层151d、虚设栅极电介质层161d、虚设沟道层163d、绝缘层165d和接触垫167d。
单元外延层151可以设置在单元沟道层163下面。虚设外延层151d可以设置在虚设沟道层163d下面。单元外延层151可以与衬底101和单元沟道层163接触。虚设外延层151d可以接触衬底101和虚设沟道层163d。虚设外延层151d可以具有与单元外延层151的形状不同的形状。单元外延层151的侧壁可以每个具有凹槽。另一方面，虚设外延层151d的侧壁可以相对于衬底101的上表面倾斜。绝缘层155可以局部地设置在单元外延层151与最下面的栅电极层131之间。支撑绝缘层187可以设置在虚设外延层151d与最下面的栅电极层131之间。绝缘层155可以由于支撑绝缘层187而不形成在虚设外延层151d与最下面的栅电极层131之间。绝缘层155可以具有沿单元外延层151的侧壁形成的环形。绝缘层155可以具有凸起的剖面。
单元阵列区域CA中的单元外延层151的高度可以彼此相等。连接区域CT中的多个虚设结构DCS的虚设外延层151d的高度可以彼此不同。例如，多个虚设结构DCS的虚设外延层151d的高度可以朝向连接区域CT的边缘减小。因此，多个虚设结构DCS的虚设栅极电介质层161d、虚设沟道层163d和绝缘层165d的垂直长度可以朝向连接区域CT的边缘增大。垂直长度表示在垂直于衬底101的上表面的方向上延伸的长度。
单元外延层151和虚设外延层151d可以通过选择性外延生长工艺形成。单元外延层151和虚设外延层151d可以由诸如单晶硅等的半导体材料形成。
单元沟道层163和虚设沟道层163d可以在贯穿模制绝缘层114和栅电极层131的同时在垂直方向上延伸。单元沟道层163和虚设沟道层163d可以由诸如多晶硅等的半导体材料形成。
单元栅极电介质层161可以形成为围绕单元沟道层163的外侧。单元栅极电介质层161可以包括从单元沟道层163的外侧表面顺序设置的隧穿层161a、电荷存储层161b和阻挡层161c。虚设栅极电介质层161d可以形成为围绕虚设沟道层163d的外侧。虚设栅极电介质层161d可以具有与单元栅极电介质层161的堆叠结构相同或相似的堆叠结构。
隧穿层161a可以包括例如硅氧化物。电荷存储层161b可以包括例如硅氮化物。阻挡层161c可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或高介电常数材料。高介电常数材料可以是铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的一种。
单元沟道层163和虚设沟道层163d可以具有空的内部空间。单元沟道层163的内部空间和虚设沟道层163d的内部空间可以分别用绝缘层165和165d填充。单元沟道层163和虚设沟道层163d可以包括诸如多晶硅、单晶硅等的半导体材料。
绝缘层165可以包括诸如硅氧化物等的绝缘材料。接触垫167可以包括诸如多晶硅等的半导体材料。
堆叠结构GS可以被多个公共源极线180分成多个区域。多个分隔区域的每个可以被称为堆叠结构GS。多个公共源极线180可以电连接到形成在衬底101的上部中的杂质区域109。杂质区域109可以包括例如与衬底101内部的杂质的导电类型不同的导电类型的杂质。多个公共源极线180可以包括金属(诸如钨、铜、钛、铝等)、掺杂半导体材料和导电材料(诸如导电金属氮化物膜等)中的至少一种。多个公共源极线180可以与堆叠结构GS的多个栅电极层131电绝缘。绝缘层182可以设置在多个公共源极线180与堆叠结构GS之间。绝缘层182可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。
绝缘层185可以设置在公共源极线180之间。栅电极层131的在一对公共源极线180之间设置于堆叠结构GS的上部中的部分可以分别被绝缘层185分成两个区域。在图4中，设置在堆叠结构GS的上部中的两个栅电极层131被示出为由绝缘层185分隔当作示例。
图5是将根据发明构思的一些示例实施方式的栅极电介质层示出为与图4的放大图对应的区域的剖视图。
参照图5，单元栅极电介质层161'可以包括从单元沟道层163顺序设置的隧穿层161a、电荷存储层161b、第一阻挡层161c1和第二阻挡层161c2。
第一阻挡层161c1可以在与单元沟道层163相同的方向上垂直地延伸，第二阻挡层161c2可以设置为围绕栅电极层131。例如，第一阻挡层161c1可以由具有比第二阻挡层161c2的介电常数低的介电常数的材料形成，第二阻挡层161c2可以由高介电常数材料形成。第一阻挡层161c1可以由硅氧化物形成，第二阻挡层161c2可以由铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的一种形成。
虚设栅极电介质层161d可以具有与单元栅极电介质层161'的堆叠结构相同或相似的堆叠结构。
图6和7分别是根据发明构思的一些示例实施方式的垂直存储器件10A的示意俯视图和剖视图。
参照图6和7，下面将关于与图2至4的垂直存储器件10的特性不同的特性来描述垂直存储器件10A，并将省略对相同构造和结构的重复描述。
参照图6和7，在连接区域CT中，多个支撑绝缘层187的数量可以少于多个虚设沟道结构DCS的数量。在连接区域CT中，多个支撑绝缘层187可以围绕多个虚设沟道结构DCS的一部分的外周(例如圆周)表面。多个虚设沟道结构DCS的一部分可以贯穿多个支撑绝缘层187。多个支撑绝缘层187可以在第一方向D1和第二方向D2上以Z字形布置设置于衬底101上。
在第一方向D1和第二方向D2上彼此相邻的虚设外延层151d的形状可以不同。被支撑绝缘层187围绕的虚设外延层151d的侧壁可以相对于衬底101的上表面倾斜，不被支撑绝缘层187围绕的虚设外延层151d的侧壁可以具有凹槽。绝缘层155可以设置在不被支撑绝缘层187围绕的虚设外延层151d的侧壁上。
图8是根据发明构思的一些示例实施方式的垂直存储器件10B的示意俯视图。
参照图8，下面将关于与图2至4的垂直存储器件10的特性不同的特性来描述垂直存储器件10B，并将省略对相同构造和结构的重复描述。
参照图8，在连接区域CT中，多个支撑绝缘层187的数量可以少于多个虚设沟道结构DCS的数量。在连接区域CT中，多个支撑绝缘层187可以围绕多个虚设沟道结构DCS的一部分的外周(例如圆周)表面。多个虚设沟道结构DCS的一部分可以贯穿多个支撑绝缘层187。在第一方向D1上，多个支撑绝缘层187可以设置为在其间具有比多个虚设沟道结构DCS之间的间隔大的间隔。例如，在第一方向D1上，多个支撑绝缘层187的布置间隔可以是多个虚设沟道结构DCS的布置间隔的两倍。在第二方向D2上，多个支撑绝缘层187的布置间隔可以与多个虚设沟道结构DCS的布置间隔相同。此外，以与图7的示例实施方式不同的方式，在第一方向D1上彼此相邻的虚设外延层151d的形状可以彼此不同，并且在第二方向D2上彼此相邻的虚设外延层151d的形状可以彼此相同。
图9和10分别是根据发明构思的一些示例实施方式的垂直存储器件10C的示意俯视图和剖视图。
参照图9和10，下面将关于与图2至4的垂直存储器件10的特性不同的特性来描述垂直存储器件10C，并将省略对相同构造和结构的重复描述。
参照图9和10，多个沟道结构CHS'的每个可以包括单元栅极电介质层161、单元沟道层163、绝缘层165和接触垫167。多个沟道结构CHS'的多个单元沟道层163可以直接接触衬底101。多个虚设沟道结构DCS'可以具有与多个沟道结构CHS'的结构相似的结构。多个虚设沟道结构DCS'的每个可以包括虚设栅极电介质层161d、虚设沟道层163d、绝缘层165d和接触垫167d。多个虚设沟道结构DCS'的多个虚设沟道层163d可以直接接触衬底101。多个虚设沟道层163d的下表面可以定位为低于多个支撑绝缘层187的下表面。
图11和12分别是根据发明构思的一些示例实施方式的垂直存储器件10D的示意俯视图和剖视图。
参照图11和12，下面将关于与图2至4的垂直存储器件10的特性不同的特性来描述垂直存储器件10D，并将省略对相同构造和结构的重复描述。
参照图11和12，在连接区域CT中，多个虚设沟道结构DCS可以设置为与堆叠结构GS的多个台阶层的端部间隔开并贯穿多个台阶层。设置在连接区域CT的边缘上的多个支撑绝缘层187的高度可以低于与单元阵列区域CA相邻的多个支撑绝缘层187的高度。设置在连接区域CT的边缘上的多个支撑绝缘层187的高度可以逐渐降低。以与图3的方式不同的方式，设置在连接区域CT的边缘上的多个支撑绝缘层187可以不具有距离衬底101的上表面拥有不同高度的部分。
图13至23是示意性地示出根据发明构思的一些示例实施方式的制造垂直存储器件10的方法的主要操作的图。在图13至23中，与图3的区域对应的区域被示出。
参照图13，模制绝缘层114和牺牲层121可以在衬底101上交替地堆叠。
模制绝缘层114可以在衬底101的上表面上首先形成，然后，牺牲层121和模制绝缘层114可以交替地形成。模制绝缘层114的一部分可以具有不同的厚度。牺牲层121可以被设置成最上面的层。模制绝缘层114的数量和牺牲层121的数量不限于图13所示的数量。
牺牲层121可以由相对于模制绝缘层114具有蚀刻选择性的材料形成。例如，模制绝缘层114可以由硅氧化物和硅氮化物中的至少一种形成，牺牲层121可以由硅、硅氧化物、硅碳化物和硅氮化物中的至少一种形成。牺牲层121可以由与模制绝缘层114不同的材料形成。
参照图14，贯穿牺牲层121和模制绝缘层114的开口OP可以通过光刻工艺和各向异性蚀刻工艺在连接区域CT中形成。开口OP可以具有例如圆形剖面。衬底101的上部可以由开口OP暴露。凹陷可以在由开口OP暴露的衬底101的上部中形成。开口OP之间的间隔可以彼此相同。
参照图15，绝缘层186可以在填充开口OP的同时被形成。绝缘层186也可以在牺牲层121上形成。绝缘层186可以通过原子层沉积(ALD)工艺形成。绝缘层186可以包括硅氧化物。
参照图16，形成在牺牲层121上的绝缘层186可以通过平坦化工艺被去除，并且支撑绝缘层187可以被形成为设置在开口OP中。平坦化工艺可以是例如化学机械抛光(CMP)工艺。在平坦化工艺期间，牺牲层121的一部分可以被去除。
参照图17，已通过平坦化工艺减小了厚度的最上面的牺牲层121可以被完全去除。在这种情况下，支撑绝缘层187可以凸出超过模制绝缘层114。然后，覆盖模制绝缘层114和支撑绝缘层187的绝缘层116可以被形成。绝缘层116可以由硅氧化物形成。绝缘层116可以通过使用原硅酸四乙酯(TEOS)的化学气相沉积(CVD)工艺形成。
参照图18，绝缘层116和模制绝缘层114可以通过平坦化工艺被去除以暴露牺牲层121。在这种情况下，支撑绝缘层187的上表面可以与牺牲层121的上表面共平面。平坦化工艺可以是例如化学机械抛光(CMP)工艺。
以上参照图13至18描述的工艺可以在示例实施方式中被各种各样地修改。例如，在参照图13的工艺中，模制绝缘层114可以设置在最上面的部分中，并且绝缘层186可以通过以上参照图14和15描述的工艺被形成以填充开口OP。随后，形成在最上面的模制绝缘层114上的绝缘层186以及最上面的模制绝缘层114可以通过化学机械抛光(CMP)工艺被去除，以形成如图18所示的结构。
参照图19，模制绝缘层114和牺牲层121可以在牺牲层121和支撑绝缘层187上交替地堆叠。在最上面的部分中，模制绝缘层114可以被形成。
参照图20，牺牲层121和模制绝缘层114可以在连接区域CT中被图案化。
牺牲层121和模制绝缘层114可以延伸为在连接区域CT中具有不同的长度。台阶结构可以通过牺牲层121和模制绝缘层114在连接区域CT中形成。
接着，覆盖牺牲层121和模制绝缘层114的层间绝缘层125可以被形成。
参照图21，单元沟道孔CHH可以通过各向异性蚀刻工艺在单元阵列区域CA中形成以贯穿牺牲层121和模制绝缘层114。虚设沟道孔DCH可以在连接区域CT中形成以贯穿层间绝缘层125、牺牲层121、模制绝缘层114和支撑绝缘层187。单元沟道孔CHH和虚设沟道孔DCH可以延伸至衬底101使得凹陷可以在衬底101中形成。衬底101的通过虚设沟道孔DCH形成的凹陷的下表面可以低于支撑绝缘层187的下表面。
单元沟道孔CHH的侧壁和虚设沟道孔DCH的侧壁可以相对于衬底101的上表面倾斜。例如，单元沟道孔CHH的直径和虚设沟道孔DCH的直径可以朝向衬底101的上表面减小。
参照图22，沟道结构CHS可以在单元沟道孔CHH中形成，虚设沟道结构DCS可以在虚设沟道孔DCH中形成。
单元外延层151可以在单元沟道孔CHH的下部中形成，虚设外延层151d可以在虚设沟道孔DCH的下部中形成。单元外延层151和虚设外延层151d可以通过选择性外延生长(SEG)形成。单元外延层151和虚设外延层151d可以由诸如硅等的半导体材料形成。单元外延层151和虚设外延层151d可以掺杂以杂质。杂质的掺杂可以在选择性外延工艺期间执行，或者在选择性外延工艺完成之后通过离子注入工艺执行。杂质可以是例如与衬底101中的杂质的导电类型相同的导电类型的杂质。单元外延层151的上表面和虚设外延层151d的上表面可以形成为高于与衬底101相邻的最下面的牺牲层121的上表面。
随后，单元栅极电介质层161和虚设栅极电介质层161d可以被形成以分别覆盖单元沟道孔CHH的侧壁和虚设沟道孔DCH的侧壁。单元栅极电介质层161可以在单元沟道孔CHH的侧壁上和单元外延层151的上表面上形成为具有均匀的厚度。虚设栅极电介质层161d可以在虚设沟道孔DCH的侧壁上和虚设外延层151d的上表面上形成为具有均匀的厚度。单元栅极电介质层161和虚设栅极电介质层161d可以包括顺序形成的阻挡层、电荷存储层和隧穿层。
接着，单元沟道层163可以在单元沟道孔CHH中形成，虚设沟道层163d可以在虚设沟道孔DCH中形成。绝缘层165和165d可以被形成以填充单元沟道孔CHH和虚设沟道孔DCH的剩余空间。接触垫167和167d可以在单元沟道层163和虚设沟道层163d上形成。单元沟道层163和虚设沟道层163d可以由诸如多晶硅或非晶硅的半导体材料形成。绝缘层165和165d可以由诸如硅氧化物等的绝缘材料形成。接触垫167和167d可以由掺杂半导体材料形成。
参照图23，牺牲层121可以通过湿蚀刻工艺被去除，因而多个侧开口LP可以在模制绝缘层114之间形成。单元栅极电介质层161、单元外延层151和支撑绝缘层187可以通过侧开口LP被部分地暴露。例如，当牺牲层121由硅氮化物形成并且模制绝缘层114由硅氧化物形成时，湿蚀刻工艺可以使用磷酸溶液来执行。
然后，绝缘层155可以在通过侧开口LP暴露的单元外延层151的侧壁上形成。绝缘层155可以由于支撑绝缘层187而不形成在虚设外延层151d的侧壁上。绝缘层155可以通过单元外延层151的一部分的氧化而形成。
再参照图3，栅电极层131可以在侧开口LP中形成。栅电极层131的形成可以包括顺序地形成金属氮化物膜和金属膜。
栅电极层131可以包括例如钛氮化物(TiN)和钨(W)。
在图1至23中，其中周边电路区域PR水平地设置为与单元区域CR相邻的垂直存储器件已在上面进行了描述。本发明构思的技术思想不限于此，周边电路区域PR可以垂直地设置在单元区域CR下面。或者，单元区域CR也可以设置在周边电路区域PR下面。
图24是根据发明构思的一些示例实施方式的垂直存储器件的示意俯视图。
参照图24，除了垂直存储器件10E在连接区域CT上还可以包括沿第一方向D1与绝缘层185间隔开的虚设沟道结构DCS之外，图24中的垂直存储器件10E可以与图2中的垂直存储器件10相同。
在连接区域CT中，多个支撑绝缘层187可以设置在与多个虚设沟道结构DCS的位置重叠的位置中。在连接区域CT中，多个虚设沟道结构DCS可以分别贯穿多个支撑绝缘层187。
在一些示例实施方式中，以上在图6至8和图11至12中讨论的垂直存储器件10A、10B和10D可以被类似地修改为在连接区域CT上还包括沿第一方向D1与绝缘层185间隔开的虚设沟道结构DCS，并且可以在与那些虚设沟道结构DCS重叠的位置中包括支撑绝缘层187。以上在图9-10中讨论的垂直存储器件10C可以被类似地修改为在连接区域CT上还包括沿第一方向D1与绝缘层185间隔开的虚设沟道结构DCS'，并且可以在与那些虚设沟道结构DCS'重叠的位置中包括支撑绝缘层187。
根据发明构思的一些示例实施方式，可以限制和/或防止在去除牺牲层并形成栅电极层的替换工艺期间发生的结构变形。
虽然以上已经显示和描述了一些示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不背离如由所附权利要求限定的发明构思的范围。
本申请要求享有2017年8月30日在韩国知识产权局提交的韩国专利申请第10-2017-0110403号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种垂直存储器件，包括：
衬底，其包括单元阵列区域和与所述单元阵列区域相邻的连接区域；
堆叠在所述衬底的所述单元阵列区域和所述连接区域上的多个栅电极层，所述多个栅电极层在所述连接区域上形成台阶结构；
在所述单元阵列区域上的沟道结构，所述沟道结构在垂直于所述衬底的上表面的方向上延伸同时贯穿所述多个栅电极层；
在所述连接区域上的虚设沟道结构，所述虚设沟道结构在垂直于所述衬底的所述上表面的所述方向上延伸同时贯穿所述多个栅电极层的至少一部分；以及
支撑绝缘层，其在所述多个栅电极层的一部分与所述虚设沟道结构之间。
2.根据权利要求1所述的垂直存储器件，其中所述支撑绝缘层沿着所述虚设沟道结构从所述衬底延伸。
3.根据权利要求1所述的垂直存储器件，其中所述支撑绝缘层的上表面与所述多个栅电极层的一部分的上表面共平面。
4.根据权利要求1所述的垂直存储器件，其中所述支撑绝缘层的下表面低于所述衬底的所述上表面。
5.根据权利要求1所述的垂直存储器件，其中所述虚设沟道结构的下表面低于所述支撑绝缘层的下表面。
6.根据权利要求1所述的垂直存储器件，其中所述支撑绝缘层具有不对称结构，使得所述支撑绝缘层的部分具有从所述衬底的所述上表面测量的不同高度。
7.根据权利要求1所述的垂直存储器件，其中所述虚设沟道结构的直径朝向所述衬底减小。
8.根据权利要求1所述的垂直存储器件，其中
所述虚设沟道结构包括与所述衬底接触的虚设外延层，以及
所述支撑绝缘层在所述虚设外延层与所述多个栅电极层当中最下面的栅电极层之间。
9.根据权利要求8所述的垂直存储器件，其中所述沟道结构包括与所述衬底接触的沟道外延层，以及
所述沟道外延层和所述虚设外延层具有不同的形状。
10.根据权利要求9所述的垂直存储器件，其中
所述沟道外延层的侧壁包括凹槽，以及
所述虚设外延层的侧壁相对于所述衬底的所述上表面倾斜。
11.根据权利要求1所述的垂直存储器件，还包括：
在所述衬底上的多个虚设沟道结构，其中所述多个虚设沟道结构包括所述虚设沟道结构；以及
多个支撑绝缘层，其中所述多个支撑绝缘层包括所述支撑绝缘层，并且所述多个支撑绝缘层在所述连接区域中围绕所述多个虚设沟道结构的对应部分。
12.根据权利要求11所述的垂直存储器件，其中所述多个支撑绝缘层在所述衬底上以Z字形方式设置。
13.根据权利要求1所述的垂直存储器件，还包括：
在所述衬底上的多个虚设沟道结构，其中所述多个虚设沟道结构包括所述虚设沟道结构；以及
在所述衬底上的多个支撑绝缘层，其中所述多个支撑绝缘层包括所述支撑绝缘层，以及
所述多个支撑绝缘层中的一个的高度低于所述多个支撑绝缘层当中的其它支撑绝缘层的高度。
14.一种垂直存储器件，包括：
衬底，其包括单元阵列区域和与所述单元阵列区域相邻的连接区域；
在所述衬底上的下堆叠结构，所述下堆叠结构包括交替地堆叠在所述衬底上的下模制绝缘层和下栅电极层；
在所述下堆叠结构上的上堆叠结构，所述上堆叠结构包括交替地堆叠的上模制绝缘层和上栅电极层；
在所述单元阵列区域上的沟道结构，所述沟道结构贯穿所述上堆叠结构和所述下堆叠结构；
在所述连接区域上的虚设沟道结构，所述虚设沟道结构贯穿所述下堆叠结构；以及
贯穿所述下堆叠结构的支撑绝缘层，所述支撑绝缘层围绕所述虚设沟道结构的外周表面。
15.根据权利要求14所述的垂直存储器件，其中所述支撑绝缘层的上表面与所述下堆叠结构的上表面共平面。
16.根据权利要求14所述的垂直存储器件，其中所述支撑绝缘层的下表面低于所述衬底的上表面。
17.根据权利要求14所述的垂直存储器件，其中所述虚设沟道结构的下表面低于所述支撑绝缘层的下表面。
18.根据权利要求14所述的垂直存储器件，其中所述支撑绝缘层包括距离所述衬底的上表面具有不同高度的部分。
19.根据权利要求14所述的垂直存储器件，其中
所述沟道结构包括与所述衬底接触的沟道外延层，
所述虚设沟道结构包括与所述衬底接触的虚设外延层，以及
所述沟道外延层和所述虚设外延层具有不同的形状。
20.一种垂直存储器件，包括：
衬底，其包括单元阵列区域和与所述单元阵列区域相邻的连接区域；
在所述单元阵列区域上的沟道层，所述沟道层在垂直于所述衬底的上表面的方向上延伸；
在所述连接区域上的虚设沟道层，所述虚设沟道层在垂直于所述衬底的所述上表面的所述方向上延伸；
在所述沟道层与所述衬底之间的单元外延层；
在所述虚设沟道层与所述衬底之间的虚设外延层，所述虚设外延层具有与所述单元外延层的形状不同的形状；以及
支撑绝缘层，其围绕所述虚设外延层的外周表面，并且具有比所述虚设外延层的上表面高的上表面。
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