KR20000040667A - 반도체 메모리 셀의 평탄화 및 콘택 홀 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 단차가 깊은 반도체 메모리 셀의 평탄화를 위한 제조 방법을 제공한다.
본 발명의 평탄화 제조 방법은 층간절연막 형성을 위한 리플로우 공정 및 열처리 공정을 수행한 후에 셀 스토리지 노드를 형성함으로써 스토리지 플레이트의 깊은 단차 문제를 극복하고 동시에 스토리지 플레이트 노드의 안정성을 확보한다.
또한, 단차가 깊은 스토리지 플레이트 노드 형성 단계에서, 평탄화를 위한 층간절연막 리플로우 및 열처리 단계를 수행한 이후에 스토리지 노드를 형성함으로써 종래 기술이 겪었던 고온 열처리 공정 단계에서의 유전막 특성의 열화 문제 등을 해결하는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 디램 셀 제조 공정에 있어서 반도체 기판 상에 형성된 구조물을 평탄화 하는 방법에 관한 것이다.
최근, 반도체 디램(DRAM)이 고집적화 하면서 셀 캐패시터가 점유할 수 있는 공간이 축소되고 있다. 축소된 공간에서 고용량의 캐패시터를 확보하기 위한 방안으로 캐패시터의 구조는 3차원 형상으로 발전하고 있다.
이에 따라, 디램의 셀 캐패시터 영역과 주위 영역 사이에 단차가 더욱 깊어져서, 후속 공정에서 포토리소그래피 작업이 용이하지 않게 된다.
반도체 기판 상에 형성된 반도체 구조물에 대하여 단차 문제를 해소하기 위하여 절연막 리플로우(reflow) 공정 혹은 화학적 기계적 연마 (chemical mechanical polishing) 작업을 수행하게 되는데, 셀 캐패시터의 전극간 절연막으로 사용되는 유전막은 저온 처리를 요구하므로 상기 리플로우 공정이나 열처리(anneal)를 필요로 하는 실리콘 산화막을 증착하는데 제한이 있다.
종래 기술에 따르면, 셀 캐패시터 제조 공정 단계 이후에 층간절연막을 형성하고, 메탈 콘택을 위한 콘택 홀을 활성 영역과, 게이트 폴리실리콘, 비트 라인, 스토리지 플레이트 노드 등에 형성하게 된다.
결국, 제1도 내지 제3도에 도시한 종래의 디램 제조 방법에 있어서, 층간절연막 리플로우 공정 또는 증착 공정은 셀 캐패시터 형성 이후에 진행되므로 열처리 온도의 제약을 받게 된다.
즉, 종래 기술에 따르면 제1 층간절연막(100)에 형성된 매몰 콘택(110)과 접속되어 있는 스토리지 노드(111)를 형성하고 플레이트 노드(112)를 패턴 형성한 후에, 평탄화를 위한 제2 층간절연막(113) 리플로우 공정을 진행하게 된다. 이어서, 금속 배선(114)과의 전기적 접속을 위하여, 스토리지 플레이트 노드(112)에 콘택 홀(115)을 형성하게 된다.
따라서, 종래 기술에 따른 평탄화 방법은 스토리지 노드를 형성한 이후에 평탄화를 위한 제2 층간절연막 공정을 수행하므로, 유전막의 특성 열화 문제를 초래하게 되고 또한 이를 억제하기 위해서는 저온 공정의 제한 등의 문제점이 있다.
따라서, 본 발명의 제1 목적은 단차가 높은 디램 셀 캐패시터 제조 공정에 있어서 안정성 있는 스토리지 노드 플레이트 콘택을 형성하고, 깊은 단차를 평탄화 하는 반도체 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 셀 캐패시터 유전막 특성을 안정화하는 동시에 단차가 깊은 셀 구조물을 평탄화하기 위한 제조 방법을 제공하는데 있다.
제1도 내지 제3도는 종래 기술에 따른 반도체 메모리 셀의 평탄화 방법을 나타낸 도면.
제4도 내지 제11도는 본 발명에 따른 반도체 메모리 셀의 평탄화 방법을 나타낸 도면.
도면 주요 부분에 대한 부호의 설명
100 : 제1 층간절연막
110 : 매몰 콘택
120 : 제2 층간절연막
131 : 스토리지 노드
140 : 플레이트 노드
160 : 금속 배선
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상의 비트 라인 상부에 디램 셀 캐패시터를 형성하는 방법에 있어서, 상기 비트 라인 상부에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막에 매몰 콘택(buried contact)을 형성하는 단계; 상기 공정 결과물 상부에 폴리실리콘을 적층하고 에치백 함으로써 상기 매몰 콘택에 상기 폴리실리콘을 충전 매립하는 단계; 상기 공정 결과물 상부에 제2 층간절연막을 형성하는 단계; 셀 영역 정의를 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 따라 상기 제2 층간절연막을 식각하는 단계; 상기 공정 결과물 상부에 스토리지 노드로 사용할 폴리실리콘을 도포하는 단계; 상기 폴리실리콘을 평탄화 하는 단계; 상기 폴리실리콘을 스토리지 노드 패턴에 따라 식각하여 하부 전극을 형성하는 단계; 상기 하부 전극 상부에 유전막을 형성하는 단계; 상기 유전막 상부에 플레이트 노드용 폴리실리콘을 증착하는 단계; 상기 폴리실리콘을 패턴 형성하여 식각함으로써 플레이트 노드를 형성하는 단계; 상기 공정 결과물 전면에 소자 분리용 실리콘 산화막을 도포하는 단계; 메탈 콘택 패턴을 형성하는 단계; 상기 메탈 콘택 패턴을 마스크로 하여 상기 실리콘 산화막 및 제1, 제2 층간절연막을 식각함으로써 메탈 콘택을 위한 콘택 홀을 형성하는 단계; 메탈을 증착 함으로써 메탈 콘택을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법을 제공한다.
이하, 본 발명에 따른 셀 캐패시터 및 그 제조 방법의 양호한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
제4도 내지 제11도는 본 발명에 따라 단차가 깊은 메모리 셀을 평탄화하고 전기적 접속을 위한 콘택 홀을 형성하는 방법을 나타낸 도면이다.
제4도를 참조하면, 제1 층간절연막(100)에 매몰 콘택(buried contact; 110)을 형성하고, 이어서 폴리실리콘을 도포하고 에치백 공정을 수행함으로써 매몰 콘택(110)을 폴리실리콘으로 충전 매립한다. 이후에, 제2 층간절연막(120)으로서 실리콘 산화막을 도포하고 열처리 공정을 진행한다.
제5도를 참조하면, 셀 영역 정의를 위하여 포토 작업을 수행하고 셀 영역의 제2 층간절연막을 식각 제거함으로써 후속 스토리지 노드(storage node)로 사용될 폴리실리콘을 도포할 경우 매몰 콘택(110)과 전기적 접속이 이루어지도록 한다.
제6도를 참조하면, 전술한 제5도의 공정 결과물 전면에 스토리지 노드로 사용될 폴리실리콘(130)을 도포한다. 이때에, 증착하는 폴리실리콘(130)의 두께를 이미 형성된 제2 층간절연막(120)의 두께보다 충분히 높게 함으로써 평탄화할 때 유리하도록 한다.
제7도를 참조하면, 증착된 스토리지 노드용 폴리실리콘(130)을 화학적 기계적 연마(chemical mechanical polishing; CMP) 또는 에치백(etchback) 공정을 통하여 평탄화 한다.
제8도를 참조하면, 스토리지 폴리실리콘 노드 패턴을 포토 공정을 통해 제작하고, 이에 따라 스토리지 노드(131)를 형성한다. 이때에, 가장 바깥쪽의 스토리지 노드의 주변은 공간(132)을 넓게 확보하여 스토리지 플레이트 노드가 충분히 형성될 수 있도록 한다.
제9도를 참조하면, 셀 캐패시터의 스토리지 노드(131) 상부에 전극간 절연물질로서 유전막을 형성하고, 스토리지 플레이트 노드(storage plate node)로 사용될 폴리실리콘(140)을 증착하고 패턴 형성한다.
본 발명에 따른 콘택 형성 방법은, 평탄화를 위한 제2 층간절연막(120)을 이미 형성한 이후에 셀 캐패시터를 제조하게 되므로, 종래의 기술이 겪었던 열처리 시의 저온 공정 조건 제한 등의 문제점을 해결하게 된다.
제10도를 참조하면, 전술한 제9도의 공정 결과물 전면에 절연 물질로서 실리콘 산화막(150)을 도포한다. 이어서, 스토리지 플레이트 및 게이트 구조물, 기판의 활성 영역, 비트 라인 등에 전기적 접속을 위한 메탈 콘택 패턴을 형성한다.
제11도를 참조하면, 메탈 배선(160)을 형성하여 스토리지 플레이트 노드(140)와 콘택 홀(161)을 통하여 전기적 접속을 형성한다. 또한, 게이트 구조물 또는 활성영역에 대해서 콘택 홀(162, 163)을 형성함으로써 메탈 배선과 전기적 접속을 형성하게 된다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭 넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 스토리지 플레이트 노드의 콘택 홀 제조 방법은, 층간절연막을 먼저 형성하고 열처리를 수행한 후에 스토리지 노드를 형성함으로써 디램 소자 구조물의 단차 문제를 극복하고 동시에 스토리지 플레이트 노드의 안정성을 확보하는 효과가 있다.
또한, 단차가 깊은 디램 공정에 있어서 평탄화 작업을 위한 층간절연막 리플로우 및 열처리 단계를 수행한 이후에 스토리지 노드를 형성함으로써, 종래 기술이 겪었던 고온 열처리 공정 단계에서의 유전막의 특성 열화 문제 및 저온 처리 제한 등의 문제를 해결하는 효과가 있다.
Claims (5)
- 반도체 기판 상의 비트 라인 상부에 디램 셀 캐패시터를 형성하는 방법에 있어서,상기 비트 라인 상부에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막에 매몰 콘택(buried contact)을 형성하는 단계;상기 공정 결과물 상부에 폴리실리콘을 적층하고 에치백 함으로써 상기 매몰 콘택에 상기 폴리실리콘을 충전 매립하는 단계;상기 공정 결과물 상부에 제2 층간절연막을 형성하는 단계;셀 영역 정의를 위한 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 따라 상기 제2 층간절연막을 식각하는 단계;상기 공정 결과물 상부에 스토리지 노드로 사용할 폴리실리콘을 도포하는 단계;상기 폴리실리콘을 평탄화 하는 단계;상기 폴리실리콘을 스토리지 노드 패턴에 따라 식각하여 하부 전극을 형성하는 단계;상기 하부 전극 상부에 유전막을 형성하는 단계;상기 유전막 상부에 플레이트 노드용 폴리실리콘을 증착하는 단계;상기 폴리실리콘을 패턴 형성하여 식각함으로써 플레이트 노드를 형성하는 단계;상기 공정 결과물 전면에 소자 분리용 실리콘 산화막을 도포하는 단계;메탈 콘택 패턴을 형성하는 단계;상기 메탈 콘택 패턴을 마스크로 하여 상기 실리콘 산화막 및 제1, 제2 층간절연막을 식각함으로써 메탈 콘택을 위한 콘택 홀을 형성하는 단계;메탈을 증착 함으로써 메탈 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 유전막 상부에 플레이트 노드용 폴리실리콘을 증착하는 단계는 상기 제2 층간유전막의 두께보다 두꺼운 두께를 갖도록 폴리실리콘을 증착하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 폴리실리콘을 평탄화 하는 단계는 에치백 공정 또는 화학적 기계적 연마 방식 중 어느 하나를 이용하여 평탄화 하는 단계를 포함하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 단차가 큰 스토리지 플레이트 노드 층을 상부의 메탈 배선 층에 전기적으로 접속하는 콘택을 형성하는 방법에 있어서, 상기 반도체 기판 상에 층간절연막을 형성하는 단계 진행 이후에 스토리지 플레이트 노드를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 단차가 큰 스토리지 플레이트 노드 층을 상부에 메탈 배선 층에 전기적으로 접속하는 콘택을 형성하는 방법에 있어서,상기 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 셀 영역 마스크 패턴에 따라 식각하여 셀 영역을 형성하는 단계;상기 셀 영역 상부에 상기 층간절연막의 두께보다 두껍도록 폴리실리콘을 적층하여 스토리지 플레이트 노드를 형성하는 단계;상기 결과물 상부에 절연막을 도포하는 단계;메탈 콘택 패턴을 형성하는 단계;상기 메탈 콘택 패턴에 따라 상기 절연막을 식각함으로써 상기 스토리지 플레이트 노드 층을 상부의 메탈 배선 층에 전기적으로 접속하기 위한 콘택 홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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1998
- 1998-12-19 KR KR1019980056365A patent/KR20000040667A/ko not_active Application Discontinuation
Cited By (2)
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