CN109309097B - 垂直型存储器装置及其制造方法 - Google Patents

垂直型存储器装置及其制造方法 Download PDF

Info

Publication number
CN109309097B
CN109309097B CN201810785583.1A CN201810785583A CN109309097B CN 109309097 B CN109309097 B CN 109309097B CN 201810785583 A CN201810785583 A CN 201810785583A CN 109309097 B CN109309097 B CN 109309097B
Authority
CN
China
Prior art keywords
dummy
layer
epitaxial layer
region
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810785583.1A
Other languages
English (en)
Other versions
CN109309097A (zh
Inventor
金钟源
全贤九
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109309097A publication Critical patent/CN109309097A/zh
Application granted granted Critical
Publication of CN109309097B publication Critical patent/CN109309097B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

提供了一种垂直型存储器装置及其制造方法，所述装置包括：衬底，具有单元阵列区域和连接区域；栅电极层，堆叠在衬底的单元阵列区域和连接区域上，栅电极层在连接区域中形成阶梯结构；单元通道层，在单元阵列区域中，单元通道层穿过所述多个栅电极层；虚设通道层，在连接区域中，虚设通道层穿过所述多个栅电极层中的至少一个栅电极层；单元外延层，设置在单元通道层下方；以及虚设外延层，设置在虚设通道层下方，其中，虚设外延层的形状与单元外延层的形状不同。

Description

垂直型存储器装置及其制造方法
相关申请的交叉引用
通过引用将于2017年7月27日在韩国知识产权局提交的、且题为“Vertical-TypeMemory Device(垂直型存储器装置)”的第10-2017-0095397号韩国专利申请整体结合于此。
技术领域
实施例涉及一种垂直型存储器装置。
背景技术
电子产品可以执行高容量的数据处理，同时体积变得越来越小。增加在这种电子产品中使用的半导体存储器装置的集成度会是所期望的。作为用于提高半导体存储器装置的集成度的方法，已经考虑了具有垂直晶体管结构而不是平面晶体管结构的存储器单元相堆叠的垂直型存储器装置。
发明内容
可以通过提供一种垂直型存储器装置来实现所述实施例，所述垂直型存储器装置包括：衬底，所述衬底具有单元阵列区域和与所述单元阵列区域相邻的连接区域；多个栅电极层，所述多个栅电极层堆叠在所述衬底的所述单元阵列区域和所述连接区域上，所述多个栅电极层在所述连接区域中形成阶梯结构；单元通道层，所述单元通道层在所述单元阵列区域中，所述单元通道层穿过所述多个栅电极层；至少一个虚设通道层，所述至少一个虚设通道层在所述连接区域中，所述至少一个虚设通道层穿过所述多个栅电极层中的至少一个栅电极层；单元外延层，所述单元外延层设置在所述单元通道层下方；以及至少一个虚设外延层，所述至少一个虚设外延层设置在所述至少一个虚设通道层下方，其中，所述至少一个虚设外延层的形状与所述单元外延层的形状不同。
可以通过提供一种垂直型存储器装置来实现所述实施例，所述垂直型存储器装置包括：衬底，所述衬底具有单元阵列区域和位于所述单元阵列区域外侧的连接区域；多个栅电极层，所述多个栅电极层堆叠在所述衬底的所述单元阵列区域和所述连接区域上，所述多个栅电极层在所述连接区域中形成阶梯结构；虚设通道层，所述虚设通道层设置在所述连接区域中，所述虚设通道层穿过所述多个栅电极层；以及虚设外延层，所述虚设外延层设置在所述虚设通道层下方，其中，所述虚设外延层包括彼此间隔开的上部区域和下部区域，绝缘材料位于所述上部区域和所述下部区域之间。
可以通过提供一种垂直型存储器装置来实现所述实施例，所述垂直型存储器装置包括：衬底；堆叠在所述衬底上的多个栅电极层；穿过所述多个栅电极层中的至少一个栅电极层的虚设通道孔；位于所述虚设通道孔中的栅极介电层；与所述栅极介电层的下表面接触的上部虚设外延层；以及与所述上部虚设外延层间隔开的下部虚设外延层。
可以通过提供一种制造垂直型存储器装置的方法来实现所述实施例，所述方法包括：制备具有单元阵列区域和连接区域的衬底；在所述衬底上交替地堆叠模制绝缘层和牺牲层；在所述单元阵列区域和所述连接区域中分别形成穿过所述模制绝缘层和所述牺牲层的单元通道孔和虚设通道孔；使用选择性外延生长工艺在所述单元通道孔的下部中和在所述虚设通道孔的下部中分别形成单元外延层和虚设外延层；将碳离子选择性地注入到所述单元外延层中；形成覆盖所述单元通道孔的侧壁和所述虚设通道孔的侧壁的栅极介电层；以及在所述单元外延层的上部中和在所述虚设外延层的上部中分别形成第一凹进和第二凹进。
可以通过提供一种制造垂直型存储器装置的方法来实现所述实施例，所述方法包括：制备具有单元阵列区域和连接区域的衬底；在所述衬底上交替地堆叠模制绝缘层和牺牲层；在所述单元阵列区域和所述连接区域中分别形成穿过所述模制绝缘层和所述牺牲层的单元通道孔和虚设通道孔，所述虚设通道孔的直径大于所述单元通道孔的直径；使用选择性外延生长工艺在所述单元通道孔的下部中和在所述虚设通道孔的下部中分别形成单元外延层和虚设外延层；形成覆盖所述单元通道孔的侧壁和所述虚设通道孔的侧壁的栅极介电层；将碳离子注入到所述单元外延层和所述虚设外延层中；以及在所述单元外延层的上部中和在所述虚设外延层的上部中分别形成第一凹进和第二凹进。
附图说明
通过参照附图详细描述示例性实施例，对于本领域技术人员而言，特征将是显而易见的，其中：
图1示出了根据示例实施例的垂直型存储器装置的示意性布局图；
图2示出了根据示例实施例的垂直型存储器装置的示意性平面图；
图3示出了根据示例实施例的垂直型存储器装置的示意性截面图；
图4至图10示出了根据示例实施例的制造垂直型存储器装置的方法中的阶段的截面图；
图11示出了根据示例实施例的垂直型存储器装置的示意性截面图；
图12示出了根据示例实施例的垂直型存储器装置的示意性平面图；
图13示出了根据示例实施例的垂直型存储器装置的示意性截面图；
图14至图18示出了根据示例实施例的制造垂直型存储器装置的方法中的阶段的截面图；以及
图19示出了根据示例实施例的垂直型存储器装置的示意性截面图。
具体实施方式
图1示出了根据示例实施例的垂直型存储器装置的示意性概念图。
参照图1，根据示例实施例的垂直型存储器装置可以包括单元区域CR(其中形成有多个存储器单元)和外围电路区域PR(其中形成有用于驱动存储器单元的外围电路)。在外围电路区域PR中，可以包括行译码器电路、列译码器电路、页面缓冲器电路等。在一种实现方式中，外围电路区域PR可以具有适当的布置。
沿第一方向D1延伸的多个公共源极线180可以包括在单元区域CR中。公共源极线180可以被称为第一金属线。多个公共源极线180可以在与第一方向D1相交的第二方向D2上以预定间隔设置(例如，以预定间隔彼此间隔开)。单元区域CR可以被公共源极线180划分成多个区域。单元区域CR可以包括单元阵列区域CA和围绕单元阵列区域CA的连接区域CT。多个公共源极线180可以在第一方向D1上延伸以与单元阵列区域CA和连接区域CT一体地形成。在一种实现方式中，可以包括适当数目的公共源极线180。
图2示出了根据示例实施例的垂直型存储器装置10的示意性平面图。图2示出了图1的区域A。
参照图2，垂直型存储器装置10可以包括单元阵列区域CA(其中形成有存储器单元)和连接区域CT(用于将存储器单元的栅电极连接到导线)。单元阵列区域CA和连接区域CT可以一起形成单元区域CR。
沿第一方向D1延伸的堆叠结构GS可以设置在单元阵列区域CA和连接区域CT中。堆叠结构GS可以包括交替堆叠在衬底上的多个栅电极层和多个模制绝缘层。堆叠结构GS可以被多个公共源极线180划分成多个区域。多个公共源极线180可以在单元阵列区域CA和连接区域CT中沿第一方向D1连续地延伸。多个公共源极线180可以电连接到衬底。多个公共源极线180可以由导电材料形成。例如，多个公共源极线180可以包括诸如钨、铜、钛、铝等的金属、掺杂的半导体材料、诸如导电金属氮化物膜的导电材料等。多个公共源极线180可以与堆叠结构GS的栅电极层电绝缘。绝缘层182可以设置在多个公共源极线180与堆叠结构GS之间。绝缘层182可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。
可以在单元阵列区域CA中设置至少一个通道结构CHS(例如，多个通道结构CHS(穿过堆叠结构GS以连接到衬底))，并且可以在连接区域CT中设置至少一个虚设通道结构DCS(例如，多个虚设通道结构DCS(穿过堆叠结构GS以连接到衬底))和多个接触插塞171(连接到多个栅电极层)。
在单元阵列区域CA中，多个通道结构CHS可以以多个行设置。在一种实现方式中，如图2所示，通道结构CHS可以在例如一对公共源极线180之间以四个行设置。在一种实现方式中，多个通道结构CHS可以以Z字形形式设置。在一种实现方式中，可以对多个通道结构CHS的布置进行各种修改或适当地修改。
堆叠结构GS可以在连接区域CT中形成包括多个梯级层的阶梯结构。例如，堆叠结构GS的多个栅电极层和多个模制绝缘层可以延伸不同的长度，从而形成阶梯结构。多个梯级层可以设置成其中设置有多个接触插塞171的焊盘区域。
多个虚设通道结构DCS可以与多个梯级层中的相应梯级层的端部相邻。在一种实现方式中，多个虚设通道结构DCS可以在例如一对公共源极线180之间以两行设置，如图2所示。在一种实现方式中，多个虚设通道结构DCS的一部分可以设置成与多个梯级层的端部相邻，并且其余部分可以设置成与多个梯级层的端部间隔开。在一种实现方式中，多个虚设通道结构DCS可以与多个梯级层的端部间隔开，以设置在多个梯级层中。
多个通道结构CHS可以连接到用于读/写操作的位线，并且多个虚设通道结构DCS可以不与位线连接。因此，多个虚设通道结构DCS可以不设置存储器单元，而可以用于在连接区域CT中支撑堆叠结构GS。
多个通道结构CHS中的例如每一个通道结构CHS的直径d1可以与多个虚设通道结构DCS中的例如每一个虚设通道结构DCS的直径d2相同。
图3示出了根据示例实施例的垂直型存储器装置10的示意性截面图。图3示出了沿图2的线I-I'截取的截面图。
参照图2和图3，垂直型存储器装置10可以包括衬底101、堆叠结构GS、通道结构CHS、虚设通道结构DCS等。
衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。堆叠结构GS可以包括交替堆叠在衬底101上的多个栅电极层131和多个模制绝缘层114。多个栅电极层131可以沿垂直于衬底101的上表面的第三方向D3彼此间隔开，以堆叠在衬底101上。多个栅电极层131可以沿第一方向D1延伸并且可以设置在单元阵列区域CA和连接区域CT中。堆叠结构GS可以在连接区域CT中具有包括多个梯级层的阶梯结构。例如，多个栅电极层131中的每个栅电极层131可以沿第一方向D1延伸不同的长度以在连接区域CT中形成阶梯结构。模制绝缘层114可以与栅电极层131一起形成阶梯结构。
栅电极层131和模制绝缘层114可以形成堆叠结构GS。栅电极层131可以包括例如金属材料、金属氮化物、金属硅化物材料、多晶硅或它们的组合。金属材料可以包括例如钨(W)、铜(Cu)或铝(Al)。金属硅化物可以包括例如钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)或它们的组合的硅化物材料。金属氮化物可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。模制绝缘层114可以包括例如氧化硅。
装置可以包括适当数目的栅电极层131。在一种实现方式中，随着垂直型存储器装置10的存储容量增加，可以增加形成存储器单元的栅电极层131的数目。在一种实现方式中，可以在衬底101上堆叠数十至数百个栅电极层131。
垂直型存储器装置可以包括覆盖堆叠结构GS的阶梯结构并且设置在连接区域CT上的层间绝缘层118。层间绝缘层118可以包括例如氧化硅或低介电材料。低介电材料可以是介电常数比氧化硅的介电常数低的绝缘材料。
穿过多个栅电极层131的多个通道结构CHS可以设置在单元阵列区域CA中。穿过多个栅电极层131中的至少一个栅电极层131的多个虚设通道结构DCS可以设置在连接区域CT中。
设置在单元阵列区域CA中的多个通道结构CHS中的每一个可以包括例如单元外延层151、栅极介电层161、单元通道层163、绝缘层165和接触焊盘167。多个虚设通道结构DCS可以具有与多个通道结构CHS相似的结构。多个虚设通道结构DCS中的每一个可以包括例如虚设外延层152、栅极介电层161、虚设通道层164、绝缘层165和接触焊盘167。单元外延层151可以被称为单元半导体图案，并且虚设外延层152可以被称为虚设半导体图案。
绝缘层155(例如，第一绝缘层155)可以局部地设置在单元外延层151与位于最下部的栅电极层131(例如，最靠近衬底101的栅电极层131)之间。绝缘层155可以设置在单元外延层151的侧壁上。绝缘层155或绝缘层155a(例如，第二绝缘层155a)可以局部地设置在虚设外延层152与位于最下部的栅电极层131之间。绝缘层155a可以设置在与连接区域CT的边缘(例如，外边缘)相邻(例如，位于单元阵列区域CA的远侧)的虚设外延层152的一部分的侧壁上。另外，绝缘层155可以设置在靠近或接近单元阵列区域CA的虚设外延层152的一部分的侧壁上。连接区域CT的边缘(例如，外边缘)可以指位于远离单元阵列区域CA(例如，位于单元阵列区域CA的远侧)的区域。绝缘层155a可以与绝缘层155具有不同的形状。绝缘层155可以具有围绕单元外延层151的侧壁的环形，并且绝缘层155a可以包括具有围绕虚设外延层152的侧壁的环形的第一部分和从第一部分突出的第二部分。
单元外延层151可以设置在单元通道层163下方(例如，单元外延层151可以在单元通道层163与衬底101之间)。虚设外延层152可以设置在虚设通道层164下方(例如，虚设外延层152可以在虚设通道层164与衬底101之间)。在单元阵列区域CA中，每个单元外延层151的高度可以相同。在连接区域CT中，多个虚设通道结构DCS的每个虚设外延层152的高度可以彼此不同。例如，多个虚设通道结构DCS的虚设外延层152的高度可以朝向连接区域CT的边缘减小(例如，虚设外延层152的高度可以在从连接区域CT的接近单元阵列区域CA的部分朝向连接区域CT的外边缘的方向上逐渐变小)。因此，多个虚设通道结构DCS的栅极介电层161和绝缘层165的垂直长度(例如，高度)可以朝向连接区域CT的边缘增大。垂直长度可以指在垂直于衬底101的上表面的方向(例如，第三方向D3)上的长度。
虚设外延层152可以与单元外延层151具有不同的形状。例如，第一凹进R1可以形成在单元外延层151的上部中，第二凹进R2可以形成在虚设外延层152的上部中。第一凹进R1可以具有朝下凹入的形状。碳杂质区域DR可以设置在单元外延层151的第一凹进R1下方(例如，与第一凹进R1相邻)。第二凹进R2可以包括在栅极介电层161下方延伸的倾斜表面。倾斜表面可以延伸到虚设外延层152的侧壁。因此，虚设外延层152可以被分成上部区域152a(例如，位于衬底101的远侧)和下部区域152b(例如，接近衬底101)。
虚设通道结构DCS的虚设外延层152可以包括具有不同形状的上部区域152a和下部区域152b。上部区域152a可以被称为上部虚设外延层，而下部区域152b可以被称为下部虚设外延层。虚设外延层152的上部区域152a可以与栅极介电层161的下表面接触。虚设外延层152的上部区域152a可以具有环形。虚设外延层152的上部区域152a的厚度可以在远离中心(例如，环的中心)的方向上改变。例如，虚设外延层152的上部区域152a的厚度可以在远离中心的方向上增加。虚设外延层152的下部区域152b可以是柱状的，并且虚设外延层152的下部区域152b的上表面可以具有倾斜表面。虚设外延层152的倾斜表面和侧壁可以成锐角或形成锐角。
在位于连接区域CT的边缘处的虚设外延层152的情况下，上部区域152a和下部区域152b可以通过绝缘材料彼此分离开。绝缘材料可以包括绝缘层165和绝缘层155a。单元外延层151可以与单元通道层163接触，并且在连接区域CT的边缘处的虚设外延层152的下部区域152b可以与虚设通道层164间隔开。因此，单元通道层163可以通过单元外延层151电连接到衬底101，并且在连接区域CT的边缘处的虚设通道结构DCS的虚设通道层164可以与衬底101电绝缘。另外，在连接区域CT的边缘处的虚设外延层152可以与位于最下部的栅电极层131电绝缘。因此，可以在连接区域CT中阻挡流过虚设通道结构DCS的漏电流，从而获得具有优异的电特性的垂直型存储器装置10。
在一种实现方式中，设置在连接区域CT的边缘处的虚设外延层152的上部区域152a的厚度可以在远离中心的方向上改变。例如，在连接区域CT的边缘处的虚设外延层152的上部区域152a的厚度可以首先在远离中心的方向上增加，然后可以减小。在连接区域CT的边缘处的下部区域152b可以包括环形的突出部分。突出部分可以具有尖端部分，该尖端部分具有形成锐角的尖部。
可以使用选择性外延生长来形成单元外延层151和虚设外延层152。单元外延层151和虚设外延层152可以包括半导体材料，例如单晶硅等。
单元通道层163可以在穿过模制绝缘层114和栅电极层131时垂直延伸(例如，可以沿第三方向D3延伸)，并且可以覆盖单元外延层151的第一凹进R1的表面。虚设通道层164可以在穿过模制绝缘层114和栅电极层131时垂直延伸，并且可以覆盖虚设外延层152的第二凹进R2的表面。在一种实现方式中，虚设通道层164可以不存在于位于连接区域CT的边缘处的第二凹进R2的表面上，或者虚设通道层164可以仅设置在其表面的一部分上。
栅极介电层161可以围绕单元通道层163的外侧。栅极介电层161可以包括从单元通道层163的外侧顺序设置的隧穿层、电荷存储层和阻挡层。栅极介电层161可以围绕虚设通道层164的外侧。在连接区域CT中，空隙VD可以设置在栅极介电层161下方并且在虚设外延层152的上部区域152a与下部区域152b之间。空隙VD的位置可以朝向连接区域CT的边缘降低(例如，从空隙VD到衬底101的距离，可以在从连接区域CT的与单元阵列区域CA相邻或接近的区域朝向连接区域CT的边缘的方向上逐渐变小)。空隙VD可以由绝缘材料密封。绝缘材料可以包括绝缘层165。
栅极介电层161可以包括从虚设通道层164的外侧顺序设置的隧穿层、电荷存储层和阻挡层。隧穿层可以包括例如氧化硅。电荷存储层可以包括例如氮化硅。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或高k介电材料。高k介电材料可以是氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的一种。
单元通道层163和虚设通道层164可以具有空的内部空间。单元通道层163的内部空间和虚设通道层164的内部空间可以填充有绝缘层165。单元通道层163和虚设通道层164可以包括半导体材料，例如多晶硅、单晶硅等。绝缘层165可以设置在单元外延层151的第一凹进R1中和虚设外延层152的第二凹进R2中。绝缘层165可以包括例如诸如氧化硅等的绝缘材料。
接触焊盘167可以设置在单元通道层163和虚设通道层164上，并且可以与单元通道层163和虚设通道层164接触。接触焊盘167可以包括例如诸如多晶硅等的半导体材料。
图4至图10示出了根据示例实施例的制造垂直型存储器装置10的方法中的阶段。在图4至图10中，示出了对应于图3的区域。
参照图4，可以在衬底101上交替地堆叠牺牲层112和模制绝缘层114。
首先在衬底101的表面上形成模制绝缘层114之后，可以交替地形成牺牲层112和模制绝缘层114。模制绝缘层114中的一部分可以具有不同的厚度。可以对模制绝缘层114的数目和牺牲层112的数目进行各种改变。牺牲层112和模制绝缘层114可以在连接区域CT中延伸不同的长度。牺牲层112和模制绝缘层114可以在连接区域CT中形成阶梯结构。
牺牲层112可以由相对于模制绝缘层114具有蚀刻选择性的材料形成。例如，模制绝缘层114可以由氧化硅和氮化硅中的至少一种形成，并且牺牲层112可以由硅、氧化硅、碳化硅或氮化硅形成，并且可以由与模制绝缘层114不同的材料形成。
接下来，可以形成覆盖牺牲层112和模制绝缘层114的层间绝缘层118。
参照图5，可以使用各向异性蚀刻工艺在单元阵列区域CA中形成穿过牺牲层112和模制绝缘层114的单元通道孔CHH。可以在连接区域CT中形成穿过牺牲层112、模制绝缘层114和层间绝缘层118的虚设通道孔DCH。单元通道孔CHH的直径d1可以与虚设通道孔DCH的直径d2相同。单元通道孔CHH和虚设通道孔DCH可以延伸到衬底101，因此可以在衬底101的上部中形成凹进。在一种实现方式中，单元通道孔CHH的侧壁和虚设通道孔DCH的侧壁可以垂直于衬底101的上表面。在一种实现方式中，单元通道孔CHH的侧壁可以不垂直于衬底101的上表面。例如，单元通道孔CHH的直径d1和虚设通道孔DCH的直径d2可朝向衬底101的上表面减小。
可以在单元通道孔CHH的下部中形成单元外延层151，并且可以在虚设通道孔DCH的下部中形成虚设外延层152。单元外延层151可以被称为半导体图案，虚设外延层152可以被称为虚设半导体图案。
可以通过使用衬底101作为晶种进行选择性外延生长(SEG)来形成单元外延层151和虚设外延层152。单元外延层151和虚设外延层152可以由诸如硅等的半导体材料形成。单元外延层151和虚设外延层152可以掺杂有杂质。杂质的掺杂可以在SEG期间执行，或者可以在完成SEG之后使用离子注入工艺来执行。杂质可以是与衬底101中的杂质具有相同导电类型的杂质，或者可以是具有相反导电类型的杂质。
单元外延层151的上表面和虚设外延层152的上表面可以形成为高于位于最下部的与衬底101相邻的牺牲层112的上表面(例如，与位于最下部的与衬底101相邻的牺牲层112的上表面相比更远离衬底101)。虚设外延层152的上表面的高度可以朝向连接区域CT的边缘逐渐变低，例如，如图5所示。在一种实现方式中，单元外延层151的上表面和虚设外延层152的上表面可以沿远离衬底101的方向(例如，第三方向D3)凸起地形成。在一种实现方式中，依据生长条件，单元外延层151的上表面和虚设外延层152的上表面可以是平坦的。
参照图6，可以将碳注入到单元通道孔CHH中的单元外延层151的上部中。可以通过离子注入工艺形成或注入碳。对于离子注入工艺，可以在连接区域CT上形成阻挡虚设通道孔DCH的保护层PT。保护层PT可以是例如使用光刻工艺形成的光致抗蚀剂层。
当完成碳的离子注入工艺时，可以去除保护层PT。当保护层PT是光致抗蚀剂层时，可以使用灰化和剥离工艺去除保护层PT。
在一种实现方式中，可以在完成图7的后续操作之后执行碳的离子注入工艺。
参照图7，可以形成覆盖单元通道孔CHH的侧壁和虚设通道孔DCH的侧壁的栅极介电层161。可以在栅极介电层161上形成牺牲间隔物层162。
首先，栅极介电层161可以形成为在单元通道孔CHH的侧壁和单元外延层151的上表面上具有均匀的厚度。栅极介电层161可以形成为在虚设通道孔DCH的侧壁和外延层152的上表面上具有均匀的厚度。栅极介电层161可以包括顺序形成的阻挡层、电荷存储层和隧穿层。
接下来，牺牲间隔物层162可以在单元通道孔CHH下方或在单元通道孔CHH的底部处暴露栅极介电层161的形成在单元外延层151的上表面上的部分。牺牲间隔物层162可以在虚设通道孔DCH下方或在虚设通道孔DCH的底部处暴露栅极介电层161的形成在虚设外延层152的上表面上的部分。牺牲间隔物层162可以由半导体材料例如多晶硅或非晶硅形成。例如，牺牲间隔物层162可以是多晶硅。
接下来，可以使用牺牲间隔物层162作为蚀刻掩模来各向异性地蚀刻已经暴露的栅极介电层161，以将其去除。栅极介电层161可以在单元通道孔CHH的侧壁和虚设通道孔DCH的侧壁上具有“L”形截面。
当栅极介电层161被蚀刻时，可以在单元外延层151的上部和虚设外延层152的上部中形成凹进。
参照图8，可以分别在单元外延层151的上部和虚设外延层152的上部中形成第一凹进R1和第二凹进R2。在这种情况下，可以一起去除牺牲间隔物层162。
可以使用湿蚀刻工艺形成第一凹进R1和第二凹进R2。湿蚀刻工艺可以使用含有NH4OH、NH3OH，四甲基氢氧化铵(TMAH)、苄基三甲基氢氧化铵(BTMAH)、KOH、NaOH或它们的组合的溶液。
依据离子注入的碳杂质区域是否存在，第一凹进R1和第二凹进R2可以具有不同的形状。在一种实现方式中，第一凹进R1可以具有朝下凹入的形状，第二凹进R2可以包括在栅极介电层161下方延伸的倾斜表面。倾斜表面可以延伸到虚设外延层152的侧壁。由于第二凹进R2，虚设外延层152可以分成上部区域152a和下部区域152b。
参照图9，可以在单元通道孔CHH和第一凹进R1中形成单元通道层163，并且可以在虚设通道孔DCH和第二凹进R2中形成虚设通道层164。可以形成填充单元通道孔CHH和虚设通道孔DCH的其余空间的绝缘层165。可以在单元通道层163和虚设通道层164上形成接触焊盘167。可以在第二凹进R2中形成由绝缘层165密封的空隙VD。
单元通道层163和虚设通道层164可以由诸如多晶硅或非晶硅的半导体材料形成。单元通道层163和虚设通道层164可以比期望的最终厚度厚，然后可以使用修整工艺将其控制为具有期望的最终厚度。可以使用诸如SC1溶液的溶液精确地执行修整工艺。SC1溶液可以指去离子水、NH4OH和H2O2相混合的溶液。
绝缘层165可以由绝缘材料例如氧化硅等形成。接触焊盘167可以是例如掺杂的半导体材料。
参照图10，可以使用湿蚀刻工艺去除牺牲层112，从而可以在模制绝缘层114之间形成多个侧开口LP。通过侧开口LP，可以部分地暴露栅极介电层161、单元外延层151和虚设外延层152。当牺牲层112是氮化硅并且模制绝缘层114是氧化硅时，可以使用磷酸溶液执行湿蚀刻工艺。
接下来，可以在单元外延层151的通过侧开口LP暴露的侧壁上形成绝缘层155。绝缘层155可以形成为沿着单元外延层151的侧壁具有环形。绝缘层155可以具有凸形或椭圆形的截面。绝缘层155可以形成在虚设外延层152的通过侧开口LP暴露的侧壁上。绝缘层155a可以形成在与连接区域CT的边缘相邻的虚设外延层152的侧壁上。绝缘层155a可以具有与绝缘层155不同的形状。
可以通过氧化单元外延层151的一部分或虚设外延层152的一部分来形成绝缘层155。可以通过在第二凹进R2中氧化虚设外延层152的一部分和虚设通道层164的一部分来形成绝缘层155a。
再次参照图3，可以在侧开口LP中形成栅电极层131。
栅电极层131可以包括金属、金属氮化物、多晶硅或金属硅化物材料。金属可以包括钨(W)、铜(Cu)、铝(Al)等。金属氮化物可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。栅电极层131可以包括氮化钛(TiN)和钨(W)。
图11示出了根据示例实施例的垂直型存储器装置10A的截面图。关于图11的垂直型存储器装置10A，将说明与图3的垂直型存储器装置10的区别，并且可以省略对相同组件和结构的重复描述。
当与图3的垂直型存储器装置10相比时，在图11的垂直型存储器装置10A的情况下，第一凹进R1的深度可以更深，并且第二凹进R2'的形状可以不同。在连接区域CT中，第二凹进R2'可以扩展到栅极介电层161的下表面，并且可以在更靠近衬底101的方向上向下扩展。因此，在连接区域CT中，虚设外延层152'可以具有与图3的垂直型存储器装置10的虚设外延层152的下部区域152b类似的结构。此外，当与图3的垂直型存储器装置10相比时，即使在更靠近单元阵列区域CA的位置，也会形成绝缘层155a'。
图12示出了根据示例实施例的垂直型存储器装置10B的示意性平面图。
图12示出了图1的区域A。
参照图12，在根据示例实施例的垂直型存储器装置10B中，当与图2的垂直型存储器装置10相比时，多个虚设通道结构DCS的直径d2'可以大于多个通道结构CHS的直径d1。可以省略对与图2的垂直型存储器装置10相同的组件和结构的重复描述。
图13示出了根据示例实施例的垂直型存储器装置10B的示意性截面图。图13是沿着图12的线I-I'截取的截面图。关于图13所示的垂直型存储器装置10B，将说明与图3的垂直型存储器装置10的区别。可以省略对与图3的垂直型存储器装置10相同的组件和结构的重复描述。
一起参照图12和13，垂直型存储器装置10B可以包括衬底101、通道结构CHS、虚设通道结构DCS等。
通道结构CHS的直径d1可以不同于虚设通道结构DCS的直径d2'。虚设通道结构DCS的直径d2'可以大于通道结构CHS的直径d1。单元外延层151和虚设外延层152可以设置在衬底101的凹进中。其中设置了虚设外延层152的凹进的第二深度rd2可以比其中设置了单元外延层151的凹进的第一深度rd1深。
另外，虚设外延层152的上部中的每个第二凹进R2可以具有在栅极介电层161下方延伸的倾斜表面和具有曲率的下表面。碳杂质区域DR不仅可以设置在单元外延层151的第一凹进R1下方，也可以设置在虚设外延层152的第二凹进R2下方。
图14至图18示出了根据示例实施例的制造垂直型存储器装置10B的方法中的阶段的截面图。在图14至图18中，将示出对应于图13的区域。
参照图14，可以在衬底101上交替地堆叠牺牲层112和模制绝缘层114。可以使用各向异性蚀刻工艺在单元阵列区域CA中形成穿过牺牲层112和模制绝缘层114的单元通道孔CHH。在连接区域CT中，可以形成穿过牺牲层112、模制绝缘层114和层间绝缘层118的虚设通道孔DCH。单元通道孔CHH的直径d1可以不同于虚设通道孔DCH的直径d2'。虚设通道孔DCH的直径d2'可以大于单元通道孔CHH的直径d1。单元通道孔CHH和虚设通道孔DCH可以延伸到衬底101，因此可以在衬底101的上部中形成凹进。虚设通道孔DCH的直径d2'大于单元通道孔CHH的直径d1，并且虚设通道孔DCH的下部中的凹进的第二深度rd2可以比单元通道孔CHH的下部中的凹进的第一深度rd1深。
可以在单元通道孔CHH下方或单元通道孔CHH的底部处形成单元外延层151，并且可以在虚设通道孔DCH下方或虚设通道孔DCH的底部处形成虚设外延层152。单元外延层151可以被称为半导体图案，虚设外延层152可以被称为虚设半导体图案。可以使用选择性外延生长(SEG)来形成单元外延层151和虚设外延层152。单元外延层151和虚设外延层152可以由诸如硅等的半导体材料形成。单元外延层151和虚设外延层152可以掺杂有杂质。单元外延层151的上表面和虚设外延层152的上表面可以形成为高于位于最下部的与衬底101相邻的牺牲层112的上表面。虚设外延层152的上表面的高度可以朝向连接区域CT的边缘变低。
参照图15，可以形成覆盖单元通道孔CHH的侧壁和虚设通道孔DCH的侧壁的栅极介电层161。可以在栅极介电层161上形成牺牲间隔物层162。
首先，可以将栅极介电层161形成为在单元通道孔CHH的侧壁和单元外延层151的上表面上具有均匀的厚度。可以将栅极介电层161形成为在虚设通道孔DCH的侧壁和外延层152的上表面上具有均匀的厚度。
接下来，牺牲间隔物层162可以在单元通道孔CHH下方暴露栅极介电层161的位于单元外延层151的上表面上的部分。牺牲间隔物层162可以在虚设通道孔DCH下方暴露栅极介电层161的位于虚设外延层152的上表面上的部分。
接下来，使用牺牲间隔物层162作为蚀刻掩模来各向异性地蚀刻已经暴露的栅极介电层161，以将其去除。
当蚀刻栅极介电层161时，可以在单元外延层151的上部和虚设外延层152的上部中形成凹进。由于虚设通道孔DCH的直径d2'大于单元通道孔CHH的直径d1，所以虚设外延层152的上部中的凹进的深度可以比单元外延层151的上部中的凹进的深度深。
参照图16，可以在单元通道孔CHH中的单元外延层151的上部和虚设通道孔DCH中的虚设外延层152的上部中形成碳杂质区域DR。可以在离子注入工艺中形成碳。由于虚设外延层152的上部中的凹进的深度比单元外延层151的上部中的凹进的深度深，所以与单元外延层151的情况相比，在虚设外延层152的情况下，碳杂质区域DR可以形成得更深。
参照图17，可以分别在单元外延层151的上部和虚设外延层152的上部中形成第一凹进R1和第二凹进R2。在这种情况下，可以一起去除牺牲间隔物层162。
可以使用湿蚀刻工艺形成第一凹进R1和第二凹进R2。湿蚀刻工艺可以使用含有NH4OH、NH3OH、四甲基氢氧化铵(TMAH)、苄基三甲基氢氧化铵(BTMAH)、KOH，NaOH或它们的组合的溶液。
依据离子注入的碳杂质区域的深度，第一凹进R1和第二凹进R2可以具有不同的形状。例如，第一凹进R1可以具有朝下凹入的形状，第二凹进R2可以具有在栅极介电层161下方延伸的倾斜表面。倾斜表面可以延伸到虚设外延层152的侧壁。第二凹进R2可以包括具有曲率的下表面。由于第二凹进R2，虚设外延层152可以分成上部区域152a和下部区域152b。
参照图18，可以在单元通道孔CHH、第一凹进R1、虚设通道孔DCH和第二凹进R2中形成通道层163。可以形成填充单元通道孔CHH和虚设通道孔DCH的其余空间的绝缘层165。可以在通道层163和虚设通道层164上形成接触焊盘167。可以在第二凹进R2中形成由绝缘层165密封的空隙VD。
接下来，可以执行参照图10说明的去除牺牲层112以及形成绝缘层155和155a。
再次参照图13，可以在侧开口LP中形成栅电极层131。
图19示出了根据示例实施例的垂直型存储器装置10C的示意性截面图。关于图19的垂直型存储器装置10C，将说明与图13的垂直型存储器装置10B的不同之处，并且可以省略对相同组件和结构的重复描述。
当与图13的垂直型存储器装置10B相比时，在图19的垂直型存储器装置10C的情况下，第一凹进R1的深度可以更深，并且第二凹进R2'的形状可以不同。在连接区域CT中，第二凹进R2'可以扩展到栅极介电层161的下表面，并且可以在更靠近衬底101的方向上向下扩展。因此，在连接区域CT中，虚设外延层152'可以具有与图3的垂直型存储器装置10的虚设外延层152的下部区域152b类似的结构。另外，当与图3的垂直型存储器装置10相比时，绝缘层155a'可以形成在更靠近单元阵列区域CA的位置。
在一种实现方式中，如图1至图18所示，垂直型存储器装置可以包括被布置成水平地与单元区域CR相邻的外围电路区域PR。在一种实现方式中，外围电路区域PR可以垂直地布置在单元区域CR下方。在一种实现方式中，单元区域CR可以布置在外围电路区域PR下方。
如上所述，根据示例实施例，在连接区域中流经虚设结构的漏电流被阻挡，从而可以提供具有优异的电特性的垂直型存储器装置。
实施例可以提供一种具有优异的电特性的垂直型存储器装置。
实施例可以提供一种制造具有优异的电特性的垂直型存储器装置的方法。
这里已经公开了示例实施例，尽管采用了特定术语，但特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情形下，如本领域普通技术人员将清楚的，自提交本申请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，在不脱离在权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节方面的各种改变。

Claims (24)

1.一种垂直型存储器装置，所述垂直型存储器装置包括：
衬底，所述衬底具有单元阵列区域和与所述单元阵列区域相邻的连接区域；
多个栅电极层，所述多个栅电极层堆叠在所述衬底的所述单元阵列区域和所述连接区域上，所述多个栅电极层在所述连接区域中形成阶梯结构；
单元通道层，所述单元通道层在所述单元阵列区域中，所述单元通道层穿过所述多个栅电极层；
至少一个虚设通道层，所述至少一个虚设通道层在所述连接区域中，所述至少一个虚设通道层穿过所述多个栅电极层中的至少一个栅电极层；
单元外延层，所述单元外延层设置在所述单元通道层下方；以及
至少一个虚设外延层，所述至少一个虚设外延层设置在所述至少一个虚设通道层下方，
其中，所述至少一个虚设外延层的形状与所述单元外延层的形状不同，
其中，所述至少一个虚设通道层中的位于所述连接区域的边缘处的虚设通道层通过绝缘材料与所述衬底电绝缘。
2.根据权利要求1所述的垂直型存储器装置，其中，所述至少一个虚设外延层包括具有不同形状的上部区域和下部区域。
3.根据权利要求2所述的垂直型存储器装置，其中，所述至少一个虚设外延层的所述上部区域和所述下部区域通过所述绝缘材料而彼此分开。
4.根据权利要求2所述的垂直型存储器装置，其中：
所述单元外延层与所述单元通道层接触，以及
所述至少一个虚设外延层的下部区域与所述至少一个虚设通道层间隔开。
5.根据权利要求2所述的垂直型存储器装置，其中，所述至少一个虚设外延层的所述上部区域具有环形。
6.根据权利要求5所述的垂直型存储器装置，其中，所述至少一个虚设外延层的所述上部区域的厚度在远离所述上部区域的中心的方向上改变。
7.根据权利要求2所述的垂直型存储器装置，其中，所述至少一个虚设外延层的所述下部区域的上表面包括环形的突出部分。
8.根据权利要求7所述的垂直型存储器装置，其中，所述突出部分具有尖端部分。
9.根据权利要求1所述的垂直型存储器装置，其中，所述至少一个虚设外延层与所述至少一个虚设通道层通过所述绝缘材料分开。
10.根据权利要求1所述的垂直型存储器装置，其中，所述至少一个虚设外延层的上表面包括环形的突出部分。
11.根据权利要求10所述的垂直型存储器装置，其中，所述突出部分具有尖端部分。
12.根据权利要求1所述的垂直型存储器装置，其中：
所述至少一个虚设通道层包括多个虚设通道层，
所述至少一个虚设外延层包括多个虚设外延层，以及
所述多个虚设外延层的高度在从所述连接区域的与所述单元阵列区域相邻的部分朝向所述连接区域的外边缘的方向上减小。
13.根据权利要求12所述的垂直型存储器装置，所述垂直型存储器装置还包括：
多个栅极介电层，所述多个栅极介电层围绕所述多个虚设通道层；以及
多个空隙，所述多个空隙在所述连接区域中，所述多个空隙分别设置所述多个栅极介电层下方。
14.根据权利要求13所述的垂直型存储器装置，其中，所述多个空隙中的空隙的位置，在从所述连接区域的与所述单元阵列区域相邻的部分朝向所述连接区域的所述外边缘的方向上，变得越来越靠近所述衬底。
15.一种垂直型存储器装置，所述垂直型存储器装置包括：
衬底，所述衬底具有单元阵列区域和位于所述单元阵列区域外侧的连接区域；
多个栅电极层，所述多个栅电极层堆叠在所述衬底的所述单元阵列区域和所述连接区域上，所述多个栅电极层在所述连接区域中形成阶梯结构；
虚设通道层，所述虚设通道层设置在所述连接区域中，所述虚设通道层穿过所述多个栅电极层；以及
虚设外延层，所述虚设外延层设置在所述虚设通道层下方，
其中，所述虚设外延层包括彼此间隔开的上部区域和下部区域，绝缘材料位于所述上部区域与所述下部区域之间。
16.根据权利要求15所述的垂直型存储器装置，所述垂直型存储器装置还包括在所述上部区域与所述下部区域之间的空隙，所述空隙被所述绝缘材料密封。
17.根据权利要求15所述的垂直型存储器装置，其中：
所述上部区域具有环形，并且
所述上部区域的厚度在远离所述上部区域的中心的方向上改变。
18.一种垂直型存储器装置，所述垂直型存储器装置包括：
衬底；
多个栅电极层，所述多个栅电极层堆叠在所述衬底上；
虚设通道孔，所述虚设通道孔穿过所述多个栅电极层中的至少一个栅电极层；
栅极介电层，所述栅极介电层在所述虚设通道孔中；
上部虚设外延层，所述上部虚设外延层与所述栅极介电层的下表面接触；以及
下部虚设外延层，所述下部虚设外延层与所述上部虚设外延层间隔开。
19.根据权利要求18所述的垂直型存储器装置，其中，所述上部虚设外延层和所述下部虚设外延层具有不同的形状。
20.根据权利要求18所述的垂直型存储器装置，所述垂直型存储器装置还包括在所述栅极介电层上的虚设通道层，
其中，所述虚设通道层与所述下部虚设外延层电绝缘。
21.一种制造垂直型存储器装置的方法，所述方法包括：
制备具有单元阵列区域和连接区域的衬底；
在所述衬底上交替地堆叠模制绝缘层和牺牲层；
在所述单元阵列区域和所述连接区域中分别形成穿过所述模制绝缘层和所述牺牲层的单元通道孔和虚设通道孔；
使用选择性外延生长工艺，在所述单元通道孔的下部中和在所述虚设通道孔的下部中分别形成单元外延层和虚设外延层；
将碳离子选择性地注入到所述单元外延层中；
形成覆盖所述单元通道孔的侧壁和所述虚设通道孔的侧壁的栅极介电层；以及
在所述单元外延层的上部中和在所述虚设外延层的上部中分别形成具有不同形状的第一凹进和第二凹进。
22.根据权利要求21所述的制造垂直型存储器装置的方法，所述方法还包括：
在所述单元通道孔、所述第一凹进、所述虚设通道孔和所述第二凹进中形成半导体层；以及
形成填充所述单元通道孔和所述虚设通道孔的绝缘层。
23.一种制造垂直型存储器装置的方法，所述方法包括：
制备具有单元阵列区域和连接区域的衬底；
在所述衬底上交替地堆叠模制绝缘层和牺牲层；
在所述单元阵列区域和所述连接区域中分别形成穿过所述模制绝缘层和所述牺牲层的单元通道孔和虚设通道孔，所述虚设通道孔的直径大于所述单元通道孔的直径；
使用选择性外延生长工艺在所述单元通道孔的下部中和在所述虚设通道孔的下部中分别形成单元外延层和虚设外延层；
形成覆盖所述单元通道孔的侧壁和所述虚设通道孔的侧壁的栅极介电层；
将碳离子注入到所述单元外延层和所述虚设外延层中；以及
在所述单元外延层的上部中和在所述虚设外延层的上部中分别形成具有不同形状的第一凹进和第二凹进。
24.根据权利要求23所述的制造垂直型存储器装置的方法，所述方法还包括：
在所述单元通道孔、所述第一凹进、所述虚设通道孔和所述第二凹进中形成半导体层；以及
形成填充所述单元通道孔和所述虚设通道孔的绝缘层。
CN201810785583.1A 2017-07-27 2018-07-17 垂直型存储器装置及其制造方法 Active CN109309097B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0095397 2017-07-27
KR1020170095397A KR102307057B1 (ko) 2017-07-27 2017-07-27 수직형 메모리 장치

Publications (2)

Publication Number Publication Date
CN109309097A CN109309097A (zh) 2019-02-05
CN109309097B true CN109309097B (zh) 2023-09-08

Family

ID=65039112

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810785583.1A Active CN109309097B (zh) 2017-07-27 2018-07-17 垂直型存储器装置及其制造方法

Country Status (4)

Country Link
US (1) US10553606B2 (zh)
KR (1) KR102307057B1 (zh)
CN (1) CN109309097B (zh)
SG (1) SG10201805010VA (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6969935B2 (ja) * 2017-08-28 2021-11-24 キオクシア株式会社 半導体装置及びその製造方法
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
KR102460070B1 (ko) * 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
TWI738202B (zh) * 2019-06-03 2021-09-01 旺宏電子股份有限公司 三維快閃記憶體及其陣列佈局
KR20210005441A (ko) 2019-07-05 2021-01-14 삼성전자주식회사 게이트 층 및 수직 구조물을 갖는 반도체 소자 및 그 형성 방법
KR20210027938A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210052934A (ko) * 2019-11-01 2021-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN112997309B (zh) * 2020-09-04 2023-04-04 长江存储科技有限责任公司 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法
CN112420724B (zh) * 2020-11-18 2021-09-28 长江存储科技有限责任公司 半导体器件及其制备方法
US20230126600A1 (en) * 2021-10-26 2023-04-27 Sandisk Technologies Llc Three-dimensional memory device with orthogonal memory opening and support opening arrays and method of making thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
JP2014027099A (ja) * 2012-07-26 2014-02-06 Ps4 Luxco S A R L 半導体装置及びその製造方法
CN105280560A (zh) * 2014-05-26 2016-01-27 三星电子株式会社 制造存储器装置的方法以及制造电子装置的方法
CN105845687A (zh) * 2015-01-30 2016-08-10 三星电子株式会社 半导体存储器装置及其制造方法
CN106169476A (zh) * 2015-05-20 2016-11-30 三星电子株式会社 包括辅助位线的半导体装置
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
CN106449648A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有虚设通道区的垂直存储装置
CN109300899A (zh) * 2017-07-25 2019-02-01 三星电子株式会社 三维半导体存储器装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US83982A (en) * 1868-11-10 Improvement in head-blocks
KR101755643B1 (ko) * 2010-12-15 2017-07-10 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102091729B1 (ko) 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102240024B1 (ko) 2014-08-22 2021-04-15 삼성전자주식회사 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
KR102300728B1 (ko) 2014-10-14 2021-09-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102270099B1 (ko) * 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
KR102341716B1 (ko) * 2015-01-30 2021-12-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160124294A (ko) 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9711531B2 (en) 2015-10-08 2017-07-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102571561B1 (ko) 2015-10-19 2023-08-29 삼성전자주식회사 3차원 반도체 소자
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
US9978766B1 (en) * 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
JP2014027099A (ja) * 2012-07-26 2014-02-06 Ps4 Luxco S A R L 半導体装置及びその製造方法
CN105280560A (zh) * 2014-05-26 2016-01-27 三星电子株式会社 制造存储器装置的方法以及制造电子装置的方法
CN105845687A (zh) * 2015-01-30 2016-08-10 三星电子株式会社 半导体存储器装置及其制造方法
CN106169476A (zh) * 2015-05-20 2016-11-30 三星电子株式会社 包括辅助位线的半导体装置
CN106449648A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有虚设通道区的垂直存储装置
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
CN109300899A (zh) * 2017-07-25 2019-02-01 三星电子株式会社 三维半导体存储器装置

Also Published As

Publication number Publication date
KR20190012437A (ko) 2019-02-11
CN109309097A (zh) 2019-02-05
US20190035804A1 (en) 2019-01-31
SG10201805010VA (en) 2019-02-27
US10553606B2 (en) 2020-02-04
KR102307057B1 (ko) 2021-10-01

Similar Documents

Publication Publication Date Title
CN109309097B (zh) 垂直型存储器装置及其制造方法
US9997537B2 (en) Semiconductor devices including gate insulation layers on channel materials and methods of forming the same
CN109427811B (zh) 垂直存储器件
EP3639300B1 (en) Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
EP3420591B1 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
KR102650995B1 (ko) 수직형 메모리 장치
US10103163B2 (en) Semiconductor memory device
US10192784B1 (en) Three-dimensional memory device containing self-aligned contact via structures and methods of manufacturing the same
CN107799529B (zh) 半导体存储器件及其制造方法
EP3286783B1 (en) Three-dimensional memory devices containing memory block bridges
US10290643B1 (en) Three-dimensional memory device containing floating gate select transistor
US9324727B2 (en) Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same
US8987805B2 (en) Vertical type semiconductor devices including oxidation target layers
CN109256390B (zh) 垂直存储器件
KR102380820B1 (ko) 수직형 메모리 장치
US10559580B2 (en) Semiconductor memory device
US20200303398A1 (en) Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US20200219895A1 (en) Three-dimensional memory device containing a replacement buried source line and methods of making the same
CN113169186B (zh) 包含替代埋入式源极线的三维存储器器件及其制造方法
US20240008281A1 (en) Three-dimensional memory device containing templated crystalline ferroelectric memory elements and method of making thereof
KR20140027862A (ko) 수직형 반도체 소자 및 그 제조 방법
US20240130137A1 (en) Three-dimensional memory device containing self-aligned ferroelectric memory elements and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant