KR20210129642A - 메모리 장치 - Google Patents

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KR20210129642A
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퀴앙 탕
춘 유안 호우
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

메모리 장치는 제1 기판, 제1 메모리 어레이, 제2 기판, 및 적어도 하나의 제1 수직 트랜지스터를 구비한다. 제1 메모리 어레이는 제1 기판 상에 배치된다. 제1 메모리 어레이는 적어도 하나의 제1 워드 라인 구조체를 구비한다. 제1 메모리 어레이는 수직 방향으로 제1 기판과 제2 기판 사이에 배치된다. 제1 수직 트랜지스터는 제1 워드 라인 구조체와 전기적으로 접속된다. 적어도 하나의 제1 수직 트랜지스터의 적어도 일부는 제2 기판에 배치된다.

Description

메모리 장치
본 개시는 메모리 장치, 보다 상세하게는, 수직 트랜지스터(vertical transistor)를 구비하는 메모리 장치에 관한 것이다.
평면 메모리 셀(Planar memory cell)은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 축소된다. 그러나 메모리 셀의 피처 크기(feature size)가 하한에 가까워짐에 따라, 평면화 공정 및 제조 기술이 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3 차원(3D) 메모리 아키텍처(memory architecture)는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 구비한다. 메모리 장치의 치수가 보다 작아지고 메모리 셀 밀도가 보다 높아질수록, 메모리 어레이와 주변 장치 간의 배선 구조체(interconnection structure)가 더 복잡해지고 관련 회로 설계 및/또는 관련 제조 공정에 영향을 미친다.
본 개시에서는 메모리 장치가 제공된다. 메모리 장치에서, 기판에 배치된 수직 트랜지스터는 다른 기판 상에 배치된 메모리 어레이의 워드 라인 구조체(word line structure)와 전기적으로 접속된다. 기판 상에서 수직 트랜지스터가 차지하는 면적이 감소될 수 있고, 이에 따라, 수직 트랜지스터와 워드 라인 구조체 사이의 접속 구조체가 단순화될 수 있다.
본 개시의 일 실시예에 따르면, 메모리 장치가 제공된다. 메모리 장치는 제1 기판, 제1 메모리 어레이, 제2 기판, 및 적어도 하나의 제1 수직 트랜지스터를 구비한다. 제1 메모리 어레이는 제1 기판 상에 배치된다. 제1 메모리 어레이는 적어도 하나의 제1 워드 라인 구조체를 구비한다. 제1 메모리 어레이는 수직 방향으로 제1 기판과 제2 기판 사이에 배치된다. 제1 수직 트랜지스터는 제1 워드 라인 구조체와 전기적으로 접속된다. 적어도 하나의 제1 수직 트랜지스터의 적어도 일부는 제2 기판에 배치된다.
일부 실시예에서, 적어도 하나의 제1 수직 트랜지스터는 수직 방향으로 제2 기판을 관통하는 제1 반도체 채널을 구비한다.
일부 실시예에서, 적어도 하나의 제1 수직 트랜지스터는, 제2 기판에 배치되고 수평 방향으로 제1 반도체 채널을 둘러싸는 제1 게이트 전극을 더 구비한다.
일부 실시예에서, 적어도 하나의 제1 수직 트랜지스터는, 제2 기판에 배치되고 제1 게이트 전극과 제1 반도체 채널 사이에 배치된 제1 게이트 유전층을 더 구비한다.
일부 실시예에서, 제1 메모리 어레이는 복수의 적어도 하나의 제1 워드 라인 구조체를 구비하고, 메모리 장치는 복수의 적어도 하나의 제1 워드 라인 구조체와 각각 전기적으로 접속된 복수의 적어도 하나의 제1 수직 트랜지스터를 포함한다.
일부 실시예에서, 복수의 적어도 하나의 제1 수직 트랜지스터의 제1 게이트 전극들은 제2 기판에서 물리적으로 및 전기적으로 서로 접속된다.
일부 실시예에서, 제2 기판은 반도체 영역을 구비하고, 제1 게이트 전극은 제2 기판에 배치된 도핑 영역을 구비한다.
일부 실시예에서, 메모리 장치는 제2 기판에 배치된 격리 구조체(isolation structure)를 더 구비하고, 격리 구조체는 반도체 영역과 제1 게이트 전극 사이에 배치된다.
일부 실시예에서, 메모리 장치는 적어도 하나의 제1 수직 트랜지스터와 적어도 하나의 제1 워드 라인 구조체 사이에 배치된 워드 라인 컨택트 구조체(word line contact structure)를 더 구비하고, 적어도 하나의 제1 워드 라인 구조체는 워드 라인 컨택트 구조체를 통해 적어도 하나의 제1 수직 트랜지스터와 전기적으로 접속된다.
일부 실시예에서, 적어도 하나의 제1 수직 트랜지스터는 수직 방향으로 워드 라인 컨택트 구조체를 완전히 덮는다.
일부 실시예에서, 제2 기판은 제2 기판은 제1 면과, 수직 방향으로 제1 면의 반대편인 제2 면을 갖고, 제1 메모리 어레이 및 워드 라인 컨택트 구조체는 제2 기판의 제1 면에 배치된다.
일부 실시예에서, 메모리 장치는 도전 라인(conductive line) 및 접속 구조체를 더 구비한다. 도전 라인은 제2 기판의 제2 면에 배치되고, 접속 구조체는 제2 기판의 제2 면에 배치되며 도전 라인과 적어도 하나의 제1 수직 트랜지스터 사이에 배치된다. 도전 라인은 접속 구조체, 적어도 하나의 제1 수직 트랜지스터 및 워드 라인 컨택트 구조체를 통해 적어도 하나의 제1 워드 라인 구조체와 전기적으로 접속된다.
일부 실시예에서, 메모리 장치는 제3 기판, 제2 메모리 어레이 및 적어도 하나의 제2 수직 트랜지스터를 더 구비한다. 제1 메모리 어레이는 수직 방향으로 제1 기판과 제3 기판 사이에 배치된다. 제2 메모리 어레이는 적어도 하나의 제2 워드 라인 구조체를 구비한다. 적어도 하나의 제2 수직 트랜지스터는 적어도 하나의 제2 워드 라인 구조체와 전기적으로 접속된다.
일부 실시예에서, 제2 메모리 어레이는 제3 기판 상에 배치되고, 적어도 하나의 제2 수직 트랜지스터의 적어도 일부는 제2 기판에 배치된다.
일부 실시예에서, 적어도 하나의 제2 수직 트랜지스터는 제2 반도체 채널 및 제2 게이트 전극을 구비한다. 제2 반도체 채널은 수직 방향으로 제2 기판을 관통한다. 제2 게이트 전극은 제2 기판에 배치되며 수평 방향으로 제2 반도체 채널을 둘러싼다.
일부 실시예에서, 적어도 하나의 제1 수직 트랜지스터는 제2 기판에 배치된 제1 게이트 전극을 구비하고, 제1 게이트 전극은 제2 게이트 전극과 물리적으로 및 전기적으로 접속된다.
일부 실시예에서, 적어도 하나의 제1 수직 트랜지스터는 제2 기판에 배치된 제1 게이트 전극을 구비하고, 제1 게이트 전극은 제2 게이트 전극으로부터 전기적으로 분리된다.
일부 실시예에서, 제3 기판은 수직 방향으로 제1 기판과 제2 기판 사이에 배치되고, 제2 메모리 어레이는 수직 방향으로 제2 기판과 제3 기판 사이에 배치된다.
일부 실시예에서, 제2 기판은 수직 방향으로 제1 기판과 제3 기판 사이에 배치되고, 제2 메모리 어레이는 수직 방향으로 제2 기판과 제3 기판 사이에 배치된다.
일부 실시예에서, 제2 메모리 어레이는 제2 기판 상에 배치되고, 적어도 하나의 제2 수직 트랜지스터의 적어도 일부는 제3 기판에 배치된다.
본 개시의 다른 측면은 본 개시의 설명, 청구 범위 및 도면에 비추어 통상의 기술자에 의해 이해될 수 있다.
본 발명의 이러한 목적 및 다른 목적은, 다양한 도면 및 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 통상의 기술자에게 의심할 여지없이 명백해질 것이다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시예를 예시하고, 설명과 함께, 본 개시의 원리를 설명하며 관련 기술분야의 통상의 기술자가 본 개시를 실시하고 사용할 수 있게 하는 역할을 추가로 한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 2는 본 개시의 제1 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치의 일부의 평면도를 나타내는 개략도이다.
도 5는 본 개시의 제2 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 6은 본 개시의 제3 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 7은 본 개시의 제4 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 8은 본 개시의 제5 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 9는 본 개시의 제6 실시예에 따른 메모리 장치를 나타내는 개략도이다.
도 10은 본 개시의 제7 실시예에 따른 메모리 장치를 나타내는 개략도이다.
특정 구성 및 배열이 논의되지만, 이는 예시만을 위한 것임을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시의 사상 및 범주를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용예에서 사용될 수 있다는 것은 관련 기술분야의 통상의 기술자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "일부 실시예" 등의 언급은 설명된 실시예가 특정 특징, 구조체 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 특정 특징, 구조체 또는 특성을 포함하는 것은 아니다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조체 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조체 또는 특성을 가져오는 것은 관련 기술분야의 통상의 기술자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥상 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에 사용된 용어 "하나 이상"은, 적어도 부분적으로 문맥에 따라, 단수의 의미로 임의의 특징, 구조체 또는 특성을 설명하는 데 사용될 수 있거나, 또는 복수의 의미로 특징, 구조체 또는 특성을 설명하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는, 다시 말하지만, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "에 기초하여(based on)"와 같은 용어는 반드시 배타적인 요인들을 전달하도록 의도되는 것이 아니라고 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명된 것은 아닌 추가적인 요인들의 존재도 허용될 수 있다.
제1, 제2 등의 용어가 다양한 요소, 부품, 영역, 레이어 및/또는 섹션을 설명하기 위해 여기에서 사용될 수 있지만, 이러한 요소, 부품, 영역, 레이어 및/또는 섹션이 이 용어들에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어는 하나의 요소, 부품, 영역, 레이어 및/또는 섹션을 다른 것과 구별하는 데에만 사용된다. 따라서, 이하에서 논의되는 제1 요소, 부품, 영역, 레이어 또는 섹션은 본 개시의 사상으로부터 벗어남이 없이 제2 요소, 부품, 영역, 레이어 또는 섹션으로 지칭될 수 있다.
본 개시에서 "상에(on)", "위에(above)" 및 "위에(over)"의 의미는, "상에(on)"가 무엇인가의 "직접적으로 상에"를 의미할 뿐만 아니라 그 사이에 중간 특징부(intermediate feature) 또는 레이어를 갖는 무엇인가의 "상에"의 의미를 포함하고, "위에(above)" 또는 "위에(over)"가 무엇인가의 "위에"를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 레이어가 없는 무엇인가의 "위에"(즉, 무엇인가의 직접적으로 상에)의 의미도 포함할 수 있도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 설명의 편의를 위해, 하나의 요소 또는 특징부의, 도면에 예시된 다른 요소(들) 또는 특징부(들)와의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 시 또는 동작 시의 장치의 여러 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있고, 여기에서 사용되는 공간적으로 상대적인 설명어(descriptor)는 이에 따라 마찬가지로 해석될 수 있다.
"형성"이라는 용어 또는 "배치"라는 용어는 물체에 재료 층을 적용하는 거동을 설명하기 위해 이하에서 사용된다. 이러한 용어는, 이에 제한되지는 않는, 열 성장, 스퍼터링, 증발, 화학 기상 증착, 에피택셜(epitaxial) 성장, 전기도금(electroplating) 등을 포함하는 임의의 가능한 층 형성 기술을 설명하도록 의도된다.
도 1을 참조한다. 도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 개략도이다. 도 1에 도시된 바와 같이, 메모리 장치에서, 낸드(NAND) 메모리 어레이(920)는 기판(910) 상에 배치될 수 있으며, 낸드 메모리 어레이(920)와 전기적으로 접속되도록 의도된 평면 트랜지스터(950)는 다른 기판(940) 상에 배치될 수 있다. 낸드 메모리 어레이(920)는 수직 방향(예를 들어, 도 1에 도시된 제1 방향(D1))으로 교대로 적층된 유전층(922) 및 도전층(924)으로 구성된 교번하는 도전성/유전성 스택을 구비할 수 있고, 각각의 도전층(924)은 낸드 메모리 배열에서 워드 라인으로 간주될 수 있다. 교번하는 도전성/유전성 스택은 각 워드 라인의 일부를 노출시키는 계단부(staircase portion)를 가질 수 있고, 이에 따라 각각의 워드 라인은 대응하는 구동 유닛과 전기적으로 접속될 수 있다. 예를 들어, 각각의 평면 트랜지스터(950)는 워드 라인으로 전달되는 신호를 제어하기 위해 배선 구조체(interconnection structure)(930)를 통해 워드 라인 중 하나와 전기적으로 접속될 수 있으며, 평면 트랜지스터(950)가 전술한 구동 유닛으로 간주될 수 있지만, 이에 제한되지는 않는다. 그러나, 각각의 평면 트랜지스터(950)는 기판(940) 상의 특정 영역을 점유하고, 대부분의 평면 트랜지스터(950)가 제1 방향(D1)으로 정확히 워드 라인의 노출된 부분에 대응하여 위치할 수는 없으므로, 이에 따라, 배선 구조체(930)는 복잡하게 되어야 한다. 추가적으로, 워드 라인의 티어(tier)는 기판(940) 상의 평면 트랜지스터(950)에 의해 점유되는 전체 면적 때문에 특정 범위로 제한될 것이고, 메모리 장치의 저장 용량은 이에 따라 제한된다.
도 2를 참조한다. 도 2는 본 개시의 제1 실시예에 따른 메모리 장치(301)를 도시하는 개략도이다. 도 2에 도시된 바와 같이, 메모리 장치(301)는 제1 기판(100), 제1 메모리 어레이(110), 제2 기판(150), 및 적어도 하나의 제1 수직 트랜지스터(T1)를 구비한다. 제1 메모리 어레이(110)는 제1 기판(100) 상에 배치된다. 제1 메모리 어레이(110)는 적어도 하나의 제1 워드 라인 구조체(114)를 구비한다. 제1 메모리 어레이(110)는 수직 방향(예를 들어, 도 2에 도시된 제1 방향(D1)으로 제1 기판(100)과 제2 기판(150) 사이에 배치된다. 제1 수직 트랜지스터(T1)는 제1 워드 라인 구조체(114)과 전기적으로 접속된다. 제1 수직 트랜지스터(T1)의 적어도 일부는 제2 기판(150)에 배치된다. 제2 기판(150) 상에 제1 수직 트랜지스터(T1)가 차지하는 면적은 전술한 평면 트랜지스터가 차지하는 면적보다 상대적으로 좁으며, 이는 전술한 관련 문제를 해결하는 데 도움이 될 것이다.
일부 실시예에서, 제1 메모리 어레이(110)는 복수의 제1 워드 라인 구조체(114)를 구비할 수 있고, 메모리 장치(301)는 그에 대응하여 복수의 제1 수직 트랜지스터(T1)를 구비할 수 있으나, 이에 제한되는 것은 아니다. 제1 수직 트랜지스터(T1)는 제1 워드 라인 구조체(114)와 각각 전기적으로 접속될 수 있다. 다시 말해서, 각각의 제1 워드 라인 구조체(114)는 제2 기판(150)에서 제1 수직 트랜지스터(T1) 중 하나와 전기적으로 접속될 수 있다. 일부 실시예에서, 제1 메모리 어레이(110)는 제1 방향(D1)으로 교대로 적층된 제1 유전층(122) 및 제1 워드 라인 구조체(114)로 구성된 교번하는 도전성/유전성 스택을 구비할 수 있고, 제1 메모리 어레이(110)는, 제1 워드 라인 구조체(114)의 각각의 일부를 노출시키기 위해, 수평 방향(예를 들어, 도 2에 도시된 제2 방향(D2))으로 제1 메모리 어레이(110)의 일 단부에 제1 계단부(P1)를 가질 수 있으나, 이에 제한되지 않는다. 제1 방향(D1)은 제1 기판(100)의 두께 방향으로 간주될 수도 있고, 또는 제1 방향(D1)은 제1 기판(100)의 표면의 법선 방향과 평행할 수 있으며, 수평 방향은 제1 기판(100)의 표면과 평행할 수 있지만, 이에 제한되는 것은 아니다. 일부 실시예에서, 메모리 장치(301)는 복수의 제1 워드 라인 컨택트 구조체(122)를 더 구비할 수 있다. 각각의 제1 워드 라인 컨택트 구조체(122)는, 제1 수직 트랜지스터(T1)와 제1 워드 라인 구조체(114)를 전기적으로 접속하기 위해, 제1 수직 트랜지스터(T1) 중 하나와 제1 워드 라인 구조체(114) 중 하나 사이에 배치될 수 있다. 다시 말해서, 각각의 제1 워드 라인 구조체(114)는 워드 라인 컨택트 구조체(122) 중 하나를 통해 제1 수직 트랜지스터(T1) 중 하나와 전기적으로 접속될 수 있다.
일부 실시예에서, 각각의 제1 수직 트랜지스터(T1)는 제1 방향(D1)으로 대응하는 제1 워드 라인 구조체(114)의 노출된 부분에 대응하여 위치될 수 있는데, 이는, 제2 기판(150) 상에서 제1 수직 트랜지스터(T1)가 차지하는 면적이 상대적으로 좁고, 이에 따라, 제1 워드 라인 구조체(114)와 제1 수직 트랜지스터(T1) 사이의 접속 구조체가 단순화될 수 있기 때문이다. 예를 들어, 일부 실시예에서, 각각의 제1 워드 라인 컨택트 구조체(122)는 제1 방향(D1)으로 연장된 기둥(pillar) 구조체일 수 있고, 제1 방향(D1)에서의 제1 워드 라인 컨택트 구조체(122)의 각각의 일 단부(예를 들어, 제1 워드 라인 컨택트 구조체(122)의 하단부)는 대응하는 제1 워드 라인 구조체(114)의 노출된 부분과 직접 접촉할 수 있으며, 제1 방향(D1)에서의 제1 워드 라인 컨택트 구조체(122)의 다른 단부(예를 들어, 제1 워드 라인 컨택트 구조체(122)의 상단부)는 대응하는 제1 수직 트랜지스터(T1)와 직접 접촉할 수 있지만, 이에 제한되지 않는다. 일부 실시예에서, 각각의 제1 수직 트랜지스터(T1)는 제1 방향(D1)으로 대응하는 제1 워드 라인 컨택트 구조체(122)를 완전히 덮을 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예에서, 각각의 제1 수직 트랜지스터(T1)는 제1 반도체 채널(CH1), 제1 게이트 유전층(L1) 및 제1 게이트 전극(G1)을 구비할 수 있다. 제1 반도체 채널(CH1)은 제1 방향(D1)으로 제2 기판(150)을 관통할 수 있고, 제1 게이트 전극(G1)은 제2 기판(150)에 배치되며 수평 방향(예를 들어, 제2 방향(D2))으로 제1 반도체 채널(CH1)을 둘러쌀 수 있고, 제1 게이트 유전층(L1)은 제2 기판(150)에 배치되며 제1 게이트 전극(G1)과 제1 반도체 채널(CH1) 사이에 배치될 수 있으나, 이것에 제한되는 것은 아니다. 일부 실시예에서, 제1 반도체 채널(CH1)은 제1 방향(D1)으로 연장될 수 있으나, 이에 제한되지는 않는다. 일부 실시예에서, 복수의 제1 홀(H1)은 제1 방향(D1)으로 제2 기판(150)을 각각 관통할 수 있고, 동일한 제1 수직 트랜지스터(T1)의 제1 반도체 채널(CH1) 및 제1 게이트 유전층(L1)은 제1 홀(H1) 중 하나에 배치될 수 있다. 또한, 제2 기판(150)은 반도체 기판을 구비할 수 있고, 각각의 제1 게이트 전극(G1)은 제2 기판(150)에 배치된 제1 도핑 영역(DR1)을 구비할 수 있다. 일부 실시예에서, 제1 홀(H1)은 제1 방향(D1)으로 제1 도핑 영역(DR1)을 관통할 수 있고, 제1 도핑 영역(DR1)은 서로 물리적으로 접속될 수 있으나, 이에 제한되는 것은 아니다. 다시 말해서, 제1 수직 트랜지스터(T1)의 제1 게이트 전극(G1)은 제2 기판(150)에서 물리적으로 및 전기적으로 서로 접속될 수 있다. 그러나, 일부 실시예에서, 제1 게이트 전극(G1)은 제2 기판(150)에 배치된 격리 구조체에 의해 서로 전기적으로 절연될 수 있다. 일부 실시예에서, 각각의 제1 수직 트랜지스터(T1)는 서라운드 게이트 트랜지스터(Surrounding Gate Transistor)로 간주될 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 제1 게이트 전극(G1)은 제2 기판(150)에의 적절한 도펀트(dopant)를 주입하여 형성할 수 있고, 제2 기판(150)은 제1 게이트 전극(G1)을 형성하기 위해 사용되는 도펀트에 의해 도핑되지 않은 반도체 영역(도 2에 미도시)을 구비할 수 있지만, 이에 제한되는 것은 아니다. 본 개시의 제1 수직 트랜지스터(T1)가 상술한 구조에 제한되지 않고, 다른 적절한 유형의 수직 트랜지스터가 본 개시에서 사용될 수도 있음에 주목해야 한다.
일부 실시예에서, 제1 기판(100)은 제1 면(S11) 및 제1 방향(D1)으로 제1 면(S11)의 반대편인 제2 면(S12)을 가질 수 있고, 제2 기판(150)은 제1 면(S21) 및 제1 방향(D1)으로 제1 면(S21)의 반대편인 제2 면(S22)을 가질 수 있다. 제1 메모리 어레이(110)는 제1 기판(100) 상에 배치될 수 있고, 제1 메모리 어레이 및 제1 워드 라인 컨택트 구조체(122)는 제1 기판(100)의 제2 면(S12)에 배치되고 제2 기판(100)의 제1 면(S21)에 배치될 수 있다. 각각의 제1 수직 트랜지스터(T1)의 제1 반도체 채널(CH1)은 제2 기판(150)의 제1 면(S21)으로부터 제2 기판(150)의 제2 면(S22)으로 제1 방향(D1)으로 제2 기판(150)을 관통할 수 있지만, 이에 제한되지 않는다. 일부 실시예에서, 메모리 장치(301)는 복수의 제1 도전 라인(GW1) 및 복수의 제1 접속 구조체(CS1)를 더 구비할 수 있다. 제1 도전 라인(GW1) 및 제1 접속 구조체(CS1)는 제2 기판(150)의 제2 면(S22)에 배치될 수 있고, 제1 접속 구조체(CS1)는 제1 방향(D1)으로 제1 도전 라인(GW1)과 제2 기판(150) 사이에 배치될 수 있다. 각각의 제1 도전 라인(GW1)은, 제1 접속 구조체(CS1) 중 하나, 제1 수직 트랜지스터(T1) 중 하나, 및 제1 워드 라인 컨택트 구조체(122) 중 하나를 통해, 제1 워드 라인 구조체(114) 중 하나와 전기적으로 접속될 수 있다.
일부 실시예에서, 제1 도전 라인(GW1)은 제1 메모리 어레이(110)에 대한 글로벌 워드 라인 라우팅(global word line routing)으로 간주될 수 있고, 제1 수직 트랜지스터(T1)는 제1 도전 라인(GW1)으로부터 제1 워드 라인 구조체(114)로 전송되는 신호를 제어하기 위한 패스 게이트(pass gate transistor) 트랜지스터(또는 전송 게이트 트랜지스터(transmission gate transistor))로 간주될 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 두 개의 도핑 영역(미도시)은 제1 방향(D1)으로의 제1 반도체 채널(CH1)의 양단에 배치될 수 있고, 제1 워드 라인 컨택트 구조체(122)는 두 개의 도핑 영역 중 하나와 접촉할 수 있으며, 제1 접속 구조체(CS1)는 두 개의 도핑 영역 중 다른 하나와 접촉할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제1 워드 라인 컨택트 구조체(122) 및 제1 접속 구조체(CS1)는 대응하는 제1 반도체 채널(CH1)과 각각 접촉할 수 있고, 제1 워드 라인 컨택트 구조체(122)의 일부 및 제1 접속 구조체(CS1)의 일부는 대응하는 제1 수직 트랜지스터(T1)의 소스/드레인 전극(drain electrode)으로 간주될 수 있으나, 이에 제한되지는 않는다.
일부 실시예에서, 메모리 장치(301)는 제3 기판(200), 제2 메모리 어레이(210), 복수의 제2 게이트 컨택트 구조체(222), 복수의 제2 수직 트랜지스터(T2), 복수의 제2 접속 구조체(CS2), 및 복수의 제2 도전 라인(GW2)을 더 구비할 수 있다. 제1 메모리 어레이(110)는 제1 방향(D1)으로 제1 기판(100)과 제3 기판(200) 사이에 배치될 수 있고, 제2 기판(150)은 제1 방향(D1)으로 제1 기판(100)과 제3 기판(200) 사이에 배치되며, 제2 메모리 어레이(210) 및 제2 게이트 컨택트 구조체(222)는 제1 방향(D1)으로 제3 기판(200)과 제2 기판(150) 사이에 배치될 수 있고, 제2 수직 트랜지스터(T2)의 각각의 적어도 일부는 제2 기판(150)에 배치될 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제3 기판(200)은 제1 면(S31) 및 제1 방향(D1)으로 제1 면(S31)의 반대편인 제2 면(S32)을 가질 수 있고, 제2 메모리 어레이(210) 및 제2 게이트 컨택트 구조체(222)는 제3 기판(200) 상에 배치되며 제3 기판(200)의 제1 면(S31)에 배치될 수 있다.
일부 실시예에서, 제2 메모리 어레이(210)는 복수의 제2 워드 라인 구조체(214)를 구비할 수 있고, 제2 수직 트랜지스터(T2)는 제2 워드 라인 구조체(214)와 각각 전기적으로 접속될 수 있다. 다시 말해서, 각각의 제2 워드 라인 구조체(214)는 제2 기판(150)에서 제2 수직 트랜지스터(T2) 중 하나와 전기적으로 접속될 수 있다. 일부 실시예에서, 제2 메모리 어레이(210)는 제1 방향(D1)으로 교대로 적층된 제2 유전층(212) 및 제2 워드 라인 구조체(214)로 구성된 교번하는 도전성/유전성 스택을 구비할 수 있고, 제2 메모리 어레이(210)는, 제2 워드 라인 구조체(214)의 각각의 일부를 노출시키기 위해, 수평 방향(예를 들어, 제2 방향(D2))으로 제2 메모리 어레이(210)의 일 단부에 제2 계단부(P2)를 가질 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 각각의 제2 워드 라인 컨택트 구조체(222)는, 제2 수직 트랜지스터(T2)와 제2 워드 라인 구조체(214)를 전기적으로 접속하기 위해, 제1 방향(D1)으로 제2 수직 트랜지스터(T2) 중 하나와 제2 워드 라인 구조체(214) 중 하나 사이에 배치될 수 있다. 다시 말해서, 각각의 제2 워드 라인 구조체(214)는 제2 워드 라인 컨택트 구조체(222) 중 하나를 통해 제2 수직 트랜지스터(T2) 중 하나와 전기적으로 접속될 수 있다.
일부 실시예에서, 각각의 제2 수직 트랜지스터(T2)는 제2 반도체 채널(CH2), 제2 게이트 유전층(L2) 및 제2 게이트 전극(G2)을 구비할 수 있다. 일부 실시예에서, 제2 반도체 채널(CH2)은 제1 방향(D1)으로 제2 기판(150)을 관통할 수 있고, 제2 게이트 전극(G2)은 제2 기판(150)에 배치되며 수평 방향(예를 들어, 제2 방향(D2))으로 제2 반도체 채널(CH2))을 둘러쌀 수 있고, 제2 게이트 유전층(L2)은 제2 기판(150)에 배치되며 제2 게이트 전극(G2)과 제2 반도체 채널(CH2) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제2 반도체 채널(CH2)은 제1 방향(D1)으로 연장될 수 있으나, 이에 제한되지는 않는다. 일부 실시예에서, 복수의 제2 홀(H2)은 제1 방향(D1)으로 제2 기판(150)을 각각 관통할 수 있고, 동일한 제2 수직 트랜지스터(T2)의 제2 반도체 채널(CH2) 및 제2 게이트 유전층(L2)은 제2 홀(H2) 중 하나에 배치될 수 있다. 일부 실시예에서, 각각의 제2 게이트 전극(G2)은 제2 기판(150)에 배치된 제2 도핑 영역(DR2)을 구비할 수 있고, 제2 홀(H2)은 제1 방향(D1)으로 제2 도핑 영역(DR2)을 관통할 수 있으며, 제2 도핑 영역(DR2)은 물리적으로 서로 접속될 수 있지만 이에 제한되는 것은 아니다. 다시 말해서, 제2 수직 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 기판(150)에서 물리적으로 및 전기적으로 서로 접속될 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 제2 게이트 전극(G2)은 제2 기판(150)에 배치된 격리 구조체에 의해 서로 전기적으로 절연될 수 있다. 일부 실시예에서, 각각의 제2 수직 트랜지스터(T2)는 서라운드 게이트 트랜지스터로 간주될 수 있으나, 이에 제한되는 것은 아니다. 본 개시의 제2 수직 트랜지스터(T2)는 상술한 구조에 제한되지 않으며, 다른 적절한 유형의 수직 트랜지스터가 본 개시에서 사용될 수도 있음에 주목해야 한다. 예를 들어, 기판을 관통하지 않고 수직 방향으로 연장되는 반도체 채널, 수평 방향으로 반도체 채널을 둘러싸는 게이트 전극, 및 반도체 채널과 접촉하기 위해 수직 방향으로 반도체 채널의 하부 또는 상부에 위치하는 기판의 일부를 관통하는 접속 구조체를 구비하는 수직 트랜지스터가 본 개시에서의 제1 수직 트랜지스터 및/또는 제2 수직 트랜지스터로 사용될 수도 있다.
일부 실시예에서, 제2 게이트 전극(G2)은 제2 기판(150)에의 적절한 도펀트를 주입하여 형성할 수 있으며, 제2 도핑 영역(DR2)의 조성은 제1 도핑 영역(DR1)의 조성과 유사할 수 있으나, 이에 제한되는 것은 아니다. 제2 수직 트랜지스터(T2)의 구조는, 특히 제1 수직 트랜지스터(T1)와 제2 수직 트랜지스터(T2)가 동일한 기판에 배치되는 경우, 공정 단순화를 위해 제1 수직 트랜지스터(T1)의 구조와 유사할 수 있으나, 이에 제한되지는 않는다. 일부 실시예에서, 제2 수직 트랜지스터(T2)의 구조는, 제1 수직 트랜지스터(T1) 및 제2 수직 트랜지스터(T2)가 배치되는 위치에 관계없이, 제1 수직 트랜지스터(T1)의 구조와 다를 수 있다.
일부 실시예에서, 제2 도전 라인(GW2) 및 제2 접속 구조체(CS2)는 제2 기판(150)의 제1 면(S21)에 배치되고, 제1 방향(D1)에서 제2 기판(150)과 제1 기판(100) 사이에 배치될 수 있다. 제2 접속 구조체(CS2)는 제1 방향(D1)으로 제2 도전 라인(GW2)과 제2 기판(150) 사이에 배치될 수 있다. 제2 도전 라인(GW2) 각각은 제2 접속 구조체(CS2) 중 하나, 제2 수직 트랜지스터(T2) 중 하나 및 제2 워드 라인 컨택트 구조체(222) 중 하나를 통해 제2 워드 라인 구조체(214) 중 하나와 전기적으로 접속될 수 있다. 일부 실시예에서, 제2 도전 라인(GW2)은 제2 메모리 어레이(210)에 대한 글로벌 워드 라인 라우팅으로 간주될 수 있고, 제2 수직 트랜지스터(T2)는 제2 도전 라인(GW2)으로부터 제2 워드 라인 구조체(214)로 전송되는 신호를 제어하기 위한 패스 게이트 트랜지스터(또는 전송 게이트 트랜지스터)로 간주될 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 두 개의 도핑 영역(미도시)은 제1 방향(D1)으로의 제2 반도체 채널(CH2)의 양단에 배치될 수 있고, 제2 워드 라인 컨택트 구조체(222)는 두 개의 도핑 영역 중 하나와 접촉할 수 있으며, 제2 접속 구조체(CS2)는 두 개의 도핑 영역 중 다른 하나와 접촉할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제2 워드 라인 컨택트 구조체(222) 및 제2 접속 구조체(CS2)는 대응하는 제2 반도체 채널(CH2)과 각각 접촉할 수 있고, 제2 워드 라인 컨택트 구조체(222)의 일부 및 제2 접속 구조체(CS2)의 일부는 대응하는 제2 수직 트랜지스터(T2)의 소스/드레인 전극으로 간주될 수 있으나, 이에 제한되는 것이 아니다.
일부 실시예에서, 각각의 제2 수직 트랜지스터(T2)는 제1 방향(D1)으로 대응하는 제2 워드 라인 구조체(214)의 노출된 부분에 대응하여 위치될 수 있는데, 이는, 제2 기판(150) 상에서 제2 수직 트랜지스터(T2)가 차지하는 면적이 상대적으로 좁고, 이에 따라 제2 워드 라인 구조체(214)와 제2 수직 트랜지스터(T2) 사이에 배치된 제2 워드 라인 컨택트 구조체(222)가 단순화될 수 있기 때문이다. 예를 들어, 일부 실시예에서, 각각의 제2 워드 라인 컨택트 구조체(222)는 제1 방향(D1)으로 연장된 기둥 구조체일 수 있으며, 제1 방향(D1)에서의 제2 워드 라인 컨택트 구조체(222)의 각각의 일 단부는 대응하는 제2 워드 라인 구조체(214)의 노출된 부분과 직접 접촉할 수 있고, 제1 방향(D1)에서의 제2 워드 라인 컨택트 구조체(222)의 다른 단부는 대응하는 제2 수직 트랜지스터(T2)와 직접 접촉할 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 각각의 제2 수직 트랜지스터(T2)는 제1 방향(D1)으로 대응하는 제2 워드 라인 컨택트 구조체(222)를 완전히 덮을 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예에서, 메모리 장치(301)는 제2 기판(150)에 배치된 제1 격리 구조체(152)를 더 구비할 수 있고, 격리 구조체(152)의 적어도 일부는 제1 수직 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 수직 트랜지스터(T2)의 제2 게이트 전극(G2) 사이에 배치될 수 있다. 일부 실시예에서, 제1 게이트 전극(G1)은 제1 격리 구조체(152)에 의해 제2 게이트 전극(G2)으로부터 전기적으로 분리될 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 기판(150)에 배치되며 물리적으로 및 전기적으로 접속될 수 있다. 또한, 메모리 장치(301)는 제1 층간 유전체(120) 및 제2 층간 유전체(220)을 더 구비할 수 있다. 제1 층간 유전체(120)는 제1 기판(100)과 제2 기판(150) 사이에 배치되어 제1 메모리 어레이(110)를 덮을 수 있고, 제2 층간 유전체(220)는 제3 기판(200)과 제2 기판(150) 사이에 배치되어 제2 메모리 어레이(210)를 덮을 수 있다. 제1 워드 라인 컨택트 구조체(122), 제2 접속 구조체(CS2), 및 제2 도전 라인(GW2)은 제1 층간 유전체(120) 내에 배치될 수 있다. 제2 워드 라인 컨택트 구조체(222), 제1 접속 구조체(CS1), 및 제1 도전 라인(GW1)은 제2 층간 유전체(220) 내에 배치될 수 있다.
일부 실시예에서, 제1 기판(100), 제2 기판(150) 및 제3 기판(200)은, 실리콘 기판, 실리콘 게르마늄(SiGe) 기판, 실리콘 카바이드(SiC) 기판, 절연체 상의 실리콘(silicon on insulator, SOI) 기판, 절연체 상의 게르마늄(germanium on insulator, GOI) 기판, 또는 다른 적절한 반도체 기판 또는 비반도체 기판과 같은 반도체 기판을 각각 구비할 수 있다. 일부 실시예에서, 제2 기판(150)은 제1 수직 트랜지스터(T1) 및/또는 제2 수직 트랜지스터(T2)를 형성하기 위해 상대적으로 더 얇을 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 기판(150)의 두께(TK2)는 제1 기판(100)의 두께(TK1) 및 제3 기판(200)의 두께(TK3)보다 얇을 수 있다. 제1 유전층(112) 및 제2 유전층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 다른 적절한 유전 물질을 포함할 수 있다. 제1 워드 라인 구조체(114), 제2 워드 라인 구조체(214), 제1 워드 라인 컨택트 구조체(122), 제2 워드 라인 컨택트 구조체(222), 제1 접속 구조체(CS1), 제2 접속 구조체(CS2), 제1 도전 라인(GW1) 및 제2 도전 라인(GW2)은 저저항 물질 및 저저항 물질을 둘러싸는 배리어층을 각각 구비할 수 있으나, 이에 제한되지 않는다. 위에서 언급한 저저항 물질은 구리, 알루미늄, 코발트 및 텅스텐과 같은 상대적으로 낮은 저항을 갖는 재료를 포함할 수 있고, 위에서 언급한 배리어 층은 티타늄 질화물, 탄탈륨 질화물, 또는 다른 적절한 배리어 재료를 포함할 수 있다. 제1 게이트 유전층(L1) 및 제2 게이트 유전층(L2)은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전 물질, 또는 다른 적절한 유전 물질을 포함할 수 있다. 제1 반도체 채널 (CH1) 및 제2 반도체 채널(CH2)은 비정질 실리콘, 폴리실리콘, 또는 다른 적절한 반도체 물질을 포함할 수 있다. 제1 도핑 영역(DR1) 및 제2 도핑 영역(DR2)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 전기 전도성을 향상시키기 위해 반도체 기판에 형성된 n형으로 도핑된 실리콘(n-type doped silicon) 또는 다른 적절한 도핑 영역을 포함할 수 있다. 제1 층간 유전체(120) 및 제2 층간 유전체(220)는 제1 방향(D1)으로 적층된 복수의 유전층을 각각 구비할 수 있으며, 유전층의 재료은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율(low-k) 유전 물질, 이들의 임의의 적절한 조합, 또는 다른 적절한 유전 물질을 포함할 수 있다. 제1 격리 구조체(152)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적절한 절연 물질과 같은, 단일층 또는 다중층의 절연 물질을 포함할 수 있다.
일부 실시예에서, 메모리 장치(301)의 제조 방법은 다음 단계들을 포함할 수 있지만 이에 제한되지는 않는다. 먼저, 제1 메모리 어레이(110), 제1 층간 유전체(120), 제1 워드 라인 컨택트 구조체(122), 제2 도전 라인(GW2) 및 제2 접속 구조체(CS2)가 제1 기판(100) 상에 형성될 수 있고, 제2 메모리 어레이(210), 제2 층간 유전체(220), 제2 워드 라인 컨택트 구조체(222), 제1 도전 라인(GW1) 및 제1 접속 구조체(CS1)가 제3 기판(200) 상에 형성될 수 있으며; 제1 수직 트랜지스터(T1), 제2 수직 트랜지스터(T2), 및 제1 격리 구조체(152)가 제2 기판(150)에 형성될 수 있다. 그 다음, 제1 메모리 어레이(110), 제1 층간 유전체(120), 제1 워드 라인 컨택트 구조체(122), 제2 도전 라인(GW2), 및 제2 접속 구조체(CS2)가 그 위에 형성된 제1 기판(100), 제2 메모리 어레이(210), 제2 층간 유전체(220), 제2 워드 라인 컨택트 구조체(222), 제1 도전 라인(GW1), 및 제1 접속 구조체(CS1)가 그 위에 형성된 제3 기판(200), 그리고 제1 수직 트랜지스터(T1) 및 제2 수직 트랜지스터(T2)가 형성된 제2 기판(150)은, 금속/유전체 하이브리드 접합 방법과 같은 직접 접합 방법 또는 다른 적절한 접합 처리법에 의해 서로 결합될 수 있다. 이에 제한되는 것은 아니지만, 제2 기판(150)의 두께(TK2)를 감소시키고 제2 기판(150)의 제1 면(S21) 및 제2 면(S22)에서 제1 수직 트랜지스터(T1) 및 제2 수직 트랜지스터(T2)를 노출시키기 위한 본딩 공정 전에, 씨닝 공정(thinning process)이 제2 기판(150)에 대해 수행될 수 있음에 주목해야 한다. 일부 실시예에서, 메모리 장치(301)의 전체 두께를 감소시키기 위해, 전술한 본딩 공정 전 또는 후에, 다른 씨닝 공정이 제1 기판(100) 및/또는 제3 기판(200)에 대해 수행될 수 있다. 본 개시에서, 상이한 기판 상에 배치된 두 개의 또는 두 개 이상의 메모리 어레이는 메모리 장치의 총 저장 용량을 증가시키고 관련된 라우팅 설계를 단순화하기 위해 위에서 설명된 방법에 의해 통합될 수 있다.
일부 실시예에서, 위에서 설명된 메모리 어레이는 3D 낸드 메모리 어레이, 3D 노아(NOR) 메모리 어레이, 동적 랜덤 액세스 메모리(DRAM) 어레이, 3D XPoint 메모리 어레이, 또는 다른 적절한 3D 메모리 구조체를 포함할 수 있다. 일부 실시예에서, 메모리 스트링(미도시)은 제1 방향(D1)으로 메모리 어레이의 교번하는 도전성/유전성 스택을 관통할 수 있다. 각각의 메모리 스트링은 제1 방향(D1)으로 연장된 실린더 형태(예를 들어, 기둥 형태)를 가질 수 있고, 각각의 메모리 스트링은 채널층, 터널링층, 저장층 및 차단층 - 이 순서로 기둥의 중심으로부터 외부 표면을 향해 방사상으로 배열됨 - 을 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 개시의 메모리 어레이는 도 2에 도시된 구조 및/또는 위에서 설명된 구조에 제한되지 않고, 다른 적절한 메모리 어레이 아키텍처도 본 개시에서 적용될 수 있다.
도 2 내지 도 4를 참조한다. 도 3은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 개략도이고, 도 4는 본 개시의 일 실시예에 따른 메모리 장치의 일부의 평면도를 나타내는 개략도이다. 도 3은 전술한 제1 실시예의 메모리 장치(301)의 다른 부분을 도시하는 개략도로서 간주될 수 있고, 도 4는 전술한 제1 실시예의 메모리 장치(301)와 유사한 메모리 장치의 일부의 평면도를 도시하는 개략도로서 간주될 수 있지만, 이에 제한되지 않는다. 도 2 및 도 3에 도시된 바와 같이, 일부 실시예에서, 메모리 장치(301)는 제2 기판(150)의 제2 면(S22)에 배치되고 제2 층간 유전체(220)에 배치된 제3 도전 라인(GC) 및 제3 접속 구조체(CS3)를 더 구비할 수 있다.
제3 도전 라인(GC)은, 제1 게이트 전극(G1)에 신호를 전송하고 제1 수직 트랜지스터(T1)의 스위칭 조건을 제어하기 위해, 제3 접속 구조체(CS3)를 통해 제1 수직 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 접속될 수 있다. 일부 실시예에서, 제3 접속 구조체(CS3) 및 제1 접속 구조체(CS1)는 동일한 조성으로 형성될 수도 있고, 및/또는 동일한 공정에 의해 형성될 수도 있으며, 제3 도전 라인(GC) 및 제1 도전 라인(GW1)은 동일한 조성으로 형성될 수도 있고, 및/또는 동일한 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 일부 실시예에서, 제2 기판(150)은 반도체 영역(154)을 포함할 수 있고, 제1 격리 구조체(152)의 적어도 일부는 반도체 영역(154)과 제1 게이트 전극(G1) 사이에 배치될 수 있다. 다른 회로 구조체(미도시)가 반도체 영역(154) 상에 형성되고/되거나, 반도체 영역(154) 내에 형성될 수 있으나, 이에 제한되지 않는다.
도 2 내지 도 4에 도시된 바와 같이, 일부 실시예에서, 제1 메모리 어레이(110)는 슬릿 구조체(미도시)에 의해 메모리 블록들(110A)로 분할될 수 있고, 각각의 제1 도전 라인(GW1)은 다른 수평 방향(예를 들어, 도 4에 도시된 제3 방향(D3))으로 연장될 수 있으며, 제1 방향(D1)으로 서로 다른 메모리 블록(110A)의 제1 계단부(P1)와 중첩될 수 있다. 또한, 서로 다른 메모리 블록(110A)에 대응하는 제1 게이트 전극(G1)은 제1 격리 구조체(152)에 의해 서로 분리될 수 있고, 제3 도전 라인(GC)은 제3 방향(D3)과 실질적으로 직교하는 제2 방향(D2)으로 연장될 수 있지만, 이에 제한되지 않는다. 일부 실시예에서, 반도체 영역(154)은 제1 격리 구조체(152)에 의해 제1 게이트 전극(G1)으로부터 분리될 수 있으며, 이에 따라 반도체 영역(154)은 제1 방향(D1)으로 제1 계단부(P1)와 중첩되지 않을 수 있으나, 이에 제한되는 것이 아니다. 상술한 제3 도전 라인(GC) 및 제3 접속 구조체(CS3)와 유사한 구성요소들이 본 개시의 제2 메모리 어레이(210)에 적용될 수 있고, 도 3 및 도 4에 도시된 특징들이 본 개시의 다른 실시예에 적용될 수도 있음에 주목해야 한다.
다음에서는 본 개시의 상이한 실시예들을 상세히 설명할 것이다. 설명을 단순화하기 위해, 이하의 각 실시예에서 동일한 구성요소는 동일한 기호로 표시된다. 실시예 사이의 차이점을 보다 쉽게 이해할 수 있도록, 이하의 설명에서는 서로 다른 실시예 사이의 차이점을 상세히 설명하고 동일한 특징에 대해서는 중복 설명하지 않는다.
도 5를 참조한다. 도 5는 본 개시의 제2 실시예에 따른 메모리 장치(302)를 나타내는 개략도이다. 도 5에 도시된 바와 같이, 메모리 장치(302)에서, 제2 에모리 어레이(210)는 제2 기판(150) 상에 배치될 수 있고, 제2 층간 유전체(220)의 일부는 제1 방향(D1)으로 제2 메모리 어레이(210)와 제3 기판(200) 사이에 배치될 수 있으며, 제2 수직 트랜지스터(T2)의 각각의 적어도 일부는 제3 기판(200)에 배치될 수 있다. 일부 실시예에서, 제2 반도체 채널(CH2)은 제1 방향(D1)으로 제3 기판(200)을 관통할 수 있고, 제2 게이트 전극(G2)은 제3 기판(200)에 배치되며 수평 방향으로 제2 반도체 채널(CH2)을 둘러쌀 수 있고, 제2 게이트 유전층(L2)은 제3 기판(200)에 배치되며 제2 게이트 전극(G2)과 제2 반도체 채널(CH2) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 각각의 제2 게이트 전극(G2)은 제3 기판(200)에 배치된 제2 도핑 영역(DR2)을 구비할 수 있고, 제2 홀(H2)은 제1 방향(D1)으로 제2 도핑 영역(DR2)을 관통할 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 제2 수직 트랜지스터(T2)의 제2 게이트 전극들(G2)은 제3 기판(150)에서 물리적으로 및 전기적으로 서로 접속될 수 있고, 제2 수직 트랜지스터(T2)의 제2 게이트 전극(G2)은 제1 수직 트랜지스터(T1)의 제1 게이트 전극(G1)으로부터 분리될 수 있다. 또한, 제2 접속 구조체(CS2) 및 제2 도전 라인(GW2)은 제3 기판(200)의 제2 면(S32)에 배치될 수 있고, 보호층(230)은 제3 기판(200) 상에 배치되며 제2 접속 구조체(CS2) 및 제2 도전 라인(GW2)을 덮을 수 있다. 보호층(230)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 절연 물질을 포함할 수 있다. 일부 실시예에서, 제2 메모리 어레이(210)는 반도체 영역(154) 상에 배치될 수 있고, 제1 메모리 어레이(110)의 일부는 제1 방향(D1)으로 제2 메모리 어레이(210)와 중첩될 수 있지만, 이에 제한되지 않는다.
메모리 장치(302)의 제조 방법은 다음 단계들을 포함할 수 있지만 이에 제한되지는 않는다. 먼저, 제1 메모리 어레이(110), 제1 층간 유전체(120), 및 제1 워드 라인 컨택트 구조체(122)가 제1 기판(100) 상에 형성될 수 있고, 제1 수직 트랜지스터들(T1) 및 제1 격리 구조체(152)가 제2 기판(150)에 형성될 수 있으며, 제2 메모리 어레이(210), 제2 층간 유전체(220), 제2 워드 라인 컨택트 구조체(222), 제1 도전 라인(GW1) 및 제1 접속 구조체(CS1)가 제3 기판(200) 상에 형성될 수 있고, 제2 수직 트랜지스터(T2)는 제3 기판(200)에 형성될 수 있으며, 제2 도전 라인(GW2), 제2 접속 구조체(CS2), 및 보호층(230)은 제3 기판(200) 상에 형성될 수 있다. 이어서, 제1 메모리 어레이(110), 제1 층간 유전체(120) 및 제1 워드 라인 컨택트 구조체(122)가 그 위에 형성된 제1 기판(100), 제1 수직 트랜지스터(T1)가 그 안에 형성되고 제2 메모리 어레이(210), 제2 층간 유전체(220), 제2 워드 라인 컨택트 구조체(222), 제1 도전 라인(GW1) 및 제1 접속 구조체(CS1)가 그 위에 형성된 제2 기판(150), 그리고 제2 수직 트랜지스터(T2)가 그 안에 형성되고 제2 도전 라인(GW2), 제2 접속 구조체(CS2) 및 보호층(230)이 그 위에 형성된 제3 기판(200)은, 금속/유전체 하이브리드 접합 방법과 같은 직접 접합 방법 또는 다른 적절한 접합 처리법에 의해 서로 결합될 수 있다. 이에 제한되는 것은 아니지만, 제2기판(150)의 두께(TK2) 및 제3기판(200)의 두께(TK3)를 감소시키고, 제2 기판(150)의 제1 면(S21) 및 제2 면(S22)에서 제1 수직 트랜지스터(T1)를 노출시키며, 제3 기판(200)의 제1 면(S31) 및 제2 면(S32)에서 제2 수직 트랜지스터(T2)를 노출시키기 위한 본딩 공정 전에, 씨닝 공정이 제2 기판(150) 및/또는 제3기판(200)에 대해 수행될 수 있음에 주목해야 한다. 따라서, 제2 기판(150)의 두께(TK2) 및 제3 기판(200)의 두께(TK3)는 제1 기판(100)의 두께보다 얇을 수 있으나, 이에 제한되지 않는다.
도 6을 참조한다. 도 6은 본 개시의 제3 실시예에 따른 메모리 장치(303)를 나타내는 개략도이다. 도 6에 도시된 바와 같이, 메모리 장치(303)에서, 제3 기판(200)은 제1 방향(D1)으로 제1 기판(100)과 제2 기판(150) 사이에 배치될 수 있고, 제2 메모리 어레이(210)는 제1 방향(D1)으로 제2 기판(150)과 제3 기판(200) 사이에 배치될 수 있다. 일부 실시예에서, 제2 메모리 어레이(210)는 제3 기판(200) 상에 배치되고 제3 기판(200)의 제2 면(S32) 및 제2 기판(150)의 제1 면(S21)에 배치될 수 있으며, 제1 도전 라인(GW1), 제2 도전 라인(GW2), 제1 접속 구조체(CS1), 제2 접속 구조체(CS2) 및 보호층(230)은 제2 기판(150) 상에 배치되고 제2 기판(150)의 제2 면(S22)에 배치될 수 있다. 일부 실시예에서, 메모리 장치(303)는 복수의 제4 접속 구조체(CS4), 복수의 기판 관통 접속 구조체(TS), 및 제2 격리 구조체(240)를 더 구비할 수 있다. 제2 격리 구조체(240)는 제3 기판(200)에 배치되고, 각각의 기판 관통 접속 구조체(TS)는 제3 기판(200)에 배치되고 제1 방향(D1)으로 제2 격리 구조체(240)를 관통할 수 있으며, 각각의 제4 접속 구조체(CS4)는 제2 층간 유전체(220)에 배치되고 제1 방향(D1)으로 제2 수직 트랜지스터(T2) 중 하나와 기판 관통 접속 구조체(TS) 중 하나 사이에 배치될 수 있다. 각각의 기판 관통 접속 구조체(TS)는 제1 워드 라인 컨택트 구조체(122) 중 하나 및 제4 접속 구조체(CS4) 중 하나와 전기적으로 접속될 수 있고, 각각의 제4 접속 구조체(CS4)는 제1 수직 트랜지스터(T1) 중 하나와 전기적으로 접속될 수 있다. 따라서, 각각의 제1 도전 라인(GW1)은, 제1 접속 구조체(CS1) 중 하나, 제1 수직 트랜지스터(T1) 중 하나, 제4 접속 구조체(CS4) 중 하나, 및 기판 접속 구조체(TS) 중 하나, 및 제1 워드 라인 컨택트 구조체(122) 중 하나를 통해, 제1 워드 라인 구조체(114) 중 하나와 전기적으로 접속될 수 있다. 제2 격리 구조체(240)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적절한 절연 물질과 같은, 단일층 또는 다중층의 절연 물질을 포함할 수 있다. 제4 접속 구조체(CS4) 및 기판 관통 접속 구조체(TS)는 저저항 물질 및 저저항 물질을 둘러싸는 배리어층을 구비할 수 있으나, 이에 제한되는 것은 아니다. 위에서 언급한 저저항 재료는 구리, 알루미늄, 코발트 및 텅스텐과 같은 상대적으로 낮은 저항을 갖는 재료를 포함할 수 있고, 위에서 언급한 배리어 층은 티타늄 질화물, 탄탈륨 질화물, 또는 다른 적절한 배리어 재료를 포함할 수 있다.
메모리 장치(301)의 제조 방법은 다음 단계들을 포함할 수 있지만 이에 제한되지는 않는다. 먼저, 제1 메모리 어레이(110), 제1 층간 유전체(120) 및 제1 워드 라인 컨택트 구조체(122)가 제1 기판(100) 상에 형성될 수 있고, 기판 관통 접속 구조체(TS) 및 제2 격리 구조체(240)는 제3 기판(200)에 형성될 수 있으며, 제2 메모리 어레이(210), 제2 층간 유전체(220), 제2 워드 라인 컨택트 구조체(222) 및 제4 접속 구조체(CS4)는 제3 기판(200) 상에 형성될 수 있고, 제1 수직 트랜지스터(T1), 제2 수직 트랜지스터(T2) 및 제1 격리 구조체(152)는 제2 기판(150)에 형성될 수 있으며, 제1 접속 구조체(CS1), 제2 접속 구조체(CS2), 제1 도전 라인(GW1), 제2 도전 라인(GW2) 및 보호층(230)은 제2 기판(150) 상에 형성될 수 있다. 이어서, 제1 메모리 어레이(110), 제1 층간 유전체(120) 및 제1 워드 라인 컨택트 구조체(122)가 그 위에 형성된 제1 기판(100), 기판 관통 접속 구조체(TS) 및 제2 격리 구조체(240)가 그 안에 형성되고 제2 메모리 어레이(210), 제2 층간 절연체(220) , 제2 워드 라인 컨택트 구조체(222), 및 제4 접속 구조체(CS4)가 그 위에 형성된 제3 기판(200), 그리고 제1 수직 트랜지스터(T1), 제2 수직 트랜지스터(T2) 및 제1 격리 구조체(152)가 그 안에 형성되고 제1 접속 구조체(CS1), 제2 접속 구조체(CS2), 제1 도전 라인(GW1), 제2 도전 라인(GW2), 및 보호층(230)이 그 위에 형성된 제2 기판(150)은, 금속/유전체 하이브리드 접합 방법과 같은 직접 접합 방법 또는 다른 적절한 접합 처리법에 의해 서로 결합될 수 있다. 이에 제한되는 것은 아니지만, 제2기판(150)의 두께(TK2)를 감소시키고 제2 기판(150)의 제1 면(S21) 및 제2 면(S22)에서 제1 수직 트랜지스터(T1) 및 제2 수직 트랜지스터(T2)를 노출시키기 위한 본딩 공정 전에, 씨닝 공정이 제2 기판(150)에 대해 수행될 수 있음에 주목해야 한다.
도 7을 참조한다. 도 7은 본 개시의 제4 실시예에 따른 메모리 장치(304)를 나타내는 개략도이다. 도 7에 도시된 바와 같이, 메모리 장치(304)에서, 제1 도전 라인(GW1), 제2 도전 라인(GW2), 제1 접속 구조체(CS1), 제2 접속 구조체(CS2) 및 보호층(230)은 제3 기판(200) 상에 배치되고 제3 기판(200)의 제2 면(S32)에 배치될 수 있다. 또한, 제2 격리 구조체(240) 및 기판 관통 접속 구조체(TS)는 제3 기판(200)에 배치될 수 있고, 제2 기판(150)의 제1 수직 트랜지스터(T1) 각각은 제4 접속 구조체(CS4) 중 하나, 기판 관통 접속 구조체(TS) 중 하나 및 제1 접속 구조체(CS1) 중 하나를 통해, 제1 도전 라인(GW1) 중 하나와 전기적으로 접속될 수 있다.
도 8을 참조한다. 도 8은 본 개시의 제5 실시예에 따른 메모리 장치(305)를 나타내는 개략도이다. 도 8에 도시된 바와 같이, 메모리 장치(305)에서, 제1 수직 트랜지스터(T1)의 제1 게이트 전극(G1)은 제2 수직 트랜지스터(T2)의 제2 게이트 전극(G2)과 물리적으로 및 전기적으로 접속될 수 있다. 일부 실시예에서, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 기판(150)에서 동일한 도핑 영역(예를 들어, 제1 도핑 영역(DR1))으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 9를 참조한다. 도 9는 본 개시의 제6 실시예에 따른 메모리 장치(306)를 나타내는 개략도이다. 도 9 그리고 위에서 설명한 도 5에 도시된 바와 같이, 본 실시예의 메모리 장치(306)와 전술한 메모리 장치(302) 사이의 차이점은, 메모리 장치(306)에서, 제2 메모리 어레이(210)가 제1 방향(D1)으로 제1 메모리 어레이(110)와 중첩되지 않을 수 있고, 메모리 장치(306)의 평면도에서, 제2 메모리 어레이(210)의 제2 계단부(P2)가 제2 방향(D2)으로 제1 계단부(P1)에 인접하게 배치될 수 있다는 것이나, 이에 제한되는 것은 아니다. 메모리 장치(306)의 평면도에서, 제2 메모리 어레이(210)의 형상은 제1 메모리 어레이(110)의 형상의 거울상과 동일할 수 있고, 제1 메모리 어레이(110)의 형상 및 제2 메모리 어레이(210)의 형상은 일부 실시예에서 미러 대칭 패턴일 수 있지만, 이에 제한되지 않는다. 제1 메모리 어레이(110) 및 제2 메모리 어레이(210)의 상대적 할당은 본 개시의 다른 실시예들에서도 적용될 수 있다는 것에 주목해야 한다.
도 10을 참조한다. 도 10은 본 개시의 제7 실시예에 따른 메모리 장치(307)를 나타내는 개략도이다. 도 9 및 위에서 설명한 도 6에 도시된 바와 같이, 본 실시예의 메모리 장치(307)와 상술한 메모리 장치(303)의 차이점은, 메모리 장치(307)에서, 제2 메모리 어레이(210)가 제1 방향(D1)으로 제1 메모리 어레이(110)와 중첩되지 않을 수 있고, 메모리 장치(307)의 평면도에서, 제2 메모리 어레이(210)의 제2 계단부(P2)가 제2 방향(D2)으로 제1 계단부(P1)에 인접하게 배치될 수 있다는 것나, 이에 제한되는 것은 아니다. 메모리 장치(307)의 평면도에서, 제2 메모리 어레이(210)의 형상은 제1 메모리 어레이(110)의 형상의 거울상과 동일할 수 있고, 제1 메모리 어레이(110)의 형상 및 제2 메모리 어레이(210)의 형상은 일부 실시예에서 미러 대칭 패턴일 수 있지만, 이에 제한되지는 않는다.
위의 설명을 요약하면, 본 개시에 따른 메모리 장치에서, 기판에 배치된 수직 트랜지스터는 다른 기판 상에 배치된 메모리 어레이의 워드 라인 구조체에 각각 전기적으로 접속된다. 기판 상에서 수직 트랜지스터가 차지하는 면적이 감소될 수 있고, 이에 따라, 수직 트랜지스터와 워드 라인 구조체 사이에 위치하는 워드 라인 컨택트 구조체가 단순화될 수 있다.
통상의 기술자는 본 발명의 사상을 유지하면서 장치 및 방법의 다양한 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 전술한 개시 내용은 첨부된 청구항들의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 메모리 장치로서,
    제1 기판과,
    상기 제1 기판 상에 배치되고, 적어도 하나의 제1 워드 라인 구조체(word line structure)를 포함하는 제1 메모리 어레이와,
    제2 기판 - 상기 제1 메모리 어레이가 수직 방향으로 상기 제1 기판과 상기 제2 기판 사이에 배치됨 - 과,
    상기 적어도 하나의 제1 워드 라인 구조체에 전기적으로 접속되는 적어도 하나의 제1 수직 트랜지스터 - 상기 적어도 하나의 제1 수직 트랜지스터의 적어도 일부는 상기 제2 기판에 배치됨 - 를 포함하는
    메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터는 상기 수직 방향으로 상기 제2 기판을 관통하는 제1 반도체 채널을 포함하는,
    메모리 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터는, 상기 제2 기판 내에 배치되고 수평 방향으로 상기 제1 반도체 채널을 둘러싸는 제1 게이트 전극을 더 포함하는,
    메모리 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터는, 상기 제2 기판에 배치되고 상기 제1 게이트 전극과 상기 제1 반도체 채널 사이에 배치되는 제1 게이트 유전층을 더 포함하는,
    메모리 장치.
  5. 제3항에 있어서,
    상기 제1 메모리 어레이는 상기 적어도 하나의 제1 워드 라인 구조체를 복수 개 포함하고,
    상기 메모리 장치는, 복수 개의 상기 적어도 하나의 제1 워드 라인 구조체 각각과 전기적으로 접속된 상기 적어도 하나의 제1 수직 트랜지스터를 복수 개 포함하는
    메모리 장치.
  6. 제5항에 있어서,
    복수 개의 상기 적어도 하나의 제1 수직 트랜지스터의 상기 제1 게이트 전극들은 상기 제2 기판에서 물리적으로 및 전기적으로 서로 접속되는
    메모리 장치.
  7. 제3항에 있어서,
    상기 제2 기판은 반도체 영역을 포함하고,
    상기 제1 게이트 전극은 상기 제2 기판에 배치된 도핑 영역을 포함하는
    메모리 장치.
  8. 제7항에 있어서,
    상기 제2 기판에 배치된 격리 구조체(isolation structure) - 상기 격리 구조체는 상기 반도체 영역과 상기 제1 게이트 전극 사이에 배치됨 - 를 더 포함하는
    메모리 장치.
  9. 제1항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터와 상기 적어도 하나의 제1 워드 라인 구조체 사이에 배치된 워드 라인 컨택트 구조체(word line contact structure)를 더 포함하되,
    상기 적어도 하나의 제1 워드 라인 구조체는 상기 워드 라인 컨택트 구조체를 통해 상기 적어도 하나의 제1 수직 트랜지스터에 전기적으로 접속되는,
    메모리 장치.
  10. 제9항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터는 상기 수직 방향으로 상기 워드 라인 컨택트 구조체를 완전히 덮는,
    메모리 장치.
  11. 제9항에 있어서,
    상기 제2 기판은 제1 면과, 상기 수직 방향으로 상기 제1 면의 반대편인 제2 면을 갖고,
    상기 제1 메모리 어레이 및 상기 워드 라인 컨택트 구조체는 상기 제2 기판의 상기 제1 면에 배치되는,
    메모리 장치.
  12. 제11항에 있어서,
    상기 제2 기판의 상기 제2 면에 배치된 도전 라인과,
    상기 제2 기판의 상기 제2 면에 배치되면서, 상기 도전 라인과 상기 적어도 하나의 제1 수직 트랜지스터 사이에 배치되는 접속 구조체를 더 포함하되,
    상기 도전 라인은, 상기 접속 구조체, 상기 적어도 하나의 제1 수직 트랜지스터 및 상기 워드 라인 컨택트 구조체를 통해, 상기 적어도 하나의 제1 워드 라인 구조체와 전기적으로 접속되는
    메모리 장치.
  13. 제1항에 있어서,
    제3 기판 - 상기 제1 메모리 어레이는 상기 수직 방향으로 상기 제1 기판과 상기 제3 기판 사이에 배치됨 - 과,
    제2 메모리 어레이 - 상기 제2 메모리 어레이는 적어도 하나의 제2 워드 라인 구조체를 포함함 - 과,
    상기 적어도 하나의 제2 워드 라인 구조체에 전기적으로 접속된 적어도 하나의 제2 수직 트랜지스터를 더 포함하는
    메모리 장치.
  14. 제13항에 있어서,
    상기 제2 메모리 어레이는 상기 제3 기판 상에 배치되고,
    상기 적어도 하나의 제2 수직 트랜지스터의 적어도 일부는 상기 제2 기판에 배치되는,
    메모리 장치.
  15. 제14항에 있어서,
    상기 적어도 하나의 제2 수직 트랜지스터는,
    상기 수직 방향으로 상기 제2 기판을 관통하는 제2 반도체 채널과,
    상기 제2 기판에 배치되고 수평 방향으로 상기 제2 반도체 채널을 둘러싸는 제2 게이트 전극을 포함하는,
    메모리 장치.
  16. 제15항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터는 상기 제2 기판에 배치된 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극은 상기 제2 게이트 전극에 물리적으로 및 전기적으로 접속되는,
    메모리 장치.
  17. 제15항에 있어서,
    상기 적어도 하나의 제1 수직 트랜지스터는 상기 제2 기판에 배치된 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극은 상기 제2 게이트 전극과 전기적으로 분리되는,
    메모리 장치.
  18. 제14항에 있어서,
    상기 제3 기판은 상기 수직 방향으로 상기 제1 기판과 상기 제2 기판 사이에 배치되고,
    상기 제2 메모리 어레이는 상기 수직 방향으로 상기 제2 기판과 상기 제3 기판 사이에 배치되는,
    메모리 장치.
  19. 제13항에 있어서,
    상기 제2 기판은 상기 수직 방향으로 상기 제1 기판과 상기 제3 기판 사이에 배치되고,
    상기 제2 메모리 어레이는 상기 수직 방향으로 상기 제2 기판과 상기 제3 기판 사이에 배치되는,
    메모리 장치.
  20. 제19항에 있어서,
    상기 제2 메모리 어레이는 상기 제2 기판 상에 배치되고,
    상기 적어도 하나의 제2 수직 트랜지스터의 적어도 일부는 상기 제3 기판에 배치되는,
    메모리 장치.
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