JP2022533886A - メモリデバイス - Google Patents

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Abstract

メモリデバイスは、第１の基板と、第１のメモリアレイと、第２の基板と、少なくとも１つの第１の縦型トランジスタとを含む。第１のメモリアレイは、第１の基板上に配置される。第１のメモリアレイは、少なくとも１つの第１のワード線構造を含む。第１のメモリアレイは、縦方向において第１の基板と第２の基板との間に配置される。第１の縦型トランジスタは、第１のワード線構造と電気的に接続される。少なくとも１つの第１の縦型トランジスタの少なくとも一部は、第２の基板内に配置される。

Description

本開示は、メモリデバイスに関し、特に、縦型トランジスタを含むメモリデバイスに関する。
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの形状サイズが下限に近づくにつれて、プレーナプロセスおよび製造技術は難しくなり、費用がかかるようになる。その結果、プレーナメモリセルのメモリ密度は上限に近づく。
３次元（３Ｄ）メモリアーキテクチャは、プレーナメモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。メモリデバイスの寸法が小さくなり、メモリセル密度が高くなるにつれて、メモリアレイと周辺デバイスとの間の相互接続構造はより複雑になり、関連する回路設計および／または関連する製造プロセスに影響を及ぼす。
本開示では、メモリデバイスが提供される。メモリデバイスでは、基板内に配置された縦型トランジスタは、他の基板上に配置されたメモリアレイのワード線構造と電気的に接続されている。基板上の縦型トランジスタが占める面積を小さくすることができ、それに応じて縦型トランジスタとワード線構造との間の接続構造を単純化することができる。
本開示の一実施形態によれば、メモリデバイスが提供される。メモリデバイスは、第１の基板と、第１のメモリアレイと、第２の基板と、少なくとも１つの第１の縦型トランジスタとを含む。第１のメモリアレイは、第１の基板上に配置される。第１のメモリアレイは、少なくとも１つの第１のワード線構造を含む。第１のメモリアレイは、縦方向において第１の基板と第２の基板との間に配置される。第１の縦型トランジスタは、第１のワード線構造と電気的に接続される。少なくとも１つの第１の縦型トランジスタの少なくとも一部は、第２の基板内に配置される。
いくつかの実施形態では、少なくとも１つの第１の縦型トランジスタは、第２の基板を縦方向に貫通する第１の半導体チャネルを含む。
いくつかの実施形態では、少なくとも１つの第１の縦型トランジスタは、第２の基板内に配置され、かつ第１の半導体チャネルを水平方向に囲む第１のゲート電極をさらに含む。
いくつかの実施形態では、少なくとも１つの第１の縦型トランジスタは、第２の基板内に配置され、かつ第１のゲート電極と第１の半導体チャネルとの間に配置された第１のゲート誘電体層をさらに含む。
いくつかの実施形態では、第１のメモリアレイは、複数の少なくとも１つの第１のワード線構造を含み、メモリデバイスは、複数の少なくとも１つの第１のワード線構造とそれぞれ電気的に接続された複数の少なくとも１つの第１の縦型トランジスタを含む。
いくつかの実施形態では、複数の少なくとも１つの第１の縦型トランジスタの第１のゲート電極は、第２の基板内で互いに物理的および電気的に接続される。
いくつかの実施形態では、第２の基板は半導体領域を含み、第１のゲート電極は第２の基板内に配置されたドープ領域を含む。
いくつかの実施形態では、メモリデバイスは、第２の基板内に配置された分離構造をさらに含み、分離構造は、半導体領域と第１のゲート電極との間に配置される。
いくつかの実施形態では、メモリデバイスは、少なくとも１つの第１の縦型トランジスタと少なくとも１つの第１のワード線構造との間に配置されたワード線接触構造をさらに含み、少なくとも１つの第１のワード線構造は、ワード線接触構造を介して少なくとも１つの第１の縦型トランジスタと電気的に接続される。
いくつかの実施形態では、少なくとも１つの第１の縦型トランジスタは、縦方向においてワード線接触構造を完全に覆う。
いくつかの実施形態では、第２の基板は、第１の面と、第１の面に縦方向に対向する第２の面とを有し、第１のメモリアレイおよびワード線接触構造は、第２の基板の第１の面に配置される。
いくつかの実施形態では、メモリデバイスは、導電線および接続構造をさらに含む。導電線は、第２の基板の第２の面に配置され、接続構造は、第２の基板の第２の面に配置され、導電線と少なくとも１つの第１の縦型トランジスタとの間に配置される。導電線は、接続構造、少なくとも１つの第１の縦型トランジスタ、およびワード線接触構造を介して少なくとも１つの第１のワード線構造と電気的に接続される。
いくつかの実施形態では、メモリデバイスは、第３の基板と、第２のメモリアレイと、少なくとも１つの第２の縦型トランジスタとをさらに含む。第１のメモリアレイは、縦方向において第１の基板と第３の基板との間に配置される。第２のメモリアレイは、少なくとも１つの第２のワード線構造を含む。少なくとも１つの第２の縦型トランジスタは、少なくとも１つの第２のワード線構造と電気的に接続される。
いくつかの実施形態では、第２のメモリアレイは第３の基板上に配置され、少なくとも１つの第２の縦型トランジスタの少なくとも一部は第２の基板内に配置される。
いくつかの実施形態では、少なくとも１つの第２の縦型トランジスタは、第２の半導体チャネルおよび第２のゲート電極を含む。第２の半導体チャネルは、第２の基板を縦方向に貫通している。第２のゲート電極は、第２の基板内に配置され、第２の半導体チャネルを水平方向に囲む。
いくつかの実施形態では、少なくとも１つの第１の縦型トランジスタは、第２の基板内に配置された第１のゲート電極を含み、第１のゲート電極は、第２のゲート電極と物理的および電気的に接続される。
いくつかの実施形態では、少なくとも１つの第１の縦型トランジスタは、第２の基板内に配置された第１のゲート電極を含み、第１のゲート電極は、第２のゲート電極から電気的に分離される。
いくつかの実施形態では、第３の基板は、縦方向において第１の基板と第２の基板との間に配置され、第２のメモリアレイは、縦方向において第２の基板と第３の基板との間に配置される。
いくつかの実施形態では、第２の基板は、縦方向において第１の基板と第３の基板との間に配置され、第２のメモリアレイは、縦方向において第２の基板と第３の基板との間に配置される。
いくつかの実施形態では、第２のメモリアレイは第２の基板上に配置され、少なくとも１つの第２の縦型トランジスタの少なくとも一部は第３の基板内に配置される。
本開示の他の態様は、本開示の記載、特許請求の範囲、および図面に照らして当業者によって理解され得る。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかになるであろう。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを有効にするのにさらに役立つ。
本開示の一実施形態によるメモリデバイスを示す概略図である。 本開示の第１の実施形態によるメモリデバイスを示す概略図である。 本開示の一実施形態によるメモリデバイスを示す概略図である。 本開示の一実施形態によるメモリデバイスの一部の上面図を示す概略図である。 本開示の第２の実施形態によるメモリデバイスを示す概略図である。 本開示の第３の実施形態によるメモリデバイスを示す概略図である。 本開示の第４の実施形態によるメモリデバイスを示す概略図である。 本開示の第５の実施形態によるメモリデバイスを示す概略図である。 本開示の第６の実施形態によるメモリデバイスを示す概略図である。 本開示の第７の実施形態によるメモリデバイスを示す概略図である。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ以上」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、同じく文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
第１、第２などの用語は、様々な要素、構成要素、領域、層および／または部分を説明するために本明細書で使用され得るが、これらの要素、構成要素、領域、層および／または部分は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、１つの要素、構成要素、領域、層および／または部分を別のものと区別するためにのみ使用される。したがって、以下に説明する第１の要素、構成要素、領域、層または部分は、本開示の教示から逸脱することなく、第２の要素、構成要素、領域、層または部分と呼ぶことができる。
本開示における「上に（ｏｎ）」、「上に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴部または層を有する何かの「上に（ｏｎ）」の意味も含み、「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴部または層を有さない何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」である（すなわち、何かの上に直接）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
「形成する」という用語または「配置する」という用語は、以下では、材料の層を物体に適用する挙動を説明するために使用される。そのような用語は、限定はしないが、熱成長、スパッタリング、蒸着、化学気相成長、エピタキシャル成長、電気めっきなどを含む任意の可能な層形成技術を説明することを意図している。
図１を参照されたい。図１は、本開示の一実施形態によるメモリデバイスを示す概略図である。図１に示すように、メモリデバイスでは、ＮＡＮＤメモリアレイ９２０は、基板９１０上に配置されてもよく、ＮＡＮＤメモリアレイ９２０と電気的に接続されるように構成されたプレーナトランジスタ９５０は、別の基板９４０上に配置されてもよい。ＮＡＮＤメモリアレイ９２０は、縦方向（図１に示す第１の方向Ｄ１など）に交互に積層された誘電体層９２２および導電性層９２４からなる交互の導電性／誘電体スタックを含むことができ、導電性層９２４の各々は、ＮＡＮＤメモリアレイ９２０内のワード線とみなされてもよい。交互の導電性／誘電体スタックは、各ワード線の一部を露出させる階段部分を有してもよく、各ワード線はそれに応じて対応する駆動ユニットと電気的に接続されてもよい。例えば、プレーナトランジスタ９５０の各々は、ワード線に伝送する信号を制御するための配線構造９３０を介してワード線の一方と電気的に接続されてもよく、プレーナトランジスタ９５０は、上述した駆動ユニットとみなされてもよいが、これに限定されない。しかしながら、プレーナトランジスタ９５０の各々は、基板９４０上の特定の面積を占有し、大部分のプレーナトランジスタ９５０は、第１の方向Ｄ１においてワード線の露出部分に正確に対応して位置することができず、それに伴って配線構造９３０が複雑化しなければならない。さらに、ワード線の階層は、基板９４０上のプレーナトランジスタ９５０によって占有される総面積のために特定の範囲に制限され、メモリデバイスの記憶容量はそれに応じて制限される。
図２を参照されたい。図２は、本開示の第１の実施形態によるメモリデバイス３０１を示す概略図である。図２に示すように、メモリデバイス３０１は、第１の基板１００と、第１のメモリアレイ１１０と、第２の基板１５０と、少なくとも１つの第１の縦型トランジスタＴ１とを含む。第１のメモリアレイ１１０は、第１の基板１００上に配置される。第１のメモリアレイ１１０は、少なくとも１つの第１のワード線構造１１４を含む。第１のメモリアレイ１１０は、縦方向（例えば、図２に示す第１の方向Ｄ１）において第１の基板１００と第２の基板１５０との間に配置される。第１の縦型トランジスタＴ１は、第１のワード線構造１１４と電気的に接続される。第１の縦型トランジスタＴ１の少なくとも一部は、第２の基板１５０に配置される。第２の基板１５０上の第１の縦型トランジスタＴ１が占める面積は、上述したプレーナトランジスタが占める面積よりも相対的に小さくてもよく、上述した関連する問題を解決する上で有益である。
いくつかの実施形態では、第１のメモリアレイ１１０は、複数の第１のワード線構造１１４を含むことができ、メモリデバイス３０１は、それに対応して複数の第１の縦型トランジスタＴ１を含むことができるが、これに限定されない。第１の縦型トランジスタＴ１は、第１のワード線構造１１４とそれぞれ電気的に接続されてもよい。言い換えると、第１のワード線構造１１４の各々は、第２の基板１５０内の第１の縦型トランジスタＴ１のうちの１つと電気的に接続されてもよい。いくつかの実施形態では、第１のメモリアレイ１１０は、第１の方向Ｄ１に交互に積層された第１の誘電体層１１２および第１のワード線構造１１４からなる交互の導電性／誘電体スタックを含むことができ、第１のメモリアレイ１１０は、第１のメモリアレイ１１０の水平方向（図２に示す第２の方向Ｄ２など）の端部に、第１のワード線構造１１４の各々の一部を露出させるための第１の階段部分Ｐ１を有することができるが、これに限定されない。第１の方向Ｄ１は、第１の基板１００の厚さ方向とみなされてもよく、および／または第１の方向Ｄ１は、第１の基板１００の表面の法線方向と平行であってもよく、水平方向は、第１の基板１００の表面と平行であってもよいが、これに限定されない。いくつかの実施形態では、メモリデバイス３０１は、複数の第１のワード線接触構造１２２をさらに含むことができる。第１のワード線接触構造１２２の各々は、第１の縦型トランジスタＴ１と第１のワード線構造１１４とを電気的に接続するために、第１の方向Ｄ１において第１の縦型トランジスタＴ１のうちの１つと第１のワード線構造１１４のうちの１つとの間に配置されてもよい。言い換えると、第１のワード線構造１１４の各々は、第１のワード線接触構造１２２のうちの１つを介して第１の縦型トランジスタＴ１のうちの１つと電気的に接続されてもよい。
いくつかの実施形態では、第２の基板１５０上の第１の縦型トランジスタＴ１によって占められる面積が比較的小さいため、第１の縦型トランジスタＴ１の各々は、第１の方向Ｄ１において対応する第１のワード線構造１１４の露出部分に対応して配置されてもよく、第１のワード線構造１１４と第１の縦型トランジスタＴ１との間の接続構造は、それに応じて単純化されてもよい。例えば、いくつかの実施形態では、第１のワード線接触構造１２２の各々は、第１の方向Ｄ１に細長いピラー構造であってもよく、第１の方向Ｄ１における第１のワード線接触構造１２２の各々の一端（第１のワード線接触構造１２２の下端など）は、対応する第１のワード線構造１１４の露出部分に直接接触してもよく、第１の方向Ｄ１における第１のワード線接触構造１２２の他端（第１のワード線接触構造１２２の上端など）は、対応する第１の縦型トランジスタＴ１に直接接触してもよいが、これに限定されない。いくつかの実施形態では、第１の縦型トランジスタＴ１の各々は、第１の方向Ｄ１において対応する第１のワード線接触構造１２２を完全に覆うことができるが、これに限定されない。
いくつかの実施形態では、第１の縦型トランジスタＴ１の各々は、第１の半導体チャネルＣＨ１と、第１のゲート誘電体層Ｌ１と、第１のゲート電極Ｇ１とを含むことができる。第１の半導体チャネルＣＨ１は、第２の基板１５０を第１の方向Ｄ１に貫通してもよく、第１のゲート電極Ｇ１は、第２の基板１５０内に配置され、第１の半導体チャネルＣＨ１を水平方向（第２の方向Ｄ２など）に囲んでもよく、第１のゲート誘電体層Ｌ１は、第２の基板１５０内に配置され、第１のゲート電極Ｇ１と第１の半導体チャネルＣＨ１との間に配置されてもよいが、これに限定されない。いくつかの実施形態では、第１の半導体チャネルＣＨ１は第１の方向Ｄ１に細長くてもよいが、これに限定されない。いくつかの実施形態では、複数の第１の孔部Ｈ１はそれぞれ第２の基板１５０を第１の方向Ｄ１に貫通してもよく、同じ第１の縦型トランジスタＴ１の第１の半導体チャネルＣＨ１および第１のゲート誘電体層Ｌ１は、第１の孔部Ｈ１の１つに配置されてもよい。また、第２の基板１５０は、半導体基板を含み、第１のゲート電極Ｇ１の各々は、第２の基板１５０に配置された第１のドープ領域ＤＲ１を含んでもよい。いくつかの実施形態では、第１の孔部Ｈ１は第１のドープ領域ＤＲ１を第１の方向Ｄ１に貫通してもよく、第１のドープ領域ＤＲ１は互いに物理的に接続されてもよいが、これに限定されない。言い換えると、第２の基板１５０において、第１の縦型トランジスタＴ１の第１のゲート電極Ｇ１は互いに物理的および電気的に接続されてもよい。しかしながら、いくつかの実施形態では、第１のゲート電極Ｇ１は、第２の基板１５０内に配置された分離構造によって互いに電気的に絶縁されてもよい。いくつかの実施形態では、第１の縦型トランジスタＴ１の各々は、周囲のゲートトランジスタとみなされてもよいが、これに限定されない。いくつかの実施形態では、第１のゲート電極Ｇ１は、第２の基板１５０に適切なドーパントを注入することによって形成することができ、第２の基板１５０は、第１のゲート電極Ｇ１を形成するために使用されるドーパントによってドープされることなく半導体領域（図２には図示せず）を含むことができるが、これに限定されない。なお、本開示の第１の縦型トランジスタＴ１は、上述した構成に限定されるものではなく、他の適切な種類の縦型トランジスタを使用してもよい。
いくつかの実施形態では、第１の基板１００は、第１の面Ｓ１１と、第１の面Ｓ１１に第１の方向Ｄ１に対向する第２の面Ｓ１２とを有し、第２の基板１５０は、第１の面Ｓ２１と、第１の面Ｓ２１に第１の方向Ｄ１に対向する第２の面Ｓ２２とを有してもよい。第１のメモリアレイ１１０は第１の基板１００上に配置されてもよく、第１のメモリアレイおよび第１のワード線接触構造１２２は、第１の基板１００の第２の面Ｓ１２に配置され、第２の基板１５０の第１の面Ｓ２１に配置されてもよい。第１の縦型トランジスタＴ１の各々の第１の半導体チャネルＣＨ１は、第２の基板１５０の第１の面Ｓ２１から第２の基板１５０の第２の面Ｓ２２まで、第２の基板１５０を第１の方向Ｄ１に貫通してもよいが、これに限定されない。いくつかの実施形態では、メモリデバイス３０１は、複数の第１の導電線ＧＷ１および複数の第１の接続構造ＣＳ１をさらに含むことができる。第１の導電線ＧＷ１および第１の接続構造ＣＳ１は、第２の基板１５０の第２の面Ｓ２２に配置され、第１の接続構造ＣＳ１は、第１の方向Ｄ１において第１の導電線ＧＷ１と第２の基板１５０との間に配置されてもよい。第１の導電線ＧＷ１の各々は、第１の接続構造ＣＳ１のうちの１つ、第１の縦型トランジスタＴ１のうちの１つ、および第１のワード線接触構造１２２のうちの１つを介して、第１のワード線構造１１４のうちの１つと電気的に接続されてもよい。
いくつかの実施形態では、第１の導電線ＧＷ１は、第１のメモリアレイ１１０のためのグローバルワード線ルーティングとみなされてもよく、第１の縦型トランジスタＴ１は、第１の導電線ＧＷ１から第１のワード線構造１１４に伝送される信号を制御するためのパスゲートトランジスタ（または伝送ゲートトランジスタ）とみなされてもよいが、これに限定されない。いくつかの実施形態では、２つのドープ領域（図示せず）は、第１の方向Ｄ１において第１の半導体チャネルＣＨ１の２つの対向する端部に配置されてもよく、第１のワード線接触構造１２２は、２つのドープ領域のうちの１つと接触してもよく、第１の接続構造ＣＳ１は、２つのドープ領域のうちの別の１つに接触してもよいが、これに限定されない。いくつかの実施形態では、第１のワード線接触構造１２２および第１の接続構造ＣＳ１は、対応する第１の半導体チャネルＣＨ１にそれぞれ接触してもよく、第１のワード線接触構造１２２の一部および第１の接続構造ＣＳ１の一部は、対応する第１の縦型トランジスタＴ１のソース／ドレイン電極とみなされてもよいが、これに限定されない。
いくつかの実施形態では、メモリデバイス３０１は、第３の基板２００と、第２のメモリアレイ２１０と、複数の第２のゲート接触構造２２２と、複数の第２の縦型トランジスタＴ２と、複数の第２の接続構造ＣＳ２と、複数の第２の導電線ＧＷ２とをさらに含むことができる。第１のメモリアレイ１１０は、第１の方向Ｄ１において第１の基板１００と第３の基板２００との間に配置され、第２の基板１５０は、第１の方向Ｄ１において第１の基板１００と第３の基板２００との間に配置され、第２のメモリアレイ２１０および第２のゲート接触構造２２２は、第１の方向Ｄ１において第３の基板２００と第２の基板１５０との間に配置され、第２の縦型トランジスタＴ２の各々の少なくとも一部は第２の基板１５０に配置されてもよいが、これに限定されない。いくつかの実施形態では、第３の基板２００は、第１の面Ｓ３１と、第１の面Ｓ３１に第１の方向Ｄ１に対向する第２の面Ｓ３２とを有してもよく、第２のメモリアレイ２１０および第２のゲート接触構造２２２は、第３の基板２００上に配置され、第３の基板２００の第１の面Ｓ３１に配置されてもよい。
いくつかの実施形態では、第２のメモリアレイ２１０は、複数の第２のワード線構造２１４を含んでもよく、第２の縦型トランジスタＴ２は、それぞれ第２のワード線構造２１４と電気的に接続されてもよい。言い換えると、第２のワード線構造２１４の各々は、第２の基板１５０内の第２の縦型トランジスタＴ２のうちの１つと電気的に接続されてもよい。いくつかの実施形態では、第２のメモリアレイ２１０は、第１の方向Ｄ１に交互に積層された第２の誘電体層２１２および第２のワード線構造２１４からなる交互の導電性／誘電体スタックを含むことができ、第２のメモリアレイ２１０は、第２のメモリアレイ２１０の水平方向（第２の方向Ｄ２など）の端部に、第２のワード線構造２１４の各々の一部を露出させるための第２の階段部分Ｐ２を有することができるが、これに限定されない。いくつかの実施形態では、第２のワード線接触構造２２２の各々は、第２の縦型トランジスタＴ２と第２のワード線構造２１４とを電気的に接続するために、第１の方向Ｄ１において第２の縦型トランジスタＴ２のうちの１つと第２のワード線構造２１４のうちの１つとの間に配置されてもよい。言い換えると、第２のワード線構造２１４の各々は、第２のワード線接触構造２２２のうちの１つを介して第２の縦型トランジスタＴ２のうちの１つと電気的に接続されてもよい。
いくつかの実施形態では、第２の縦型トランジスタＴ２の各々は、第２の半導体チャネルＣＨ２と、第２のゲート誘電体層Ｌ２と、第２のゲート電極Ｇ２とを含むことができる。いくつかの実施形態では、第２の半導体チャネルＣＨ２は、第２の基板１５０を第１の方向Ｄ１に貫通してもよく、第２のゲート電極Ｇ２は、第２の基板１５０内に配置され、第２の半導体チャネルＣＨ２を水平方向（第２の方向Ｄ２など）に囲んでもよく、第２のゲート誘電体層Ｌ２は、第２の基板１５０内に配置され、第２のゲート電極Ｇ２と第２の半導体チャネルＣＨ２との間に配置されてもよいが、これに限定されない。いくつかの実施形態では、第２の半導体チャネルＣＨ２は、第１の方向Ｄ１に細長くてもよいが、これに限定されない。いくつかの実施形態では、複数の第２の孔部Ｈ２はそれぞれ第２の基板１５０を第１の方向Ｄ１に貫通してもよく、同じ第２の縦型トランジスタＴ２の第２の半導体チャネルＣＨ２および第２のゲート誘電体層Ｌ２は、第２の孔部Ｈ２のうちの１つに配置されてもよい。いくつかの実施形態では、第２のゲート電極Ｇ２の各々は、第２の基板１５０内に配置された第２のドープ領域ＤＲ２を含むことができ、第２の孔部Ｈ２は、第２のドープ領域ＤＲ２を第１の方向Ｄ１に貫通することができ、第２のドープ領域ＤＲ２は、互いに物理的に接続することができるが、これに限定されない。言い換えると、第２の基板１５０において、第２の縦型トランジスタＴ２の第２のゲート電極Ｇ２は互いに物理的および電気的に接続されてもよいが、これに限定されない。いくつかの実施形態では、第２のゲート電極Ｇ２は、第２の基板１５０内に配置された分離構造によって互いに電気的に絶縁されてもよい。いくつかの実施形態では、第２の縦型トランジスタＴ２の各々は、周囲のゲートトランジスタとみなされてもよいが、これに限定されない。なお、本開示の第２の縦型トランジスタＴ２は、上述した構成に限定されるものではなく、他の適切な種類の縦型トランジスタを使用してもよい。例えば、基板を貫通せずに縦方向に延びる半導体チャネルと、半導体チャネルを水平方向に囲むゲート電極と、半導体チャネルの下または上に位置する基板の一部を縦方向に貫通して半導体チャネルに接触する接続構造とを含む縦型トランジスタを、本開示における第１の縦型トランジスタおよび／または第２の縦型トランジスタとして使用してもよい。
いくつかの実施形態では、第２のゲート電極Ｇ２は、第２の基板１５０に適切なドーパントを注入することによって形成されてもよく、第２のドープ領域ＤＲ２の組成は、第１のドープ領域ＤＲ１の組成と同様であってもよいが、これに限定されない。特に第１の縦型トランジスタＴ１および第２の縦型トランジスタＴ２が同一基板内に配置される場合、第２の縦型トランジスタＴ２の構造は、プロセスの簡略化のために第１の縦型トランジスタＴ１の構造と同様であってもよいが、これに限定されない。いくつかの実施形態では、第２の縦型トランジスタＴ２の構造は、第１の縦型トランジスタＴ１および第２の縦型トランジスタＴ２がどこに配置されていても、第１の縦型トランジスタＴ１の構造と異なっていてもよい。
いくつかの実施形態では、第２の導電線ＧＷ２および第２の接続構造ＣＳ２は、第２の基板１５０の第１の面Ｓ２１に配置され、第１の方向Ｄ１において第２の基板１５０と第１の基板１００との間に配置されてもよい。第２の接続構造ＣＳ２は、第１の方向Ｄ１において第２の導電線ＧＷ２と第２の基板１５０との間に配置されてもよい。第２の導電線ＧＷ２の各々は、第２の接続構造ＣＳ２のうちの１つ、第２の縦型トランジスタＴ２のうちの１つ、および第２のワード線接触構造２２２のうちの１つを介して、第２のワード線構造２１４のうちの１つと電気的に接続されてもよい。いくつかの実施形態では、第２の導電線ＧＷ２は、第２のメモリアレイ２１０のためのグローバルワード線ルーティングとみなされてもよく、第２の縦型トランジスタＴ２は、第２の導電線ＧＷ２から第２のワード線構造２１４に伝送される信号を制御するためのパスゲートトランジスタ（または伝送ゲートトランジスタ）とみなされてもよいが、これに限定されない。いくつかの実施形態では、２つのドープ領域（図示せず）は、第１の方向Ｄ１において第２の半導体チャネルＣＨ２の２つの対向する端部に配置されてもよく、第２のワード線接触構造２２２は、２つのドープ領域のうちの１つと接触してもよく、第２の接続構造ＣＳ２は、２つのドープ領域のうちの別の１つに接触してもよいが、これに限定されない。いくつかの実施形態では、第２のワード線接触構造２２２および第２の接続構造ＣＳ２は、対応する第２の半導体チャネルＣＨ２にそれぞれ接触してもよく、第２のワード線接触構造２２２の一部および第２の接続構造ＣＳ２の一部は、対応する第２の縦型トランジスタＴ２のソース／ドレイン電極とみなされてもよいが、これに限定されない。
いくつかの実施形態では、第２の基板１５０上の第２の縦型トランジスタＴ２によって占められる面積が比較的小さいため、第２の縦型トランジスタＴ２の各々は、第１の方向Ｄ１において対応する第２のワード線構造２１４の露出部分に対応して配置されてもよく、第２のワード線構造２１４と第２の縦型トランジスタＴ２との間に配置された第２のワード線接触構造２２２は、それに応じて簡略化されてもよい。例えば、いくつかの実施形態では、第２のワード線接触構造２２２の各々は、第１の方向Ｄ１に細長いピラー構造であってもよく、第１の方向Ｄ１における第２のワード線接触構造２２２の各々の一端は、対応する第２のワード線構造２１４の露出部分に直接接触してもよく、第１の方向Ｄ１における第２のワード線接触構造２２２の他端は、対応する第２の縦型トランジスタＴ２に直接接触してもよいが、これに限定されない。いくつかの実施形態では、第２の縦型トランジスタＴ２の各々は、第１の方向Ｄ１において対応する第２のワード線接触構造２２２を完全に覆うことができるが、これに限定されない。
いくつかの実施形態では、メモリデバイス３０１は、第２の基板１５０内に配置された第１の分離構造１５２をさらに含んでもよく、分離構造１５２の少なくとも一部は、第１の縦型トランジスタＴ１の第１のゲート電極Ｇ１と第２の縦型トランジスタＴ２の第２のゲート電極Ｇ２との間に配置されてもよい。いくつかの実施形態では、第１のゲート電極Ｇ１は、第１の分離構造１５２によって第２のゲート電極Ｇ２から電気的に分離されてもよいが、これに限定されない。いくつかの実施形態では、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、第２の基板１５０内に配置され、互いに物理的および電気的に接続されてもよい。さらに、メモリデバイス３０１は、第１の層間誘電体１２０および第２の層間誘電体２２０をさらに含んでもよい。第１の層間誘電体１２０は、第１の基板１００と第２の基板１５０との間に配置され、第１のメモリアレイ１１０を覆ってもよく、第２の層間誘電体２２０は、第３の基板２００と第２の基板１５０との間に配置され、第２のメモリアレイ２１０を覆ってもよい。第１のワード線接触構造１２２、第２の接続構造ＣＳ２、および第２の導電線ＧＷ２は、第１の層間誘電体１２０内に配置されてもよい。第２のワード線接触構造２２２、第１の接続構造ＣＳ１、および第１の導電線ＧＷ１は、第２の層間誘電体２２０内に配置されてもよい。
いくつかの実施形態では、第１の基板１００、第２の基板１５０、および第３の基板２００はそれぞれ、シリコン基板、シリコンゲルマニウム（ＳｉＧｅ）基板、炭化ケイ素（ＳｉＣ）基板、シリコンオンインシュレータ（ＳＯＩ）基板、ゲルマニウムオンインシュレータ（ＧＯＩ）基板、または他の適切な半導体基板などの半導体基板もしくは非半導体基板を含んでもよい。いくつかの実施形態では、第２の基板１５０は、第１の縦型トランジスタＴ１および／または第２の縦型トランジスタＴ２を形成するために比較的薄くてもよいが、これに限定されない。例えば、第２の基板１５０の厚さＴＫ２は、第１の基板１００の厚さＴＫ１および第３の基板２００の厚さＴＫ３よりも薄くてもよい。第１の誘電体層１１２および第２の誘電体層２１２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な誘電体材料を含んでもよい。第１のワード線構造１１４、第２のワード線構造２１４、第１のワード線接触構造１２２、第２のワード線接触構造２２２、第１の接続構造ＣＳ１、第２の接続構造ＣＳ２、第１の導電線ＧＷ１、および第２の導電線ＧＷ２は、それぞれ、低抵抗率材料と、低抵抗率材料を囲むバリア層とを含むことができるが、これらに限定されない。上述の低抵抗率材料は、銅、アルミニウム、コバルト、およびタングステンなどの比較的低い抵抗率を有する材料を含むことができ、上述のバリア層は、窒化チタン、窒化タンタル、または他の適切なバリア材料を含むことができる。第１のゲート誘電体層Ｌ１および第２のゲート誘電体層Ｌ２は、酸化ケイ素、酸窒化ケイ素、高誘電率（ｈｉｇｈ－ｋ）誘電体材料、または他の適切な誘電体材料を含むことができる。第１の半導体チャネルＣＨ１および第２の半導体チャネルＣＨ２は、アモルファスシリコン、ポリシリコン、または他の適切な半導体材料を含むことができる。第１のドープ領域ＤＲ１および第２のドープ領域ＤＲ２は、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の導電性を高めるために半導体基板内に形成されたｎ型ドープシリコンまたは他の適切なドープ領域を含むことができる。第１の層間誘電体１２０および第２の層間誘電体２２０は、それぞれ、第１の方向Ｄ１に積層された複数の誘電体層を含んでもよく、誘電体層の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（ｌｏｗ－ｋ）誘電体材料、これらの任意の適切な組み合わせ、または他の適切な誘電体材料を含んでもよい。第１の分離構造１５２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な絶縁材料などの絶縁材料の単一の層または複数の層を含んでもよい。
いくつかの実施形態では、メモリデバイス３０１の製造方法は、以下のステップを含むことができるが、これに限定されない。第１に、第１のメモリアレイ１１０、第１の層間誘電体１２０、第１のワード線接触構造１２２、第２の導電線ＧＷ２、および第２の接続構造ＣＳ２が、第１の基板１００上に形成されてもよく、第２のメモリアレイ２１０、第２の層間誘電体２２０、第２のワード線接触構造２２２、第１の導電線ＧＷ１、および第１の接続構造ＣＳ１が、第３の基板２００上に形成されてもよく、第１の縦型トランジスタＴ１、第２の縦型トランジスタＴ２、および第１の分離構造１５２が、第２の基板１５０内に形成されてもよい。続いて、第１のメモリアレイ１１０、第１の層間誘電体１２０、第１のワード線接触構造１２２、第２の導電線ＧＷ２、および第２の接続構造ＣＳ２が形成された第１の基板１００と、第２のメモリアレイ２１０、第２の層間誘電体２２０、第２のワード線接触構造２２２、第１の導電線ＧＷ１、および第１の接続構造ＣＳ１が形成された第３の基板２００と、第１の縦型トランジスタＴ１および第２の縦型トランジスタＴ２が形成された第２の基板１５０とを、金属／誘電体ハイブリッド接合法などの直接接合法、または他の適切な接合手法によって互いに組み合わせることができる。なお、第２の基板１５０の厚さＴＫ２を薄くし、第２の基板１５０の第１の面Ｓ２１および第２の面Ｓ２２において第１の縦型トランジスタＴ１および第２の縦型トランジスタＴ２を露出させる接合プロセスの前に、第２の基板１５０に対して薄化プロセスを行ってもよいが、これに限定されない。いくつかの実施形態では、メモリデバイス３０１の総厚を低減するために、上述の接合プロセスの前または後に、第１の基板１００および／または第３の基板２００に対して他の薄化プロセスを行ってもよい。本開示では、メモリデバイスの総記憶容量を増加させ、関連するルーティング設計を単純化するために、異なる基板上に配置された２つまたは３つ以上のメモリアレイを上述の方法によって統合することができる。
いくつかの実施形態では、上述のメモリアレイは、３Ｄ ＮＡＮＤメモリアレイ、３Ｄ ＮＯＲメモリアレイ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイ、３Ｄ ＸＰｏｉｎｔメモリアレイ、または他の適切な３Ｄメモリ構造を含むことができる。いくつかの実施形態では、メモリストリング（図示せず）は、メモリアレイの交互の導電性／誘電体スタックを第１の方向Ｄ１に貫通することができる。メモリストリングの各々は、第１の方向Ｄ１に長い円筒形状（例えば、ピラー形状）を有してもよく、メモリストリングの各々は、ピラーの中心から外側表面に向かって放射状に配置されたチャネル層、トンネル層、記憶層、およびブロッキング層をこの順序で含んでもよいが、これに限定されない。本開示におけるメモリアレイは、図２に示す構造および／または上述の構造に限定されず、他の適切なメモリアレイアーキテクチャも本開示に適用され得る。
図２～図４を参照されたい。図３は、本開示の一実施形態によるメモリデバイスを示す概略図であり、図４は、本開示の一実施形態によるメモリデバイスの一部の上面図を示す概略図である。図３は、上述の第１の実施形態におけるメモリデバイス３０１の別の部分を示す概略図とみなされてもよく、図４は、上述の第１の実施形態におけるメモリデバイス３０１と同様のメモリデバイスの一部の上面図を示す概略図とみなされてもよいが、これに限定されない。図２および図３に示すように、いくつかの実施形態では、メモリデバイス３０１は、第２の基板１５０の第２の面Ｓ２２に配置され、かつ第２の層間誘電体２２０内に配置された第３の接続構造ＣＳ３および第３の導電線ＧＣをさらに含んでもよい。第３の導電線ＧＣは、第１のゲート電極Ｇ１に信号を伝送し、第１の縦型トランジスタＴ１のスイッチング条件を制御するための第３の接続構造ＣＳ３を介して、第１の縦型トランジスタＴ１の第１のゲート電極Ｇ１と電気的に接続されてもよい。いくつかの実施形態では、第３の接続構造ＣＳ３および第１の接続構造ＣＳ１は、同じ組成で形成されてもよく、および／または同じプロセスによって形成されてもよく、第３の導電線ＧＣおよび第１の導電線ＧＷ１は、同じ組成で形成されてもよく、および／または同じプロセスによって形成されてもよいが、これらに限定されない。さらに、いくつかの実施形態では、第２の基板１５０は半導体領域１５４を含んでもよく、第１の分離構造１５２の少なくとも一部は、半導体領域１５４と第１のゲート電極Ｇ１との間に配置されてもよい。他の回路構造（図示せず）が半導体領域１５４上および／または半導体領域１５４内に形成されてもよいが、これに限定されない。
図２～図４に示すように、いくつかの実施形態では、第１のメモリアレイ１１０は、スリット構造（図示せず）によってメモリブロック１１０Ａに分割されてもよく、第１の導電線ＧＷ１の各々は、別の水平方向（図４に示す第３の方向Ｄ３など）に細長く、第１の方向Ｄ１において異なるメモリブロック１１０Ａの第１の階段部分Ｐ１に重なってもよい。さらに、異なるメモリブロック１１０Ａに対応する第１のゲート電極Ｇ１は、第１の分離構造１５２によって互いに分離されてもよく、第３の導電線ＧＣは、第３の方向Ｄ３と略直交する第２の方向Ｄ２に細長くてもよいが、これに限定されない。いくつかの実施形態では、半導体領域１５４は、第１の分離構造１５２によって第１のゲート電極Ｇ１から分離されてもよく、半導体領域１５４は、それに応じて第１の方向Ｄ１において第１の階段部分Ｐ１と重ならなくてもよいが、これに限定されない。なお、上述した第３の導電線ＧＣおよび第３の接続構造ＣＳ３と同様の構成要素は本開示の第２のメモリアレイ２１０に適用されてもよく、図３および図４に示す特徴は本開示の他の実施形態にも適用されてもよい。
以下の説明は、本開示の異なる実施形態を詳述する。説明を簡単にするために、以下の各実施形態における同一の構成要素には同一の符号を付している。なお、実施形態間の相違点を理解しやすくするために、以下の説明では、異なる実施形態間の相違点を詳細に説明し、同一の特徴について冗長に説明しない。
図５を参照されたい。図５は、本開示の第２の実施形態によるメモリデバイス３０２を示す概略図である。図５に示すように、メモリデバイス３０２において、第２のメモリアレイ２１０は、第２の基板１５０上に配置されてもよく、第２の層間誘電体２２０の一部は、第１の方向Ｄ１において第２のメモリアレイ２１０と第３の基板２００との間に配置されてもよく、第２の縦型トランジスタＴ２の各々の少なくとも一部は、第３の基板２００内に配置されてもよい。いくつかの実施形態では、第２の半導体チャネルＣＨ２は、第３の基板２００を第１の方向Ｄ１に貫通してもよく、第２のゲート電極Ｇ２は、第３の基板２００内に配置され、第２の半導体チャネルＣＨ２を水平方向に囲んでもよく、第２のゲート誘電体層Ｌ２は、第３の基板２００内に配置され、第２のゲート電極Ｇ２と第２の半導体チャネルＣＨ２との間に配置されてもよいが、これに限定されない。いくつかの実施形態では、第２のゲート電極Ｇ２の各々は、第３の基板２００内に配置された第２のドープ領域ＤＲ２を含むことができ、第２の孔部Ｈ２は、第２のドープ領域ＤＲ２を第１の方向Ｄ１に貫通することができるが、これに限定されない。いくつかの実施形態では、第２の縦型トランジスタＴ２の第２のゲート電極Ｇ２は、第３の基板１５０内で互いに物理的および電気的に接続されてもよく、第２の縦型トランジスタＴ２の第２のゲート電極Ｇ２は、第１の縦型トランジスタＴ１の第１のゲート電極Ｇ１から分離されてもよい。さらに、第２の接続構造ＣＳ２および第２の導電線ＧＷ２は、第３の基板２００の第２の面Ｓ３２に配置され、保護層２３０は、第３の基板２００上に配置され、第２の接続構造ＣＳ２および第２の導電線ＧＷ２を覆ってもよい。保護層２３０は、酸化ケイ素、窒化ケイ素、または他の適切な絶縁材料を含んでもよい。いくつかの実施形態では、第２のメモリアレイ２１０は、半導体領域１５４上に配置されてもよく、第１のメモリアレイ１１０の一部は、第１の方向Ｄ１において第２のメモリアレイ２１０と重なってもよいが、これに限定されない。
メモリデバイス３０２の製造方法は、以下のステップを含むことができるが、これに限定されない。最初に、第１のメモリアレイ１１０、第１の層間誘電体１２０、および第１のワード線接触構造１２２が、第１の基板１００上に形成されてもよく、第１の縦型トランジスタＴ１および第１の分離構造１５２が、第２の基板１５０内に形成されてもよく、第２のメモリアレイ２１０、第２の層間誘電体２２０、第２のワード線接触構造２２２、第１の導電線ＧＷ１、および第１の接続構造ＣＳ１が、第３の基板２００上に形成されてもよく、第２の縦型トランジスタＴ２が、第３の基板２００内に形成されてもよく、第２の導電線ＧＷ２、第２の接続構造ＣＳ２、および保護層２３０が、第３の基板２００上に形成されてもよい。続いて、第１のメモリアレイ１１０、第１の層間誘電体１２０、および第１のワード線接触構造１２２が形成された第１の基板１００と、第１の縦型トランジスタＴ１が形成され、かつ第２のメモリアレイ２１０、第２の層間誘電体２２０、第２のワード線接触構造２２２、第１の導電線ＧＷ１、および第１の接続構造ＣＳ１が形成された第２の基板１５０と、第２の縦型トランジスタＴ２が形成され、かつ第２の導電線ＧＷ２、第２の接続構造ＣＳ２、および保護層２３０が形成された第３の基板２００とを、金属／誘電体ハイブリッド接合法などの直接接合法、または他の適切な接合手法によって互いに組み合わせることができる。なお、第２の基板１５０の厚さＴＫ２および第３の基板２００の厚さＴＫ３を薄くし、第２の基板１５０の第１の面Ｓ２１および第２の面Ｓ２２において第１の縦型トランジスタＴ１を露出させ、第３の基板２００の第１の面Ｓ３１および第２の面Ｓ３２において第２の縦型トランジスタＴ２を露出させる接合プロセスの前に、第２の基板１５０および／または第３の基板２００に対して薄化プロセスを行ってもよいが、これに限定されない。したがって、第２の基板１５０の厚さＴＫ２および第３の基板２００の厚さＴＫ３は、第１の基板１００の厚さよりも薄くてもよいが、これに限定されない。
図６を参照されたい。図６は、本開示の第３の実施形態によるメモリデバイス３０３を示す概略図である。図６に示すように、メモリデバイス３０３において、第３の基板２００は、第１の方向Ｄ１において第１の基板１００と第２の基板１５０との間に配置され、第２のメモリアレイ２１０は、第１の方向Ｄ１において第２の基板１５０と第３の基板２００との間に配置されてもよい。いくつかの実施形態では、第２のメモリアレイ２１０は、第３の基板２００上に配置され、第３の基板２００の第２の面Ｓ３２および第２の基板１５０の第１の面Ｓ２１に配置されてもよく、第１の導電線ＧＷ１、第２の導電線ＧＷ２、第１の接続構造ＣＳ１、第２の接続構造ＣＳ２、および保護層２３０は、第２の基板１５０上に配置され、第２の基板１５０の第２の面Ｓ２２に配置されてもよい。いくつかの実施形態では、メモリデバイス３０３は、複数の第４の接続構造ＣＳ４、複数の貫通基板接続構造ＴＳ、および第２の分離構造２４０をさらに含んでもよい。第２の分離構造２４０は、第３の基板２００内に配置されてもよく、貫通基板接続構造ＴＳの各々は、第３の基板２００内に配置され、第２の分離構造２４０を第１の方向Ｄ１に貫通してもよく、第４の接続構造ＣＳ４の各々は、第２の層間誘電体２２０内に配置され、第１の方向Ｄ１において第２の縦型トランジスタＴ２のうちの１つと貫通基板接続構造ＴＳのうちの１つとの間に配置されてもよい。貫通基板接続構造ＴＳの各々は、第１のワード線接触構造１２２のうちの１つおよび第４の接続構造ＣＳ４のうちの１つと電気的に接続されてもよく、第４の接続構造ＣＳ４の各々は、第１の縦型トランジスタＴ１のうちの１つと電気的に接続されてもよい。したがって、第１の導電線ＧＷ１の各々は、第１の接続構造ＣＳ１のうちの１つ、第１の縦型トランジスタＴ１のうちの１つ、第４の接続構造ＣＳ４のうちの１つ、貫通基板接続構造ＴＳのうちの１つ、および第１のワード線接触構造１２２のうちの１つを介して、第１のワード線構造１１４のうちの１つと電気的に接続されてもよい。第２の分離構造２４０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な絶縁材料などの絶縁材料の単一の層または複数の層を含んでもよい。第４の接続構造ＣＳ４および貫通基板接続構造ＴＳは、低抵抗率材料と、低抵抗率材料を囲むバリア層とを含んでもよいが、これに限定されない。上述の低抵抗率材料は、銅、アルミニウム、コバルト、およびタングステンなどの比較的低い抵抗率を有する材料を含むことができ、上述のバリア層は、窒化チタン、窒化タンタル、または他の適切なバリア材料を含むことができる。
メモリデバイス３０３の製造方法は、以下のステップを含むことができるが、これに限定されない。最初に、第１のメモリアレイ１１０、第１の層間誘電体１２０、および第１のワード線接触構造１２２が、第１の基板１００上に形成されてもよく、貫通基板接続構造ＴＳおよび第２の分離構造２４０が、第３の基板２００内に形成されてもよく、第２のメモリアレイ２１０、第２の層間誘電体２２０、第２のワード線接触構造２２２、および第４の接続構造ＣＳ４が、第３の基板２００上に形成されてもよく、第１の縦型トランジスタＴ１、第２の縦型トランジスタＴ２、および第１の分離構造１５２が、第２の基板１５０内に形成されてもよく、第１の接続構造ＣＳ１、第２の接続構造ＣＳ２、第１の導電線ＧＷ１、第２の導電線ＧＷ２、および保護層２３０が、第２の基板１５０上に形成されていてもよい。続いて、第１のメモリアレイ１１０、第１の層間誘電体１２０、および第１のワード線接触構造１２２が形成された第１の基板１００と、貫通基板接続構造ＴＳおよび第２の分離構造２４０が形成され、かつ第２のメモリアレイ２１０、第２の層間誘電体２２０、第２のワード線接触構造２２２、および第４の接続構造ＣＳ４が形成された第３の基板２００と、第１の縦型トランジスタＴ１、第２の縦型トランジスタＴ２、および第１の分離構造１５２が形成され、かつ第１の接続構造ＣＳ１、第２の接続構造ＣＳ２、第１の導電線ＧＷ１、第２の導電線ＧＷ２、および保護層２３０が形成された第２の基板１５０とを、金属／誘電体ハイブリッド接合法などの直接接合法、または他の適切な接合手法によって互いに組み合わせることができる。なお、第２の基板１５０の厚さＴＫ２を薄くし、第２の基板１５０の第１の面Ｓ２１および第２の面Ｓ２２において第１の縦型トランジスタＴ１および第２の縦型トランジスタＴ２を露出させる接合プロセスの前に、第２の基板１５０に対して薄化プロセスを行ってもよいが、これに限定されない。
図７を参照されたい。図７は、本開示の第４の実施形態によるメモリデバイス３０４を示す概略図である。図７に示すように、メモリデバイス３０４において、第１の導電線ＧＷ１、第２の導電線ＧＷ２、第１の接続構造ＣＳ１、第２の接続構造ＣＳ２、および保護層２３０は、第３の基板２００上に配置され、第３の基板２００の第２の面Ｓ３２に配置されてもよい。さらに、第２の分離構造２４０および貫通基板接続構造ＴＳは、第３の基板２００内に配置されてもよく、第２の基板１５０内の第１の縦型トランジスタＴ１の各々は、第４の接続構造ＣＳ４のうちの１つ、貫通基板接続構造ＴＳのうちの１つ、および第１の接続構造ＣＳ１のうちの１つを介して、第１の導電線ＧＷ１のうちの１つと電気的に接続されてもよい。
図８を参照されたい。図８は、本開示の第５の実施形態によるメモリデバイス３０５を示す概略図である。図８に示すように、メモリデバイス３０５において、第１の縦型トランジスタＴ１の第１のゲート電極Ｇ１は、第２の縦型トランジスタＴ２の第２のゲート電極Ｇ２と物理的および電気的に接続されてもよい。いくつかの実施形態では、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、第２の基板１５０内の同じドープ領域（第１のドープ領域ＤＲ１など）で形成されてもよいが、これに限定されない。
図９を参照されたい。図９は、本開示の第６の実施形態によるメモリデバイス３０６を示す概略図である。図９および上述の図５に示すように、本実施形態のメモリデバイス３０６と上述のメモリデバイス３０２との違いは、メモリデバイス３０６において、第２のメモリアレイ２１０が第１の方向Ｄ１において第１のメモリアレイ１１０と重ならなくてもよく、メモリデバイス３０６の上面図において、第２のメモリアレイ２１０の第２の階段部分Ｐ２が第２の方向Ｄ２において第１の階段部分Ｐ１に隣接して配置されてもよいことであるが、これに限定されない。メモリデバイス３０６の上面図において、第２のメモリアレイ２１０の形状は、第１のメモリアレイ１１０の形状の鏡像と同じであってもよく、第１のメモリアレイ１１０の形状および第２のメモリアレイ２１０の形状は、いくつかの実施形態では鏡像対称パターンであってもよいが、これに限定されない。なお、第１のメモリアレイ１１０および第２のメモリアレイ２１０の相対的な配置が本開示の他の実施形態に適用されてもよい。
図１０を参照されたい。図１０は、本開示の第７の実施形態によるメモリデバイス３０７を示す概略図である。図９および上述の図６に示すように、本実施形態のメモリデバイス３０７と上述のメモリデバイス３０３との違いは、メモリデバイス３０７において、第２のメモリアレイ２１０が第１の方向Ｄ１において第１のメモリアレイ１１０と重ならなくてもよく、メモリデバイス３０７の上面図において、第２のメモリアレイ２１０の第２の階段部分Ｐ２が第２の方向Ｄ２において第１の階段部分Ｐ１に隣接して配置されてもよいことであるが、これに限定されない。メモリデバイス３０７の上面図において、第２のメモリアレイ２１０の形状は、第１のメモリアレイ１１０の形状の鏡像と同じであってもよく、第１のメモリアレイ１１０の形状および第２のメモリアレイ２１０の形状は、いくつかの実施形態では鏡像対称パターンであってもよいが、これに限定されない。
以上の説明をまとめると、本開示のメモリデバイス内では、基板内に配置された縦型トランジスタは、別の基板上に配置されたメモリアレイのワード線構造と電気的に接続される。基板上の縦型トランジスタによって占有される面積を低減することができ、それに応じて縦型トランジスタとワード線構造との間に位置するワード線接触構造を単純化することができる。
当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更を行うことができることを容易に理解するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

Claims (20)

  1. メモリデバイスであって、
    第１の基板と、
    前記第１の基板上に配置された第１のメモリアレイであって、少なくとも１つの第１のワード線構造を含む、第１のメモリアレイと、
    第２の基板であって、前記第１のメモリアレイは、縦方向において前記第１の基板と前記第２の基板との間に配置される、第２の基板と、
    前記少なくとも１つの第１のワード線構造と電気的に接続された少なくとも１つの第１の縦型トランジスタであって、前記少なくとも１つの第１の縦型トランジスタの少なくとも一部は、前記第２の基板内に配置される、少なくとも１つの第１の縦型トランジスタと、を含む、
    メモリデバイス。
  2. 前記少なくとも１つの第１の縦型トランジスタは、前記第２の基板を前記縦方向に貫通する第１の半導体チャネルを含む、
    請求項１に記載のメモリデバイス。
  3. 前記少なくとも１つの第１の縦型トランジスタは、前記第２の基板内に配置され、かつ前記第１の半導体チャネルを水平方向に囲む第１のゲート電極をさらに含む、
    請求項２に記載のメモリデバイス。
  4. 前記少なくとも１つの第１の縦型トランジスタは、前記第２の基板内に配置され、かつ前記第１のゲート電極と前記第１の半導体チャネルとの間に配置された第１のゲート誘電体層をさらに含む、
    請求項３に記載のメモリデバイス。
  5. 前記第１のメモリアレイは、複数の前記少なくとも１つの第１のワード線構造を含み、前記メモリデバイスは、前記複数の前記少なくとも１つの第１のワード線構造とそれぞれ電気的に接続された複数の前記少なくとも１つの第１の縦型トランジスタを含む、
    請求項３に記載のメモリデバイス。
  6. 前記複数の前記少なくとも１つの第１の縦型トランジスタの前記第１のゲート電極は、前記第２の基板内で互いに物理的および電気的に接続される、
    請求項５に記載のメモリデバイス。
  7. 前記第２の基板は半導体領域を含み、前記第１のゲート電極は前記第２の基板内に配置されたドープ領域を含む、
    請求項３に記載のメモリデバイス。
  8. 前記第２の基板内に配置された分離構造であって、前記半導体領域と前記第１のゲート電極との間に配置される、分離構造をさらに含む、
    請求項７に記載のメモリデバイス。
  9. 前記少なくとも１つの第１の縦型トランジスタと前記少なくとも１つの第１のワード線構造との間に配置されたワード線接触構造をさらに含み、
    前記少なくとも１つの第１のワード線構造は、前記ワード線接触構造を介して前記少なくとも１つの第１の縦型トランジスタと電気的に接続される、
    請求項１に記載のメモリデバイス。
  10. 前記少なくとも１つの第１の縦型トランジスタは、前記縦方向において前記ワード線接触構造を完全に覆う、
    請求項９に記載のメモリデバイス。
  11. 前記第２の基板は、第１の面と、前記第１の面と前記縦方向に対向する第２の面とを有し、
    前記第１のメモリアレイおよび前記ワード線接触構造は、前記第２の基板の前記第１の面に配置される、
    請求項９に記載のメモリデバイス。
  12. 前記第２の基板の前記第２の面に配置された導電線と、
    前記第２の基板の前記第２の面に配置され、前記導電線と前記少なくとも１つの第１の縦型トランジスタとの間に配置された接続構造であって、前記導電線が前記接続構造、前記少なくとも１つの第１の縦型トランジスタ、および前記ワード線接触構造を介して前記少なくとも１つの第１のワード線構造と電気的に接続される、接続構造と、をさらに含む、
    請求項１１に記載のメモリデバイス。
  13. 第３の基板であって、前記第１のメモリアレイが前記縦方向において前記第１の基板と前記第３の基板との間に配置される、第３の基板と、
    第２のメモリアレイであって、前記第２のメモリアレイが少なくとも１つの第２のワード線構造を含む、第２のメモリアレイと、
    前記少なくとも１つの第２のワード線構造と電気的に接続される少なくとも１つの第２の縦型トランジスタと、をさらに含む、
    請求項１に記載のメモリデバイス。
  14. 前記第２のメモリアレイは、前記第３の基板上に配置され、
    前記少なくとも１つの第２の縦型トランジスタの少なくとも一部は、前記第２の基板内に配置される、
    請求項１３に記載のメモリデバイス。
  15. 前記少なくとも１つの第２の縦型トランジスタは、
    前記第２の基板を前記縦方向に貫通する第２の半導体チャネルと、
    前記第２の基板内に配置され、かつ前記第２の半導体チャネルを水平方向に囲む第２のゲート電極と、を含む、
    請求項１４に記載のメモリデバイス。
  16. 前記少なくとも１つの第１の縦型トランジスタは、前記第２の基板内に配置された第１のゲート電極を含み、
    前記第１のゲート電極は、前記第２のゲート電極と物理的および電気的に接続される、
    請求項１５に記載のメモリデバイス。
  17. 前記少なくとも１つの第１の縦型トランジスタは、前記第２の基板内に配置された第１のゲート電極を含み、
    前記第１のゲート電極は、前記第２のゲート電極と電気的に分離される、
    請求項１５に記載のメモリデバイス。
  18. 前記第３の基板は、前記縦方向において前記第１の基板と前記第２の基板との間に配置され、
    前記第２のメモリアレイは、前記縦方向において前記第２の基板と前記第３の基板との間に配置される、
    請求項１４に記載のメモリデバイス。
  19. 前記第２の基板は、前記縦方向において前記第１の基板と前記第３の基板との間に配置され、
    前記第２のメモリアレイは、前記縦方向において前記第２の基板と前記第３の基板との間に配置される、
    請求項１３に記載のメモリデバイス。
  20. 前記第２のメモリアレイは、前記第２の基板上に配置され、
    前記少なくとも１つの第２の縦型トランジスタの少なくとも一部は、前記第３の基板内に配置される、
    請求項１９に記載のメモリデバイス。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11985825B2 (en) * 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11587920B2 (en) 2020-07-22 2023-02-21 Sandisk Technologies Llc Bonded semiconductor die assembly containing through-stack via structures and methods for making the same
US11501821B2 (en) * 2020-11-05 2022-11-15 Sandisk Technologies Llc Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056642A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体記憶装置
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US20200098748A1 (en) * 2018-09-20 2020-03-26 Yangtze Memory Technologies Co., Ltd. Multi-stack three-dimensional memory devices

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867822B2 (en) 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
CN102522407B (zh) * 2011-12-23 2014-04-09 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
TWI530953B (zh) 2012-11-15 2016-04-21 旺宏電子股份有限公司 三維記憶體及解碼技術
JP5719944B1 (ja) * 2014-01-20 2015-05-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9397094B2 (en) * 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate
US9418743B1 (en) * 2015-02-17 2016-08-16 Macronix International Co., Ltd. 3D NAND memory with decoder and local word line drivers
JP6545587B2 (ja) * 2015-09-15 2019-07-17 東芝メモリ株式会社 半導体装置
JP2017153057A (ja) * 2016-02-24 2017-08-31 重佳 渡辺 再構成可能半導体論理回路
US9679650B1 (en) * 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR20180047639A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102385568B1 (ko) * 2017-07-13 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US10541273B2 (en) * 2017-11-28 2020-01-21 Sandisk Technologies Llc Vertical thin film transistors with isolation
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
KR102309462B1 (ko) 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
WO2020034152A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
US10763273B2 (en) * 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
US11380369B2 (en) * 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
US10854619B2 (en) * 2018-12-07 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
JP7433250B2 (ja) * 2019-01-29 2024-02-19 株式会社半導体エネルギー研究所 記憶装置
JP2020155576A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US11515330B2 (en) * 2019-05-10 2022-11-29 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US10916287B2 (en) * 2019-06-27 2021-02-09 Sandisk Technologies Llc Ferroelectric memory device containing a series connected select gate transistor and method of forming the same
US10991706B2 (en) * 2019-07-30 2021-04-27 Sandisk Technologies Llc Three-dimensional memory device having enhanced contact between polycrystalline channel and epitaxial pedestal structure and method of making the same
CN110574163B (zh) * 2019-08-02 2021-01-29 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110634870B (zh) * 2019-09-23 2022-03-18 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
KR20210154829A (ko) * 2019-11-05 2021-12-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 형성 방법들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056642A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体記憶装置
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US20200098748A1 (en) * 2018-09-20 2020-03-26 Yangtze Memory Technologies Co., Ltd. Multi-stack three-dimensional memory devices

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