TWI738073B

TWI738073B - 記憶體元件及其製作方法

Info

Publication number: TWI738073B
Application number: TW108136102A
Authority: TW
Inventors: 古紹泓; 程政憲; 蔡文哲
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-10-04
Filing date: 2019-10-04
Publication date: 2021-09-01
Also published as: TW202115881A

Abstract

記憶體元件包括一基板、一疊層結構、複數個通道結構、複數個記憶層以及複數個淺隔離結構。基板具有一上表面。疊層結構位於基板之上表面上，其中疊層結構包括交替堆疊於上表面上的複數個絕緣層及複數個導電層。通道結構穿過部分的疊層結構並電性連接於基板。各個記憶層環繞所對應的各個通道結構。淺隔離結構由疊層結構的一頂面朝向基板的方向延伸，其中各個淺隔離結構包括一物質，此物質的介電常數小於3.9。

Description

記憶體元件及其製作方法

本揭露係有關於一種半導體結構及其製作方法。本揭露更特別是有關於一種記憶體元件及其製作法。

近來，由於對於更優異之記憶體元件的需求已逐漸增加，已提供各種三維(3D)記憶體元件，例如是立體反及閘(3D NAND)記憶體元件或立體唯讀記憶體(3D ROM)。此類三維記憶體元件可達到更高的儲存容量，具有更優異的電子特性，例如是具有良好的資料保存可靠性和操作速度。

在三維記憶體元件的製作過程中，需要形成電性連接於基板的多個共同源極線以將三維記憶體元件區分為多個區塊及次區塊。然而，共同源極線的數量過多可能導致三維記憶體元件的尺寸變大。

因此，有需要提出一種先進的記憶體元件及其製作方法以解決習知技術所面臨的問題。

在本揭露中，提供一種記憶體元件及其製作方法，以解決至少一部分上述問題。

根據本發明之一實施例，記憶體元件包括一基板、一疊層結構、複數個通道結構、複數個記憶層以及複數個淺隔離結構。基板具有一上表面。疊層結構位於基板之上表面上，其中疊層結構包括交替堆疊於上表面上的複數個絕緣層及複數個導電層。通道結構穿過部分疊層結構並電性連接於基板。各個記憶層環繞所對應的各個通道結構。淺隔離結構由疊層結構的一頂面朝向基板的方向延伸，其中各個淺隔離結構包括一物質，此物質的介電常數小於3.9。

根據本發明之一實施例，記憶體元件的製作方法包括下列步驟。首先，提供一基板，基板具有一上表面。接著，在基板之上表面上形成一疊層結構，其中疊層結構包括依堆疊於該基板之該上表面上的複數個絕緣層及複數個導電層。形成穿過部分疊層結構的複數個通道結構及複數個記憶層，通道結構電性連接於基板，各個記憶層環繞所對應的各個通道結構。形成穿過疊層結構之一上部部分的複數個上部開口。此後，在上部開口中形成複數個淺隔離結構，淺隔離結構由疊層結構的一頂面朝向基板的方向延伸，其中各個淺隔離結構包括一物質，此物質的介電常數小於3.9。

根據本發明之一實施例，記憶體元件的製作方法包括下列步驟。首先，提供一基板，基板具有一上表面。接著，在基板之上表面上形成一疊層本體，其中疊層本體包括交替堆疊於基板之上表面上的複數個絕緣層及複數個犧牲層。形成穿過疊層本體的複數個通道結構及複數個記憶層，通道結構電性連接於基板，記憶層環繞所對應的通道結構。形成穿過層疊本體的複數個垂直開口。經由垂直開口移除犧牲層。在犧牲層被移除的位置形成複數個導電層，使得交替堆疊在上表面上的絕緣層及導電層形成一疊層結構。此後，形成穿過疊層結構之一上部部分的複數個上部開口。在上部開口中形成複數個淺隔離結構，淺隔離結構由疊層結構的一頂面朝向基板的方向延伸，其中各個淺隔離結構包括一物質，此物質的介電常數小於3.9。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。

第1A圖繪示根據本揭露之一實施例之記憶體元件100的上視圖；第1B圖繪示沿第1圖之A-A’連線之根據本揭露之一實施例之記憶體元件100的剖面圖。

請參照第1A圖，多個導電連接結構120沿著平行於基板110之上表面110a(繪示於第1B圖)的第一方向(例如是X軸方向)延伸，將記憶體元件100分為多個區塊B1、B2…。每個區塊B1、B2…包括多個淺隔離結構124。淺隔離結構124將區塊B1分為多個子區塊B1a、B1b、B1c、B1d，將區塊B2分為多個子區塊B2a、B2b、B2c、B1d。在本實施例中，每個區塊中具有3個淺隔離結構124，然本發明並不以此為限。在其他實施例中，每個區塊中可具有2個或大於3個淺隔離結構。在一些實施例中，導電連接結構120為共同源極線。

請同時參照第1A及1B圖，記憶體元件100包括一基板110、一疊層結構S1、多個絕緣柱111、多個通道結構112、多個記憶層114、多個淺隔離結構124以及多個導電連接結構120。疊層結構S1形成於基板110之上表面110a上。疊層結構S1包括交替堆疊(例如是沿著Z軸)於基板110之上表面110a上的多個絕緣層IL1及多個導電層CL1，以及位於疊層結構S1之頂部部分的蓋層116。

在一些實施例中，基板110可為矽基板或其他合適的基板。絕緣層IL1及蓋層116可由氧化物所形成，例如是二氧化矽(SiO₂ )。在一些實施例中，蓋層116的材料可相同於絕緣層IL1的材料。導電層CL1可由導電材料所形成，此導電材料例如是鎢(W)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、摻雜或未摻雜的多晶矽(poly-silicon)或其他合適的材料。

在本發明的實施例中僅示例性繪示絕緣層及導電層的數量，然本發明並不限於此，在一些實施例中絕緣層及導電層的數量可為任何合適的數量。

導電連接結構120穿過(例如是沿著Z軸)疊層結構S1並電性連接於基板110。導電連接結構120將記憶體元件100分為多個區塊B1、B2…。不同區塊B1、B2…之間的導電層CL1是藉由導電連接結構120完全分開。

通道結構112穿過(例如是沿著Z軸)部分的疊層結構S1並電性連接於基板110。通道結構112之頂部可電性連接於位元線(未繪示)。在一些實施例中，通道結構112可由半導體材質所形成，例如是摻雜或未摻雜的多晶矽。在一些實施例中，絕緣柱111穿過(例如是沿著Z軸)部分的疊層結構S1，被通道結構112所環繞。

記憶層114環繞所對應的通道結構112。在一些實施例中，記憶層114可以由包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)所構成。

在一些實施例中，導電連接結構120及淺隔離結構124分別沿著一第一方向(例如是X軸方向)延伸，且在基板110上沿著一第二方向(例如是Y軸方向)配置，第一方向及第二方向皆平行於基板110之上表面110a，且第一方向與第二方向交錯(例如，第一方向與第二方向之間可具有一非平角)。

淺隔離結構124可由疊層結構S1的頂面S1a朝向基板110的方向(例如是Z軸方向)延伸，穿過疊層結構S1的上部部分，而將每個區塊(例如是B1、B2)分隔為多個子區塊(例如是B1a、B1b、B1c、B1d、B2a、B2b、B2c、B1d)。每個淺隔離結構124包括一物質，此物質的介電常數小於3.9。例如，淺隔離結構124可包括低介電常數材料(low k material)或者是空氣間隙(air gap)。低介電常數材料可以是氟摻雜的二氧化矽(fluorine-doped silicon dioxide)、碳摻雜的氧化物(carbon-doped oxide)、多孔二氧化矽(porous silicon dioxide)、旋塗式有機聚合物介電質(spin-on organic polymeric dielectric)、旋塗式矽基聚合物介電質(spin-on silicon based polymeric dielectric)、或其他合適的材料。在本實施例中，淺隔離結構124穿過依序設置於頂面S1a之下的第一頂導電層CL1a、第二頂導電層CL1b及第三頂導電層CL1c(亦即是3個導電層)。然而，本發明並不以此為限，淺隔離結構124可穿過大於3個的導電層。淺隔離結構124具有一底面124s，底面124s面對基板110之上表面110a。在基板110之上表面110a的法線方向(例如是第三方向或Z軸方向)上，淺隔離結構124的深度H1是小於導電連接結構120的深度H2。深度H1相當於疊層結構S1的頂面S1a與淺隔離結構124的底面124s之間的距離，深度H2相當於疊層結構S1的頂面S1a與基板110的上表面110a之間的距離。

在一些實施例中，淺隔離結構124的寬度W₁ 可介於約40 奈米(nm)~約145奈米(nm)。淺隔離結構124的深度H1大於130奈米(nm)。

在一些實施例中，淺隔離結構124所穿過的導電層CL1當中最鄰近於底面124s的一導電層CL1具有一底面CL1s，此導電層CL1之底面CL1s與基板110之上表面110a之間的距離可等於或大於淺隔離結構124之底面124s與基板110之上表面110a之間的距離。在本實施例中，第三頂導電層CL1c是在淺隔離結構124所穿過的導電層(亦即是第一頂導電層CL1a、第二頂導電層CL1b及第三頂導電層CL1c)當中最鄰近於底面124s的一導電層，第三頂導電層CL1c之底面CL1s與基板110之上表面110a之間的距離D1大於淺隔離結構124之底面124s與基板110之上表面110a之間的距離D2。

在一些實施例中，淺隔離結構124直接接觸所對應的多個導電層CL1。在本實施例中，淺隔離結構124直接接觸所對應的第一頂導電層CL1a、第二頂導電層CL1b及第三頂導電層CL1c，然本發明並以此為限。

在一些實施例中，淺隔離結構124所穿過的導電層可作為串列選擇線。在本實施例中，第一頂導電層CL1a、第二頂導電層CL1b及第三頂導電層CL1c可作為串列選擇線。換言之，淺隔離結構124可穿過位於疊層結構S1之上部的3個或大於3個的導電層，且每個淺隔離結構124將疊層結構S1之上部的3個或大於3個的導電層分隔成兩電性獨立之串列選擇線。

在本實施例中，由於不同的子區塊B1a、B1b、B1c、B1d中的串列選擇線(例如是第一頂導電層CL1a、第二頂導電層CL1b及第三頂導電層CL1c)受到包括介電常數小於3.9的物質的淺隔離結構124所分開，在對子區塊B1a、B1b、B1c、B1d之串列選擇線進行電壓操作時，不同子區塊B1a、B1b、B1c、B1d中的串列選擇線之間的電容可降低，如此可避免不同子區塊之間之串列選擇線的電壓互相干擾。例如，可降低位於淺隔離結構124之第一側1241的第三頂導電層CL1c的電壓與位於淺隔離結構124之第二側1242的第三頂導電層CL1c的電壓互相干擾的情形。第一側1241相對於第二側1242。因此，相較於不具有低介電常數之淺隔離結構的比較例而言，本案藉由淺隔離結構124的設置，不同子區塊的串列選擇線之間的電容值可減少，可降低不同子區塊的串列選擇線的充電延遲時間，使得串列選擇線之電壓更為穩定，故串列選擇線可具有較優異的電特性，讓記憶體元件可具有較佳的效能。

再者，由於本案的淺隔離結構124對應於多層的導電層(例如是3層或大於3層的導電層)，相較於淺隔離結構僅對應於1層導電層的比較例而言，在升壓期間可更有效防止漏電流的產生。

在一些實施例中，作為串列選擇線之頂導電層(例如頂導電層CL1a、CL1b及CL1c)與記憶層114之間的每個重疊位置(intersection)可形成一電晶體T，作為字元線之其他導電層CL與記憶層114之間的每個重疊位置可形成一記憶胞M。電晶體T與記憶胞M藉由通道結構120互相串連，並可共同形成一記憶胞串列。

在平行於基板110之上表面110a的一第二方向(例如是Y軸方向)上，淺隔離結構124垂直投影於基板110上的寬度W₁ 是小於導電連接結構120垂直投影於基板110上的寬度W₂ 。亦即，在平行於基板110之上表面110a的一第二方向(例如是Y軸方向)上，淺隔離結構124的最大寬度是小於導電連接結構120的最大寬度。在一些實施例中，淺隔離結構124在第二方向上的寬度W₁ 是等於或小於通道結構112在第二方向上的直徑的寬度W₃ 。在一些實施例中，淺隔離結構124的寬度W₁ 例如是介於40~145 nm。在本實施例中，第二方向(例如是Y軸方向)例如是垂直於導電連接結構120及淺隔離結構124的長度方向(例如是X軸方向)，然本發明並不限於此，只要X軸方向與Y軸方向之間具有一非平角即可。

在本實施例中，3個淺隔離結構124是介於相鄰的2個導電連接結構120之間，將一個區塊(例如是B1)分為4個次區塊(例如是B1a、B1b、B1c、B1d)。然本發明並不限於此，在其他實施例中，相鄰的2個導電連接結構120之間可具有2個或大於3個的淺隔離結構124。相較於使用多個導電連接結構120將記憶體元件的一區塊分為多個次區塊的比較例而言，由於本案使用淺隔離結構124將一區塊分為多個次區塊，淺隔離結構124沿著第二方向上的寬度(例如是Y軸)小於導電連接結構120沿著第二方向上的寬度(例如是Y軸)，故淺隔離結構124在記憶體元件100中所佔有的空間較小，可降低記憶體元件100的尺寸。

在一些實施例中，記憶體元件100可為藉由下列第2A~2F、3、4A~4F及5圖之製程方法所形成的記憶體元件200、300、400或500，然本發明並不以此於限，本案之記憶體元件的形成方法亦包括其他合適的製程方法。此外，第2A~2F、3、4A~4F及5圖所繪示的記憶體元件的剖面圖是對應於第1B圖之記憶體元件100的剖面圖。

第2A圖至第2F圖繪示根據本揭露之一實施例之記憶體元件200之形成方法的剖面圖。

請參照第2A圖，提供一基板210，並在基板210的上表面210a上形成一疊層本體S2’。疊層本體S2’包括依序(例如是藉由沉積製程)交替堆疊於基板210之上表面210a上的多個絕緣層IL2及多個導電層CL2。

在一些實施例中，基板210可為矽基板或其他合適的基板。絕緣層IL2可由氧化物所形成，例如是二氧化矽。導電層CL2可為摻雜或未摻雜的多晶矽(poly-silicon)或其他合適的材料，例如是n型摻雜的多晶矽層。

請參照第2B圖，藉由蝕刻法(例如是乾蝕刻法)形成複數個穿過(例如是沿著Z方向)疊層本體S2’且暴露基板210之上表面210a的多個通道開口P2。接著，藉由一沉積製程形成一記憶材料於疊層本體S2’上以及這些通道開口P2之中。再來，藉由一蝕刻製程移除部分位於通道開口P2中的記憶材料以形成暴露基板210之上表面210a的多個通孔V2。之後，填充一導電材料及一絕緣材料於通孔V2中，以形成多個通道結構212、多個絕緣柱211及記憶層214。通道結構212可由摻雜或未摻雜的多晶矽材料所形成。記憶層214可以由包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)所構成。此後，藉由一沉積製程形成覆蓋疊層本體S2’的蓋層216，並形成包括疊層本體S2’及蓋層216的疊層結構S2。疊層結構S2具有一頂面S2a。通道結構212穿過部分的疊層結構S2並電性連接於基板110。各個記憶層214環繞所對應的通道結構212。

請參照第2C圖，藉由一蝕刻製程(例如是一乾蝕刻製程)形成穿過疊層結構S2的多個垂直開口218。在本實施例中，垂直開口218穿過蓋層216及疊層結構S2並暴露出基板210的上表面210a。接著，由垂直開口218移除部分的導電層CL2。

請參照第2D圖，填充一絕緣材料於垂直開口218中。之後，移除部分的絕緣材料以形成內部開口Q2。內部開口Q2穿過疊層結構S2並暴露基板210的上表面210a。此後，藉由一沉積製程將導電材料填充於內部開口Q2中，以形成導電連接結構220。導電連接結構220可包括鎢(W)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)或其他合適的材料。

請參照第2E圖，藉由一蝕刻製程(例如是乾蝕刻製程)形成多個上部開口222。上部開口222穿過疊層結構S2上部部分。上部開口222例如是穿過3個導電層(亦即是第一頂導電層CL2a、第二頂導電層CL2b及第三頂導電層CL2c)，然本發明並不以此為限，在一些實施例中，上部開口222可穿過大於3個的導電層。

請參照第2F圖，藉由一沉積製程將低介電常數材料填充至上部開口222中，以在上部開口222中形成淺隔離結構224。如此一來便形成記憶體元件200。在本實施例中，淺隔離結構224穿過3個導電層(亦即是第一頂導電層CL2a、第二頂導電層CL2b及第三頂導電層CL2c)，然本發明並不以此為限。在一些實施例中，淺隔離結構224可穿過大於3個的導電層。淺隔離結構224包括介電常數小於3.9的物質。在一些實施例中，淺隔離結構224的頂面224t可與疊層結構S2的頂面S2a共平面。

第3圖繪示根據本揭露之一實施例之記憶體元件300之剖面圖。記憶體元件300的形成方法是類似於記憶體元件200，其不同之處在於淺隔離結構324的材料。

請參照第3圖，在經過如第2A~2E圖所示的形成步驟之後，藉由一沉積製程將絕緣材料填充於上部開口222之中，以在上部開口222中形成氧化物內襯324b以及受到氧化物內襯324b所包覆的空氣間隙324a。在本實施例中，淺隔離結構324穿過3個導電層(亦即是第一頂導電層CL2a、第二頂導電層CL2b及第三頂導電層CL2c)，然本發明並不以此為限，在一些實施例中，淺隔離結構324可穿過大於3個的導電層。在一些實施例中，淺隔離結構324的頂面324t可與疊層結構S2的頂面S2a共平面。

第4A圖至第4F圖繪示根據本揭露之一實施例之記憶體元件400之形成方法的剖面圖。

請參照第4A圖，提供一基板410，並在基板410的上表面410a上形成一疊層本體S4’。疊層本體S4’包括依序(例如是藉由沉積製程)交替堆疊於基板410之上表面410a上的多個絕緣層IL4及多個犧牲層SL4。

在一些實施例中，基板410可為矽基板或其他合適的基板。絕緣層IL4可由氧化物所形成，例如是二氧化矽。犧牲層SL4可由氮化矽(SiN)所形成。

請參照第4B圖，藉由蝕刻法(例如是乾蝕刻法)形成複數個穿過(例如是沿著Z方向)疊層本體S4’且暴露基板410之上表面410a的多個通道開口P4。接著，藉由一沉積製程形成一記憶材料於疊層本體S4’上以及這些通道開口P4之中。再來，藉由一蝕刻製程移除部分位於通道開口P4中的記憶材料以形成暴露基板410之上表面410a的多個通孔V4。之後，填充一導電材料及一絕緣材料於通孔V4中，以形成多個通道結構412、多個絕緣柱411及記憶層414。通道結構412可由摻雜或未摻雜的多晶矽材料所形成。記憶層414可以由包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)所構成。通道結構412穿過疊層本體S4’並電性連接於基板410。各個記憶層414環繞所對應的各個通道結構412。此後，藉由一沉積製程形成覆蓋疊層本體S4’的蓋層416。蓋層416可由氧化物所形成，例如是二氧化矽。

請參照第4C圖，藉由一蝕刻製程(例如是一乾蝕刻製程)形成穿過疊層本體S4’及蓋層416的多個垂直開口418。在本實施例中，垂直開口418暴露出基板410的上表面410a。

請參照第4D圖，進行一回蝕(pull back)製程，以經由垂直開口418移除犧牲層SL4。回蝕製程可以是一等向蝕刻(isotropic etching)(例如是溼蝕刻法)，且可以是一高選擇性蝕刻，例如是選擇性蝕刻氮化矽而不蝕刻二氧化矽及多晶矽。

此後，在犧牲層SL4所被移除的位置填充導電材料，藉以在絕緣層IL4之間形成導電層CL4。如此一來，交替堆疊於上表面410a上的多個絕緣層IL4及多個導電層CL4以及蓋層416形成疊層結構S4。導電層CL4可包括是鎢(W)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)或其他合適的材料。

請參照第2E圖，填充一絕緣材料於垂直開口418中。之後，移除部分的絕緣材料以形成內部開口Q4。內部開口Q4穿過疊層結構S4並暴露基板410的上表面410a。此後，藉由一沉積製程將導電材料填充於內部開口Q4中，以形成導電連接結構420。導電連接結構420可包括是鎢(W)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)或其他合適的材料。

此後，藉由一蝕刻製程(例如是乾蝕刻製程)形成多個上部開口422。上部開口422穿過疊層結構S4上部部分。上部開口422例如是穿過3個導電層(亦即是第一頂導電層CL4a、第二頂導電層CL4b及第三頂導電層CL4c)，然本發明並不以此為限，在一些實施例中，上部開口422可穿過大於3個的導電層。

請參照第4F圖，藉由一沉積製程將低介電常數材料填充至上部開口422中，以在上部開口422中形成淺隔離結構424。如此一來便形成記憶體元件400。在本實施例中，淺隔離結構424穿過3個導電層(亦即是第一頂導電層CL4a、第二頂導電層CL4b及第三頂導電層CL4c)，然本發明並不以此為限，在一些實施例中，淺隔離結構424可穿過大於3個的導電層。淺隔離結構424包括介電常數小於3.9的物質。在一些實施例中，淺隔離結構424的頂面424t可與疊層結構S4的頂面S4a共平面。

第5圖繪示根據本揭露之一實施例之記憶體元件500之剖面圖。記憶體元件500的形成方法是類似於記憶體元件400，其不同之處在於淺隔離結構524的材料。

請參照第5圖，在經過如第4A~4E圖所示的形成步驟之後，藉由一沉積製程將絕緣材料填充於上部開口422之中，以在上部開口422中形成氧化物內襯524b以及受到氧化物內襯524b所包覆的空氣間隙524a。在本實施例中，淺隔離結構524穿過3個導電層(亦即是第一頂導電層CL5a、第二頂導電層CL5b及第三頂導電層CL5c)，然本發明並不以此為限，在一些實施例中，淺隔離結構524可穿過大於3個的導電層。在一些實施例中，淺隔離結構524的頂面524t可與疊層結構S4的頂面S4a共平面。

本案提供一種記憶體元件及其之製作方法。本案的記憶體元件可應用於三維反及閘記憶體元件或三維唯讀記憶體。

根據本案的一實施例，記憶體元件包括一基板、一疊層結構、多個通道結構、多個記憶層以及多個淺隔離結構。基板具有一上表面。疊層結構位於基板之上表面上，其中疊層結構包括交替堆疊於上表面上的多個絕緣層及多個導電層。通道結構穿過部分的疊層結構並電性連接於基板。各個記憶層環繞所對應的通道結構。淺隔離結構由疊層結構的一頂面朝向基板的方向延伸，其中淺隔離結構包括一物質，此物質的介電常數小於3.9。

相較於不具有低介電常數之物質的淺隔離結構的比較例而言，由於本案的記憶體元件包括淺隔離結構，且淺隔離結構包括介電常數小於3.9的物質，位於淺隔離結構之不同側(不同子區塊)的頂導電層(串列選擇線)之間的電容值可減少，可降低不同子區塊的頂導電層(串列選擇線)的充電延遲時間，使得頂導電層(串列選擇線)之電壓更為穩定，故頂導電層(串列選擇線)可具有較優異的電特性，讓記憶體元件可具有較佳的效能。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400、500:記憶體元件 110、210、410:基板 110a、210a、410a:上表面 111、211、411:絕緣柱 112、212、412:通道結構 114、214、414:記憶層 116、216、416:蓋層 120、220、420:導電連接結構 124、224、324、424、524:淺隔離結構 124s、CL1s:底面 218、418:垂直開口 222、422:上部開口 224t、324t、424t、524t、S1a、S2a、S4a:頂面 324a、524a:空氣間隙 324b、524b:氧化物內襯 1241:第一側 1242:第二側 B1、B2:區塊 B1a、B1b、B1c、B1d、B2a、B2b、B2c、B2d:次區塊 CL1、CL1a、CL1b、CL1c、CL2、CL2a、CL2b、CL2c:導電層 D1、D2:距離 H1、H2:深度 IL1、IL2、IL4:絕緣層 M:記憶胞 Q2、Q4:內部開口 P2、P4:通道開口 S1、S2、S4:疊層結構 S2’、S4’:疊層本體 T:電晶體 V2、V4:通孔 W₁ 、W2、W3:寬度

第1A圖繪示根據本揭露之一實施例之記憶體元件的上視圖。第1B圖繪示沿第1圖之A-A’連線之根據本揭露之一實施例之記憶體元件的剖面圖。第2A圖至第2F圖繪示根據本揭露之一實施例之記憶體元件之形成方法的剖面圖。第3圖繪示根據本揭露之另一實施例之記憶體元件的剖面圖。第4A圖至第4F圖繪示根據本揭露之又一實施例之記憶體元件之形成方法的剖面圖。第5圖繪示根據本揭露之又一實施例之記憶體元件的剖面圖。

100:記憶體元件

110:基板

110a:上表面

111:絕緣柱

112:通道結構

114:記憶層

116:蓋層

120:導電連接結構

124:淺隔離結構

124s、CL1s:底面

1241:第一側

1242:第二側

CL1、CL1.a、CL1b、CL1c:導電層

D₁ 、D₂ :距離

H₁ 、H₂ :深度

IL1:絕緣層

M:記憶胞

S1:疊層結構

S1a:頂面

T:電晶體

W₁ 、W₂ 、W₃ :寬度

Claims

一種記憶體元件，包括：一基板，具有一上表面；一疊層結構，位於該基板之該上表面上，其中該疊層結構包括交替堆疊於該上表面上的複數個絕緣層及複數個導電層；複數個通道結構，穿過部分的該疊層結構並電性連接於該基板；複數個記憶層，該些記憶層環繞所對應的該些通道結構；以及複數個淺隔離結構，由該疊層結構的一頂面朝向該基板的方向延伸，其中各該淺隔離結構包括一物質，該物質的介電常數小於3.9。
如申請專利範圍第1項所述之記憶體元件，其中該物質是氟摻雜的二氧化矽、碳摻雜的氧化物、多孔二氧化矽、旋塗式有機聚合物介電質、旋塗式矽基聚合物介電質或空氣間隙。
如申請專利範圍第1項所述之記憶體元件，其中各該淺隔離結構穿過位於該疊層結構之上部的3個或大於3個的該些導電層。
如申請專利範圍第3項所述之記憶體元件，其中該淺隔離結構將該疊層結構之該上部的3個或大於3個的該些導電層分隔成兩電性獨立之串列選擇線。
如申請專利範圍第1項所述之記憶體元件，更包括複數個導電連接結構，該些導電連接結構穿過該疊層結構並電性連接於該基板。
如申請專利範圍第5項所述之記憶體元件，其中該些導電連接結構及該些淺隔離結構分別沿著一第一方向延伸，且在該基板上沿著一第二方向配置，該第一方向及該第二方向皆平行於該基板之該上表面，且該第一方向與該第二方向交錯，其中在該第二方向中，各該淺隔離結構的寬度小於各該導電連接結構的寬度，且在該基板之該上表面的法線方向上，各該淺隔離結構的深度是小於各該導電連接結構的深度。
如申請專利範圍第5項所述之記憶體元件，其中該些導電連接結構將該記憶體元件分為多個區塊，該些淺隔離結構將各該區塊分為多個次區塊。
如申請專利範圍第5項所述之記憶體元件，其中相鄰的2個該些導電連接結構之間具有2個或大於2個的該些淺隔離結構。
如申請專利範圍第1項所述之記憶體元件，其中該些淺隔離結構沿著一第一方向延伸，且在該基板上沿著一第二方向配置，該第一方向及該第二方向皆平行於該基板之該上表面，且該第一方向與該第二方向之間具有一非平角，其中在該第二方向中，各該淺隔離結構的寬度是等於或小於各該通道結構的寬度。
如申請專利範圍第1項所述之記憶體元件，其中該些淺隔離結構直接接觸所對應的該些導電層。