TWI820213B - 半導體裝置 - Google Patents

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TWI820213B
TWI820213B TW108133146A TW108133146A TWI820213B TW I820213 B TWI820213 B TW I820213B TW 108133146 A TW108133146 A TW 108133146A TW 108133146 A TW108133146 A TW 108133146A TW I820213 B TWI820213 B TW I820213B
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丁少鋒
朴桭��
方鏞勝
安正勳
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括：第一電極，位於基板上；第二電極，位於所述第一電極上；第一介電層，位於所述第一電極與所述第二電極之間；第三電極，位於所述第二電極上；第二介電層，位於所述第二電極與所述第三電極之間；以及第一接觸插塞，穿過所述第三電極且接觸所述第一電極，所述第一接觸插塞接觸所述第三電極的頂表面及所述第三電極的側表面。

Description

半導體裝置
本發明概念是有關於半導體裝置，且更具體而言，是有關於包括金屬絕緣體金屬(MIM)電容器的半導體裝置。
[相關申請案的交叉參考]
本申請案主張在2018年10月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0131069號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
一般而言，隨著半導體裝置(例如隨機存取記憶體(動態隨機存取記憶體(dynamics random access memory，DRAM))裝置)的積體度(例如，密度)增大，單位單元(例如，DRAM記憶體單元)的物理面積(例如，尺寸)減小，且轉而使由單位單元的電容器佔據的面積亦減小。將期望電容器維持相似的電容，而不管電容器的面積的此種減小。因此，將期望使電容增大的結構及/或製作方法以支持半導體裝置的更大的積體度。
相對於金屬-絕緣體-半導體電容器而言，當介電層的厚度減小以使電容增大時，漏電流特性可劣化。因此，期望採用高介 電常數介電層或介電常數高的介電層。然而，當在金屬-絕緣體-半導體電容器中使用高介電常數介電層時，在高介電常數介電層與用作電容器的頂部電極的多晶矽層之間形成有低介電常數介電層，結果可能無法獲得期望電容。因此，已引入金屬-絕緣體-金屬電容器來取代金屬-絕緣體-半導體電容器。
本發明概念的一些示例性實施例提供一種電性特性得到改善的半導體裝置。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：第一電極，位於基板上；第二電極，位於所述第一電極上；第一介電層，位於所述第一電極與所述第二電極之間；第三電極，位於所述第二電極上；第二介電層，位於所述第二電極與所述第三電極之間；以及第一接觸插塞，穿過所述第三電極且接觸所述第一電極。所述第一接觸插塞可接觸所述第三電極的頂表面及所述第三電極的側表面。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：第一電極，位於基板上，所述第一電極具有第一穿過部；第一介電層，位於所述第一電極的頂表面上以及所述第一穿過部中；第二電極，位於所述第一介電層上，所述第二電極具有不與所述第一穿過部交疊的第二穿過部；第二介電層，位於所述第二電極的頂表面上及所述第二穿過部中；第三電極，位於所述第二 介電層上，所述第三電極具有第三穿過部及第四穿過部，所述第三穿過部與所述第二穿過部交疊，所述第四穿過部與所述第一穿過部交疊；以及第一接觸插塞，位於所述第二穿過部及所述第三穿過部中，所述第一接觸插塞將所述第一電極連接至所述第三電極。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：第一電極，位於基板上；第二電極，位於所述第一電極上；第三電極，位於所述第二電極上；介電層，位於所述第一電極、所述第二電極與所述第三電極之間；第一接觸插塞，將所述第一電極連接至所述第三電極；以及第二接觸插塞，穿過所述介電層的一部分且接觸所述第二電極，其中所述第一接觸插塞的底表面高於所述第一電極的底表面定位。
1、2、7:頂表面
3、8:底表面
4、4a、S1:第一側表面
4b、S2:第二側表面
5:表面
5a:第一表面
5b:第二表面
10:第一區
20:第二區
100:基板
102:第一層間介電層
104:下連接線
106:第一緩衝介電層
108:第二層間介電層
110:第一電極
110a:第一電極層
112:第一介電層
114:第二電極
114a:第二電極層
116:第二介電層
118:第三電極
118a:第三電極層
120:第二緩衝介電層
122:第三層間介電層
123:第三緩衝介電層
124:第一接觸插塞/插塞
124':第一接觸插塞
134:第二接觸插塞/插塞
134':第二接觸插塞
140:第一上連接線
142:第二上連接線
146:貫穿插塞/插塞
148:第四層間介電層
150:第四緩衝介電層
201:第一遮罩圖案
203:第二遮罩圖案
205:第三遮罩圖案
207:第四遮罩圖案
211a、213a:第一開口
211b、213b:第二開口
213c:第三開口
A、B:部分
CPS1:第一接觸插塞結構
CPS2:第二接觸插塞結構
H1:第一貫穿孔/第一接觸孔
H2:第二貫穿孔/第二接觸孔
H3:第三貫穿孔/第三接觸孔
P1:第一孔
P2:第二孔
P3:第三孔
PA1:第一段
PA2:第二段
PE1:第一穿過部
PE2:第二穿過部
PE3:第三穿過部
PE4:第四穿過部
R1:第一凹槽
R2:第二凹槽
RS1:第一凹槽結構
RS2:第二凹槽結構
W1、W2:寬度
圖1示出根據本發明概念一些示例性實施例的半導體裝置的剖視圖。
圖2A示出圖1所示部分A的放大圖，其中接觸插塞的表面與第三電極的頂表面共面。
圖2B示出圖1所示部分A的放大圖，其中接觸插塞的表面處於較第三電極的頂表面低的水平高度處。
圖3示出根據本發明概念一些示例性實施例的半導體裝置的 剖視圖，所述半導體裝置包括第三層間介電層中的第一接觸插塞結構及第二接觸插塞結構。
圖4示出根據本發明概念一些示例性實施例的包括T形接觸插塞的半導體裝置的剖視圖。
圖5A示出圖4所示部分B的放大圖，其中T形接觸插塞的表面與第三電極的頂表面共面。
圖5B示出圖4所示部分B的放大圖，其中T形接觸插塞的表面處於較第三電極的頂表面低的水平高度處。
圖6示出根據本發明概念一些示例性實施例的半導體裝置的剖視圖，所述半導體裝置包括T形接觸插塞以及第三層間介電層中的第一接觸插塞結構及第二接觸插塞結構。
圖7A至圖7G示出根據本發明概念一些示例性實施例的製作半導體裝置的方法的剖視圖。
圖8示出根據本發明概念一些示例性實施例的製作半導體裝置的方法的剖視圖，所述半導體裝置包括第三層間介電層中的第一接觸插塞結構及第二接觸插塞結構。
圖1示出根據本發明概念一些示例性實施例的半導體裝置的剖視圖。圖2A示出圖1所示部分A的放大圖，其中接觸插塞的表面與第三電極的頂表面共面。圖2B示出圖1所示部分A的放大圖，其中接觸插塞的表面處於較第三電極的頂表面低的水 平高度處。
參照圖1，在基板100上可設置有第一層間介電層102。基板100可為半導體基板。舉例而言，基板100可為單晶矽晶圓及/或絕緣體上矽(silicon-on-insulator，SOI)基板。基板100可包括第一區10及第二區20。舉例而言，第一區10可為裝置區，且第二區20可為接觸區。第一層間介電層102可設置於基板100的頂表面上。第一層間介電層102可包含介電材料(例如，氧化矽層及/或氮化矽層)。在第一層間介電層102中可設置有下連接線104。下連接線104可隱埋於第一層間介電層102中(例如，至少部分地嵌置於第一層間介電層102內)。下連接線104的頂表面可與第一層間介電層102的頂表面共面。下連接線104可包含金屬材料(例如，銅、鋁及/或鎢)。在第一層間介電層102上可設置有第一緩衝介電層106。第一緩衝介電層106可覆蓋第一層間介電層102的頂表面及下連接線104的頂表面。第一緩衝介電層106可為例如碳氮化矽(SiCN)層。在第一緩衝介電層106上可設置有第二層間介電層108。第二層間介電層108可覆蓋第一緩衝介電層106的頂表面。第二層間介電層108可包含介電材料(例如，氧化矽層及/或氮化矽層)。
在第二層間介電層108上可設置有第一電極110。第一電極110可具有第一穿過部PE1。第一穿過部PE1可設置於基板100的第一區10上(例如，設置於基板100的第一區10內)。第一穿過部PE1可部分地暴露出第二層間介電層108的頂表面。在基板 100的第二區20上，第一電極110可暴露出第二層間介電層108的頂表面。第一電極110可包含例如TaN、Ta、Al、Ti、TiN、TaSiN、WN、及/或WSiN中的一或多種。在第一電極110上可設置有第一介電層112。第一介電層112可覆蓋第一電極110的頂表面1及側表面。第一介電層112可位於第一電極110的第一穿過部PE1中且可覆蓋第二層間介電層108的頂表面(例如，在第二層間介電層108的頂表面被第一穿過部PE1暴露出的區域中)。在基板100的第二區20上，第一介電層112可覆蓋第二層間介電層108的頂表面。第一介電層112可具有均勻的或接近均勻的厚度。第一介電層112可包含例如Si3N4、Ta2O5、Al2O3及/或ZrO2中的一或多種。
在第一介電層112上可設置有第二電極114。第二電極114可設置於基板100的第一區10上。第二電極114可暴露出基板100的第二區20上的第一介電層112。第二電極114可具有第二穿過部PE2。第二穿過部PE2可部分地暴露出第一介電層112的頂表面。第一電極110的第一穿過部PE1可與第二電極114的第二穿過部PE2在水平方向上間隔開。舉例而言，第一電極110的第一穿過部PE1可不與第二電極114的第二穿過部PE2垂直地交疊。如圖中所繪示，本文中所論述的垂直方向與基板100的頂表面正交以使得第一層間介電層102較基板100在垂直方向上更遠。如本文中所論述，水平方向垂直於或幾乎垂直於垂直方向。第二電極114可包含例如TaN、Ta、Al、Ti、TiN、TaSiN、WN、 及/或WSiN中的一或多種。
在第二電極114上可設置有第二介電層116。第二介電層116可覆蓋第二電極114的頂表面及側表面。第二介電層116可覆蓋基板100的第二區20上(例如，基板100的第二區20內)的第一介電層112。第二介電層116可覆蓋第一介電層112的頂表面的一部分(例如，在第一介電層112的頂表面的所述一部分被第二電極114的第二穿過部PE2暴露出的區域中)。第二介電層116可具有均勻的或接近均勻的厚度。第二電極114的第二穿過部PE2中的第二介電層116可直接接觸第一介電層112的頂表面的所述一部分(例如，在第一介電層112的頂表面的所述一部分被暴露於第二電極114的第二穿過部PE2的區域中)。在示例性實施例中，第二電極114可被第一介電層112及第二介電層116環繞。舉例而言，第二介電層116可環繞(例如，覆蓋)第二電極114的頂表面及側表面。第一介電層112可環繞第二電極114的底表面(例如，被第二電極114的底表面覆蓋)。第二介電層116可包含例如Si3N4、Ta2O5、Al2O3及/或ZrO2中的一或多種。
在第二介電層116上可設置有第三電極118。第三電極118可設置於基板100的第一區10上。第三電極118可包括第三穿過部PE3及第四穿過部PE4。第三穿過部PE3可與第二電極114的第二穿過部PE2垂直交疊，且第四穿過部PE4可與第一電極110的第一穿過部PE1垂直交疊。第二介電層116的頂表面的一部分可暴露於第三穿過部PE3。第二介電層116可設置於第二電極114 與第三電極118之間。第四穿過部PE4可部分地暴露出第二介電層116的頂表面及側表面。第三電極118可暴露出基板100的第二區20上的第二介電層116。第三電極118可包含例如TaN、Ta、Al、Ti、TiN、TaSiN、WN、及/或WSiN中的一或多種。
在第三電極118上可設置有第二緩衝介電層120。第二緩衝介電層120可覆蓋第三電極118的頂表面及側表面。第二緩衝介電層120可覆蓋基板100的第二區20上的第二介電層116的頂表面。第二緩衝介電層120可覆蓋第二介電層116的頂表面的一部分(例如，在第二介電層116的頂表面的所述一部分暴露於第三電極118的第三穿過部PE3的區域中)，且亦覆蓋第二介電層116的頂表面的另一部分(例如，在第二介電層116的頂表面的另一部分暴露於第三電極118的第四穿過部PE4的區域中)。如圖2A及圖2B所示，第二緩衝介電層120可部分地暴露出第三電極118的頂表面2且亦暴露出第三電極118的第一側表面4。第三電極118的頂表面2可設置成與第二電極114的第二穿過部PE2垂直交疊。第三電極118的第一側表面4可對應於第三電極118的第三穿過部PE3的側壁。第二緩衝介電層120可包括例如氮化矽層。
在第二緩衝介電層120上可設置有第三層間介電層122。第三層間介電層122可覆蓋第二緩衝介電層120的頂表面。第三層間介電層122可包括介電層(例如，氧化矽層及/或氮化矽層)。在第三層間介電層122上可設置有第三緩衝介電層123。第三緩衝介電層123可包括例如氮化矽層。
一同參照圖1、圖2A及圖2B，在基板100的第一區10上可設置有第一接觸插塞124。第一接觸插塞124可穿過第三緩衝介電層123、第三層間介電層122、第二緩衝介電層120、第二介電層116及第一介電層112。第一接觸插塞124可設置於第三電極118的第三穿過部PE3及第二電極114的第二穿過部PE2中。第一接觸插塞124可接觸第一電極110及第三電極118。第一接觸插塞124可與第一電極110及第三電極118電性連接。第一接觸插塞124可接觸第三電極118的頂表面2的一部分，且亦接觸第三電極118的第一側表面4(例如，頂表面2及第一側表面4的被第二緩衝介電層120暴露出的部分)。第三電極118的第一側表面4可與第二電極114的第二穿過部PE2垂直交疊。第二緩衝介電層120可覆蓋第三電極118的第二側表面(例如，第三電極118的與第二電極114的第二穿過部PE2交疊且面對第三電極118的第一側表面4的第二側表面)。第一接觸插塞124可接觸第一電極110的頂表面1的一部分。第一接觸插塞124可具有底表面8，底表面8處於較第一電極110的底表面3的水平高度高的水平高度處。舉例而言，第一接觸插塞124的底表面8可設置於第一電極110的頂表面1與底表面3之間。
第一接觸插塞124可包括第一段PA1及第二段PA2，第一段PA1及第二段PA2分別位於與第二電極114的第二穿過部PE2交疊的第三電極118的頂表面2上方及下方。第一段PA1可包括被第二段PA2暴露出的表面5，且第二段PA2可自第一段PA1的 表面5朝第一電極110延伸。第一段PA1可具有較第二段PA2的寬度W2大的寬度W1(W1>W2)。第一接觸插塞124可包括第一側表面S1及第二側表面S2。第一側表面S1及第二側表面S2可彼此面對。在示例性實施例中，第一接觸插塞124的第一段PA1的第一側表面S1可不與第一接觸插塞124的第二段PA2的第一側表面S1對齊(例如，可在水平方向上變化)。第一段PA1的表面5可將第一段PA1的第一側表面S1連接至第二段PA2的第一側表面S1。在示例性實施例中，第一接觸插塞124的第一段PA1的第二側表面S2可與第一接觸插塞124的第二段PA2的第二側表面S2對齊。第一接觸插塞124可具有例如L形狀。如圖2A所示，第一段PA1的表面5可與第三電極118的頂表面2的其他部分共面，所述其他部分與第三穿過部PE3交疊且被第二緩衝介電層120覆蓋。如圖2B所示，第一段PA1的表面5可位於較第三電極118的頂表面2的其他部分的水平高度低的水平高度處，所述其他部分被第二緩衝介電層120覆蓋。
根據本發明概念的一些示例性實施例，可提供一種包括三個電極的金屬-絕緣體-金屬(MIM)電容器。因此，電容器可使電容增大。
根據本發明概念的一些示例性實施例，第一接觸插塞124可接觸兩個電極(例如，第一電極110及第三電極118)且可穿過第三電極118，同時接觸第三電極118的第一側表面4及第三電極118的頂表面2的一部分。在此種配置中，可在第一接觸插塞124 與第三電極118之間提供增大的接觸面積，此可導致電阻減小。總之，電容器可具有增大的電容(例如，由於電阻的減小)。
在基板100的第一區10上可設置有第二接觸插塞134。第二接觸插塞134可穿過第三緩衝介電層123、第三層間介電層122、第二緩衝介電層120及第二介電層116，進而接觸第二電極114。第二接觸插塞134可電性連接至第二電極114。第二接觸插塞134可設置於第三電極118的第四穿過部PE4中。第二接觸插塞134可使第一介電層112上的第二電極114的頂表面7(例如，第二電極114的與第一電極110的第一穿過部PE1交疊的頂表面7)凹陷。第一接觸插塞124及第二接觸插塞134可包括金屬材料(例如，銅、鎢及/或鋁)。
在第三緩衝介電層123上可設置有第一上連接線140及第二上連接線142。第一上連接線140可設置於第一接觸插塞124上，且第二上連接線142可設置於第二接觸插塞134上。第一上連接線140可電性連接至第一接觸插塞124，且第二上連接線142可電性連接至第二接觸插塞134。第一上連接線140及第二上連接線142可包含金屬材料(例如，銅、鎢及/或鋁)。在基板100的第二區20上可設置有貫穿插塞146。貫穿插塞146可穿過第一緩衝介電層106、第二層間介電層108、第一介電層112、第二介電層116、第二緩衝介電層120、第三層間介電層122及第三緩衝介電層123，進而將下連接線104中的至少一者連接至第二上連接線142。貫穿插塞146可包含金屬材料(例如，銅、鎢及/或鋁)。在 示例性實施例中，第一接觸插塞124可被供應第一電壓V1，且第二接觸插塞134可電性接地。第一電壓V1可藉由設置於第四緩衝介電層150上且連接至第一上連接線140的第三上連接線(未示出)而被施加至第一接觸插塞124。第二接觸插塞134可電性接地至下連接線104中的一者，下連接線104藉由貫穿插塞146連接至第二上連接線142。
在第一上連接線140及第二上連接線142的側表面上可設置有第四層間介電層148。第四層間介電層148可包括介電材料(例如，氧化矽層及/或氮化矽層)。在第四層間介電層148上可設置有第四緩衝介電層150。第四緩衝介電層150可覆蓋第四層間介電層148的頂表面及/或第一上連接線140的頂表面及第二上連接線142的頂表面。第四緩衝介電層150可包括例如氮化矽層。
圖3示出根據本發明概念一些示例性實施例的半導體裝置的剖視圖，所述半導體裝置包括第三層間介電層中的第一接觸插塞結構及第二接觸插塞結構。為使說明簡潔，對與上方論述的半導體裝置的組件相似或相同的組件分配相同的參考編號，且將省略其詳細闡釋。
參照圖3，在第三層間介電層122中可設置有第一接觸插塞結構CPS1。第一接觸插塞結構CPS1可包括與第一電極110及第三電極118接觸的第一接觸插塞124以及第一接觸插塞124上的第一上連接線140。在示例性實施例中，可提供第一接觸插塞124及第一上連接線140作為單一整體。在第三層間介電層122 中可設置有第二接觸插塞結構CPS2。第二接觸插塞結構CPS2可包括第二接觸插塞134、第二上連接線142及貫穿插塞146。第二接觸插塞134可設置於基板100的第一區10上且可與第二電極114接觸。第二上連接線142可設置於第二接觸插塞134上。貫穿插塞146可設置於基板100的第二區20上。貫穿插塞146可將第二上連接線142連接至下連接線104中的至少一者。在示例性實施例中，可提供第二接觸插塞134、第二上連接線142及貫穿插塞146作為單一整體。
第三緩衝介電層123可設置於第三層間介電層122上。第三緩衝介電層123可覆蓋第一接觸插塞結構CPS1的頂表面、第二接觸插塞結構CPS2的頂表面及第三層間介電層122的頂表面。舉例而言，示例性實施例可既不包括圖2所示第四層間介電層148且亦不包括圖2所示第四緩衝介電層150。
圖4示出根據本發明概念一些示例性實施例的包括T形接觸插塞的半導體裝置的剖視圖。圖5A示出圖4所示部分B的放大圖，其中T形接觸插塞的表面與第三電極的頂表面共面。圖5B示出圖4所示部分B的放大圖，其中T形接觸插塞的表面處於較第三電極的頂表面低的水平高度處。為使說明簡潔，對與上方論述的半導體裝置的組件相似或相同的組件分配相同的參考編號，且將省略其詳細闡釋。
參照圖4、圖5A及圖5B，第一電極110、第二電極114及第三電極118可延伸至基板100的第二區20上。在示例性實施 例中，基板100的第一區10及第二區20可全部為半導體裝置區。儘管圖中未示出，然而第一上連接線140可電性連接至第四緩衝介電層150上的第三上連接線(未示出)。第二上連接線142可連接至第四緩衝介電層150上的第四上連接線(未示出)，且第四上連接線(未示出)與下連接線104中的一者可藉由貫穿插塞(未示出)連接至彼此。舉例而言，下連接線104中的一者可藉由第二上連接線142、第四上連接線(未示出)及貫穿插塞(未示出)連接至第二接觸插塞134。
第一接觸插塞124'可包括具有第一表面5a及第二表面5b的第一段PA1。第一表面5a及第二表面5b可平行於或幾乎平行於基板100的頂表面。第一表面5a及第二表面5b可在橫向上設置於第一接觸插塞124'的第二段PA2的兩端(例如，自第二段PA2在橫向上延伸)。第一接觸插塞124'的第二段PA2可自第一段PA1的第一表面5a及第二表面5b朝第一電極110延伸。第一表面5a及第二表面5b可接觸被第二緩衝介電層120暴露出的第三電極118。
第一接觸插塞124'的第一段PA1的第一側表面S1可不與第一接觸插塞124'的第二段PA2的第一側表面S1對齊。第一段PA1的第一表面5a可將第一段PA1的第一側表面S1連接至第二段PA2的第一側表面S1。第一接觸插塞124'的第一段PA1的第二側表面S2可不與第一接觸插塞124'的第二段PA2的第二側表面S2對齊。第一段PA1的第二表面5b可將第一段PA1的第二側表 面S2連接至第二段PA2的第二側表面S2。舉例而言，第一接觸插塞124'可具有T形。第一接觸插塞124'可接觸第三電極118的第一側表面4a及第二側表面4b。第三電極118的第一側表面4a與第二側表面4b可彼此面對。第一側表面4a及第二側表面4b可被第二緩衝介電層120暴露出。第一側表面4a及第二側表面4b可與第二電極114的第二穿過部PE2垂直交疊。
如圖5A所示，第一接觸插塞124'的第一表面5a可接觸第三電極118的頂表面2的一部分，且可與第三電極118的頂表面2的被第二緩衝介電層120覆蓋的另一部分共面。第一接觸插塞124'的第二表面5b可接觸第三電極118的頂表面2的一部分，且可與第三電極118的頂表面2的被第二緩衝介電層120覆蓋的另一部分共面。如圖5B所示，第一接觸插塞124'的第一表面5a可接觸第三電極118的頂表面2的一部分，且可位於較第三電極118的頂表面2的被第二緩衝介電層120覆蓋的另一部分的水平高度低的水平高度處。第一接觸插塞124'的第二表面5b可與第三電極118的頂表面2的一部分接觸，且可位於較第三電極118的頂表面2的被第二緩衝介電層120覆蓋的另一部分的水平高度低的水平高度處。
圖6示出根據本發明概念一些示例性實施例的半導體裝置的剖視圖。為使說明簡潔，對與上方論述的半導體裝置的組件相似或相同的組件分配相同的參考編號，且將省略其詳細闡釋。
參照圖6，在第三層間介電層122中可設置有第一接觸插 塞結構CPS1。第一接觸插塞結構CPS1可包括接觸第一電極110及第三電極118的第一接觸插塞124'以及第一接觸插塞124'上的第一上連接線140。在示例性實施例中，可提供第一接觸插塞124'及第一上連接線140作為單一整體。在第三層間介電層122中可設置有第二接觸插塞結構CSP2。第二接觸插塞結構CPS2可包括第二接觸插塞134'及第二上連接線142。在示例性實施例中，可提供第二接觸插塞134'及第二上連接線142作為單一整體。
圖7A至圖7G示出根據本發明概念一些示例性實施例的製作半導體裝置的方法的剖視圖。
參照圖7A，可在基板100上形成第一層間介電層102。基板100可包括第一區10及第二區20。可在基板100的頂表面上形成第一層間介電層102。可在第一層間介電層102中形成下連接線104。下連接線104可隱埋於第一層間介電層102中。下連接線104可具有與第一層間介電層102的頂表面共面的頂表面。
可在第一層間介電層102上形成第一緩衝介電層106。第一緩衝介電層106可覆蓋第一層間介電層102的頂表面及下連接線104的頂表面。第一緩衝介電層106可包含相對於第一層間介電層102具有蝕刻選擇性的材料。可在第一緩衝介電層106上形成第二層間介電層108。第二層間介電層108可包含相對於第一緩衝介電層106具有蝕刻選擇性的材料。可在第二層間介電層108上形成第一電極層110a。第一電極層110a可形成於基板100的第一區10及第二區20上。第一電極層110a可包含例如TaN、Ta、 Al、Ti、TiN、TaSiN、WN、及/或WSiN中的一或多種。
參照圖7B，可將第一電極層110a圖案化以形成第一電極110。第一電極110的形成可包括在第一電極層110a上形成第一遮罩圖案201以及執行圖案化製程，在所述圖案化製程中使用第一遮罩圖案201作為蝕刻遮罩來將第一電極層110a圖案化。圖案化製程可在第一電極110中形成第一穿過部PE1。第一穿過部PE1可形成於基板100的第一區10上。第一穿過部PE1可部分地暴露出第二層間介電層108的頂表面。由於圖案化製程，可在第一電極層110a的形成於基板100的第二區20上的所述一部分上對第一電極層110a進行蝕刻。因此，可在第二層間介電層108的形成於基板100的第二區20上的所述一部分上暴露出第二層間介電層108的頂表面。圖案化製程可為例如乾蝕刻製程。第一遮罩圖案201可為例如光阻圖案。在圖案化製程之後，可藉由灰化製程及/或剝離製程移除第一遮罩圖案201。
參照圖7C，可在第一電極110上形成第一介電層112。第一介電層112可覆蓋第一電極110的頂表面及側表面、基板100的第二區20上的第二層間介電層108的頂表面、以及第二層間介電層108的暴露於第一電極110的第一穿過部PE1(例如，被第一電極110的第一穿過部PE1暴露出)的一部分。第一介電層112可共形地形成於第一電極110及第二層間介電層108的部分上。舉例而言，第一介電層112可相對於第一電極110及第二層間介電層108二者的被暴露出的頂部部分及側部部分形成，以使得第 一介電層112覆蓋第一電極110及第二層間介電層108二者的被暴露出的頂部部分及側部部分。可在第一介電層112上形成第二電極層114a。第二電極層114a可共形地覆蓋第一介電層112的頂表面及側表面。第二電極層114a可包含例如TaN、Ta、Al、Ti、TiN、TaSiN、WN、及/或WSiN中的一或多種。
參照圖7D，可將第二電極層114a圖案化以形成第二電極114。第二電極114的形成可包括在第二電極層114a上形成第二遮罩圖案203以及執行圖案化製程，在所述圖案化製程中，使用第二遮罩圖案203作為蝕刻遮罩來將第二電極層114a圖案化。圖案化製程可在第二電極114中形成第二穿過部PE2。第二穿過部PE2可形成於基板100的第一區10上。第二穿過部PE2可暴露出第一介電層112的頂表面的一部分。第二電極114的第二穿過部PE2可與第一電極110的第一穿過部PE1在水平方向上間隔開。舉例而言，第二電極114的第二穿過部PE2可不形成為與第一電極110的第一穿過部PE1垂直交疊。圖案化製程可移除形成於基板100的第二區20上的第二電極層114a，且因此第一介電層112的頂表面可被部分地暴露出。圖案化製程可為例如乾蝕刻製程。第二遮罩圖案203可為例如光阻圖案。在圖案化製程之後，可藉由灰化製程及/或剝離製程移除第二遮罩圖案203。
參照圖7E，可在第二電極114上形成第二介電層116。第二介電層116可覆蓋第二電極114的頂表面及側表面。第二介電層116可覆蓋第一介電層112的頂表面的一部分(例如，第一 介電層112的頂表面的暴露於第二電極114的第二穿過部PE2的所述一部分)，且亦覆蓋第一介電層112的頂表面的另一部分(第一介電層112的頂表面的形成於基板100的第二區20上的所述一部分)。第二介電層116可共形地形成於第二電極114及第一介電層112的頂表面的部分上。可在第二介電層116上形成第三電極層118a。第三電極層118a可共形地形成於第二介電層116上。第三電極層118a可包含例如TaN、Ta、Al、Ti、TiN、TaSiN、WN、及/或WSiN中的一或多種。
可在第三電極層118a上形成第三遮罩圖案205。第三遮罩圖案205可包括第一開口211a及第二開口211b。第一開口211a及第二開口211b可設置於基板100的第一區10上。第一開口211a可被設置成與第二電極114的第二穿過部PE2垂直交疊，且第二開口211b可被設置成與第一電極110的第一穿過部PE1垂直交疊。第一開口211a及第二開口211b可部分地暴露出第三電極層118a的頂表面。第三遮罩圖案205可部分地暴露出形成於基板100的第二區20上的第三電極層118a的頂表面。第三遮罩圖案205可為例如光阻圖案。
參照圖7F，可執行圖案化製程，在所述圖案化製程中，使用第三遮罩圖案205作為蝕刻遮罩來將第三電極層118a圖案化以形成第三電極118。圖案化製程可在第三電極118中形成第三穿過部PE3及第四穿過部PE4。第三穿過部PE3及第四穿過部PE4可暴露出第二介電層116的頂表面的部分。第三穿過部PE3可被 形成為與第二電極114的第二穿過部PE2垂直交疊，且第四穿過部PE4可被形成為與第一電極110的第一穿過部PE1垂直交疊。圖案化製程可至少部分地暴露出形成於基板100的第二區20上的第二介電層116的頂表面。在圖案化製程之後，可藉由灰化製程及/或剝離製程移除第三遮罩圖案205。
參照圖7G，可於第三電極118上形成第二緩衝介電層120。第二緩衝介電層120可共形地覆蓋第三電極118的頂表面及側表面。第二緩衝介電層120可共形地覆蓋第二介電層116的頂表面的一部分(例如，第二介電層116的頂表面的暴露於第三電極118的第三穿過部PE3的所述一部分)，且亦共形地覆蓋第二介電層116的頂表面的另一部分(例如，第二介電層116的頂表面的暴露於第三電極118的第四穿過部PE4的所述一部分)。第二緩衝介電層120可共形地覆蓋形成於基板100的第二區20上的第二介電層116的頂表面的一部分。第二緩衝介電層120可包含相對於第一電極110、第二電極114及第三電極118具有蝕刻選擇性的材料。第二緩衝介電層120可包括例如氮化矽層。
可在第二緩衝介電層120上形成第三層間介電層122。第三層間介電層122可覆蓋第二緩衝介電層120的頂表面。可在第三層間介電層122上形成第三緩衝介電層123。第三緩衝介電層123可覆蓋第三層間介電層122的頂表面。可在第三緩衝介電層123上形成第四遮罩圖案207。第四遮罩圖案207可包括第一開口213a、第二開口213b及第三開口213c。第一開口213a及第二開 口213b可形成於基板100的第一區10上，且第三開口213c可形成於基板100的第二區20上。第一開口213a可與第二電極114的第二穿過部PE2及第三電極118的第三穿過部PE3垂直交疊，且第二開口213b可與第一電極110的第一穿過部PE1垂直交疊。第三開口213c可與下連接線104中的一者垂直交疊。第四遮罩圖案207可為例如光阻圖案。
可執行蝕刻製程，在蝕刻製程中，使用第四遮罩圖案207作為蝕刻遮罩以蝕刻第三緩衝介電層123、第三層間介電層122、第二緩衝介電層120、第二介電層116及第一介電層112。蝕刻製程可在第三層間介電層122中形成第一貫穿孔H1、第二貫穿孔H2及第三貫穿孔H3。相對於第三貫穿孔H3而言，蝕刻製程亦可蝕刻第二層間介電層108及第一緩衝介電層106。第一貫穿孔H1可暴露出第一電極110的頂表面的與第二電極114的第二穿過部PE2垂直交疊的一部分，且亦暴露出第三電極118的第一側表面4以及第三電極118的頂表面的與第二電極114的第二穿過部PE2垂直交疊的一部分。第二貫穿孔H2可暴露出第二電極114的頂表面的與第一電極110的第一穿過部PE1垂直交疊的一部分。第三貫穿孔H3可部分地暴露出下連接線104中的一者的頂表面。蝕刻製程可使用可蝕刻第三層間介電層122、第二緩衝介電層120及第三緩衝介電層123以及第一介電層112及第二介電層116的蝕刻配方，所述蝕刻配方可相對於第一電極110、第二電極114及第三電極118具有蝕刻選擇性。在一些示例性實施例中，蝕刻製程可 使用亦可蝕刻第二層間介電層108及第一緩衝介電層106且相對於第一電極110、第二電極114及第三電極118具有蝕刻選擇性的蝕刻配方。因此，當形成第一貫穿孔H1直至第一電極110的頂表面的一部分被暴露出時，第三電極118在其暴露於第一貫穿孔H1的部分上可不被蝕刻。另外，當形成第三貫穿孔H3直至下連接線104中的一者在其頂表面上被暴露出時，可不對第一電極110的頂表面的暴露於第一貫穿孔H1的一部分以及第二電極114的頂表面的暴露於第二貫穿孔H2的一部分執行蝕刻。蝕刻製程可使第一電極110的頂表面的一部分(所述部分暴露於第一開口213a)凹陷，且亦使第二電極114的頂表面的一部分(所述部分暴露於第二貫穿孔H2)凹陷。蝕刻製程可為例如乾蝕刻製程。在示例性實施例中，蝕刻製程可使第三電極118的頂表面2的一部分(所述部分暴露於第一開口213a)凹陷。
在形成第一貫穿孔H1、第二貫穿孔H2及第三貫穿孔H3之後，可移除第四遮罩圖案207。舉例而言，可藉由灰化製程及/或剝離製程移除第四遮罩圖案207。
返回參照圖1，可形成第一接觸插塞124、第二接觸插塞134及貫穿插塞146。第一接觸插塞124可形成於第一貫穿孔H1中，第二接觸插塞134可形成於第二貫穿孔H2中，且貫穿插塞146可形成於第三貫穿孔H3中。插塞124、134及146的形成可包括形成金屬層(未示出)以覆蓋第三緩衝介電層123的頂表面並至少部分地填充第一接觸孔H1、第二接觸孔H2及第三接觸孔 H3以及接著執行平坦化製程直至第三緩衝介電層123的頂表面被暴露出。
可在第三緩衝介電層123上形成第四層間介電層148、第一上連接線140及第二上連接線142。第一上連接線140可形成於第一接觸插塞124上，且第二上連接線142可形成於第二接觸插塞134及貫穿插塞146上。第二上連接線142可形成於第二接觸插塞134與貫穿插塞146之間。第四層間介電層148可形成於第三緩衝介電層123上且可覆蓋第一上連接線140及第二上連接線142的側表面。可在第四層間介電層148上形成第四緩衝介電層150。第四緩衝介電層150可覆蓋第一上連接線140的頂表面及第二上連接線142的頂表面。
圖8示出根據本發明概念一些示例性實施例的製作半導體裝置的方法的剖視圖，所述半導體裝置包括第三層間介電層中的第一接觸插塞結構及第二接觸插塞結構。
參照圖8，可在第三層間介電層122中形成第一凹槽結構RS1及第二凹槽結構RS2。第一凹槽結構RS1及第二凹槽結構RS2可形成於基板100的第一區10上，且第二凹槽結構RS2可形成於基板100的第二區20上。第一凹槽結構RS1可穿過第二緩衝介電層120的一部分，且亦穿過第一介電層112及第二介電層116。第一凹槽結構RS1可暴露出第一電極110的頂表面的一部分，且亦暴露出第三電極118的第一側表面4及第三電極118的頂表面2的與第二電極114的第二穿過部PE2垂直交疊的一部分。第二凹 槽結構RS2可穿過第二緩衝介電層120的一部分及第二介電層116的一部分，且可暴露出第二電極114的頂表面的與第一電極110的第一穿過部PE1垂直交疊的一部分。
第一凹槽結構RS1可包括第一孔P1及第一凹槽R1。第一凹槽R1可形成於第一孔P1上。第一孔P1可被形成為具有較第一凹槽R1的寬度小的寬度。第一孔P1及第一凹槽R1可在空間上連接至彼此。第二凹槽結構RS2可包括第二孔P2、第三孔P3及第二凹槽R2。第二凹槽R2可形成於第二孔P2及第三孔P3上。第二孔P2可形成於基板100的第一區10上，第三孔P3可形成於基板100的第二區20上，且第二凹槽R2可形成於基板100的第一區10及第二區20上。第二孔P2、第三孔P3及第二凹槽R2可在空間上連接至彼此。第二凹槽結構RS2的第三孔P3亦可穿過第二層間介電層108及第一緩衝介電層106。
在示例性實施例中，可執行雙鑲嵌製程以形成第一凹槽結構RS1及第二凹槽結構RS2。舉例而言，第一凹槽結構RS1及第二凹槽結構RS2的形成可包括：在第三層間介電層122上形成第一光阻圖案(未示出)；使用第一光阻圖案作為蝕刻遮罩來蝕刻第三層間介電層122(以及如上所述的第一介電層112及第二介電層116、第二層間介電層108及第一緩衝介電層106)以形成第一孔P1、第二孔P2以及第三孔P3；移除第一光阻圖案；在第三層間介電層122上形成具有較第一光阻圖案的開口寬度大的開口寬度的第二光阻圖案(未示出)；使用第二光阻圖案作為蝕刻遮罩來 蝕刻第三層間介電層122以在第一孔P1上形成第一凹槽R1且亦在第二孔P2及第三孔P3上形成第二凹槽R2；以及接著移除第二光阻圖案。
對於另一實例而言，第一凹槽結構RS1及第二凹槽結構RS2的形成可包括：在第三層間介電層122上形成第一光阻圖案(未示出)；使用第一光阻圖案作為蝕刻遮罩來蝕刻第三層間介電層122以形成第一凹槽R1及第二凹槽R2；移除第一光阻圖案；在第三層間介電層122上形成具有較第一光阻圖案的開口寬度小的開口寬度的第二光阻圖案(未示出)；使用第二光阻圖案作為蝕刻遮罩來蝕刻第三層間介電層122、第二緩衝介電層120、第二介電層116及第一介電層112以在第一凹槽R1下方形成第一孔P1且亦在第二凹槽R2下方形成第二孔P2及第三孔P3(亦包括蝕刻第二層間介電層108及第一緩衝介電層106以形成第三孔P3)；且接著移除第二光阻圖案。
返回參照圖3，在第三層間介電層122中可形成第一接觸插塞結構CPS1及第二接觸插塞結構CPS2。第一接觸插塞結構CPS1可形成於第一凹槽結構RS1中，且第二接觸插塞結構CPS2可形成於第二凹槽結構RS2中。在第三層間介電層122上可形成第三緩衝介電層123。第三緩衝介電層123可覆蓋第一接觸插塞結構CPS1的頂表面、第二接觸插塞結構CPS2的頂表面及第三層間介電層122的頂表面。
根據本發明概念的一些示例性實施例，可提供一種包括 三個電極的金屬-絕緣體-金屬(MIM)電容器。因此，電容器可使電容增大。
根據本發明概念的一些示例性實施例，第一接觸插塞可接觸兩個電極(例如，第一電極及第三電極)且可穿過第三電極，同時接觸第三電極的側表面及第三電極的頂表面的一部分。藉此，可在第一接觸插塞與第三電極之間提供增大的接觸面積，此可導致電阻減小。總之，電容器可具有增大的電容(例如，由於電阻的減小)。
在本文中，為易於說明，可使用例如「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」、「較高的(higher)」、「頂部(top)」、「側部(side)」、「在...上(on)」、「垂直的(vertical)」、「水平的(horizontal)」、「橫向的(lateral)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。舉例而言，本文中所用的用語「上部的」、「較高的」、「在...上」及/或「頂部」可指代相對於另一元件或特徵進一步位於垂直方向上的元件或特徵(如圖1所示)，用語「水平的」、「橫向的」及/或「側部」可指代相對於垂直於或幾乎垂直於垂直方向的方向的元件或特徵，且用語「下部的」及/或「在...下方」可指代相對於另一元件或特徵進一步位於與垂直方向相反的方向上的元件或特徵。應理解，該些空間相對性用語旨在除圖中所繪示定向外亦囊括所述裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其 他元件或特徵「下方」或「之下」的元件此時將被定向為在其他元件或特徵「上方」。因此，用語「在...下方」可囊括上方及下方兩種定向。所述裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可相應地進行闡釋。
應理解，當稱一元件「連接至(connected to)」或「耦合至(coupled to)」另一元件時，所述元件可直接連接至、直接接觸及/或直接耦合至所述另一元件，抑或可存在中間元件。本文中所用用語「及/或(and/or)」包含相關列出項中的一或多個項的任意及所有組合。
本文中參照剖視圖闡述示例性實施例，所述剖視圖是示例性實施例的理想化示例性實施例(及中間結構)的示意圖。藉此，預期會因例如製造技術及/或容差而偏離圖示形狀。因此，示例性實施例不應被視為僅限於本文中所示區的特定形狀，而是包含由例如製造而引起的形狀偏差。
儘管已結合附圖中示出的本發明概念的一些示例性實施例闡述了本發明概念，然而熟習此項技術者將理解，在不背離本發明概念的技術精神及基本特徵的情況下，可作出各種改變及修改。對於熟習此項技術者而言將顯而易見的是，在不背離本發明概念的範圍及精神的情況下，可對其作出各種替換、修改及改變。
1、7:頂表面
3、8:底表面
10:第一區
20:第二區
100:基板
102:第一層間介電層
104:下連接線
106:第一緩衝介電層
108:第二層間介電層
110:第一電極
112:第一介電層
114:第二電極
116:第二介電層
118:第三電極
120:第二緩衝介電層
122:第三層間介電層
123:第三緩衝介電層
124:第一接觸插塞/插塞
134:第二接觸插塞/插塞
140:第一上連接線
142:第二上連接線
146:貫穿插塞/插塞
148:第四層間介電層
150:第四緩衝介電層
A:部分
PE1:第一穿過部
PE2:第二穿過部
PE3:第三穿過部
PE4:第四穿過部

Claims (20)

  1. 一種半導體裝置，包括：第一電極，在基板上；第二電極，在所述第一電極上；第一介電層，在所述第一電極與所述第二電極之間；第三電極，在所述第二電極上；第二介電層，在所述第二電極與所述第三電極之間；第一接觸插塞，穿過所述第三電極且接觸所述第一電極；以及緩衝介電層，在所述第三電極的頂表面上，其中所述第一接觸插塞接觸所述第三電極的所述頂表面及所述第三電極的側表面，所述緩衝介電層不覆蓋所述第三電極的所述頂表面的第一部分，且所述第三電極的所述頂表面的所述第一部分接觸所述第一接觸插塞。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接觸插塞穿過所述第一介電層及所述第二介電層。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接觸插塞的底表面在所述第一電極的頂表面與所述第一電極的底表面之間。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接觸插塞包括：第一段，所述第一段的至少一部分在所述第三電極的所述 頂表面上方；以及第二段，在所述第三電極的所述頂表面與所述第一電極的底表面之間，且所述第一段的寬度大於所述第二段的寬度。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第一段的第一表面不被所述第二段覆蓋，且所述第二段鄰近所述第一段的所述第一表面且自所述第一段的所述第一表面朝所述基板的頂表面延伸，所述第一段的所述第一表面平行於所述基板的所述頂表面。
  6. 如申請專利範圍第5項所述的半導體裝置，其中：所述緩衝介電層覆蓋所述第三電極的所述頂表面的第二部分，所述第三電極的所述頂表面的所述第二部分與所述第一段的所述第一表面共面。
  7. 如申請專利範圍第5項所述的半導體裝置，其中：所述緩衝介電層覆蓋所述第三電極的所述頂表面的第二部分，所述第三電極的所述頂表面的所述第二部分在較所述第一段的所述第一表面的水平高度高的水平高度處。
  8. 如申請專利範圍第5項所述的半導體裝置，其中所述第一接觸插塞包括彼此面對的第一側表面與第二側表面，所述第一段的所述第一側表面與所述第二段的所述第一側表面彼此不對齊， 所述第一段的所述第二側表面與所述第二段的所述第二側表面彼此對齊，且所述第一段的所述第一表面將所述第一段的所述第一側表面連接至所述第二段的所述第一側表面。
  9. 如申請專利範圍第4項所述的半導體裝置，其中所述第一段的第一表面及所述第一段的第二表面不被所述第二段覆蓋，所述第一段的所述第一表面及所述第一段的所述第二表面平行於所述基板的頂表面，所述第二段在所述第一段的所述第一表面與所述第一段的所述第二表面之間且自所述第一段的所述第一表面及所述第一段的所述第二表面朝所述基板的頂表面延伸，所述第一接觸插塞更包括彼此面對的第一側表面與第二側表面，所述第一段的所述第一側表面與所述第二段的所述第一側表面彼此不對齊，所述第一段的所述第二側表面與所述第二段的所述第二側表面彼此不對齊，所述第一段的所述第一表面將所述第一段的所述第一側表面連接至所述第二段的所述第一側表面，且所述第一段的所述第二表面將所述第一段的所述第二側表面連接至所述第二段的所述第二側表面。
  10. 如申請專利範圍第1項所述的半導體裝置，更包括：下連接線，在所述基板與所述第一電極之間；第二接觸插塞，接觸所述第二電極；上連接線，在所述第二接觸插塞的頂表面上；以及貫穿插塞，將所述下連接線連接至所述上連接線。
  11. 如申請專利範圍第10項所述的半導體裝置，更包括：第一層間介電層，在所述第三電極上；緩衝介電層，在所述第一層間介電層上；以及第二層間介電層，在所述緩衝介電層上，其中所述第二接觸插塞穿過所述第一層間介電層及所述緩衝介電層，且所述上連接線在所述第二層間介電層中。
  12. 一種半導體裝置，包括：第一電極，在基板上，所述第一電極具有第一穿過部；第一介電層，在所述第一電極的頂表面上以及所述第一穿過部中；第二電極，在所述第一介電層上，所述第二電極具有不與所述第一穿過部交疊的第二穿過部；第二介電層，在所述第二電極的頂表面上及所述第二穿過部中；第三電極，在所述第二介電層上，所述第三電極具有第三穿過部及第四穿過部，所述第三穿過部與所述第二穿過部交疊，所述第四穿過部與所述第一穿過部交疊； 第一接觸插塞，在所述第二穿過部及所述第三穿過部中，所述第一接觸插塞將所述第一電極連接至所述第三電極；以及緩衝介電層，在所述第三電極的頂表面上，其中所述第一接觸插塞接觸所述第三電極的側表面及所述第三電極的所述頂表面的一部分，所述緩衝介電層不覆蓋所述第三電極的所述頂表面的所述一部分。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述第一介電層與所述第二介電層在所述第二穿過部中彼此接觸。
  14. 如申請專利範圍第12項所述的半導體裝置，其中所述第一接觸插塞的底表面在所述第一電極的所述頂表面與所述第一電極的底表面之間。
  15. 如申請專利範圍第12項所述的半導體裝置，其中所述第三電極的所述側表面及所述第三電極的所述頂表面的所述一部分與所述第二穿過部交疊。
  16. 如申請專利範圍第15項所述的半導體裝置，其中：所述緩衝介電層不覆蓋所述第三電極的所述側表面。
  17. 如申請專利範圍第12項所述的半導體裝置，更包括：第二接觸插塞，在所述第一穿過部上且連接至所述第二電極；第一上連接線，在所述第一接觸插塞上；以及第二上連接線，在所述第二接觸插塞上。
  18. 一種半導體裝置，包括：第一電極，在基板上； 第二電極，在所述第一電極上；第三電極，在所述第二電極上；介電層，在所述第一電極、所述第二電極與所述第三電極之間；第一接觸插塞，將所述第一電極連接至所述第三電極；第二接觸插塞，穿過所述介電層的一部分且接觸所述第二電極；以及緩衝介電層，在所述第三電極的頂表面上，其中所述第一接觸插塞穿過所述第三電極，所述第一接觸插塞接觸所述第三電極的所述頂表面及所述第三電極的側表面，且所述第三電極的所述頂表面不被所述緩衝介電層覆蓋，其中所述第一接觸插塞的底表面高於所述第一電極的底表面。
  19. 如申請專利範圍第18項所述的半導體裝置，其中：所述第三電極的所述側表面不被所述緩衝介電層覆蓋。
  20. 如申請專利範圍第18項所述的半導體裝置，其中所述第一接觸插塞包括：第一段，在所述第三電極的頂表面上方；以及第二段，在所述第三電極的所述頂表面下方，所述第一段的寬度大於所述第二段的寬度，且所述第一段具有與所述第三電極的所述頂表面共面的表面。
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