TWI814935B - 半導體裝置 - Google Patents

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TWI814935B TW108139624A TW108139624A TWI814935B TW I814935 B TWI814935 B TW I814935B TW 108139624 A TW108139624 A TW 108139624A TW 108139624 A TW108139624 A TW 108139624A TW I814935 B TWI814935 B TW I814935B
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朴桭𢉢
丁少鋒
方鏞勝
安正勳
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Abstract

一種半導體裝置包括基底、包括第一孔的第一電極、在第一電極的上表面上及第一孔的內表面上的第一介電層、在第一介電層上的第二電極、在第二電極上的第二介電層、在第二介電層上並包括第二孔的第三電極、以及延伸穿過第二電極及第二介電層並延伸穿過第一孔及第二孔的第一接觸插塞。第一接觸插塞的側壁與第一孔的側壁及第二孔的側壁隔離而不直接接觸，且具有位於鄰近第二電極的上表面之處的台階部分。

Description

半導體裝置 [相關申請案的交叉參考]
本申請案主張於2019年5月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2019-0052419號的優先權，所述韓國專利申請案的揭露內容全部併入本文中供參考。
本發明的示例性實施例是有關於半導體裝置，且更具體而言，是有關於金屬-絕緣體-金屬(MIM)電容器。
隨著半導體裝置(例如動態隨機存取記憶體(dynamic random access memory，DRAM)裝置)的整合密度增加，半導體裝置中單位單元的面積減小，且因此半導體裝置中一或多個電容器的面積亦減小。然而，為了整合半導體裝置，可能需要增加電容器的電容。
當減小電容器的電容器介電層的厚度以增加電容器的電容時，電容器的洩漏電流可能增加。因此，可應用高介電層作為電容器的電容器介電層。然而，當高介電層用作電容器中的電容器介電層時，可在所述高介電層與電容器的上電極之間形成較低介電層，其中上電極由多晶矽形成。因此，可能無法獲得電容 器的所期望電容。因此，可在半導體裝置中使用金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器來代替金屬-絕緣體-半導體(metal-insulator-semiconductor，MIS)電容器。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基底；第一電極，包括第一孔；第一介電層，在所述第一電極的上表面上，並填充所述第一孔的至少一部分；第二電極，在所述第一介電層上；第二介電層，在所述第二電極上；第三電極，在所述第二介電層上，所述第三電極包括第二孔；以及第一接觸插塞，延伸穿過所述第一孔、所述第二電極、所述第二介電層及所述第二孔。所述第一接觸插塞的側壁可與所述第一電極及所述第三電極隔離而不直接接觸。所述第一接觸插塞的所述側壁可具有台階部分。所述第一接觸插塞的所述側壁的所述台階部分可鄰近所述第二電極的上表面。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基底；第一電極，在所述基底上；第一介電層，在所述第一電極上；第二電極，在所述第一介電層上；第二介電層，在所述第二電極上；第三電極，在所述第二介電層上；以及第一接觸插塞，延伸穿過並接觸所述第一電極及所述第三電極。所述第一接觸插塞可包括：第一部分，至少部分地在所述第一電極的下表面與所述基底的上表面之間；第二部分，相對於所述第三電極的上表面至少部分地遠離所述基底的所述上表面；以及第三部 分，至少部分地在所述第一電極的上表面與所述第三電極的下表面之間。所述第一部分的側壁可相對於所述第三部分的側壁偏移。所述第三部分的所述側壁可相對於所述第二部分的側壁偏移。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基底；第一電極，在所述基底上；第一介電層，在所述第一電極上；第二電極，在所述第一介電層上，所述第二電極包括第一孔；第二介電層，在所述第二電極上，所述第二介電層至少部分地填充所述第一孔；第三電極，在所述第二介電層上；以及第一接觸插塞，延伸穿過所述第一電極、所述第一介電層、所述第一孔及所述第三電極。所述第一接觸插塞可覆蓋所述第一電極的上表面及所述第三電極的上表面中的至少一者。
100:基底
100U:基底的上表面
101:第一層間絕緣層
103:第一下佈線層
105:第一緩衝絕緣層
107:第二層間絕緣層
109:第二緩衝絕緣層
111:第三層間絕緣層
113:第二下佈線層
115:第三下佈線層
117:第四下佈線層
119:導電穿孔
121:第三緩衝絕緣層
123:第四層間絕緣層
123U:第四層間絕緣層的上表面
201:第一電極
201IS:第一電極的內側壁
201S:第一電極的側壁
201U:第一電極的上表面
203:第一介電層
203U:第一介電層的上表面
205:第二電極
205IS:第二電極的內部側壁
207:第二介電層
209:第三電極
209IS:第三電極的內側壁
211:第五層間絕緣層
221:第一上佈線層
223:第二上佈線層
225:第三上佈線層
A、B:部分
CP1:第一接觸插塞/接觸插塞/第一導電插塞/導電插塞
CP2:第二接觸插塞
CP3:第三接觸插塞
EL1:第一電極層
EL2:第二電極層
EL3:第三電極層
H1:第一孔
H1B:第一孔的底表面
H1S:第一孔的側壁
H2:第二孔
H2B:第二孔的底表面
H2S:第二孔的側壁
H3:第三孔
H3S:第三孔的側壁
H5:第五孔
H6:第六孔
H7:第七孔
I-I’:線
L1:第二電極的下表面
L2:第一電極的下表面
L3:第三電極的下表面
MP1:第一罩幕圖案
MP2:第二罩幕圖案
MP3:第三罩幕圖案
P1:第一接觸插塞的第一部分
P1a:第二接觸插塞的第一部分
P2:第一接觸插塞的第二部分
P2a:第二接觸插塞的第二部分
P3a:第二接觸插塞的第三部分
S1:第二電極的上表面
S1a、S1b:第二電極的上表面的部分
S2:第一電極的上表面
S2a、S2b:第一電極的上表面的部分
S3:第三電極的上表面
S3a、S3b:第三電極的上表面的部分
SP:台階部分
SP1:台階部分/第一台階部分
SP2:台階部分/第二台階部分
SW1:第一接觸插塞的側壁
SW2:第二接觸插塞的側壁
TH1:第一貫通孔
TH2:第二貫通孔
TH3:第三貫通孔
W1、W2、W3、Wa1、Wa2、Wa3、Waa1、Waa2:寬度
圖1是示出根據本發明概念一些示例性實施例的半導體裝置的平面圖。
圖2是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
圖3A是圖2所示部分A的放大視圖。
圖3B是圖2所示部分B的放大視圖。
圖4是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
圖5是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
圖6是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
圖7A、圖7B、圖7C、圖7D、圖7E、圖7F及圖7G示出根據本發明概念一些示例性實施例製造半導體裝置的方法，且是沿著圖1所示線I-I’截取的剖視圖。
現在將在下文中參照附圖更全面地闡述各種示例性實施例。在本申請案通篇中，相同的參考編號可指代相同的元件。
圖1是示出根據本發明概念一些示例性實施例的半導體裝置的平面圖。圖2是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。圖3A是圖2所示部分A的放大視圖。圖3B是圖2所示部分B的放大視圖。
參照圖1及圖2，第一層間絕緣層101可設置於基底100的上表面上。基底100可例如為單晶矽晶圓或絕緣體上矽(silicon on insulator，SOI)基底。第一層間絕緣層101可包含絕緣材料，例如氧化矽或氮化矽。第一下佈線層103可設置於第一層間絕緣層101中。第一下佈線層103的上表面可與第一層間絕緣層101的上表面共面。第一下佈線層103可包含金屬，例如銅、鋁或鎢。第一緩衝絕緣層105可設置於第一層間絕緣層101的上表面上。第一緩衝絕緣層105可覆蓋第一下佈線層103的上表面的一部分及第一層間絕緣層101的整個上表面。第一緩衝絕緣層105可例如包含碳氮化矽(silicon carbonitride，SiCN)。
第二層間絕緣層107可設置於第一緩衝絕緣層105上。第二層間絕緣層107可覆蓋第一緩衝絕緣層105的上表面。第二層間絕緣層107可包含絕緣材料，例如氧化矽或氮化矽。第二緩衝絕緣層109可設置於第二層間絕緣層107上。第二緩衝絕緣層109可覆蓋第二層間絕緣層107的上表面。第二緩衝絕緣層109可例如包含碳氮化矽(SiCN)。第三層間絕緣層111可設置於第二緩衝絕緣層109上。第三層間絕緣層111可覆蓋第二緩衝絕緣層109的上表面。第三層間絕緣層111可包含絕緣材料，例如氧化矽或氮化矽。
應理解，如本文所述，「在」另一元件「上」的元件可在所述另一元件上方或下方。另外，「在」另一元件「上」的元件可直接在所述另一元件上使得所述元件與所述另一元件的至少一部分直接接觸，或者可間接在所述另一元件上使得所述元件藉由一或多個夾置結構及/或空間與所述另一元件隔離而不直接接觸。
第二下佈線層113可設置於第二緩衝絕緣層109及第三層間絕緣層111中。第二下佈線層113可穿透第三層間絕緣層111及第二緩衝絕緣層109。第二下佈線層113的上表面可與第三層間絕緣層111的上表面共面。第二下佈線層113可包含金屬，例如銅、鋁或鎢。第三下佈線層115可設置於第三層間絕緣層111及第二緩衝絕緣層109中。第三下佈線層115可穿透第三層間絕緣層111及第二緩衝絕緣層109。第三下佈線層115可與第二下佈線層113間隔開。第三下佈線層115的上表面可與第三層間絕緣層 111的上表面共面。第三下佈線層115可包含金屬，例如銅、鋁或鎢。第四下佈線層117可設置於第二緩衝絕緣層109及第三層間絕緣層111中。第四下佈線層117可穿透第三層間絕緣層111及第二緩衝絕緣層109。第四下佈線層117可與第二下佈線層113及第三下佈線層115間隔開。第四下佈線層117的上表面可與第三層間絕緣層111的上表面共面。第四下佈線層117可電性連接至電阻器。第四下佈線層117可包含金屬，例如銅、鋁或鎢。導電穿孔119可設置於第一下佈線層103與第三下佈線層115之間。導電穿孔119可穿透第一緩衝絕緣層105及第二層間絕緣層107。導電穿孔119可接觸第一下佈線層103及第三下佈線層115，且可在其之間進行電性連接。導電穿孔119可包含金屬，例如銅、鋁或鎢。
第三緩衝絕緣層121可設置於第三層間絕緣層111上。第三緩衝絕緣層121可覆蓋第二下佈線層至第四下佈線層113、115及117的上表面及第三層間絕緣層111的上表面。第三緩衝絕緣層121可例如包含碳氮化矽(SiCN)。第四層間絕緣層123可設置於第三緩衝絕緣層121上。第四層間絕緣層123的厚度可大於第一層間絕緣層至第三層間絕緣層101、107及111中的每一者的厚度。第四層間絕緣層123可包含絕緣材料，例如氧化矽或氮化矽。
第一電極201可設置於第四層間絕緣層123的上表面123U上，且可接觸第四層間絕緣層123的上表面123U，使得第一層間絕緣層至第四層間絕緣層101、107、111及123位於基底 100的上表面100U與第一電極201之間。第一電極201可與第二下佈線層113及第三下佈線層115豎直交疊。第一電極201可不設置於第四下佈線層117上。第一電極201可在其中包括第一孔H1。第一孔H1可與第二下佈線層113豎直交疊(例如，在與基底100的上表面100U垂直的豎直方向上交疊)。第一孔H1可暴露出第四層間絕緣層123的上表面的一部分。第一電極201可例如包含TaN、Ta、Al、Ti、TiN、TaSiN、WN及/或WSiN。
第一介電層203可設置於第一電極201上。如圖2及圖3A所示，第一介電層203可在第一電極201的上表面201U及側壁201S上，且可覆蓋第一電極201的上表面201U及側壁201S。第一介電層203可設置於第一孔H1的底表面H1B及側壁H1S上。亦即，第一介電層203可在第四層間絕緣層123的上表面123U的由第一孔H1暴露出的部分上，可接觸且因此可覆蓋所述部分。第一介電層203可例如包含Si3N4、Ta2O5、Al2O3及/或ZrO2。如至少圖3A所示，第一介電層203所包括的一部分可填充第一孔H1的至少一部分，例如填充第一孔H1的有限部分，使得第一孔H1的剩餘部分不被第一介電層203填充。
第二電極205可設置於第一介電層203上。第二電極205可覆蓋第一介電層203的上表面的一部分。第二電極205可與第二下佈線層113及第三下佈線層115豎直交疊。第二電極205可不設置於第四下佈線層117上。第二電極205可填充第一電極201的其中設置有第一介電層203的第一孔H1。例如，如圖3A所示， 第二電極205所包括的一部分可填充第一孔H1的未被第一介電層203的至少所述部分填充的剩餘部分。第二電極205可在其中包括第二孔H2。第二孔H2可與第三下佈線層115豎直交疊。第二孔H2可暴露出第一介電層203的上表面的一部分。第二電極205可例如包含TaN、Ta、Al、Ti、TiN、TaSiN、WN及/或WSiN。
第二介電層207可設置於第二電極205上。第二介電層207可覆蓋第二電極205的上表面及側壁。第二介電層207可設置於第二孔H2的底表面H2B及側壁H2S上。如至少圖3B所示，第二介電層207所包括的一部分可填充第二孔H2的至少一部分，例如填充第二孔H2的有限部分，使得第二孔H2的剩餘部分不被第二介電層207填充。第二介電層207可覆蓋第一介電層203的上表面的由第二孔H2暴露出的部分。第二介電層207可接觸第二孔H2中第一介電層203的上表面203U。第二介電層207可在第四下佈線層117之上接觸第一介電層203的上表面203U。第二介電層207可例如包含Si3N4、Ta2O5、Al2O3及/或ZrO2。
第三電極209可設置於第二介電層207上。第三電極209可覆蓋第二介電層207的上表面及側壁。例如，如圖3B所示，第三電極209所包括的一部分可填充第二孔H2的未被第二介電層207的所述部分填充的剩餘部分。第三電極209可與第二下佈線層113及第三下佈線層115豎直交疊。第三電極209可不設置於第四下佈線層117上。第三電極209可在其中包括第三孔H3。如圖3A所示，第三孔H3可與第一電極201的第一孔H1部分或全部地豎 直交疊(例如，在與基底100的上表面100U垂直的方向上部分或全部地交疊)。第三孔H3可暴露出第二介電層207的上表面的一部分。第三電極209可填充第二電極205的其中設置有第二介電層207的第二孔H2。第三電極209可例如包含TaN、Ta、Al、Ti、TiN、TaSiN、WN及/或WSiN。第五層間絕緣層211可設置於第三電極209上。第五層間絕緣層211可覆蓋第三電極209及第二介電層207。第五層間絕緣層211可填充第三孔H3。第五層間絕緣層211可包含絕緣材料，例如氧化矽或氮化矽。
參照圖2及圖3A，第一接觸插塞CP1可延伸(例如穿透)穿過第一電極201的第一孔H1及第三電極209的第三孔H3。第一接觸插塞CP1可延伸穿過第五層間絕緣層211、第二電極205、第一介電層203、第二介電層207、第四層間絕緣層123及第三緩衝絕緣層121。如圖3A所示，第一接觸插塞CP1可延伸穿過第一介電層203的對第一孔H1的一部分進行填充的部分以及第二電極205的對第一孔H1的未被第一介電層203填充的剩餘部分進行填充的部分。第一接觸插塞CP1可接觸第二電極205及第二下佈線層113。第一接觸插塞CP1可電性連接至第二電極205及第二下佈線層113。如圖3A所示，第二電極205的上表面S1可具有階狀輪廓。例如，如圖3A所示，第二電極205的上表面S1的由第一接觸插塞CP1覆蓋的一部分S1a可為相對於第二電極205的上表面S1的由第二介電層207覆蓋(例如，在與基底100的上表面100U垂直的豎直方向上交疊)的一部分S1b凹陷的一部分。 第一接觸插塞CP1可接觸第二電極205的上表面S1的部分S1a，且如圖3A所示，可覆蓋第二電極205的上表面S1的部分S1a。第一接觸插塞CP1可與第一電極201及第三電極209實體地間隔開(例如，隔離而不直接接觸)且電性絕緣。
第一接觸插塞CP1可包括第一部分P1及第二部分P2。第一部分P1可至少部分地設置於第二電極205的凹陷的上表面S1上(例如，相對於上表面S1至少部分地遠離基底100的上表面100U)。第二部分P2可至少部分地設置於第二電極205的與第一介電層203的最上表面接觸的下表面L1下方(例如，至少部分地在下表面L1與基底100的上表面100U之間)。第二部分P2可至少部分地設置於第二電極205的上表面S1下方(例如，至少部分地在上表面S1與基底100的上表面100U之間)。第一部分P1可延伸穿過第三電極209的第三孔H3，且第二部分P2可延伸穿過第一電極201的第一孔H1。延伸穿過第三孔H3的第一部分P1的寬度Wa1可小於第三孔H3的寬度W1。第一部分P1可與第三孔H3的側壁間隔開。延伸穿過第一孔H1的第二部分P2的寬度Wa2可小於第一孔H1的寬度W2。第二部分P2可與第一孔H1的側壁間隔開。例如，第一介電層203的一部分可夾置於第二部分P2與第一孔H1的側壁之間。
第一導電插塞CP1可具有側壁SW1。如圖3A所示，第一接觸插塞CP1的側壁SW1可例如至少部分地基於被第一介電層203、第二電極205及第二介電層207的部分直接覆蓋而與第一電 極201及第三電極209實體地間隔開(例如，隔離而不直接接觸)且電性絕緣，並且可與第三孔H3的側壁H3S實體地隔離。第一導電插塞CP1的側壁SW1可具有台階部分SP。如圖3A所示，第一導電插塞CP1的側壁SW1的台階部分SP可位於鄰近第二電極205的上表面S1之處(例如，位於第二電極205的最上表面S1與第二電極205的下表面L1之間)。上表面S1的部分S1a及第二電極205的內部側壁205IS可接觸(例如，直接接觸)導電插塞CP1的側壁SW1的台階部分SP。如圖3A所示，第一接觸插塞CP1的第一部分P1的側壁SW1可相對於第一接觸插塞CP1的第二部分P2的側壁SW1而偏移，使得第一部分P1與第二部分P2之間(例如，在台階部分SP處)存在側壁SW1中的台階變化(例如，寬度的不連續變化)。第一接觸插塞CP1的第一部分P1的寬度Wa1可大於第一接觸插塞CP1的第二部分P2的寬度Wa2。接觸插塞CP1的第一部分P1的寬度Wa1可隨著與第二部分P2的接近度的增加而成比例地及/或隨著與第二電極205的接近度的增加而成比例地逐漸(例如，連續)減小。接觸插塞CP1的第二部分P2的寬度可隨著與基底100的上表面100U的接近度的增加而成比例地逐漸(例如，連續)減小。第一接觸插塞CP1可具有T形狀。第一接觸插塞CP1可例如包含銅、鋁或鎢。
參照圖2及圖3B，第二接觸插塞CP2可延伸(例如穿透)穿過第二電極205的第二孔H2。第二接觸插塞CP2可延伸(例如穿透)穿過第五層間絕緣層211、第三電極209、第二介電層207、 第一介電層203、第一電極201及第四層間絕緣層123以及第三緩衝絕緣層121。第二接觸插塞CP2可實體地且電性接觸(例如，直接接觸)第三電極209、第一電極201及第三下佈線層115。第二接觸插塞CP2可與第二電極205實體地間隔開(例如，隔離而不直接接觸)且電性絕緣。第一電極201的上表面S2可具有階狀輪廓。例如，第一電極201的上表面S2的由第二接觸插塞CP2覆蓋的一部分可為相對於由第一介電層203覆蓋的第一電極201的上表面S2凹陷的一部分。第三電極209的上表面S3可具有階狀輪廓。例如，第三電極209的上表面S3的由第二接觸插塞CP2覆蓋的一部分可為相對於由第五層間絕緣層211覆蓋的第三電極209的上表面S3凹陷的一部分。
第二接觸插塞CP2可接觸第一電極201的上表面S2的所述部分及第三電極209的上表面S3的所述部分。第二接觸插塞CP2可與第二孔H2的側壁間隔開。例如，第二介電層207的一部分可夾置於第二孔H2的側壁與第二接觸插塞CP2之間。第三電極209的對第二孔H2的一部分進行填充的一部分可夾置於第二接觸插塞CP2與第二孔H2中第二介電層207的一部分之間。
第二接觸插塞CP2可包括第一部分P1a、第二部分P2a及第三部分P3a。如圖3B所示，第三部分P3a可在第一部分P1a與第二部分P2a之間。如圖3B所示，第一部分P1a可至少部分地設置於第一電極201的下表面L2下方(例如，至少部分地在下表面L2與基底100的上表面100U之間)。如圖3B所示，第一部分 P1a可設置於第一電極201的上表面S2下方(例如，在上表面S2與基底100的上表面100U之間)。如圖3B所示，第二部分P2a可至少部分地設置於第三電極209的凹陷的上表面S3上(例如，相對於第三電極209的上表面S3至少部分地遠離基底100的上表面100U)。第三部分P3a可至少部分地設置於第三電極209的下表面L3與第一電極201的凹陷的上表面S2之間。第三部分P3a可延伸穿過第二孔H2，且可穿透(例如延伸過)第一介電層203及第二介電層207。如圖3B所示，例如，第三部分P3a可延伸穿過第二介電層207的對第二孔H2的一部分進行填充的部分以及第三電極209的對第二孔H2的未被第二介電層207填充的剩餘部分進行填充的部分。如圖3B所示，第三電極209的一部分可在第二介電層207與第二接觸插塞CP2之間，且可更至少部分地在第二孔H2內，使得第三電極209的所述部分至少部分地填充第二孔H2。延伸穿過第二孔H2的第三部分P3a的寬度Wa3可小於第二孔H2的寬度W3。如圖3B所示，第二部分P2a的寬度Waa2可大於第一部分P1a的寬度Waa1及第三部分P3a的寬度Wa3。第三部分P3a的寬度Wa3可大於第一部分P1a的寬度Waa1。亦即，第一部分P1a的寬度Waa1可小於第二部分P2a的寬度Waa2及第三部分P3a的寬度Wa3。第二部分P2a的寬度Waa2可隨著與第三部分P3a的接近度而成比例地逐漸(例如，連續)減小。第一部分P1a的寬度Waa1可隨著與基底100的上表面100U的接近度而成比例地逐漸(例如，連續)減小。
第二接觸插塞CP2可具有側壁SW2。第二接觸插塞CP2的側壁SW2可具有多個台階部分SP1及SP2。第一台階部分SP1可位於鄰近第一電極201的上表面S2之處。上表面S2的一部分S2a及第一電極201的內側壁201IS可接觸第二接觸插塞CP2的側壁SW2的第一台階部分SP1，且因此第三部分P3a可覆蓋第一電極201的上表面S2的部分S2a。第一台階部分SP1可位於第一電極201的下表面L2與第一電極201的上表面S2之間。具體而言，第一台階部分SP1可位於第一電極201的下表面L2與第一電極201的被第一介電層203覆蓋(例如，在與基底100的上表面100U垂直的豎直方向上交疊)的最上表面S2(例如，上表面S2的部分S2b)之間。第二台階部分SP2可位於鄰近第三電極209的上表面S3之處。上表面S3的一部分S3a及第三電極209的內側壁209IS可接觸第二接觸插塞CP2的側壁SW2的第二台階部分SP2，且因此第二部分P2a可覆蓋第三電極209的上表面S3的部分S3a。第二台階部分SP2可位於第三電極209的下表面L3與第三電極209的上表面S3之間。具體而言，第二台階部分SP2可位於第三電極209的下表面L3與第三電極209的被第五層間絕緣層211覆蓋(例如，在與基底100的上表面100U垂直的豎直方向上交疊)的最上表面S3(例如，上表面S3的部分S3b)之間。如圖3B所示，第二接觸插塞CP2的第一部分P1a的側壁SW2可相對於第二接觸插塞CP2的第三部分P3a的側壁SW2偏移，使得第一部分P1a與第三部分P3a之間(例如，在台階部分SP1處)存在 側壁SW2中的台階變化(例如，寬度的不連續變化)。如圖3B所示，第二接觸插塞CP2的第三部分P3a的側壁SW2可相對於第二接觸插塞CP2的第二部分P2a的側壁SW2偏移，使得第二部分P2a與第三部分P3a之間(例如，在台階部分SP2處)存在側壁SW2中的台階變化(例如，寬度的不連續變化)。第二接觸插塞CP2可包含金屬，例如銅、鋁或鎢。
根據本發明概念的一些示例性實施例，第一接觸插塞CP1可覆蓋第二電極205的上表面S1的部分S1a，且可接觸第二電極205。第二接觸插塞CP2可覆蓋第一電極201及第三電極209的上表面S2及S3的部分S2a及S3a，且可接觸第一電極201及第三電極209。因此，第二接觸插塞CP2可覆蓋第一電極201的上表面(例如，部分S2a)及第三電極209的上表面(例如，部分S3a)中的至少一者。第一接觸插塞CP1與第二電極205之間的接觸面積可增加，且第二接觸插塞CP2與第一電極201及第三電極209中的每一者之間的接觸面積可增加。因此，第一接觸插塞CP1及第二接觸插塞CP2中的每一者的電阻可減小。
再次參照圖2，第三接觸插塞CP3可接觸第四下佈線層117。第三接觸插塞CP3可延伸穿過第三緩衝絕緣層121、第四層間絕緣層123、第一介電層203及第二介電層207以及第五層間絕緣層211，且可接觸第四下佈線層117的上表面以電性連接至第四下佈線層117。第三接觸插塞CP3可包含金屬，例如銅、鋁或鎢。
第一上佈線層221、第二上佈線層223及第三上佈線層 225可設置於第五層間絕緣層211上。第一上佈線層221可設置於第一接觸插塞CP1的上表面上，且可電性連接至第一接觸插塞CP1。第二上佈線層223可設置於第二接觸插塞CP2的上表面上，且可電性連接至第二接觸插塞CP2。第三上佈線層225可設置於第三接觸插塞CP3的上表面上，且可電性連接至第三接觸插塞CP3。
圖4是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
參照圖4，第二接觸插塞CP2的延伸穿過第二電極205中第二孔H2的第三部分P3a可接觸第二介電層207的對第二孔H2的側壁進行覆蓋的一部分。例如，在第二接觸插塞CP2的第三部分P3a與第二介電層207的對第二孔H2的側壁進行覆蓋的所述部分之間可不設置有第三電極209的一部分。亦即，不同於圖2所示者，可不由第三電極209的一部分填充第二孔H2。
圖5是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
參照圖5，第一接觸插塞CP1可包括在第二電極205的上表面S1上的第一部分P1及在第二電極205的上表面S1下方的第二部分P2。第一接觸插塞CP1可延伸穿過並接觸第二電極205，但可不覆蓋第二電極205的上表面S1。例如，第一接觸插塞CP1的側壁SW1可為平整的。亦即，第一接觸插塞CP1的第一部分P1的側壁SW1可與第一接觸插塞CP1的第二部分P2的側壁SW1 對齊。如圖5所示，第一部分P1的側壁SW1及第二部分P2的側壁SW1可相對於基底100的上表面100U傾斜。第一部分P1的側壁SW1及第二部分P2的側壁SW1可彼此傾斜地對齊。在一些實施例中，第一部分P1的側壁SW1及第二部分P2的側壁SW1可垂直於基底100的上表面100U。亦即，第一部分P1的側壁SW1及第二部分P2的側壁SW1可彼此豎直對齊(例如，在與基底100的上表面100U垂直的豎直方向上對齊)。第一接觸插塞CP1可具有錐形橫截面或矩形橫截面。
圖6是沿著圖1所示線I-I’截取的剖視圖，示出根據本發明概念一些示例性實施例的半導體裝置。
參照圖6，第二接觸插塞CP2可包括第一部分P1a、第二部分P2a及第三部分P3a。第一部分P1a可設置於第一電極201的上表面S2下方。第二部分P2a可設置於第三電極209的上表面S3上。第三部分P3a可設置於第一部分P1a與第二部分P2a之間。第二接觸插塞CP2可延伸穿過第一電極201及第三電極209，且可接觸第一電極201及第三電極209，但可不覆蓋第一電極201的上表面S2及第三電極209的上表面S3。例如，第二接觸插塞CP2的側壁SW2可為平整的。亦即，在第二接觸插塞CP2中，第一部分P1a的側壁SW2、第二部分P2a的側壁SW2及第三部分P3a的側壁SW2可彼此對齊，例如如圖6所示，使得第一部分P1a的側壁SW2、第二部分P2a的側壁SW2及第三部分P3a的側壁SW2界定單一連續三維幾何形狀的表面的單獨部分(例如，單個 圓錐形狀或圓錐表面的單獨部分，如圖6所示)。
如圖6所示，在第二接觸插塞CP2中，第一部分P1a的側壁SW2、第二部分P2a的側壁SW2及第三部分P3a的側壁SW2可相對於基底100的上表面100U傾斜，且可彼此傾斜地對齊。在一些實施例中，在第二接觸插塞CP2中，第一部分P1a的側壁SW2、第二部分P2a的側壁SW2及第三部分P3a的側壁SW2可垂直於基底100的上表面100U，且可彼此豎直對齊(例如，在與基底100的上表面100U垂直的豎直方向上對齊)。第二接觸插塞CP2可具有錐形橫截面或矩形橫截面。
圖7A、圖7B、圖7C、圖7D、圖7E、圖7F及圖7G示出根據本發明概念一些示例性實施例製造半導體裝置的方法，且是沿著圖1所示線I-I’截取的剖視圖。
參照圖7A，可在基底100上形成第一層間絕緣層101。可在第一層間絕緣層101中形成第一下佈線層103。第一下佈線層103的上表面可與第一層間絕緣層101的上表面共面。可在第一層間絕緣層101的上表面上形成第一緩衝絕緣層105。第一緩衝絕緣層105可覆蓋第一下佈線層103的上表面的一部分。可形成第二層間絕緣層107以覆蓋第一緩衝絕緣層105的上表面。可形成導電穿孔119以延伸穿過第一緩衝絕緣層105及第二層間絕緣層107。導電穿孔119可接觸第一下佈線層103的上表面。可在第二層間絕緣層107的上表面上依序形成第二緩衝絕緣層109及第三層間絕緣層111。可在第二緩衝絕緣層109及第三層間絕緣層111 中設置第二下佈線層113、第三下佈線層115及第四下佈線層117。第三下佈線層115可接觸導電穿孔119的上表面。第二下佈線層至第四下佈線層113、115及117的上表面可與第三層間絕緣層111的上表面共面。
可在第三層間絕緣層111的上表面上形成第三緩衝絕緣層121。第三緩衝絕緣層121可覆蓋第三層間絕緣層111的上表面及第二下佈線層至第四下佈線層113、115及117的上表面。可形成第四層間絕緣層123以覆蓋第三緩衝絕緣層121的上表面。可在第四層間絕緣層123的上表面上形成第一電極層EL1。第一電極層EL1可例如包含TaN、Ta、Al、Ti、TiN、TaSiN、WN及/或WSiN。
參照圖7B，可在第一電極層EL1上形成第一罩幕圖案MP1。可使用第一罩幕圖案MP1作為蝕刻罩幕來對第一電極層EL1進行圖案化，以形成第一電極201。第一罩幕圖案MP1可例如為光阻圖案。可藉由對第一電極層EL1的圖案化製程暴露出第四層間絕緣層123的上表面的一部分。第一電極201可包括第一孔H1及第五孔H5。第一孔H1可形成為與第二下佈線層113豎直交疊(例如，在與基底100的上表面100U垂直的豎直方向上交疊)。第五孔H5可形成為與第三下佈線層115豎直交疊。可例如藉由乾式蝕刻製程來執行對第一電極層EL1的圖案化製程。在執行對第一電極層EL1的圖案化製程之後，可例如藉由灰化製程(ashing process)或剝除製程(strip process)移除第一罩幕圖案 MP1。
參照圖7C，可在第一電極201及第四層間絕緣層123上形成第一介電層203。第一介電層203可保形地覆蓋第一電極201的上表面及側壁以及第四層間絕緣層123的上表面。第一介電層203可形成為覆蓋第一孔H1的底表面及側壁以及第五孔H5的底表面及側壁。例如，第一介電層203可保形地覆蓋第一孔H1的側壁以及第四層間絕緣層123的上表面的由第一孔H1暴露出的一部分。例如，第一介電層203可保形地覆蓋第五孔H5的側壁以及第四層間絕緣層123的上表面的由第五孔H5暴露出的一部分。第一介電層203可例如包含Si3N4、Ta2O5、Al2O3及/或ZrO2。
可在第一介電層203上形成第二電極層EL2。第二電極層EL2可覆蓋第一介電層203的上表面。第二電極層EL2可填充其中形成第一介電層203的第一孔H1及其中形成第一介電層203的第五孔H5。第二電極層EL2可例如包含TaN、Ta、Al、Ti、TiN、TaSiN、WN及/或WSiN。
參照圖7D，可在第二電極層EL2上形成第二罩幕圖案MP2。可使用第二罩幕圖案MP2作為蝕刻罩幕來對第二電極層EL2進行圖案化，以形成第二電極205。第二罩幕圖案MP2可例如為光阻圖案。第二電極205可暴露出第一介電層203的上表面的一部分。第二電極205可包括第二孔H2及第六孔H6。第二孔H2可形成為與第一電極201的第五孔H5豎直交疊。第六孔H6可形成為與第一電極201的第一孔H1豎直交疊。作為實例，第二 電極205的第二孔H2的寬度可大於第一電極201的第五孔H5的寬度，且第二電極205的第六孔H6的寬度可小於第一電極201的第一孔H1的寬度。
可藉由圖案化製程移除第二電極層EL2的對第一電極201的第五孔H5進行填充的一部分。因此，第一介電層203的一部分可由第二孔H2暴露出。可藉由圖案化製程移除第二電極層EL2的對第一孔H1進行填充的一部分。第一介電層203的上表面的一部分可由第二電極205的第六孔H6暴露出。在執行對第二電極層EL2的圖案化製程之後，第二電極205的一部分可保留於第一介電層203的對第一孔H1的側壁進行覆蓋的一部分上。可例如藉由乾式蝕刻製程來執行對第二電極層EL2的圖案化製程。在執行對第二電極層EL2的圖案化製程之後，可移除第二罩幕圖案MP2。可例如藉由灰化製程或剝除製程來移除第二罩幕圖案MP2。
參照圖7E，可在第二電極205上形成第二介電層207。第二介電層207可保形地覆蓋第二電極205的上表面及側壁、第一介電層203的上表面的由第二電極205暴露出的一部分以及第二電極205的第二孔H2的內表面。第二介電層207可填充第二電極205的第六孔H6。第二介電層207可例如包含Si3N4、Ta2O5、Al2O3及/或ZrO2。可在第二介電層207上形成第三電極層EL3。第三電極層EL3可保形地覆蓋第二介電層207的上表面，且可填充其中形成第二介電層207的第二孔H2。第三電極層EL3可例如包含TaN、Ta、Al、Ti、TiN、TaSiN、WN及/或WSiN。
參照圖7F，可在第三電極層EL3上形成第三罩幕圖案MP3。可使用第三罩幕圖案MP3作為蝕刻罩幕來對第三電極層EL3進行圖案化，以形成第三電極209。第三罩幕圖案MP3可例如為光阻圖案。第三電極209可暴露出第二介電層207的上表面的一部分。第三電極209可包括第三孔H3及第七孔H7。第三孔H3可形成為與第二電極205的第六孔H6及第一電極201的第一孔H1豎直交疊。第七孔H7可形成為與第二電極205的第二孔H2及第一電極201的第五孔H5豎直交疊。作為實例，第三電極209的第三孔H3的寬度可大於第二電極205的第六孔H6的寬度，且第三電極209的第七孔H7的寬度可小於第二電極205的第二孔H2的寬度。
可藉由圖案化製程移除第三電極層EL3的對第二電極205的第二孔H2進行填充的一部分。因此，第二介電層207的上表面的一部分可由第三電極209的第七孔H7暴露出。在執行對第三電極層EL3的圖案化製程之後，第三電極209的一部分可保留於第二介電層207的對第二孔H2的側壁進行覆蓋的一部分上。第二介電層207的上表面的一部分可由第三電極209的第三孔H3暴露出。可例如藉由乾式蝕刻製程來執行對第三電極層EL3的圖案化製程。在執行對第三電極層EL3的圖案化製程之後，可移除第三罩幕圖案MP3。可例如藉由灰化製程或剝除製程來移除第三罩幕圖案MP3。
參照圖7G，可在第三電極209及第二介電層207上形 成第五層間絕緣層211。第五層間絕緣層211可形成為填充第三電極209的第三孔H3及第七孔H7。第五層間絕緣層211可覆蓋第三電極209的上表面及側壁以及第二介電層207的上表面。
可形成第一貫通孔(through hole)TH1、第二貫通孔TH2及第三貫通孔TH3。第一貫通孔TH1可形成為穿過第五層間絕緣層211、第二電極205、第二介電層207、第一介電層203、第四層間絕緣層123及第三緩衝絕緣層121。第一貫通孔TH1可形成於第一電極201的第一孔H1、第二電極205的第六孔H6及第三電極209的第三孔H3中。第二電極205的上表面的一部分及內側壁可由第一貫通孔TH1暴露出。形成於第二電極205的上表面上的第一貫通孔TH1的寬度可小於第三電極209的第三孔H3的寬度，且可大於第二電極205的第六孔H6的寬度。形成於第二電極205的上表面下方的第一貫通孔TH1的寬度可小於第一電極201的第一孔H1的寬度。第一貫通孔TH1可不暴露出第一電極201及第三電極209。第一貫通孔TH1可暴露出第二下佈線層113的上表面的一部分。
第二貫通孔TH2可形成為穿過第五層間絕緣層211、第三電極209、第二介電層207、第一介電層203、第一電極201、第四層間絕緣層123及第三緩衝絕緣層121。第二貫通孔TH2可形成於第一電極201的第五孔H5、第二電極205的第二孔H2及第三電極209的第七孔H7中。第二貫通孔TH2可暴露出第三電極209的上表面的一部分及內側壁以及第一電極201的上表面的 一部分及內側壁。形成於第三電極209的上表面上的第二貫通孔TH2的寬度可大於第三電極209的第七孔H7的寬度。形成於第一電極201的上表面上的第二貫通孔TH2的寬度可大於第一電極201的第五孔H5的寬度。第二貫通孔TH2可不暴露出第二電極205。第二貫通孔TH2可暴露出第三下佈線層115的上表面的一部分。
第三貫通孔TH3可穿過第五層間絕緣層211、第一介電層203及第二介電層207、第四層間絕緣層123以及第三緩衝絕緣層121。第三貫通孔TH3可暴露出第四下佈線層117的上表面的一部分。可藉由蝕刻製程形成第一貫通孔TH1、第二貫通孔TH2及第三貫通孔TH3。可使用用於蝕刻第五層間絕緣層211、第一介電層203及第二介電層207、第四層間絕緣層123以及第三緩衝絕緣層121的蝕刻配方(etch recipe)來執行所述蝕刻製程。所述蝕刻配方可相對於第一電極至第三電極201、205及209以及第二下佈線層至第四下佈線層113、115及117具有蝕刻選擇性。可例如藉由乾式蝕刻製程來執行所述蝕刻製程。
再次參照圖2，可形成第一接觸插塞CP1、第二接觸插塞CP2及第三接觸插塞CP3。第一接觸插塞CP1可形成於第一貫通孔TH1中。第二接觸插塞CP2可形成於第二貫通孔TH2中。第三接觸插塞CP3可形成於第三貫通孔TH3中。第一接觸插塞CP1可形成為覆蓋第二電極205的上表面及側壁的由第一貫通孔TH1暴露出的部分。第二接觸插塞CP2可形成為覆蓋第三電極209的 上表面及側壁的由第二貫通孔TH2暴露出的部分、以及第一電極201的上表面及側壁的由第二貫通孔TH2暴露出的部分。可分別在第一接觸插塞至第三接觸插塞CP1、CP2及CP3上形成第一上佈線層至第三上佈線層221、223及225。例如，第一上佈線層221可形成於第一接觸插塞CP1的上表面上。第二上佈線層223可形成於第二接觸插塞CP2的上表面上。第三上佈線層225可形成於第三接觸插塞CP3的上表面上。
雖然已參照本發明概念的一些示例性實施例示出及闡述了本發明概念，但此項技術中具有通常知識者應理解，在不背離由以下申請專利範圍陳述的本發明概念的精神及範圍的條件下，可對所述示例性實施例在形式及細節上作出各種改變。
100:基底
100U:基底的上表面
101:第一層間絕緣層
103:第一下佈線層
105:第一緩衝絕緣層
107:第二層間絕緣層
109:第二緩衝絕緣層
111:第三層間絕緣層
113:第二下佈線層
115:第三下佈線層
117:第四下佈線層
119:導電穿孔
121:第三緩衝絕緣層
123:第四層間絕緣層
201:第一電極
201S:第一電極的側壁
201U:第一電極的上表面
203:第一介電層
205:第二電極
207:第二介電層
209:第三電極
211:第五層間絕緣層
221:第一上佈線層
223:第二上佈線層
225:第三上佈線層
A、B:部分
CP1:第一接觸插塞/接觸插塞/第一導電插塞/導電插塞
CP2:第二接觸插塞
CP3:第三接觸插塞
H1:第一孔
H2:第二孔
H3:第三孔
I-I’:線

Claims (25)

  1. 一種半導體裝置，包括： 基底； 第一電極，包括第一孔； 第一介電層，在所述第一電極的上表面上，並填充所述第一孔的至少一部分； 第二電極，在所述第一介電層上； 第二介電層，在所述第二電極上； 第三電極，在所述第二介電層上，所述第三電極包括第二孔；以及 第一接觸插塞，延伸穿過所述第一孔、所述第二電極、所述第二介電層及所述第二孔， 其中所述第一接觸插塞的側壁與所述第一電極及所述第三電極隔離而不直接接觸，所述第一接觸插塞的所述側壁具有台階部分，且所述第一接觸插塞的所述側壁的所述台階部分鄰近所述第二電極的上表面。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接觸插塞的所述側壁的所述台階部分在所述第二電極的所述上表面與所述第二電極的下表面之間。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接觸插塞的所述側壁的所述台階部分接觸所述第二電極的所述上表面。
  4. 如申請專利範圍第1項所述的半導體裝置，更包括： 第二接觸插塞，延伸穿過所述第一電極、所述第一介電層、所述第二介電層及所述第三電極，所述第二接觸插塞接觸所述第一電極及所述第三電極，所述第二接觸插塞與所述第二電極隔離而不直接接觸， 其中所述第二接觸插塞的側壁具有多個台階部分。
  5. 如申請專利範圍第1項所述的半導體裝置，更包括： 第二接觸插塞，延伸穿過所述第一電極、所述第一介電層、所述第二介電層及所述第三電極，所述第二接觸插塞接觸所述第一電極及所述第三電極，所述第二接觸插塞與所述第二電極隔離而不直接接觸， 其中所述第二接觸插塞覆蓋所述第一電極的所述上表面的一部分及所述第三電極的上表面的一部分。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括： 第二接觸插塞，延伸穿過所述第一電極、所述第一介電層、所述第二介電層及所述第三電極，所述第二接觸插塞接觸所述第一電極及所述第三電極，所述第二接觸插塞與所述第二電極隔離而不直接接觸， 其中所述第二接觸插塞包括 第一部分，在所述第一電極的所述上表面與所述基底的上表面之間， 第二部分，相對於所述第三電極的上表面至少部分地遠離所述基底的所述上表面，以及 第三部分，在所述第一部分與所述第二部分之間，且 其中所述第一部分的側壁、所述第二部分的側壁及所述第三部分的側壁彼此對齊，以界定單一連續三維幾何形狀的表面的單獨部分。
  7. 如申請專利範圍第1項所述的半導體裝置，其中 所述第一接觸插塞包括 第一部分，相對於所述第二電極的所述上表面至少部分地遠離所述基底的上表面；以及 第二部分，至少部分地在所述第二電極的下表面與所述基底的所述上表面之間， 所述第一部分的寬度隨著與所述第二電極的接近度的增加而成比例地連續減小，且 所述第二部分的寬度隨著與所述基底的所述上表面的接近度的增加而成比例地連續減小。
  8. 如申請專利範圍第1項所述的半導體裝置，更包括： 層間絕緣層，在所述基底的上表面與所述第一電極之間； 下佈線層，在所述層間絕緣層與所述基底的所述上表面之間；以及 第二接觸插塞，延伸穿過所述層間絕緣層、所述第一介電層及所述第二介電層，所述第二接觸插塞接觸所述下佈線層， 其中所述第一電極在所述層間絕緣層的上表面上並接觸所述層間絕緣層的所述上表面，且 所述第一介電層的一部分在所述層間絕緣層的所述上表面的一部分上並接觸所述層間絕緣層的所述上表面的所述部分。
  9. 一種半導體裝置，包括： 基底； 第一電極，在所述基底上； 第一介電層，在所述第一電極上； 第二電極，在所述第一介電層上； 第二介電層，在所述第二電極上； 第三電極，在所述第二介電層上；以及 第一接觸插塞，延伸穿過並接觸所述第一電極及所述第三電極， 其中所述第一接觸插塞包括 第一部分，至少部分地在所述第一電極的下表面與所述基底的上表面之間， 第二部分，相對於所述第三電極的上表面至少部分地遠離所述基底的所述上表面，以及 第三部分，至少部分地在所述第一電極的上表面與所述第三電極的下表面之間， 其中所述第一部分的側壁相對於所述第三部分的側壁偏移， 其中所述第三部分的所述側壁相對於所述第二部分的側壁偏移。
  10. 如申請專利範圍第9項所述的半導體裝置，其中 所述第一接觸插塞與所述第二電極隔離而不直接接觸，且 所述第一接觸插塞的所述第三部分延伸穿過所述第一介電層及所述第二介電層兩者。
  11. 如申請專利範圍第9項所述的半導體裝置，其中 所述第二電極包括孔， 所述第二介電層包括對所述孔的一部分進行填充的第一部分， 所述第三電極包括對所述孔的未被所述第二介電層填充的剩餘部分進行填充的第二部分，且 所述第一接觸插塞的所述第三部分延伸穿過所述第三電極的所述第二部分及所述第二介電層的所述第一部分兩者。
  12. 如申請專利範圍第9項所述的半導體裝置，其中 所述第一接觸插塞的所述第二部分覆蓋所述第三電極的所述上表面的一部分，且 所述第一接觸插塞的所述第三部分覆蓋所述第一電極的所述上表面的一部分。
  13. 如申請專利範圍第9項所述的半導體裝置，其中 所述第一接觸插塞的所述第二部分的寬度大於所述第一接觸插塞的所述第三部分的寬度，且 所述第一接觸插塞的所述第三部分的所述寬度大於所述第一接觸插塞的所述第一部分的寬度。
  14. 如申請專利範圍第9項所述的半導體裝置，更包括： 第二接觸插塞，延伸穿過所述第二電極並接觸所述第二電極。
  15. 如申請專利範圍第14項所述的半導體裝置，其中 所述第二接觸插塞包括 第一部分，相對於所述第二電極的上表面至少部分地遠離所述基底的所述上表面，以及 第二部分，至少部分地在所述第二電極的下表面與所述基底的所述上表面之間，且 所述第二接觸插塞的所述第一部分的側壁相對於所述第二接觸插塞的所述第二部分的側壁偏移。
  16. 如申請專利範圍第14項所述的半導體裝置，其中 所述第二接觸插塞與所述第一電極及所述第三電極隔離而不直接接觸，且 所述第二接觸插塞延伸穿過所述第一介電層及所述第二介電層。
  17. 如申請專利範圍第14項所述的半導體裝置，其中 所述第一電極包括第一孔， 所述第三電極包括與所述第一孔豎直交疊的第二孔，且 所述第二接觸插塞延伸穿過所述第一孔及所述第二孔。
  18. 如申請專利範圍第17項所述的半導體裝置，其中 所述第一介電層包括對所述第一孔的一部分進行填充的第一部分， 所述第二電極包括對所述第一孔的未被所述第一介電層的所述第一部分填充的剩餘部分進行填充的第二部分，且 所述第二接觸插塞延伸穿過所述第一介電層的所述第一部分及所述第二電極的所述第二部分。
  19. 如申請專利範圍第14項所述的半導體裝置，其中 所述第二接觸插塞包括 第一部分，相對於所述第二電極的上表面至少部分地遠離所述基底的所述上表面，以及 第二部分，至少部分地在所述第二電極的所述上表面與所述基底的所述上表面之間，且 所述第二接觸插塞的所述第一部分的側壁與所述第二接觸插塞的所述第二部分的側壁對齊。
  20. 如申請專利範圍第9項所述的半導體裝置，更包括： 層間絕緣層，在所述基底的所述上表面與所述第一電極之間；以及 第一下佈線層，在所述基底的所述上表面與所述層間絕緣層之間， 其中所述第一接觸插塞延伸穿過所述層間絕緣層並接觸所述第一下佈線層。
  21. 一種半導體裝置，包括： 基底； 第一電極，在所述基底上； 第一介電層，在所述第一電極上； 第二電極，在所述第一介電層上，所述第二電極包括第一孔； 第二介電層，在所述第二電極上，所述第二介電層至少部分地填充所述第一孔； 第三電極，在所述第二介電層上；以及 第一接觸插塞，延伸穿過所述第一電極、所述第一介電層、所述第一孔及所述第三電極， 其中所述第一接觸插塞覆蓋所述第一電極的上表面及所述第三電極的上表面中的至少一者。
  22. 如申請專利範圍第21項所述的半導體裝置，其中所述第三電極的一部分在所述第二介電層與所述第一接觸插塞之間，且至少部分地填充所述第一孔。
  23. 如申請專利範圍第21項所述的半導體裝置，其中所述第二介電層接觸所述第一介電層的上表面。
  24. 如申請專利範圍第21項所述的半導體裝置，更包括： 第二接觸插塞， 其中所述第一電極包括第二孔， 其中所述第三電極包括與所述第二孔豎直交疊的第三孔， 其中所述第二接觸插塞延伸穿過所述第二孔、所述第一介電層、所述第二電極、所述第二介電層及所述第三孔，且 其中所述第二接觸插塞接觸所述第二電極。
  25. 如申請專利範圍第24項所述的半導體裝置，其中所述第一介電層填充所述第二孔的至少一部分。
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