TW201917901A - 金屬－絕緣層－金屬電容結構 - Google Patents

金屬－絕緣層－金屬電容結構 Download PDF

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Abstract

提供金屬-絕緣層-金屬電容結構與其形成方法。金屬-絕緣層-金屬電容結構包括基板、底電極層、第一介電層、頂電極層、與第一介電間隔物。底電極層位於基板上。第一介電層位於底電極層上。頂電極層位於第一介電層上。第一介電間隔物位於底電極層其兩側的側壁上。第一介電層具有第一介電常數。第一介電間隔物具有第二介電常數，且第二介電常數低於第一介電常數。

Description

金屬-絕緣層-金屬電容結構
本發明實施例關於金屬-絕緣層-金屬電容結構，更特別關於其介電間隔物的介電常數與剖視形狀。
半導體積體電路產業已經歷快速成長。積體電路材料與設計的技術進步，使每一代的積體電路比前一代的積體電路更小且電路更複雜。然而這些進展會增加積體電路製程的複雜度。為實現上述優點，積體電路製程亦需類似進展。隨著積體電路進展，功能密度(比如固定晶片面積中的內連線裝置數目)通常隨著幾何尺寸(比如製程形成的最小構件)縮小而增加。
電容的種類之一為金屬-絕緣層-金屬電容，其用於混合訊號裝置與邏輯裝置，比如埋置記憶體與射頻裝置。金屬-絕緣層-金屬電容用在儲存電荷於多種半導體裝置中。雖然形成金屬-絕緣層-金屬電容的現有製程通常符合其預期目的(如持續縮小裝置尺寸)，但無法完全滿足所有需求。
本發明一實施例提供之金屬-絕緣層-金屬電容結構，包括：底電極層，位於基板上；第一介電層，位於底電極層上；頂電極層，位於第一介電層上；以及多個第一介電間隔物，位於底電極層其兩側的側壁上，其中第一介電層具有第一 介電常數，第一介電間隔物具有第二介電常數，且第二介電常數低於第一介電常數。
T1、T2、T3、T4‧‧‧厚度
200‧‧‧基板
201、215、222、234、322、327、334、341‧‧‧上表面
202、206、210、218、230、240、246、329、330、339、340‧‧‧介電層
204、208、216‧‧‧蝕刻停止層
209‧‧‧內連線結構
212、252A、252B、252C‧‧‧阻障層
213‧‧‧頂金屬線路
214、254A、254B、254C‧‧‧金屬材料
220、319、320‧‧‧底電極層
223、235、245、323、335、343‧‧‧側壁
226、326‧‧‧介電間隔物層
228、238、328、338‧‧‧介電間隔物
228-1、228-2、228-3、238-1、238-2、238-3、328-1、328-2、328-3、338-1、338-2、338-3‧‧‧表面
231、241、431‧‧‧介電複合結構
232、320、331、332‧‧‧中間電極層
242、342‧‧‧頂電極層
250A、250B、250C‧‧‧再佈線層結構
256‧‧‧第一鈍化層
258‧‧‧第二鈍化層
260‧‧‧鈍化層結構
264A、264B、264C‧‧‧開口
300‧‧‧電容區
310‧‧‧非電容區
500A、500B‧‧‧金屬-絕緣層-金屬電容結構
第1A至1K圖係一些實施例中，用於形成金屬-絕緣層-金屬電容結構的製程其多種階段的剖視圖。
第2A至2H圖係一些實施例中，用於形成金屬-絕緣層-金屬電容結構的製程其多種階段的剖視圖。
下述揭露內容提供許多不同實施例或實例以實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明的多個實例可採用重複標號及/或符號使說明簡化及明確，但這些重複不代表多種實施例中相同標號的元件之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
下述內容為本發明的一些實施例。在這些實施例所述之階段之前、之中、及/或之後可進行額外步驟。不同實 施例可置換或省略下述的一些步驟。半導體裝置結構可添加額外結構。不同實施例可置換或省略下述的一些結構。雖然一些實施例的內容中，以特定順序進行下述步驟，但這些步驟可由合邏輯的其他順序進行。
第1A至1K圖係一些實施例中，用以形成金屬-絕緣層-金屬電容結構500A的製程其多種階段的剖視圖。如第1A圖所示的一些實施例，接收基板200。基板200可包含電容區300，以及與電容區300相鄰的非電容區310。電容區300設置以形成金屬-絕緣層-金屬電容於其上，且形成方法為後段製程。此外，非電容區310設置以形成裝置單元(未圖示)於其上。舉例來說，裝置單元包含電晶體(如金氧半場效電晶體、互補式金氧半場效電晶體、雙極接面電晶體、高電壓電晶體、高頻電晶體、p型及/或n型場效電晶體、或類似電晶體)、二極體、及/或其他可行單元。在一些實施例中，裝置單元形成於基板200中，且其形成方法為前段製程。
在一些實施例中，基板200可為半導體基板如基體半導體、絕緣層上半導體基板、或類似物，且可摻雜(比如摻雜p型或n型摻質)或未摻雜。基板200可為晶圓如矽晶圓、一般而言，絕緣層上矽基板包含半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。絕緣層位於基板上，而基板一般為矽基板或玻璃基板。此外亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板200的半導體材料可包含半導體元素如矽或鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻 化銦；半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或上述之組合。基板200亦可包含隔離結構(未圖示)，比如淺溝槽隔離結構或局部氧化矽結構。隔離結構可圍繞並隔離多種裝置單元。
如第1A圖所示，內連線結構209形成於基板200上。內連線結構209可包含介電層202、206、與210，蝕刻停止層204與208，以及頂金屬線路213。介電層202、206與210以及蝕刻停止層204與208可互相交替。此外，內連線結構209可包含金屬線路(未圖示)與通孔(未圖示)埋置於介電層202與206中。此外，內連線結構209可包含頂金屬線路213，其形成於靠近內連線結構209之上表面215的介電層202中。內連線結構209可形成於後段製程中。
在一些實施例中，介電層202、206、與210之組成為未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、摻雜碳的矽酸鹽玻璃、氧化矽、氮化矽、或氮氧化矽。在一些實施例中，介電層202、206、與210的形成方法為化學氣相沉積製程、旋轉塗佈製程、濺鍍製程、或上述之組合。
在一些實施例中，蝕刻停止層204與208之組成為碳化矽、氮化矽、氮碳化矽、氮氧化矽、氮碳氧化矽、四乙氧基矽烷、或另一可行材料。在一些實施例中，蝕刻停止層204與208的形成方法為電漿增強化學氣相沉積製程、低壓化學氣相沉積製程、原子層沉積製程、或另一可行製程。
在一些實施例中，介電層210的厚度大於介電層202與206的厚度。舉例來說，介電層202的厚度介於約1500Å 至約2500Å之間(比如約2000Å)，介電層206的厚度介於約5000Å至約7000Å之間(比如約6200Å)，而介電層210的厚度介於約8000Å至約10000Å之間(比如約9000Å)。
在一些實施例中，每一頂金屬線路213包含阻障層212，以及阻障層212上的金屬材料214。阻障層212可設置以分隔金屬材料214與介電層210。舉例來說，阻障層212之組成可為鈦、鈦合金、鉭、或鉭合金。舉例來說，阻障層212之組成可為氮化鉭。金屬材料214之組成可為導電材料，比如銅、鋁、鎢、或另一可行材料。在一些實施例中，頂金屬線路213的形成方法為沉積製程(如物理氣相沉積製程、原子層沉積製程、或另一可行製程)與後續的平坦化製程(如回蝕刻製程及/或化學機械研磨製程)。
在形成內連線結構209之後，依序形成蝕刻停止層216與介電層218於內連線結構209上。用以形成蝕刻停止層216的一些材料與製程，可與用以形成第一蝕刻停止層204與208的材料與製程相同或類似，在此不重述細節。用以形成介電層218的一些材料與製程，可與用以形成介電層202、206、與210的材料與製程相同或類似，在此不重述細節。在一些實施例中，介電層218的厚度介於約3000Å至約5000Å之間(比如約4000Å)。
如第1A圖所示的一些實施例，之後形成底電極層220於基板200上。底電極層220可形成以覆蓋基板200其電容區300中的介電層218。換言之，底電極層220可不覆蓋基板200的非電容區310。此外，底電極層220可與基板200其電容區300中 至少一頂金屬線路213(比如最右側的頂金屬線路213)重疊。
在一些實施例中，底電極層220之組成為金屬。在一些實施例中，底電極層220之組成為鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、或另一可行材料。在一些實施例中，底電極層220的形成方法為沉積製程(如化學氣相沉積製程、物理氣相沉積製程、或原子層沉積製程)與後續的圖案化製程(如光微影製程與後續的蝕刻製程)。
如第1B圖所示的一些實施例，在形成底電極層220之後，形成介電間隔物層226於底電極層220之上表面222與兩側的側壁223上。介電間隔物層226順應性地形成於基板200其非電容區310與電容區300中的底電極層220與介電層218上。
在一些實施例中，介電間隔物層226包含單層結構或多層結構。介電間隔物層226之組成可為低介電常數(如介電常數小於5)的材料，比如氮化矽、氧化矽、氮氧化矽、碳化矽、氮碳化矽、另一合適材料、或上述之組合。介電間隔物層226的沉積方法可採用化學氣相沉積製程、物理氣相沉積製程、旋轉塗佈製程、另一可行製程、或上述之組合。在一些實施例中，底電極層220具有厚度T1，而介電間隔物層226具有厚度T2。舉例來說，底電極層220的厚度T1可等於介電間隔物層226的厚度T2。
如第1C圖所示的一些實施例，在形成介電間隔物層226之後，移除底電極層220其上表面222上的介電間隔物層226的一部份，以形成介電間隔物228。藉由蝕刻製程(未圖示)，介電間隔物228可形成於底電極層220其兩側的側壁223上。介 電間隔物228可延伸於基板200其電容區300中的介電層218的一部份上。如第1C圖所示，介電間隔物228的剖面形狀可為扇形。在一些實施例中，介電間隔物228的形成方法為蝕刻製程如乾蝕刻製程。
如第1D圖所示的一些實施例，形成介電間隔物228之後，形成介電層230於底電極層220上。介電層230可順應性地形成於底電極層220與介電間隔物228上。介電層230可延伸於基板200的非電容區310與電容區300中的介電層218上。在一些實施例中，每一介電間隔物228接觸介電層218、介電層230、與底電極層220。更特別的是，介電層218接觸每一介電間隔物228的表面228-1，底電極層220接觸每一介電間隔物228的表面228-2，且介電層230接觸每一介電間隔物228的表面228-3。
在一些實施例中，介電層230之組成為高介電常數(介電常數介於約10至約20之間)的介電材料，其包含鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鉿、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、鎦、或另一可行材料的氧化物。如此一來，介電間隔物228與介電層230由不同介電材料形成。介電間隔物228的介電常數可與介電層230的介電常數不同。舉例來說，介電間隔物228的介電常數低於介電層230的介電常數。介電間隔物228的介電常數與介電層230的介電常數之間的差距，可大於或等於5。
在一些實施例中，介電層230的形成方法為電漿增強化學氣相沉積製程、低壓化學氣相沉積製程、原子層沉積製程、分子束沉積製程、或另一可行製程。
如第1E圖所示的一些實施例，在形成介電層230之後，形成中間電極層232於介電層230上。在一些實施例中，中間電極層232與底電極層220部份重疊。介電層230可位於底電極層220與中間電極層232之間。底電極層220的側壁223與中間電極層232之間，可隔有介電層230與介電間隔物228。此外，中間電極層232可與至少一頂金屬線路213(比如中間的頂金屬線路213)重疊。中間電極層232的材料、設置、結構、及/或形成製程，可與底電極層220的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
如第1F圖所示的一些實施例，在形成中間電極層232之後，形成介電間隔物238於中間電極層232其兩側的側壁235上。介電間隔物238可延伸於基板200的電容區300中的介電層218與230上。介電間隔物238的材料、設置、結構、及/或形成製程，可與介電間隔物228的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
如第1G圖所示的一些實施例，在形成介電間隔物238之後，形成介電層240於中間電極層232上。介電層240可順應性地形成於底電極層220、介電間隔物228、中間電極層232、與介電間隔物238上。介電層230可延伸於基板200的非電容區310與電容區300中的介電層218上。
在一些實施例中，每一介電間隔物238接觸介電層230、介電層240、與中間電極層232。更特別的是，介電層230接觸每一介電間隔物238的表面238-1，中間電極層232接觸每一介電間隔物238的表面238-2，且介電層240接觸每一介電間 隔物238的表面238-3。
如第1H圖所示的一些實施例，在形成介電層240之後，形成頂電極層242於介電層240上。在一些實施例中，頂電極層242與中間電極層232部份地重疊。頂電極層242與底電極層220可完全重疊。如此一來，頂電極層242的側壁245可對準底電極層220的對應側壁223。換言之，底電極層220、中間電極層232、與頂電極層242的排列方式，可為沿著基板200的上表面201之法線實質上交錯排列。此外，頂電極層242可與至少一頂金屬線路213(比如最右側的頂金屬線路213)重疊。
如第1H圖所示，介電層240可位於中間電極層232與頂電極層242之間。底電極層220的側壁223與頂電極層242之間，可隔有介電層230、介電層240、與介電間隔物228。中間電極層232的側壁235與頂電極層242之間，可隔有介電層240與介電間隔物238。在一些實施例中，沒有介電間隔物形成於頂電極層242的側壁245上。頂電極層242的材料、設置、結構、及/或形成製程，可與底電極層220與中間電極層232的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
如第1I圖所示的一些實施例，在形成頂電極層242之後，形成介電層246以覆蓋底電極層220、中間電極層232、頂電極層242、介電層230、介電層240、介電間隔物228、與介電間隔物238。在一些實施例中，介電層246的介電常數與介電層218的介電常數類似或相同。如此一來，介電層246的介電常數，可低於高介電常數的介電層230與240與低介電常數的介電間隔物228與238的介電常數。
介電層246的材料、設置、結構、及/或形成製程，可與介電層218的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。在一些實施例中，介電層246的厚度大於或等於介電層218的厚度。舉例來說，介電層218的厚度介於約3000Å至約5000Å之間，而介電層246的厚度介於約3500Å至約5500Å之間。舉例來說，介電層218的厚度為約4000Å，而介電層246的厚度為約4500Å。
如第1J圖所示的一些實施例，在形成介電層246之後，形成再佈線層結構250A、250B、與250C於介電層246上。再佈線層結構250A、250B、與250C穿過介電層218與246以及蝕刻停止層216。此外，再佈線層結構250A、250B、與250C接觸對應的頂金屬線路213。更特別的是，再佈線層結構250A可穿過底電極層220、頂電極層242、介電層230、與介電層240，並電性連接至基板200的電容區300中最右側的頂金屬線路213，如第1J圖所示。再佈線層結構250B可穿過中間電極層232、介電層230、與介電層240，並電性連接至基板200的電容區300內中間的頂金屬線路213，如第1J圖所示。如此一來，再佈線層結構250A電性連接至最終的金屬-絕緣層-金屬電容結構500A的底電極層220與頂電極層242。再佈線層結構250B電性連接至最終的金屬-絕緣層-金屬電容結構500A的中間電極層232。此外，再佈線層結構250C可穿過基板200的非電容區310中的介電層230與240，如第1J圖所示。
在一些實施例中，穿過介電層218與246以及蝕刻停止層216的再佈線層結構250A、250B、與250C的部份，可作 為再佈線層結構250A、250B、與250C的通孔部份。此外，位於介電層246上的再佈線層結構250A、250B、與250C的部份，可作為再佈線層結構250A、250B、與250C的再佈線部份。
在一些實施例中，再佈線層結構250A包含阻障層252A，以及阻障層252A上的金屬材料254A。同樣地，再佈線層結構250B可包含阻障層252B，以及阻障層252B上的金屬材料254B。再佈線層結構250C可包含阻障層252C，以及阻障層252C上的金屬材料254C。阻障層252A、252B、與252C的材料、設置、結構、及/或形成製程，可與阻障層212的材料、設置、結構、及/或形成製程相同或類似，在此不重述細節。金屬材料254A、254B、與254C的材料、設置、結構、及/或形成製程，可與金屬材料214的材料、設置、結構、及/或形成製程相同或類似，在此不重述細節。
如第1K圖所示的一些實施例，在形成再佈線層結構250A、250B、與250C之後，形成鈍化層結構260於再佈線層結構250A、250B、與250C上。在一些實施例中，鈍化層結構260包含第一鈍化層256，以及第一鈍化層256上的第二鈍化層258。此外，鈍化層結構260可具有分別位於再佈線層結構250A、250B、與250C上的開口264A、264B、與264C。因此開口264A、264B、與264C可分別露出再佈線層結構250A、250B、與250C的部份。再佈線層結構250A、250B、與250C的露出部份，可作為最終金屬-絕緣層-金屬電容結構500A的墊部。
在一些實施例中，鈍化層結構260的第一鈍化層256與第二鈍化層258係由不同的介電材料所形成。舉例來說， 第一鈍化層256可由未摻雜的矽酸鹽玻璃所形成，而第二鈍化層258可由氮化矽所形成。鈍化層結構260的形成方法可為沉積製程(如化學氣相沉積製程、旋轉塗佈製程、濺鍍製程、或上述之組合)與後續的圖案化製程(如光微影製程與後續的蝕刻製程)。在一些實施例中，第一鈍化層256的厚度大於第二鈍化層258的厚度。舉例來說，第一鈍化層256的厚度介於約10000Å至約14000Å之間(如約12000Å)，而第二鈍化層258的厚度介於約6000Å至約8000Å之間(比如約7000Å)。
在進行前述製程之後，可形成第1K圖所示的一些實施例中的金屬-絕緣層-金屬電容結構500A。
在金屬-絕緣層-金屬結構500A中，介電間隔物228與覆蓋介電間隔物228的介電層230，可合併作為底電極層220與中間電極層232之間的介電複合結構231。介電層230可作為介電複合結構231的第一部份，其具有第一介電常數。每一介電間隔物228可作為介電複合結構231的第二部份，其具有第二介電常數，且第二介電常數低於第一介電常數。此外，介電層246的介電常數，低於介電複合結構231其第一部份(如介電層230)與第二部份(如介電間隔物228)的介電常數。
在金屬-絕緣層-金屬電容結構500A中，底電極層220的上表面222與中間電極層232之間隔有介電複合結構231的第一部份(如介電層230)。底電極層220的側壁223與中間電極層232之間隔有介電複合結構231的第二部份(如介電間隔物228)。
在金屬-絕緣層-金屬電容結構500A中，介電複合結 構231的第一部份(如介電層230)與底電極層220，接觸介電複合結構231的第二部份(如介電間隔物228)的不同表面228-2與228-3。
在金屬-絕緣層-金屬電容結構500A中，介電間隔物238與覆蓋介電間隔物238的介電層240，可合併作為中間電極層232與頂電極層242之間的介電複合結構241。介電層240可作為介電複合結構241的第三部份，其具有第一介電常數。每一介電間隔物238可作為介電複合結構241的第四部份，其具有第二介電常數，且第二介電常數低於第一介電常數。
在金屬-絕緣層-金屬電容結構500A中，中間電極層232的上表面234與頂電極層242之間，隔有介電複合結構241的第三部份(如介電層240)。中間電極層232的側壁235與頂電極層242之間，隔有介電複合結構241的第四部份(如介電間隔物238)。
在金屬-絕緣層-金屬電容結構500A中，介電複合結構241的第三部份(如介電層240)與中間電極層232，接觸介電複合結構241的第四部份(如介電間隔物238)的不同表面238-2與238-3。
在一些實施例中，金屬-絕緣層-金屬電容結構500A採用低介電常數(介電常數小於5)的介電間隔物(如介電間隔物228與238)，其形成於底電極層220的側壁223與中間電極層232的側壁235上，且中間電極層232與下方的底電極層220部份重疊。如第1K圖所示，介電間隔物的剖視形狀可為扇形。如此一來，底電極層與中間電極層的上表面，以及對應的介電間隔物 的外側側壁(如表面228-3與238-3)可形成圓潤的角落，使高介電常數(比如介電常數大於等於10且小於等於20)的介電層(如介電層230與240)可直接形成其上。扇形的介電間隔物可增大底電極層與中間電極層的側壁以及對應的高介電常數介電層之間的距離。此外，介電間隔物可避免電荷集中在對應的底電極層與中間電極層之上表面與側壁之間的(尖銳)角落中的高介電常數之介電層。高介電常數的介電層靠近下方的底電極層與中間電極層的角落之部份，可具有改良的膜品質。如此一來，可避免底電極層與中間電極層之角落中累積的電荷所造成的金屬-絕緣層-金屬電容結構之可信度問題。如此一來，藉由薄化高介電常數介電層可讓金屬-絕緣層-金屬電容結構具有高電容值，而不降低金屬-絕緣層-金屬電容結構的崩潰電壓。上述作法亦可消除金屬-絕緣層-金屬電容結構的漏電流問題。
第2A至2H圖係一些實施例中，用以形成金屬-絕緣層-金屬電容結構500B的製程其多種階段的剖視圖。第1A至1K圖中所用的材料、設置、結構、及/或製程可用於下述實施例中，因此可省略相關細節。
如第2A圖所示的一些實施例，在形成內連線結構209、蝕刻停止層216、與介電層218於基板200上之後，依序形成底電極層319與介電層329於介電層218上。底電極層319的材料、設置、結構、及/或形成製程，可與底電極層220的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。介電層329的位置、材料、設置、結構、及/或形成製程，可與介電層230的位置、材料、設置、結構、及/或形成製程類似或 相同，在此不重述細節。
如第2B圖所示的一些實施例，之後以單一圖案化製程移除非電容區310中的底電極層319與介電層329，以形成底電極層320與介電層330。底電極層320的位置、材料、設置、結構、及/或形成製程，可與底電極層220的位置、材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。在一些實施例中，介電層330其兩側的側壁343分別對準底電極層320其兩側的對應側壁323。此外，介電層330覆蓋電容區300，而未覆蓋基板200的非電容區310。圖案化製程可包含光微影製程與後續的蝕刻製程(如乾蝕刻製程)。
如第2C圖所示的一些實施例，之後形成介電間隔物層326於介電層330的上表面327與兩側的側壁343上，以及底電極層320的上表面322與兩側的側壁323上。介電間隔物層326的位置、材料、設置、結構、及/或形成製程，可與介電間隔物層226的位置、材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
在一些實施例中，底電極層320具有厚度T1，介電層330具有厚度T3，而介電間隔物層326具有厚度T4。舉例來說，底電極層320的厚度T1可等於介電層330的厚度T3。此外，介電間隔物層326的厚度T4可等於底電極層320與介電層330的總厚度(比如T4=T1+T3)。
如第2D圖所示的一些實施例，之後移除介電層330的上表面327上(與底電極層320的上表面322上)的介電間隔物層326其一部份，以形成介電間隔物328。介電間隔物328形成 於底電極層320其兩側的側壁323上，以及介電層330其兩側的側壁343上。介電間隔物328的材料、設置、結構、及/或形成製程，可與介電間隔物228的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
如第2D圖所示的一些實施例，之後依序形成中間電極層331與介電層339於介電層218與330上。中間電極層331的材料、設置、結構、及/或形成製程，可與中間電極層320的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。介電層339的材料、設置、結構、及/或形成製程，可與介電層240的材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
如第2E圖所示的一些實施例，之後以單一圖案化製程移除非電容區310中的中間電極層331與介電層339，以形成中間電極層332與介電層340。中間電極層332的位置、材料、設置、結構、及/或形成製程，可與中間電極層232的位置、材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。在一些實施例中，介電層340其兩側的側壁343分別對準中間電極層332其兩側的對應側壁335。介電層340覆蓋電容區300，而未覆蓋基板200的非電容區310。此外，介電層340可與介電層330部份地重疊。
在一些實施例中，介電層218接觸每一介電間隔物328的表面328-1。底電極層320與介電層330均接觸介電間隔物328的表面328-2。中間電極層332接觸左側的介電間隔物328的表面328-3。
如第2F圖所示的一些實施例，之後形成介電間隔物338於中間電極層332其兩側的側壁335與介電層340其兩側的側壁343上。
介電間隔物338的形成方法可為沉積製程與後續的蝕刻製程。沉積製程可為沉積介電間隔物層(未圖示)於中間電極層332的上表面334與兩側的側壁335上，以及介電層340的上表面341與兩側的側壁343上。蝕刻製程可移除中間電極層332的上表面334與介電層340的上表面341上的介電間隔物層的一部份。
如第2G圖所示的一些實施例，之後形成頂電極層342於介電層340上。頂電極層342的位置、材料、設置、結構、及/或形成製程，可與頂電極層242的位置、材料、設置、結構、及/或形成製程類似或相同，在此不重述細節。
如第2H圖所示的一些實施例，之後形成介電層246以覆蓋底電極層320、中間電極層332、頂電極層342、介電層230、介電層340、介電間隔物328、與介電間隔物338。
在一些實施例中，介電層218接觸左側的介電間隔物338的表面338-1。因此左側的介電間隔物338的底部(如表面338-1)對準介電間隔物328的底部(如表面328-1)。介電層330的上表面327接觸右側介電間隔物338的表面338-1。中間電極層332與介電層340均可接觸每一介電間隔物338的表面338-2。此外，介電層246接觸左側的介電間隔物338的表面338-3。頂電極層342可接觸右側的介電間隔物338的表面338-3。
之後形成穿過介電層218與246的再佈線層結構 250A、250B、與250C，以電性連接至頂金屬線路213。應注意的是，再佈線層結構250C未穿過介電層330與340。之後形成鈍化層結構260於再佈線層結構250A、250B、與250C上。如第2H圖所示的一些實施例，在進行前述製程之後，可形成金屬-絕緣層-金屬電容結構500B。
在金屬-絕緣層-金屬電容結構500B中，介電間隔物328以及與介電間隔物328相鄰的介電層330，可合併作為底電極層320與中間電極層332之間的介電複合結構431。介電層330可作為介電複合結構431的第一部份，其具有第一介電常數。每一介電間隔物328可作為介電複合結構431的第二部份，其具有第二介電常數，且第二介電常數低於第一介電常數。
金屬-絕緣層-金屬電容結構500B的一些優點，可與金屬-絕緣層-金屬電容結構500A的優點類似。此外，可採用單一的圖案化製程圖案化金屬-絕緣層-金屬電容結構500B其底電極層與中間電極層與對應的高介電常數的介電層。介電間隔物形成於底電極層與中間電極層與對應的高介電常數的介電層之側壁上。高介電常數的介電層不會包覆下方的底電極層與中間電極層其上表面與側壁之間的角落，亦不會使上述角落尖銳化。如此一來，可避免底電極層與中間電極層的角落累積電荷所造成的金屬-絕緣層-金屬電容結構之可信度問題。如此一來，薄化高介電常數的介電層可讓金屬-絕緣層-金屬電容結構具有高電容值，而不會降低金屬-絕緣層-金屬電容結構的崩潰電壓。上述作法亦可消除金屬-絕緣層-金屬電容結構的漏電流問題。
本發明實施例提供金屬-絕緣層-金屬電容結構(如金屬-絕緣層-金屬電容結構500A與500B)以及金屬-絕緣層-金屬電容結構的形成方法。金屬-絕緣層-金屬電容結構包含基板200、底電極層(如底電極層220與320)、第一介電層(如介電層230與330)、頂電極層(如頂電極層242與342)、以及第一介電間隔物(如介電間隔物228與328)。底電極層位於基板上。第一介電層位於底電極層上。頂電極層位於第一介電層上。第一介電間隔物位於底電極層其兩側的側壁上。第一介電層具有第一介電常數。第一介電間隔物具有第二介電常數，且第二介電常數低於第一介電常數。藉由薄化高介電常數介電層，可讓金屬-絕緣層-金屬電容結構具有高電容值，而不降低金屬-絕緣層-金屬電容結構的崩潰電壓。
本發明實施例提供金屬-絕緣層-金屬電容結構，以及金屬-絕緣層-金屬電容結構的形成方法。金屬-絕緣層-金屬結構包含基板、底電極層、第一介電層、頂電極層、與第一介電間隔物。底電極層位於基板上。第一介電層位於底電極層上。頂電極層位於第一介電層上。第一介電間隔物位於底電極層其兩側的側壁上。第一介電層具有第一介電常數。第一介電間隔物具有第二介電常數，且第二介電常數低於第一介電常數。藉由薄化高介電常數介電層，可讓金屬-絕緣層-金屬電容結構具有高電容值，而不降低金屬-絕緣層-金屬電容結構的崩潰電壓。
在一實施例中，提供金屬-絕緣層-金屬電容結構。金屬-絕緣層-金屬電容結構包括基板、底電極層、第一介電層、 頂電極層、與第一介電間隔物。底電極層位於基板上。第一介電層位於底電極層上。頂電極層位於第一介電層上。第一介電間隔物位於底電極層其兩側的側壁上，第一介電層具有第一介電常數。第一介電間隔物具有第二介電常數，且第二介電常數低於第一介電常數。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的基板包括電容區與非電容區，底電極層與頂電極層位於電容區中，且第一介電層自電容區延伸至非電容區。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的底電極層其側壁與頂電極層之間，隔有第一介電層與第一介電間隔物。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的第一介電層其兩側的側壁，分別對準底電極層其兩側的側壁，其中第一介電間隔物覆蓋第一介電層其兩側的側壁。
在一些實施例中，上述金屬-絕緣層-金屬電容結構更包括：中間電極層，位於底電極層與頂電極層之間，其中第一介電層位於底電極層與中間電極層之間；第二介電層，位於中間電極層與頂電極層之間；以及第二介電間隔物，位於中間電極層其兩側的側壁上，其中第二介電層具有第一介電常數，且第二介電間隔物具有第二介電常數。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的每一第二介電間隔物接觸第一介電層、第二介電層、與中間電極層。
在一些實施例中，上述金屬-絕緣層-金屬電容結構 的第二介電間隔物之一者接觸第一介電層、第二介電層、中間電極層、與頂電極層。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的第二介電間隔物的底部對準第一介電間隔物的底部。
在一些實施例中，提供金屬-絕緣層-金屬電容結構。金屬-絕緣層-金屬電容結構包括基板、第一電極層、第二電極層、與第一介電複合結構。第一電極層位於基板上。第二電極層位於第一電極層上。第一介電複合結構位於第一電極層與第二電極層之間。第一電極層的上表面與第二電極層之間隔有第一介電複合結構的第一部份。第一電極層的側壁與第二電極層之間隔有第一介電複合結構的第二部份。第一介電複合結構的第一部份具有第一介電常數。第一介電複合結構的第二物份具有第二介電常數，且第二介電常數低於第一介電常數。
在一些實施例中，上述金屬-絕緣層-金屬電容結構更包括：介電層，覆蓋第一電極層、第二電極層、與第一介電複合結構，其中介電層的介電常數低於第一介電複合結構的第一部份與第二部份的介電常數。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的第一介電複合結構的第一部份與第一電極層，接觸第一介電複合結構的第二部份之不同表面。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的第一介電複合結構的第一部份與第一電極層接觸第一介電複合結構的第二部份之相同表面。
在一些實施例中，上述金屬-絕緣層-金屬電容結構 更包括：第三電極層，位於第二電極層上；以及第二介電複合結構，位於第二電極層與第三電極層之間，其中第二電極層的上表面與第三電極層之間隔有第二介電複合結構的第三部份，且第二電極層的側壁與第三電極層之間隔有第二介電複合結構的第四部份，其中第二介電複合結構的第三部份具有第一介電常數，而第二介電複合結構的第四部份具有第二介電常數。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的第二介電複合結構的第三部份與第二電極層，接觸第二介電複合結構的第四部份之不同表面。
在一些實施例中，上述金屬-絕緣層-金屬電容結構的第二介電複合結構的第三部份與第二電極層，接觸第二介電複合結構的第四部份之相同表面。
在一些實施例中，提供金屬-絕緣層-金屬電容結構的形成方法。上述方法包括形成底電極層於基板上。上述方法包括形成第一介電層於底電極層上。上述方法包括沉積第一介電間隔物層於底電極層之上表面與兩側的側壁上。上述方法更包括移除底電極層的上表面上的第一介電間隔物層的一部份，以形成第一介電間隔物於底電極層其兩側的側壁上。上述方法更包括形成頂電極層於底電極層、第一介電層、與第一介電間隔物上。
在一些實施例中，上述方法更包括：在形成第一介電間隔物於底電極層其兩側的側壁上之前，先圖案化第一介電層與底電極層，其中第一介電間隔物形成於第一介電層其兩側的側壁上。
在一些實施例中，上述方法更包括：形成中間電極層於第一介電層上；形成第二介電層於中間電極層上；以及在形成頂電極層於底電極層、第一介電層、與第一介電間隔物上之前，先形成第二介電間隔物於中間電極層其兩側的側壁上。
在一些實施例中，上述方法形成第二介電間隔物於中間電極層其兩側的側壁上之步驟包括：沉積第二介電間隔物層於中間電極層的上表面與兩側的側壁上；以及移除中間電極層之上表面上的第二介電間隔物層之一部份。
在一些實施例中，上述方法更包括：在形成第二介電間隔物於中間電極層其兩側的側壁上之前，先圖案化第二介電層與中間電極層，其中第二介電間隔物形成於第二介電層其兩側的側壁上。
本發明已以數個實施例揭露如上，以利本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者可採用本發明為基礎，設計或調整其他製程與結構，用以實施實施例的相同目的，及/或達到實施例的相同優點。本技術領域中具有通常知識者應理解上述等效置換並未偏離本發明之精神與範疇，並可在未偏離本發明之精神與範疇下進行這些不同的改變、置換、與調整。

Claims (1)

  1. 一種金屬-絕緣層-金屬電容結構，包括：一底電極層，位於一基板上；一第一介電層，位於該底電極層上；一頂電極層，位於該第一介電層上；以及多個第一介電間隔物，位於該底電極層其兩側的側壁上；其中該第一介電層具有第一介電常數，該些第一介電間隔物具有第二介電常數，且第二介電常數低於第一介電常數。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780704B (zh) * 2020-05-27 2022-10-11 台灣積體電路製造股份有限公司 半導體封裝裝置及其製造方法
TWI814935B (zh) * 2019-05-03 2023-09-11 南韓商三星電子股份有限公司 半導體裝置
US11935826B2 (en) 2020-05-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor between two passivation layers with different etching rates

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446483B2 (en) * 2018-01-16 2019-10-15 Globalfoundries Inc. Metal-insulator-metal capacitors with enlarged contact areas
US10734475B2 (en) * 2018-04-03 2020-08-04 International Business Machines Corporation Stacked MIM capacitors with self-aligned contact to reduce via enclosure
US11056556B2 (en) * 2018-09-28 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitive structure and methods of fabricating thereof
US10910304B2 (en) * 2019-01-24 2021-02-02 Globalfoundries U.S. Inc. Tight pitch wirings and capacitor(s)
US11424319B2 (en) * 2020-05-29 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer capacitor electrode
JP2021190661A (ja) * 2020-06-04 2021-12-13 凸版印刷株式会社 多層配線基板および多層配線基板を有するモジュール
US11764143B2 (en) * 2020-06-12 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Increasing contact areas of contacts for MIM capacitors
US20220199519A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Metal insulator metal (mim) capacitor with perovskite dielectric
CN112284578B (zh) * 2020-12-30 2021-03-12 东南大学 一种mems压力传感器及其制备方法
US11901315B2 (en) * 2021-03-04 2024-02-13 Innolux Corporation Package device
US11715756B2 (en) 2021-04-09 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Device structure and methods of forming the same
US20220336576A1 (en) * 2021-04-16 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11869725B2 (en) * 2021-11-30 2024-01-09 Texas Instruments Incorporated Multi-stacked capacitor
US11967611B2 (en) * 2022-05-30 2024-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multilayer structure, capacitor structure and electronic device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0183739B1 (ko) * 1995-09-19 1999-03-20 김광호 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법
US6284590B1 (en) * 2000-11-30 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors
US7361950B2 (en) * 2005-09-12 2008-04-22 International Business Machines Corporation Integration of a MIM capacitor with a plate formed in a well region and with a high-k dielectric
KR100735521B1 (ko) * 2005-10-19 2007-07-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2009130207A (ja) * 2007-11-26 2009-06-11 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US8125049B2 (en) * 2009-11-16 2012-02-28 International Business Machines Corporation MIM capacitor structure in FEOL and related method
KR101596460B1 (ko) * 2011-10-01 2016-02-26 인텔 코포레이션 온-칩 커패시터 및 그 조립 방법
US20140159200A1 (en) * 2012-12-08 2014-06-12 Alvin Leng Sun Loke High-density stacked planar metal-insulator-metal capacitor structure and method for manufacturing same
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9257498B1 (en) * 2014-08-04 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Process to improve performance for metal-insulator-metal (MIM) capacitors
US9466661B2 (en) * 2014-10-10 2016-10-11 Globalfoundries Inc. Method of fabricating a MIM capacitor with minimal voltage coefficient and a decoupling MIM capacitor and analog/RF MIM capacitor on the same chip with high-K dielectrics
CN205564739U (zh) * 2016-02-23 2016-09-07 中航（重庆）微电子有限公司 一种mim电容
CN105632897A (zh) * 2016-02-23 2016-06-01 中航（重庆）微电子有限公司 一种mim电容及其制备方法
US9761655B1 (en) * 2016-06-20 2017-09-12 International Business Machines Corporation Stacked planar capacitors with scaled EOT
US10211147B2 (en) * 2017-07-06 2019-02-19 Globalfoundries Inc. Metal-insulator-metal capacitors with dielectric inner spacers
US10580581B2 (en) * 2017-11-16 2020-03-03 Globalfoundries Inc. High-density metal-insulator-metal capacitors
US10734475B2 (en) * 2018-04-03 2020-08-04 International Business Machines Corporation Stacked MIM capacitors with self-aligned contact to reduce via enclosure
US10483344B1 (en) * 2018-04-26 2019-11-19 International Business Machines Corporation Fabrication of a MIM capacitor structure with via etch control with integrated maskless etch tuning layers
US10615112B2 (en) * 2018-05-03 2020-04-07 International Business Machines Corporation MIM capacitor for improved process defect tolerance

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI814935B (zh) * 2019-05-03 2023-09-11 南韓商三星電子股份有限公司 半導體裝置
US11791267B2 (en) 2019-05-03 2023-10-17 Samsung Electronics Co., Ltd. Semiconductor devices
TWI780704B (zh) * 2020-05-27 2022-10-11 台灣積體電路製造股份有限公司 半導體封裝裝置及其製造方法
US11935826B2 (en) 2020-05-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor between two passivation layers with different etching rates

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