KR20110079022A - 반도체 소자의 커패시터 제조 방법 - Google Patents

Abstract

본 발명의 실시예에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판 상의 일부에 하부 전극을 형성하는 단계와, 하부 전극 및 그에 인접한 반도체 기판 상에 유전체막을 형성하는 단계와, 유전체막 상에 상부 전극을 형성하는 단계와, 상부 전극을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계와, 층간 절연막 내의 상부 전극 상에 제1 콘택 플러그를 형성하는 단계 및 층간 절연막 내의 하부 전극 상에 제2 콘택 플러그를 형성하는 단계를 포함함을 특징으로 한다.

커패시터

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor of a semiconductor device}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 MIM(Metal Insulator Metal) 커패시터 제조 방법에 관한 것이다.

복합 반도체 소자(Merged Memosy and Logic)에 대한 관심이 높아지면서, 최근들어 그 사용이 증가되고 있다. 상기 복합 반도체 소자는 디램과 같은 메모리와 논리회로와 같은 로직이 단일 칩에 구현된 구조로서, 메모리와 로직이 단일 칩에 구현된 것과 관련해서 특별한 설계의 변경 없이도 기존 칩들에 비해 고속 및 저전력 구동이 가능하다는 잇점을 갖는다.

이러한 복합 반도체 소자에 있어서, 로직 영역에 형성되는 캐패시터는 일반적으로 PIP(Polysilicon Insulator Polysilicon) 구조가 아닌 MIM 캐패시터 구조로 형성된다. 이것은 RF 대역에서 사용되는 수동 소자들 중에서 캐패시터의 경우는 RF 대역의 아날로그 회로에 사용되기 위해선 높은 Q(Quality factor) 값이 요구되는데, 이를 실현하기 위해선 전극 재료로서 공핍이 거의 없고 저항이 낮은 금속의 사용이 필수적이기 때문이다.

이하에서는 종래의 MIM 캐패시터를 갖는 반도체 소자 및 그의 제조방법을 도 1을 참조해서 간략하게 설명하도록 한다.

도시된 바와 같이, MIM 캐패시터(100)는 금속 재질의 하부 전극(112)과 하부전극(112) 상에 적층된 유전체(114) 및 금속 재질의 상부 전극(116)을 포함한다.

하부전극(112)의 양측 가장자리 부분의 각각에는 제1 플러그(126)가 콘택되어 있고, 상부전극(116) 상에는 적어도 하나 이상의 제2 플러그(128)가 콘택되어 있다.

기존의 MIM 캐패시터는 제2 콘택 플러그(128)를 형성하기 위한 비아 식각(Via etch)시 상부 전극(116)의 상부를 뚫게 되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 상부 전극을 비아 식각으로부터 보호하기 위한 MIM 캐패시터 제조방법을 제공하는데 있다.

본 발명의 실시예에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판 상의 일부에 하부 전극을 형성하는 단계와, 하부 전극 및 그에 인접한 반도체 기판 상에 유전체막을 형성하는 단계와, 유전체막 상에 상부 전극을 형성하는 단계와, 상부 전극을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계와, 층간 절연막 내의 상부 전극 상에 제1 콘택 플러그를 형성하는 단계 및 층간 절연막 내의 하부 전극 상에 제2 콘택 플러그를 형성하는 단계를 포함함을 특징으로 한다.

본 발명의 실시예에 따른 반도체 소자의 커패시터 제조방법은 MIM 캐패시터의 상부 전극을 반도체 기판까지 연장하여, 콘택 플러그를 반도체 기판 상의 상기 상부 전극에 형성함으로써, 하부 전극 상에 형성된 상부 전극을 비아 식각으로부터 보호할 수 있다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 MIM 반도체 소자의 커패시터 형성 방법을 나타낸다.

먼저 도 2a에 도시된 바와 같이 반도체 기판(200) 상에 절연막(210)을 형성하고 커패시터 하부 전극(220)을 증착한다.

커패시터 하부 전극(220)은 알루미늄 또는 구리 또는 Ti/TiN막을 이용할 수 있다.

다음으로 도 2b에 도시된 바와 같이 커패시터 하부 전극(220)이 형성된 반도체 기판(200)의 전면에 유전체막(230)을 증착한다.

유전체막(230)은 질화막(nitride)을 이용할 수 있다.

다음으로 도 2c에 도시된 바와 같이 유전체막(230) 상에 커패시터 상부 전극(240)을 형성한다.

이때, 커패시터 상부 전극(240)은 하부 전극(220)에 대응되는 유전체막(230) 상에 형성되는 제1 상부 전극(242)과 제1 상부 전극(242)과 연결되고, 반도체 기판(200) 상의 절연막(210) 상에 형성되는 제2 상부 전극(244)으로 구성된다.

커패시터 상부 전극(240)은 알루미늄 또는 구리 또는 Ti/TiN막을 이용할 수 있다.

다음으로 도 2d에 도시된 바와 같이 절연막(210), 커패시터 하부 전극(220), 유전체막(230) 및 커패시터 상부 전극(240)이 형성된 반도체 기판 전면에 층간 절연막(250)을 형성한다.

다음으로 도 2e에 도시된 바와 같이 층간 절연막(250) 내에 제2 상부 전극(244)의 일부를 노출시키는 비아 홀(Via hole)을 형성하는 식각을 하고, 상기 비아 홀을 매립하도록 텅스텐 물질을 증착하여, 제1 텅스텐 플러그(262, 264)를 형성하고, CMP(Chemical Mechanical Polishing)을 통하여 층간 절연막(250) 상부를 평탄화한다.

도 2f에 도시된 바와 같이, 제2 상부 전극(244)과 연결되는 제1 텅스텐 플러그(262, 264)를 형성함과 동시에 커패시터 하부 전극(220)에 연결되는 제2 텅스텐 플러그들(270)을 동시에 형성한다.

본 발명의 실시예에 따른 반도체 소자의 커패시터 제조방법은 MIM 캐패시터의 상부 전극(240)을 하부 전극 상에 형성된 제1 상부 전극(242) 및 반도체 기판 상부까지 연장되어 형성된 제2 상부 전극(244)를 형성하고, 상부 전극(240) 상의 콘택 플러그(262, 264)를 반도체 기판 상의 제2 상부 전극(244)에 형성함으로써, 제1 상부 전극(242)에 비아 홀을 형성하는데에 비하여 제2 상부 전극(244)이 층간 절연막(250)의 상부로부터 식각 마진(margin)이 더 크기 때문에 비아홀 식각시 하부 물질층에 가해지는 손상(damage)을 줄일 수 있는 효과가 있다.

도 3은 본 발명의 실시예에 의한 MIM 캐패시터를 갖는 반도체 소자를 도시한 도면이다.

도 3에 도시된 바와 같이, 본 발명의 MM 캐패시터는 반도체 기판(200)의 일부 영역에 형성된 하부 전극(220), 하부 전극(220) 및 반도체 기판(200) 상에 형성된 유전체막(230), 하부 전극(220) 및 인접한 상기 반도체 기판(200) 상의 유전체막(230) 상에 형성되는 상부 전극(240), 하부전극(220), 유전체막(230), 상부 전극(240) 상에 형성된 층간 절연막(250), 상부 전극(240) 상에 연결되는 콘택 플러그(262, 264) 및 하부 전극(220) 상에 콘택 플러그들(270)을 포함한다.

여기서, 커패시터 상부 전극(240)은 하부 전극(220)에 대응되는 유전체막(230) 상에 형성되는 제1 상부 전극(242)과 제1 상부 전극(242)과 연결되고, 반도체 기판(200) 상의 절연막(210) 상에 형성되는 제2 상부 전극(244)으로 구성된다.

그리고, 상부 전극 콘택 플러그(262, 264)는 제2 상부 전극(244)상에 형성되는 것을 특징으로 한다.

상부 전극 콘택 플러그(262, 264)를 반도체 기판(200)에 연장된 제2 상부 전극(244)에 형성하는 이유는, 제1 상부 전극(242)에 비아 홀을 형성하는데에 비하여 제2 상부 전극(244)이 층간 절연막(250)의 상부로부터 식각 마진(margin)이 더 크 기 때문에 비아홀 식각시 하부 물질층에 가해지는 손상(damage)을 줄일 수 있는 효과가 있기 때문이다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 일반적인 MIM 캐패시터의 단면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 캐패시터를 제조하기 위한 공정 단면도.

도 3은 본 발명의 실시예에 따른 MIM 캐패시터의 공정 단면도.

Claims (6)

1. 반도체 기판 상의 일부에 하부 전극을 형성하는 단계;

   상기 하부 전극 및 그에 인접한 반도체 기판 상에 유전체막을 형성하는 단계;

   상기 유전체막 상에 상부 전극을 형성하는 단계;

   상기 상부 전극을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계;

   상기 층간 절연막 내의 상기 상부 전극 상에 제1 콘택 플러그를 형성하는 단계; 및

   상기 층간 절연막 내의 상기 하부 전극 상에 제2 콘택 플러그를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제1항에 있어서,

   상기 상부 전극은

   상기 하부 전극에 대응되는 상기 유전체막 상에 형성되는 제1 상부 전극과,

   상기 하부 전극에 인접한 상기 반도체 기판 상의 유전체막 상에 형성되는 제2 상부 전극을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 제1 콘택 플러그는 상기 제2 상부 전극 상에 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 반도체 기판의 일부 영역에 형성된 하부 전극;

   상기 하부 전극 및 반도체 기판 상에 형성된 유전체막;

   상기 하부 전극 및 그에 인접한 상기 반도체 기판 상의 상기 유전체막 상에 형성되는 상부 전극;

   상기 하부전극, 유전체막, 상부 전극 상에 형성된 층간 절연막; 및

   상기 층간 절연막 내에 형성되고, 상부 전극 및 하부 전극 상에 각각 연결되는 콘택 플러그들을 포함함을 특징으로 하는 반도체 소자의 커패시터.
5. 제 4 항에 있어서,

   상기 상부 전극은

   상기 하부 전극에 대응되는 상기 유전체막 상에 형성되는 제1 상부 전극과,

   상기 하부 전극에 인접한 상기 반도체 기판 상의 유전체막 상에 형성되는 제2 상부 전극으로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터.
6. 제 5 항에 있어서,

   상기 상부 전극 상의 콘택 플러그는 상기 제2 상부 전극 상에 형성된 것을 특징으로 하는 반도체 소자의 캐패시터.

Images