TW201703042A - 記憶元件及其製造方法 - Google Patents

Abstract

本發明提供一種記憶元件及其製造方法。記憶元件包括基底、電容器、保護元件、第一金屬內連線以及第二金屬內連線。電容器位於第一區的基底上。保護元件位於第二區的基底中。電容器包括多個下電極、上電極以及電容介電層。上電極具有第一部分以及第二部分，其中第二部分延伸至第二區。電容介電層位於下電極與上電極之間。第一金屬內連線位於電容器與基底之間。第二金屬內連線位於上電極的第二部分與保護元件之間，其藉由上電極電性連接至保護元件。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)是目前積極發展的一種下一世代非揮發性記憶體。電阻式隨機存取記憶體是一種簡單的金屬-絕緣-金屬(MIM)結構，可以透過額外的兩個罩幕步驟整合到後段的金屬製程。然而，透過上述方式所形成的電阻式隨機存取記憶體，可能會因為後段沈積製程與乾式蝕刻製程，而導致電漿損害(Plasma Induced Damage，PID)的產生。上述電漿損害不僅影響記憶元件的電性表現，還會降低產品的可靠度(Reliability)與良率(Yield)。

本發明提供一種記憶元件及其製造方法，其可減少電漿損害的產生，以提升產品的可靠度與良率。

本發明提供一種記憶元件，包括基底、電容器、保護元件、第一金屬內連線以及第二金屬內連線。基底具有第一區與第二區。電容器位於第一區的基底上。電容器包括多個下電極、上電極以及電容介電層。上電極具有第一部分以及第二部分。所述第一部分覆蓋下電極，而所述第二部分延伸至第二區的基底上。電容介電層位於下電極與上電極的第一部分之間。保護元件位於第二區的基底中。第一金屬內連線位於電容器與基底之間，其藉由下電極電性連接至基底。第二金屬內連線位於上電極的第二部分與保護元件之間，其藉由上電極的第二部分電性連接至保護元件。

在本發明的一實施例中，所述電容介電層為連續平面結構、連續凹凸結構或非連續平面結構。

在本發明的一實施例中，所述上電極的所述第一部分為連續平面結構或是連續凹凸結構。

在本發明的一實施例中，所述記憶元件更包括介電層位於下電極之間。電容介電層為連續平面結構，且覆蓋下電極以及介電層的頂面。

在本發明的一實施例中，所述電容介電層為連續凹凸結構，且覆蓋所述下電極的頂面與側壁。

在本發明的一實施例中，所述電容介電層為非連續平面結構，覆蓋下電極的頂面。

在本發明的一實施例中，所述記憶元件更包括多個間隙 壁分別位於下電極以及電容介電層的側壁。

在本發明的一實施例中，所述保護元件為二極體、雙載子接面電晶體或其組合。

在本發明的一實施例中，所述電容介電層的材料為可變電阻材料。

在本發明的一實施例中，所述可變電阻材料為氧化矽或是過渡金屬氧化物。所述過渡金屬氧化物為ZrO₂、HfO₂、Ta₂O₅、Al₂O₃、TiO₂或其組合。

本發明提供一種記憶元件的製造方法，其步驟如下。提供基底。基底具有第一區與第二區。於第一區的基底上形成電容器。電容器包括多個下電極、上電極以及電容介電層。上電極具有第一部分以及第二部分。所述第一部分覆蓋下電極，而所述第二部分延伸至第二區的基底上。電容介電層位於下電極與上電極的第一部分之間。於第二區的基底中形成保護元件。於電容器與基底之間形成第一金屬內連線。第一金屬內連線電性連接下電極與基底。於上電極的第二部分與保護元件之間形成第二金屬內連線。第二金屬內連線電性連接上電極的第二部分與保護元件。

在本發明的一實施例中，於第一區的基底上形成電容器的方法如下。於基底上形成下電極。於基底上形成介電層。介電層配置於下電極之間。於下電極上形成電容介電層。電容介電層覆蓋下電極以及介電層的頂面。於電容介電層上形成上電極。

在本發明的一實施例中，所述介電層與下電極為共平 面，且電容介電層為連續平面結構。

在本發明的一實施例中，於第一區的基底上形成電容器的方法如下。於基底上形成下電極。於下電極上共形地形成電容介電層。電容介電層覆蓋下電極的頂面與側壁。於電容介電層上形成上電極。

在本發明的一實施例中，所述電容介電層與其上方的上電極為連續凹凸結構。

在本發明的一實施例中，於第一區的基底上形成電容器的方法如下。於基底上依序形成下電極以及電容介電層。所述電容介電層為非連續平面結構，覆蓋下電極的頂面。於下電極與電容介電層的側壁上分別形成多個間隙壁。於電容介電層上形成上電極。上電極覆蓋電容介電層的頂面以及間隙壁的頂面與側壁。

在本發明的一實施例中，於下電極與電容介電層的側壁上分別形成間隙壁的方法如下。於電容介電層上分別形成多個犧牲層。於犧牲層上共形地形成間隙壁材料層。移除犧牲層的頂面上的間隙壁材料層，以於下電極與電容介電層的側壁上分別形成間隙壁。移除犧牲層。

在本發明的一實施例中，所述犧牲層的材料包括氧化物、氮化物或其組合。

在本發明的一實施例中，所述間隙壁材料層的材料包括氮化物、氧化鋁或其組合。

在本發明的一實施例中，在形成所述電容器之後，更包 括圖案化所述上電極，以形成多個條狀上電極。

基於上述，本發明將上電極電性連接至保護元件，其可避免後段沈積製程與乾式蝕刻製程所導致電漿損害(PID)，進而提升產品的可靠度與良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、20、30‧‧‧記憶元件

100‧‧‧基底

104、110、116‧‧‧介電層

106、107、112、206、212‧‧‧接觸插塞

108、109、208‧‧‧圖案化導體層

105、205‧‧‧金屬內連線

114、214、314‧‧‧下電極

118、218、318‧‧‧電容介電層

120、220、320‧‧‧上電極

120a、220a、320a‧‧‧第一部分

120b、220b、320b‧‧‧第二部分

130、230、330‧‧‧電容器

202‧‧‧保護元件

322‧‧‧犧牲層

324‧‧‧間隙壁

D1、D2‧‧‧凹陷

R1‧‧‧第一區

R2‧‧‧第二區

S1‧‧‧表面

圖1A至圖1C為本發明第一實施例之記憶元件的製造流程的剖面示意圖。

圖2A至圖2C為本發明第二實施例之記憶元件的製造流程的剖面示意圖。

圖3A至圖3C為本發明第三實施例之記憶元件的製造流程的剖面示意圖。

圖1A至圖1C為本發明第一實施例之記憶元件的製造流程的剖面示意圖。

請參照圖1A，提供基底100。基底100具有第一區R1與第二區R2。在本實施例中，基底100並沒有特別地限制。舉例來說，基底100可為任意的半導體基底、可為具有其他膜層於其 上的基底，或可為具有其他元件於其中的基底。在一實施例中，第一區R1可例如是記憶胞區，第二區R2可例如是保護元件區或是周邊電路區。

接著，於第二區R2的基底100中形成保護元件202。在一實施例中，保護元件202可例如是二極體、雙載子接面電晶體或其組合。只要是能避免後段沈積製程與乾式蝕刻製程所導致電漿損害的保護元件即可，本發明之保護元件的種類、材料與尺寸可依需求來調整。

之後，於基底100上形成介電層104、110。介電層104、110的材料例如是低介電常數材料(low K material)或氧化矽。低介電常數材料例如是碳氧化矽(SiOC)。介電層104、110的形成方法可例如是化學氣相沈積法。

然後，於第一區R1的基底100之間形成金屬內連線105。於第二區R2的基底100之間形成金屬內連線205。在本實施例中，金屬內連線105與金屬內連線205可同時形成。但本發明不以此為限，在其他實施例中，可先形成金屬內連線105，而後形成金屬內連線205。反之，亦可先形成金屬內連線205，而後形成金屬內連線105。舉例來說，金屬內連線105與金屬內連線205的形成方法如下。於第一區R1與第二區R2的介電層104中形成多個接觸窗開口，所述接觸窗開口暴露基底100的表面(未繪示)。之後，將導體材料填入所述接觸窗開口，以形成接觸插塞106、107、206(如圖1A所示)。接著，於第一區R1與第二區R2的介電層104 上形成圖案化導體層108、109、208。圖案化導體層108電性連接至接觸插塞106；圖案化導體層109電性連接至接觸插塞107；圖案化導體層208電性連接至接觸插塞206。然後，再於第一區R1與第二區R2的介電層110中形成多個接觸窗開口，所述接觸窗開口分別暴露圖案化導體層108、208的表面(未繪示)。之後，將導體材料填入所述接觸窗開口，以形成接觸插塞112、212(如圖1A所示)。在一實施例中，圖案化導體層109與接觸插塞107可視為電性連接至基底100中的源極；金屬內連線105可視為電性連接至基底100中的汲極；而金屬內連線205則可視為電性連接至第二區R2的基底100中的保護元件202，但本發明不以此為限。

在一實施例中，接觸插塞106、107、206與接觸插塞112、212的材料可例如是鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(TiW)、鋁(Al)、銅(Cu)或其組合。圖案化導體層108、109、208的材料可例如是鈦(Ti)、鎢(W)、鋁(Al)、銅(Cu)或其組合。接觸插塞106、107、206、112、212的材料與圖案化導體層108、109、208的材料可以相同，亦或可以不同。接觸插塞106、107、206、112、212與圖案化導體層108、109、208的形成方法可例如是物理氣相沈積法或化學氣相沈積法。

接著，於第一區R1的介電層110上形成多個下電極114。每一個下電極114電性連接至所對應的金屬內連線105。下電極114的材料可例如是鈦、氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或其組合。下電極114的形成方法例如是物理氣相沈積法或化學氣相 沈積法。之後，於下電極114之間形成介電層116。介電層116的形成方法可例如是先於基底100上形成介電材料層，以覆蓋下電極114的頂面與側壁以及介電層110的頂面(未繪示)。之後，進行化學機械研磨(CMP)製程，以暴露出下電極114的頂面。在一實施例中，介電材料層的材料可例如是氧化矽、氮化矽、硼磷矽玻璃或其組合，其形成方法可例如是化學氣相沈積法。在其他實施例中，下電極114的形成步驟亦可例如是先在接觸插塞112上方沈積介電材料層，再圖案化介電材料層，以定義後續所形成的下電極114位置。之後，於介電層116之間填入下電極材料層。然後，進行化學機械研磨(CMP)製程，平坦化並暴露出下電極114的頂面。在一實施例中，下電極材料層的材料可例如是鈦、氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或其組合。

請參照圖1B，於下電極114上形成電容介電層118。電容介電層118覆蓋下電極114以及介電層116的頂面。在一實施例中，介電層116與下電極114可例如是共平面，其可使得位於其上的電容介電層118的表面S1亦為一平面。由於電容介電層118為連續平面結構且後續形成的上電極120亦為連續平面結構(如圖1C所示)，其可增加後續沈積製程與微影製程裕度(window)，以及避免單一記憶胞(unit cell)於蝕刻圖案化時發生側壁損傷並影響其可靠度，進而提升製程良率。在一實施例中，電容介電層118的材料可例如是可變電阻材料。可變電阻材料可例如是氧化矽或是過渡金屬氧化物。所述過渡金屬氧化物可例如是ZrO₂、HfO₂、 Ta₂O₅、Al₂O₃、TiO₂或其組合。但本發明並不限於此，在其他實施例中，電容介電層118的材料可例如是高介電常數材料層，其材料例如是下述元素的氧化物，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。

請參照圖1C，於電容介電層118上形成上電極120。上電極120具有第一部分120a以及第二部分120b。第一部分120a覆蓋電容介電層118。第二部分120b延伸至第二區R2的基底100上。因此，本實施例之上電極120可藉由金屬內連線205電性連接至保護元件202，以避免後段沈積製程與乾式蝕刻製程所導致電漿損害，進而提升產品的可靠度與良率。在一實施例中，上電極120的材料可例如是鈦、氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或其組合。上電極120的形成方法例如是物理氣相沈積法或化學氣相沈積法。

此外，在形成電容器130之後，本實施例還可以圖案化上電極120，以形成多個條狀上電極(未繪示)。所述條狀上電極可與後續形成的位元線平行，藉此降低所述位元線的負載(loading)，以更進一步提升產品的可靠度與良率。

請參照圖1C，本發明提供一種記憶元件10，包括基底100、介電層116、電容器130、保護元件202、金屬內連線105以及金屬內連線205。基底100具有第一區R1與第二區R2。電容器130位於第一區R1的基底100上。電容器130包括多個下電極114、上電極120以及電容介電層118。介電層116位於下電極114 之間。上電極120具有第一部分120a以及第二部分120b。第一部分120a覆蓋下電極114與介電層116的頂面，而第二部分120b延伸至第二區R2的基底100上。電容介電層118位於下電極114與上電極120的第一部分120a之間。保護元件202位於第二區R2的基底100中。金屬內連線105位於電容器130與基底100之間。金屬內連線105可藉由下電極114電性連接至基底100。金屬內連線205位於上電極120的第二部分120b與保護元件202之間。金屬內連線205可藉由上電極120的第二部分120b電性連接至保護元件202，以避免後段沈積製程與乾式蝕刻製程所導致電漿損害，進而提升產品的可靠度與良率。在一實施例中，電容器130可例如是電阻式隨機存取記憶體(RRAM)、動態隨機存取記憶體(DRAM)或其組合，本發明不以此為限。

以下的實施例中，相同或相似的元件、構件、層以相似的元件符號來表示。舉例來說，圖1C之電容器130與圖2C之電容器230以及圖3C之電容器330為相同或相似的構件。上述相同或相似的構件的材料與形成方法於此不再逐一贅述。

圖2A至圖2C為本發明第二實施例之記憶元件的製造流程的剖面示意圖。

請同時參照圖1A與圖2A，圖1A與圖2A基本上相似，兩者不同之處在於：圖2A僅在第一區R1的介電層110上形成多個下電極214，而不具有配置在下電極114之間的介電層116。

請參照圖2B，於下電極214上共形地形成電容介電層 218。電容介電層218覆蓋下電極214的頂面與側壁以及介電層110的頂面。由於電容介電層218共形地覆蓋下電極214的頂面與側壁以及介電層110的頂面，因此，電容介電層218可例如是連續凹凸結構。

之後，請參照圖2C，於電容介電層218上形成上電極220。上電極220具有第一部分220a以及第二部分220b。第一部分220a覆蓋第一區R1的電容介電層218。電容介電層218配置於第一部分220a與下電極214之間。第二部分220b延伸至第二區R2的基底100上，且藉由金屬內連線205電性連接至保護元件202。

請參照圖2C，本發明之第二實施例的記憶元件20與本發明之第一實施例的記憶元件10基本上相似，兩者不同之處在於：記憶元件20的電容介電層218可例如是連續凹凸結構。因此，配置於電容介電層218上方的上電極220亦可例如是連續凹凸結構。在一實施例中，對應於相鄰下電極214之間的上電極220的表面具有凹陷D1。

圖3A至圖3C為本發明第三實施例之記憶元件的製造流程的剖面示意圖。

請同時參照圖1A與圖3A，圖1A與圖3A基本上相似，兩者不同之處在於：圖3A的第一區R1的介電層110上依序形成多個下電極314、多個電容介電層318以及多個犧牲層322。圖3A的電容介電層318可視為非連續平面結構，其覆蓋下電極314的 頂面。在一實施例中，犧牲層322的材料可例如是氧化物、氮化物或其組合。犧牲層322的形成方法可例如是化學氣相沈積法。

請參照圖3B，於下電極314、電容介電層318以及犧牲層322的側壁上形成間隙壁324。詳細地說，間隙壁324的形成方法如下。於犧牲層322上共形地形成間隙壁材料層，間隙壁材料層覆蓋下電極314、電容介電層318的側壁、犧牲層322的頂面與側壁以及介電層110的頂面(未繪示)。進行蝕刻製程，移除部分間隙壁材料層，以暴露犧牲層322的頂面以及介電層110的頂面。在一實施例中，間隙壁材料層的材料可例如是氮化物、氧化鋁或其組合。

請參照圖3C，移除犧牲層322之後，於電容介電層318上形成上電極320。上電極320具有第一部分320a以及第二部分320b。第一部分320a覆蓋第一區R1的電容介電層318的頂面以及間隙壁324的頂面與側壁。第二部分320b延伸至第二區R2的基底100上，且藉由金屬內連線205電性連接至保護元件202。

請參照圖3C，本發明之第三實施例的記憶元件30與本發明之第一實施例的記憶元件10基本上相似，兩者不同之處在於：記憶元件30的電容介電層318可例如是非連續平面結構，其覆蓋下電極314的頂面。因此，配置於電容介電層318上的上電極320則可視為連續凹凸結構。在一實施例中，對應於相鄰下電極314之間的上電極320的表面具有凹陷D2。

綜上所述，本發明將上電極電性連接至保護元件，其可 避免後段沈積製程與乾式蝕刻製程所導致電漿損害，進而提升產品的可靠度與良率。此外，由於本發明之第一實施例的電容介電層為連續平面結構且後續形成的上電極亦為連續平面結構，其可增加後續沈積製程與微影製程裕度，以更進一步地提升製程良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧記憶元件

100‧‧‧基底

104、110、116‧‧‧介電層

106、107、112、206、212‧‧‧接觸插塞

108、109、208‧‧‧圖案化導體層

105、205‧‧‧金屬內連線

114‧‧‧下電極

118‧‧‧電容介電層

120‧‧‧上電極

120a‧‧‧第一部分

120b‧‧‧第二部分

130‧‧‧電容器

202‧‧‧保護元件

R1‧‧‧第一區

R2‧‧‧第二區

S1‧‧‧表面

Claims (12)

1. 一種記憶元件，包括：基底，具有第一區與第二區；電容器，位於所述第一區的所述基底上，其中所述電容器包括：多個下電極；上電極，具有第一部分以及第二部分，所述第一部分覆蓋所述下電極，而所述第二部分延伸至所述第二區的所述基底上；以及電容介電層，位於所述下電極與所述上電極的所述第一部分之間；保護元件，位於所述第二區的所述基底中；第一金屬內連線，位於所述電容器與所述基底之間，其藉由所述下電極電性連接至所述基底；以及第二金屬內連線，位於所述上電極的所述第二部分與所述保護元件之間，其藉由所述上電極的所述第二部分電性連接至所述保護元件。
2. 如申請專利範圍第1項所述的記憶元件，其中所述電容介電層為連續平面結構、連續凹凸結構或非連續平面結構。
3. 如申請專利範圍第1項所述的記憶元件，更包括介電層，位於所述下電極之間，其中所述電容介電層為連續平面結構，且覆蓋所述下電極以及所述介電層的頂面。
4. 如申請專利範圍第1項所述的記憶元件，其中所述電容介電層為非連續平面結構，覆蓋所述下電極的頂面。
5. 如申請專利範圍第4項所述的記憶元件，更包括多個間隙壁，分別位於所述下電極以及所述電容介電層的側壁。
6. 如申請專利範圍第1項所述的記憶元件，其中所述電容介電層的材料為可變電阻材料。
7. 一種記憶元件的製造方法，包括：提供基底，所述基底具有第一區與第二區；於所述第一區的所述基底上形成電容器，所述電容器包括：多個下電極；上電極，具有第一部分以及第二部分，所述第一部分覆蓋所述下電極，而所述第二部分延伸至所述第二區的所述基底上；以及電容介電層，位於所述下電極與所述上電極的所述第一部分之間；於所述第二區的所述基底中形成保護元件；於所述電容器與所述基底之間形成第一金屬內連線，所述第一金屬內連線電性連接所述下電極與所述基底；以及於所述上電極的所述第二部分與所述保護元件之間形成第二金屬內連線，所述第二金屬內連線電性連接所述上電極的所述第二部分與所述保護元件。
8. 如申請專利範圍第7項所述的記憶元件的製造方法，其中 於所述第一區的所述基底上形成所述電容器的方法包括：於所述基底上形成所述下電極；於所述基底上形成介電層，所述介電層配置於所述下電極之間；於所述下電極上形成所述電容介電層，所述電容介電層覆蓋所述下電極以及所述介電層的頂面；以及於所述電容介電層上形成所述上電極。
9. 如申請專利範圍第7項所述的記憶元件的製造方法，其中於所述第一區的所述基底上形成所述電容器的方法包括：於所述基底上形成所述下電極；於所述下電極上共形地形成所述電容介電層，所述電容介電層覆蓋所述下電極的頂面與側壁；以及於所述電容介電層上形成所述上電極。
10. 如申請專利範圍第7項所述的記憶元件的製造方法，其中於所述第一區的所述基底上形成所述電容器的方法包括：於所述基底上依序形成所述下電極以及所述電容介電層，其中所述電容介電層為非連續平面結構，覆蓋所述下電極的頂面；於所述下電極與所述電容介電層的側壁上分別形成多個間隙壁；以及於所述電容介電層上形成所述上電極，其中所述上電極覆蓋所述電容介電層的頂面以及所述間隙壁的頂面與側壁。
11. 如申請專利範圍第10項所述的記憶元件的製造方法，其 中於所述下電極與所述電容介電層的側壁上分別形成所述間隙壁的方法包括：於所述電容介電層上分別形成多個犧牲層；於所述犧牲層上共形地形成間隙壁材料層；移除所述犧牲層的頂面上的所述間隙壁材料層，以於所述下電極與所述電容介電層的側壁上分別形成所述間隙壁；以及移除所述犧牲層。
12. 如申請專利範圍第7項所述的記憶元件的製造方法，在形成所述電容器之後，更包括圖案化所述上電極，以形成多個條狀上電極。