CN100505269C - 具有嵌入式电容的半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种具有嵌入式电容的半导体装置及其制造方法，包括：一介电层，位于一基底上，该介电层具有一接触开口以暴露该基底以及一沟槽开口于该接触开口上；一第一金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上；一第二金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上；以及一电极介电层，位于该第一及第二金属电极层之间。本发明所述的具有嵌入式电容的半导体装置及其制造方法，其可避免漏电流的发生以及增加动态随机存取存储器的更新时间与元件可靠度。
Description
技术领域
本发明是有关于一种半导体存储器技术，且特别有关于一种具有金属-绝缘体-金属的电容结构的半导体装置及其制造方法。
背景技术
一般的半导体存储装置有各种种类，例如可擦除可编程只读存储器(erasable programmable read-only memory，EPROM)、电可擦除可编程只读存储器(electrically erasableprogrammable read only memory；EEPROM)、快闪存储器(flash memory)以及动态随机存取存储器(DRAM)。目前，DRAM广泛应用于大存储容量技术，其为易失性存储器具有晶体管(transistor)及电容(capacitor)。通过DRAM中电容的充电(charge)及放电(discharge)，可储存或擦除数字信号。因此随着半导体存储器的发展，对于电容结构的改良已成为趋势。
近几年来，为了满足在半导体芯片中高密度动态随机存取存储器的需求，动态随机存取存储器的尺寸越来越微小化，亦即传统DRAM结构的电容所占据的空间越来越少。然而，其同时必须具备更大的存储容量，以容纳大的计算机软件。有一些方法可在增加存储容量的同时亦降低电容尺寸，例如利用高介电常数材料作为电容介电层以增加电容值(capacitance)，或者在有限的空间中试图增加电容的表面积。
图1是绘示已知的具有嵌入式电容结构的半导体装置，例如动态随机存取存储器(DRAM cell)，其非用以界定本发明的先前技术，而是为了说明申请人所发现已知技术的问题。
如图1所示，动态随机存取存储器包括基底100以及一对晶体管108形成于其上。每个晶体管108包括形成于基底100中的源/漏极区101、栅极介电层103、栅极电极107以及栅极间隙壁(spacer)105。作为层间介电层(ILD)的第一介电层110沉积于基底100上，如钨插塞的插塞111及113沉积于第一介电层110中。插塞111沉积于一对晶体管108之间且连接至源/漏极区101，以作为电容节点(node)接触。插塞113则连接至另一源/漏极区101，作为一部分的位线(bitline)接触。作为另一层间介电层的第二介电层116沉积于第一介电层110上，插塞117沉积于第二介电层116中且电性连接至插塞113，作为另一部分的位线接触。电容124，例如为金属-绝缘体-金属(MIM)电容，埋置于第二介电层116及一部分的第一介电层110中，且电性连接至插塞111。MIM电容124包括下电极层118、上电极层122，以及置于下电极层118与上电极层122之间的电容介电层120。导电层119形成于第二介电层116上，且电性连接至插塞117作为位线。
为了增加存储容量，电容124的电容值必须增加，因此电容124设计为冠状。然而，由于冠状电容124下的突出的插塞111(如电容节点接触)会引起下电极层118的不良沉积性质，导致漏电流增加而引起存储元件的更新(refresh)时间与元件可靠度的降低。
发明内容
本发明的目的在于提供一种具有嵌入式电容的半导体装置及其制造方法，其可避免漏电流的发生以及增加动态随机存取存储器的更新时间与元件可靠度。本发明提供一种具有嵌入式电容的半导体装置，包括：一介电层，位于一基底上，该介电层包括一第一介电层，及该第一介电层上的一第二介电层，该第一介电层具有一接触开口以暴露该基底，该第二介电层具有一沟槽开口于该接触开口上；一第一金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上；一第二金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上，其中该第二金属电极层位于该第一金属电极层上方；以及一电容介电层，位于该第一金属电极层及第二金属电极层之间。
本发明所述的具有嵌入式电容的半导体装置，更包括：至少一晶体管，位于该基底上且电性连接至该第一金属电极层；一第一插塞，位于该第一介电层中且电性连接至该晶体管；一覆盖层，位于该第二介电层上且覆盖该第二金属电极层；一第二插塞，位于该覆盖层及该第一介电层中，且接触该第一插塞；以及一导电层，位于该覆盖层上且电性连接至该第二插塞。
本发明所述的具有嵌入式电容的半导体装置，更包括：一对栅极结构，位于该基底上且分别位于该接触开口的两侧。
本发明所述的具有嵌入式电容的半导体装置，该第一金属电极层包括金属扩散阻障材料。
本发明所述的具有嵌入式电容的半导体装置，该第一金属电极层包括氮化钛。
本发明所述的具有嵌入式电容的半导体装置，该第二金属电极层包括氮化钛。
本发明提供一种具有嵌入式电容的半导体装置的制造方法，包括：沉积一介电层于一基底上，该介电层包括一第一介电层，及该第一介电层上的一第二介电层；形成一接触开口于该第一介电层中以暴露该基底，且形成一沟槽开口于该接触开口上方的该第二介电层中；顺应性的形成一第一金属电极层于该接触开口及该沟槽开口的侧壁及底部上；顺应性的形成一电容介电层于该第一金属电极层上；以及顺应性的形成一第二金属电极层于该接触开口及该沟槽开口的侧壁及底部上，该第二金属电极层位于该电容介电层上。
本发明所述的具有嵌入式电容的半导体装置的制造方法，该介电层包括一第一介电层，及该第一介电层上的一第二介电层。
本发明所述的具有嵌入式电容的半导体装置的制造方法，更包括：形成至少一晶体管于该基底上；形成一第一插塞于该第一介电层，以电性连接该晶体管；形成一覆盖层于该第二介电层上且覆盖该第二金属电极层；形成一第二插塞于该覆盖层及该第二介电层中，且接触该第一插塞；形成一导电层于该覆盖层上，以电性连接至该第二插塞。
本发明所述的具有嵌入式电容的半导体装置的制造方法，该晶体管电性连接至该第一金属电极层。
本发明所述的具有嵌入式电容的半导体装置的制造方法，形成该接触开口及该沟槽开口，包括：图案化该介电层，以形成一第一开口于其中；形成一掩膜层于该介电层上及该第一开口中，该掩膜层具有窄于该第一开口的一第二开口以暴露该第一开口的底部；通过该掩膜层以转移该第二开口至该介电层以暴露该基底；以及移除该掩膜层。
本发明所述的具有嵌入式电容的半导体装置的制造方法，形成该接触开口及该沟槽开口，包括：图案化该介电层，以形成一第一开口于其中；形成一掩膜层于该介电层上及该第一开口中，该掩膜层具有窄于该第一开口的一第二开口以暴露该第一开口的底部；通过该掩膜层以转移该第二开口至该介电层；移除该掩膜层；以及将位于该介电层中的该第一开口及第二开口向下延伸，以暴露位于该第二开口下的该基底。
本发明所述的具有嵌入式电容的半导体装置的制造方法，形成该接触开口及该沟槽开口，包括：图案化该介电层以形成一第一开口，该第一开口暴露其下的该基底；填入一牺牲层于部分的该第一开口中；图案化该介电层，以形成宽于该第一开口的一第二开口于该介电层中及该牺牲层上；以及移除该牺牲层。
本发明所述的具有嵌入式电容的半导体装置的制造方法，形成该接触开口及该沟槽开口，包括：图案化该介电层，以形成一第一开口于其中；图案化该介电层，以形成宽于该第一开口的一第二开口，且同时将该第一开口向下延伸以暴露该第一开口下的该基底。
本发明所述的具有嵌入式电容的半导体装置的制造方法，更包括形成一对栅极结构于该基底上且分别位于该接触开口的两侧。
本发明所述的具有嵌入式电容的半导体装置及其制造方法，其可避免漏电流的发生以及增加动态随机存取存储器的更新时间与元件可靠度。
附图说明
图1是绘示已知的具有嵌入式电容结构的半导体装置；
图2A至图2H是绘示本发明实施例的具有嵌入式电容结构的半导体装置的制程剖面图；
图3A至图3B是绘示本发明实施例的图2C中接触开口214及沟槽开口216的制作方法的剖面图；
图4A至图4C是绘示本发明另一实施例的图2C中接触开口214及沟槽开口216的制作方法的剖面图；
图5A至图5C是绘示本发明另一实施例的图2C中接触开口214及沟槽开口216的制作方法的剖面图；
图6A至图6C是绘示本发明的另一实施例的于图2C中的接触开口214及沟槽开口216的制作方法的剖面图。
具体实施方式
以下说明的实施例为实施本发明的最佳方法，其用以说明本发明的原理，非用以限定本发明，本发明的保护范围当视权利要求书中所界定者为准。本发明的具有嵌入式电容结构的半导体装置将配合图式说明入下。
本发明是有关于改善半导体装置中的嵌入式电容结构，例如动态随机存取存储器，其可更进一步增加电容的电容值，同时可避免漏电流发生、增加元件可靠度以及存储容量。
图2H是绘示具有嵌入式电容结构的半导体装置。如动态随机存取存储器的半导体装置，包括基底200，具有至少一晶体管形成于其上，例如一对晶体管208形成于基底200上。每个晶体管208包括形成于基底200上的栅极结构，以及于基底200中的源/漏极区。介电层覆盖晶体管208及基底200，以作为层间介电层。在此实施例中，介电层可包括单层或多层，例如第一介电层210及形成于其上的第二介电层212。第一介电层210包括于一对晶体管之间的接触开口214，以暴露基底200作为电容节点接触开口。插塞211沉积于第一介电层210中且电性连接至其中的一晶体管208，以作为一部分的位线接触。第二介电层212包括位于接触开口214上的沟槽开口216，其中沟槽开口216可向下延伸至第一介电层210中。
嵌入式电容224设置于接触开口214及沟槽开口216中，在此实施例中嵌入式电容224包括下金属电极层218，顺应性的形成于接触开口214及沟槽开口216的侧壁及底部上；上金属电极层222，顺应性的形成于接触开口214及沟槽开口216的侧壁及底部上，且延伸至部分的第二介电层212的上表面；以及电容介电层220，设置于下金属电极层218及上金属电极层222之间。位于接触开口214的底部的下金属电极层218接触一对晶体管208的共同源/漏极区，借此，电容224电性连接至一对晶体管208。在此实施例中，下金属电极层218可包括金属扩散阻障材料，例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)或其组合。上金属电极层222可包括铝(Al)、钽、氮化钽、钛、氮化钛。电容介电层220可包括高介电常数(K)材料，例如氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化铝(Al2O3)。
覆盖层226设置于第二介电层212上及填入沟槽开口216及接触开口214中，以覆盖嵌入式电容224。覆盖层226包括氧化物或与层间介电层相同的材料。插塞231设置于覆盖层226及其下的第二介电层212中，并且接触插塞211以作为另一部分的位线接触。如为掺杂多晶硅层的导电层232设置于覆盖层226上，且电性连接至插塞231以作为位线。
图2A至图2H是绘示本发明实施例的具有嵌入式电容结构的半导体装置的制程剖面图。请参照图2A，提供基底200，例如硅基底或其他半导体基底。至少一晶体管形成于基底200上，例如在DRAM制程中有一对晶体管208形成于基底200上。每个晶体管208包括形成于基底200中的源/漏极区201，以及形成于基底200上的栅极结构，栅极结构包括栅极介电层203、栅极电极207以及栅极间隙壁205。接着通过一般的沉积方法，形成第一介电层210于基底200上且覆盖晶体管208，以作为层间介电层。举例而言，第一介电层210可包括由化学气相沉积法形成的四乙基硅酸盐(tetraethyl orthosilicate，TEOS)氧化物。第一介电层210的厚度约介于至
请参照图2B，通过一般的光刻及蚀刻制程图案化第一介电层210，以形成接触开口209而暴露基底200中的一源/漏极区201。于接触开口209中填入导电材料，以形成插塞211而作为一部分的位线接触。该导电材料可包括钨、铜、铝或掺杂多晶硅，其中较佳者为钨。
请参照图2C，通过一般的沉积方法形成第二介电层212于第一介电层210上，以作为第二层间介电层。举例而言，第二介电层212可包括与第一介电层210相同或不同的材料，例如硼硅酸磷玻璃(BPSG)或硅酸磷玻璃(PSG)。在此实施例中，第二介电层212包括与第一介电层210相同的材料。第二介电层212的厚度约介于
至
。之后图案化第一介电层及第二介电层210、212，以形成接触开口214而暴露于一对栅极结构之间的基底200中的源/漏极区201，以及于接触开口214上形成沟槽开口216。接触开口214大致上形成于第一介电层210中，而沟槽开口216形成于第二介电层212中且向下延伸至一部分的第一介电层210中。
接触开口214及沟槽开口216可通过各种方法形成，图3A至图3B是绘示本发明实施例的图2C中接触开口214及沟槽开口216的制作方法的剖面图。请参照图3A，于第二介电层212上形成如为光致抗蚀剂层的掩膜层302，接着图案化掩膜层302以形成开口于其中，如此以定义沟槽开口。通过蚀刻法转移该开口至第二介电层212，以形成第一开口304于其中。通过蚀刻法于第二介电层212中的第一开口304更进一步向下延伸至一部分的第一介电层210，以作为图2C中的沟槽开口216。请参照图3B，移除掩膜层302之后，于第二介电层212上及第一开口304中形成如为光致抗蚀剂层的另一掩膜层306。接着图案化掩膜层306以定义接触开口，如此，于掩膜层306中形成相对窄于第一开口304的开口以暴露第一开口304的底部。接着通过蚀刻法，转移该相对窄的开口至第一介电层210，以形成第二开口308于其中，并暴露一对栅极结构之间的共同源/漏极区201，而形成图2C中的接触开口214。之后，将掩膜层306移除，如图2C所示。
图4A至图4C是绘示本发明另一实施例的图2C中接触开口214及沟槽开口216的制作方法的剖面图。请参照图4A，于第二介电层212上形成如氮化硅(SiN)或氮氧化硅(SiON)的抗反射层(ARL)401，以作为后续蚀刻制程中的硬掩膜。于第二介电层212上的抗反射层401上形成如光致抗蚀剂层的掩膜层402。接着图案化掩膜层402以形成开口于其中，如此以定义沟槽开口。通过蚀刻法转移开口至抗反射层401及第二介电层212，以形成第一开口404于其中。请参照图4B，移除掩膜层402后，于抗反射层401上及第一开口404中形成如光致抗蚀剂层的另一掩膜层406。接着图案化掩膜层406以定义接触开口，如此相对窄于第一开口404的开口形成于掩膜层406中以暴露第一开口404的底部。之后通过蚀刻法转移该相对窄的开口于第二介电层212中，以形成第二开口408于其中。请参照图4C，移除掩膜层406后，通过蚀刻法以抗反射层401为蚀刻掩膜，使第一开口及第二开口404、408更进一步向下延伸，以形成接触开口214及沟槽开口216。
图5A至图5C是绘示本发明另一实施例的图2C中接触开口214及沟槽开口216的制作方法的剖面图。请参照图5A，于第二介电层212上形成如光致抗蚀剂层的掩膜层502。接着图案化该掩膜层502以形成开口于其中，如此以定义接触开口。通过蚀刻法转移该开口至第二介电层212及其下的第一介电层210，以形成第一开口504，而暴露一对栅极结构之间的共同源/漏极区201(绘示于图2C)。请参照图5B，移除掩膜层502之后，于部分的第一开口504中填入如为底部抗反射层(BARC)或其他适合的阻抗材料的牺牲层508。于第二介电层212上及第一开口504中，形成如光致抗蚀剂层的另一掩膜层506。接着图案化掩膜层506以定义沟槽开口，如此于掩膜层506中形成相对宽于第一开口504的开口。请参照图5C，通过蚀刻法转移该相对宽的开口至第二介电层212，以于第一开口504上形成第二开口510。部分的牺牲层508留下于第一开口504中，并且通过蚀刻法，使第二开口510更进一步向下延伸至第一介电层210，以作为图2C中的沟槽开口216。在第二开口510下的第一开口504则作为图2C中的接触开口214。最后，移除掩膜层506及残留的牺牲层508，如图2C所示。
图6A至图6C是绘示本发明的另一实施例的于图2C中的接触开口214及沟槽开口216的制作方法的剖面图。请参照图6A，于第二介电层212上形成如光致抗蚀剂层的掩膜层602。接着图案化掩膜层602以形成开口于其中，如此以定义接触开口。通过蚀刻法转移该开口至第二介电层212，以形成第一开口604。请参照图6B，移除掩膜层602之后，于第二掩膜层212上及第一开口604中形成如光致抗蚀剂层的另一掩膜层603。接着图案化掩膜层603以定义沟槽开口，如此于掩膜层603中形成相对宽于第一开口604的开口。在一些实施例中，图6A中的在掩膜层602中的开口可回拉(pullback)，以形成相对宽于第一开口604的开口于掩膜层602中，而取代图6B中额外的掩膜层603。请参照图6C，通过蚀刻法转移该相对宽的开口至第二介电层212，以于第一开口604上形成第二开口606。通过蚀刻法，使第二开口606可更进一步向下延伸至一部分的第一介电层210，以作为图2C中的沟槽开口216。于第二开口606下的第一开口604是作为图2C中的接触开口214。之后，移除掩膜层603或回拉后的掩膜层602。
请参照图2D至图2F，其是绘示于接触开口214及沟槽开口216中形成嵌入式电容224。首先于图2D中，于第二介电层212以及接触开口214与沟槽开口216的侧壁及底部形成金属层，该金属层可包括金属扩散阻障材料，例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)或其组合，借此一对晶体管208可电性连接至该金属层。通过化学机械研磨(CMP)移除在第二介电层212上多余的金属层，以留下位于接触开口214与沟槽开口216的侧壁及底部的金属层218，而留下的金属层是作为下金属电极层218。下金属电极层218可通过如原子层沉积法(ALD)、金属有机化学气相沉积法(MOCVD)、溅镀法(sputtering)或其他适当的沉积法形成。较佳者，下金属电极层218是由原子层沉积法形成，而厚度约介于
至
请参照图2E，如为氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化铝(Al2O3)的高介电常数材料层220以及如为铜、铝、钽、氮化钽、钛、氮化钛或其他金属电极材料的金属层222依序形成于第二介电层212上且顺应性的覆盖下金属电极层218。请参照图2F，通过一般的光刻及蚀刻制程依序图案化金属层222及高介电常数材料层220，以留下部分的金属层222及高介电常数材料层220于下金属电极层218上且覆盖部分的第二介电层212的上表面。该遗留的金属层222及高介电常数材料层220是分别作为上金属电极层以及电容介电层。
请参照图2G，通过一般的沉积技术于第二介电层212上及接触开口214与沟槽开口216中沉积覆盖层226，以覆盖嵌入式电容224。举例而言，覆盖层226可包括与层间介电层相同或不同的材料，例如硼硅酸磷玻璃(BPSG)或硅酸磷玻璃(PSG)。于覆盖层226上形成如为光致抗蚀剂层的掩膜层228，接着图案化光致抗蚀剂层的掩膜层228以于插塞211上形成开口，并暴露覆盖层226。依序蚀刻暴露的覆盖层226及其下的第二介电层212，以形成接触开口230于其中且暴露插塞211。
请参照图2H，移除图2G中的掩膜层228后，于接触开口230中填入导电材料，以形成与插塞211接触的插塞231。该导电材料可包括钨、铜、铝或掺杂多晶硅，其中较佳者为钨。插塞211及231是作为位线接触。如为掺杂多晶硅的导电材料(图中未绘示)形成于覆盖层226上且覆盖插塞231，之后图案化该导电层以形成电性连接至插塞231、211的位线232，如此完成本发明的动态随机存取存储器。
根据本发明的上述实施例，由于电容的下金属电极层沿着接触开口延伸，取代了形成于电容及晶体管之间的电容节点插塞，如此可避免漏电流的发生，而增加动态随机存取存储器的更新时间与元件可靠度。再者，由于金属电极层及电容介电层延伸至接触开口，使得金属电极层的表面积增加，因此嵌入式电容的电容值可更进一步增加，而增加存储容量。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100：基底
101：源/漏极区
103：栅极介电层
105：栅极间隙壁
107：栅极电极
108：晶体管
110：第一介电层
111、113、117、211：插塞
116：第二介电层
118：下电极层
119：导电层
120：电容介电层
122：上电极层
124：电容
200：基底
201：源/漏极区
203：栅极介电层
205：栅极间隙壁
207：栅极电极
208：晶体管
210：第一介电层
212：第二介电层
214：接触开口
216：沟槽开口
218：下金属电极层
220：电容介电层
222：上金属电极层
224：嵌入式电容
226：覆盖层
228、302、306、402、406、502、506、602、603：掩膜层
230：接触开口
231：插塞
232：位线
304、404、504、604：第一开口
308、408、510、606：第二开口
401：抗反射层
508：牺牲层
Claims (14)
1.一种具有嵌入式电容的半导体装置，其特征在于，该具有嵌入式电容的半导体装置包括：
一介电层，位于一基底上，该介电层包括一第一介电层，及该第一介电层上的一第二介电层，该第一介电层具有一接触开口以暴露该基底，该第二介电层具有一沟槽开口于该接触开口上；
一第一金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上；
一第二金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上，其中该第二金属电极层位于该第一金属电极层上方；以及
一电容介电层，位于该第一金属电极层及第二金属电极层之间。
2.根据权利要求1所述的具有嵌入式电容的半导体装置，其特征在于，更包括：
至少一晶体管，位于该基底上且电性连接至该第一金属电极层；
一第一插塞，位于该第一介电层中且电性连接至该晶体管；
一覆盖层，位于该第二介电层上且覆盖该第二金属电极层；
一第二插塞，位于该覆盖层及该第一介电层中，且接触该第一插塞；以及
一导电层，位于该覆盖层上且电性连接至该第二插塞。
3.根据权利要求1所述的具有嵌入式电容的半导体装置，其特征在于，更包括：
一对栅极结构，位于该基底上且分别位于该接触开口的两侧。
4.根据权利要求1所述的具有嵌入式电容的半导体装置，其特征在于，该第一金属电极层包括金属扩散阻障材料。
5.根据权利要求4所述的具有嵌入式电容的半导体装置，其特征在于，该第一金属电极层包括氮化钛。
6.根据权利要求1所述的具有嵌入式电容的半导体装置，其特征在于，该第二金属电极层包括氮化钛。
7.一种具有嵌入式电容的半导体装置的制造方法，其特征在于，该具有嵌入式电容的半导体装置的制造方法包括：
沉积一介电层于一基底上，该介电层包括一第一介电层，及该第一介电层上的一第二介电层；
形成一接触开口于该第一介电层中以暴露该基底，且形成一沟槽开口于该接触开口上方的该第二介电层中；
顺应性的形成一第一金属电极层于该接触开口及该沟槽开口的侧壁及底部上；
顺应性的形成一电容介电层于该第一金属电极层上；以及
顺应性的形成一第二金属电极层于该接触开口及该沟槽开口的侧壁及底部上，该第二金属电极层位于该电容介电层上。
8.根据权利要求7所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，更包括：
形成至少一晶体管于该基底上；
形成一第一插塞于该第一介电层，以电性连接该晶体管；
形成一覆盖层于该第二介电层上且覆盖该第二金属电极层；
形成一第二插塞于该覆盖层及该第二介电层中，且接触该第一插塞；
形成一导电层于该覆盖层上，以电性连接至该第二插塞。
9.根据权利要求8所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，该晶体管电性连接至该第一金属电极层。
10.根据权利要求7所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，形成该接触开口及该沟槽开口，包括：
图案化该介电层，以形成一第一开口于其中；
形成一掩膜层于该介电层上及该第一开口中，该掩膜层具有窄于该第一开口的一第二开口以暴露该第一开口的底部；
通过该掩膜层以转移该第二开口至该介电层以暴露该基底；以及
移除该掩膜层。
11.根据权利要求7所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，形成该接触开口及该沟槽开口，包括：
图案化该介电层，以形成一第一开口于其中；
形成一掩膜层于该介电层上及该第一开口中，该掩膜层具有窄于该第一开口的一第二开口以暴露该第一开口的底部；
通过该掩膜层以转移该第二开口至该介电层；
移除该掩膜层；以及
将位于该介电层中的该第一开口及第二开口向下延伸，以暴露位于该第二开口下的该基底。
12.根据权利要求7所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，形成该接触开口及该沟槽开口，包括：
图案化该介电层以形成一第一开口，该第一开口暴露其下的该基底；
填入一牺牲层于部分的该第一开口中；
图案化该介电层，以形成宽于该第一开口的一第二开口于该介电层中及该牺牲层上；以及
移除该牺牲层。
13.根据权利要求7所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，形成该接触开口及该沟槽开口，包括：
图案化该介电层，以形成一第一开口于其中；
图案化该介电层，以形成宽于该第一开口的一第二开口，且同时将该第一开口向下延伸以暴露该第一开口下的该基底。
14.根据权利要求7所述的具有嵌入式电容的半导体装置的制造方法，其特征在于，更包括形成一对栅极结构于该基底上且分别位于该接触开口的两侧。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090624 |