KR20080080795A - 스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그제조방법 - Google Patents

스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그제조방법 Download PDF

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Abstract

스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그 제조방법을 제공한다. 상기 엠아이엠 커패시터는 반도체 기판 상에 배치된 하부전극을 구비한다. 상기 하부전극 및 상기 반도체 기판을 덮는 층간 절연막이 제공된다. 상기 층간 절연막은 상기 하부전극의 소정영역을 노출시키는 개구부를 갖는다. 상기 개구부의 측벽 상에 스페이서가 제공된다. 상기 스페이서는 상기 개구부의 측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 갖는다. 상기 내측벽은 상기 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 갖는다. 상기 스페이서의 내측벽 및 상기 하부전극의 상부면을 덮는 유전체막을 제공되고, 상기 유전체막을 덮는 상부전극을 제공된다.
엠아이엠 커패시터, 스페이서, 유전체막, 상부전극, 하부전극

Description

스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그 제조방법{Metal-insulator-metal capacitor having spacer type dielectric layer and methods of fabricating the same}
도 1은 종래의 엠아이엠 커패시터를 설명하기 위한 단면도이다.
도 2는 도 1의 A영역을 설명하기 위해 확대한 단면도이다.
도 3은 본 발명에 따른 엠아이엠 커패시터를 설명하기 위한 단면도이다.
도 4 내지 도 10은 본 발명에 따른 엠아이엠 커패시터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 커패시터 및 그 제조방법에 관한 것으로, 특히 스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그 제조방법에 관한 것이다.
반도체 소자들은 트랜지스터들, 저항체들 및 커패시터들을 포함한다. 상기 커패시터들의 각각은 서로 중첩하는 상부전극 및 하부전극과 아울러서 이들 사이에 개재된 유전체막으로 구성된다. 상기 전극들은 도우프트 폴리실리콘막으로 형성할 수 있다. 그러나, 상기 폴리실리콘막은 후속의 열처리 공정시 추가로 산화될 수 있 다. 이에 따라, 상기 커패시터의 전기적인 특성이 변화할 수 있다.
이에 더하여, 상기 폴리실리콘 전극들에 인가되는 전압의 크기(magnitude)에 따라서 상기 커패시터는 불균일한 정전용량을 보일 수 있다. 예를 들면, 상기 상/하부전극들이 n형의 불순물들로 도우핑된 폴리실리콘막으로 형성되고 상기 상부전극에 음의 전압(negative voltage)이 인가되면, 상기 하부전극의 표면에 정공들(holes)이 유도된다. 이에 따라, 상기 하부전극의 표면에 공핍층(depletion layer)이 형성될 수 있다. 상기 공핍층의 폭은 상기 음의 전압의 크기에 따라 변화한다. 결과적으로, 상기 커패시터의 정전용량(capacitance)은 상기 전극들에 인가되는 전압의 크기에 따라 변화할 수 있다. 따라서, 상기 폴리실리콘 전극들을 채택하는 커패시터는 정교한 특성을 요구하는 반도체 소자들, 예를 들면, 아날로그 회로를 갖는 반도체 소자들에 부적합하다. 상기한 문제점들을 해결하기 위하여 금속전극들을 갖는 커패시터, 즉 엠아이엠(MIM; metal-insulator-metal) 커패시터가 제안된 바 있다. 상기 엠아이엠 커패시터는 구리막으로 형성된 금속 전극을 널리 채택하고 있다.
도 1은 종래의 엠아이엠 커패시터를 설명하기 위한 단면도이다.
도 2는 도 1의 A영역을 설명하기 위해 확대한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(5) 상에 하부전극(20)이 제공된다. 상기 반도체 기판(5) 및 하부전극(20)을 덮는 층간 절연막(25)이 제공된다. 상기 층간 절연막(25)은 하부전극(20)의 소정영역을 노출시키는 개구부(30)를 가질 수 있다. 상기 개구부(30)의 측벽 및 상기 하부전극(20)의 상부면을 덮는 유전막(40) 이 배치되고, 상기 유전막(40)을 덮는 상부전극(50)이 배치된다. 상기 유전막(40) 및 상부전극(50)을 형성하는 경우에, 상기 유전막(40) 및 상부전극(50)은 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)법과 같은 당업자에게 잘 알려진 평탄화 공정을 사용하여 이루어질 수 있다. 상기 유전막(40)은 상기 평탄화 공정을 수행하는 동안 하부전극(20)과 접촉하는 모서리 부근에서 집중된 물리적 스트레스(PS)를 받을 수 있다. 상기 물리적 스트레스(PS)는 상부전극(50)과 접촉하는 유전막(40)의 측벽과 나란한 방향, 즉 하부전극(20)과 접촉하는 유전막(40)의 상부면에 수직한 방향으로 가해질 수 있다. 따라서, 상기 유전막(40)은 상기 평탄화 공정을 수행하는 동안 하부전극(20)의 상부면과 접촉하는 모서리 부근에서 갈라짐(crack)이나 깨짐(wreck)과 같은 불량(CW)이 발생할 수 있다. 그 결과, 상기 엠아이엠 커패시터는 평탄화 공정을 수행하는 동안 불량(CW)이 발생하여 상기 커패시터에 전압을 인가하는 경우에 증가된 누설전류를 가지고 동작할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 평탄화 공정에서 유전막에 가해지는 물리적인 스트레스에 기인된 누설 전류를 줄일 수 있는 스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 구현하기 위해서, 본 발명은 스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그 제조방법을 제공한다.
이 엠아이엠 커패시터는 반도체 기판 상에 배치된 하부전극을 포함한다. 상 기 하부전극 및 상기 반도체 기판을 덮는 층간 절연막이 제공된다. 상기 층간 절연막은 상기 하부전극의 소정영역을 노출시키는 개구부를 갖는다. 상기 개구부의 측벽 상에 스페이서가 배치된다. 상기 스페이서는 상기 개구부의 측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 갖는다. 상기 내측벽은 상기 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 갖는다. 상기 스페이서의 내측벽 및 상기 하부전극의 상부면을 덮도록 유전체막이 배치된다. 상기 유전체막을 덮는 상부전극이 배치된다.
상기 스페이서는 실리콘 나이트라이드로 이루어질 수 있다. 상기 하부전극은 알루미늄(Al) 또는 구리(Cu)로 이루어지고, 상기 상부전극은 텅스텐(W)으로 이루어질 수 있다.
이 엠아이엠 커패시터의 제조방법은 반도체 기판 상에 하부전극을 형성하는 것을 포함한다. 상기 하부전극 및 상기 반도체 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막은 상기 하부전극의 소정영역을 노출시키는 개구부를 갖는다. 상기 개구부의 측벽 상에 스페이서를 형성한다. 상기 스페이서의 내측벽 및 상기 하부전극의 상부면을 덮는 유전체막 및 상기 유전체막 상에 적층된 상부전극을 형성한다.
상기 스페이서를 형성하는 것은 상기 개구부를 갖는 반도체 기판 상에 스페이서막을 형성하는 것을 포함할 수 있다. 상기 스페이서막을 이방성 식각하여 상기 개구부의 측벽 상에 상기 스페이서막의 일부를 남길 수 있다.
상기 스페이서막은 실리콘 나이트라이드로 형성될 수 있다. 상기 하부전극은 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있고, 상기 상부전극은 텅스텐(W)으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3은 본 발명에 따른 엠아이엠 커패시터를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 기판(105)은 내부에 배치된 반도체 소자들을 포함한다. 상기 반도체 소자들은 트랜지스터들, 저항체들 및 커패시터들일 수 있고, 상기 반도체 기판(105)은 활성영역을 구비할 수 있다. 상기 반도체 기판(105) 상에 하부 절연막(110)이 위치할 수 있다. 상기 하부 절연막(110)은 차례로 배치된 복수개의 막일 수 있고, 상기 반도체 기판(105) 및 하부 절연막(110) 사이에 다른 물질막이 개재될 수도 있다. 상기 하부 절연막(110)을 관통하는 노드 플러그(115)가 제공될 수 있다. 상기 노드 플러그(115)는 반도체 기판(105)에 접촉할 수 있다.
상기 하부 절연막(110) 상에 노드 플러그(115)와 전기적으로 접속하는 하부 전극(120)이 위치한다. 상기 하부전극(120)은 알루미늄(Al) 또는 구리(Cu)로 이루어질 수 있다. 이에 따라, 상기 하부전극(120)은 노드 플러그(115)를 통해서 반도체 기판(105)과 전기적으로 접속될 수 있다. 즉, 상기 하부전극(120)은 반도체 기판(105)에 배치된 트랜지스터 또는 다른 반도체 소자와 전기적으로 연결될 수 있다. 상기 하부 절연막(110) 상에 층간 절연막(125)이 배치된다. 상기 층간 절연막(125)은 하부전극(120)의 소정영역을 노출시키는 개구부(130)를 가진다. 상기 개구부(130)의 측벽 상에 스페이서(135)가 배치된다. 상기 스페이서(135)는 실리콘 나이트라이드로 이루어질 수 있다. 상기 스페이서(135)는 상기 개구부(130)의 측벽 상에 형성되어 상기 개구부(130)의 측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 가진다. 또한, 상기 스페이서(135)는 상기 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 가진다. 즉, 상기 스페이서(135)의 내측벽 및 상기 스페이서(135)와 접촉하는 하부전극(120)의 상부면이 이루는 경사각(θ)은 90°보다 큰 각을 가질 수 있다. 상기 스페이서(135)의 내측벽 및 상기 하부전극(120)의 상부면을 덮는 유전체막(140)이 배치된다.
상기 유전체막(140)은 상기 스페이서(135)와 동일하게 실리콘 나이트라이드로 이루어질 수 있다. 상기 유전체막(140)은 상기 스페이서(135)의 내측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 가진다. 또한, 상기 유전체막(140)은 상기 스페이서(135)의 내측벽 및 상기 하부전극(120)의 상부면을 콘포말하게 덮을 수 있다. 즉, 상기 유전체막(140)은 상기 스페이서(135) 상에서 상기 스페이서(135)와 동일하게 상기 유전체막(140)의 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 가진다. 상기 스페이서(135) 및 상기 유전체막(140)은 스페이서형 유전체막(145)을 구성할 수 있다. 상기 유전체막(140) 상에 상기 유전체막(140)을 덮는 상부전극(150)이 배치된다. 상기 상부전극(150)은 금속, 예를 들면 텅스텐(W)과 같은 물질로 이루어질 수 있다.
다음으로 본 발명에 따른 스페이서형 유전체막을 가지는 엠아이엠 커패시터의 제조방법을 설명하기로 한다.
도 4 내지 도 10은 본 발명에 따른 엠아이엠 커패시터의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 소자들을 가지는 반도체 기판(105) 상에 하부 절연막(110)을 형성한다. 상기 반도체 소자들은 트랜지스터들 및 커패시터들일 수 있고, 상기 하부 절연막(110)은 실리콘 옥사이드막일 수 있다. 상기 하부 절연막(110)은 복수개의 층간 절연막들을 차례로 적층시키어 형성될 수도 있다. 또한, 상기 반도체 기판(105)과 하부 절연막(110) 사이에 다른 물질막이 개재될 수도 있다. 상기 하부 절연막(110)을 관통하여 기판(105)을 노출시키는 노드 홀(node hole)을 형성한다. 상기 노드 홀은 식각공정(etching process)을 수행해서 반도체 소자(semiconductor element)가 형성된 영역 및/또는 활성영역을 노출시키도록 형성될 수 있다.
상기 노드 홀 내에 당업자에게 잘 알려진 공정, 예를 들면 화학기상증착(CVD : chemical vapor deposition) 공정 및 평탄화 공정을 사용해서 노드 플러그(node plug; 115)를 형성한다. 상기 노드 플러그(115)는 텅스텐(W)과 같은 금속 으로 형성되거나 금속 질화물로 형성될 수도 있다. 상기 하부 절연막(110) 상에 노드 플러그(115)와 전기적으로 연결되는 하부전극(120)을 형성한다. 상기 하부전극(120)은 알루미늄(Al) 또는 구리(Cu)로 형성되는 것을 포함한다. 상기 하부 절연막(110)을 갖는 반도체 기판(105) 및 상기 하부전극(120) 상에 층간 절연막(125)을 형성한다.
상기 층간 절연막(125)을 패터닝하여 상기 하부전극(120)의 소정영역을 노출시키는 개구부(130)를 형성한다. 상기 층간 절연막(125)은 하부 절연막(110)과 동일하게 실리콘 옥사이드로 형성될 수 있다. 이와는 달리, 상기 층간 절연막(125)은 상기 하부 절연막(110)과는 다른 물질을 사용해서 형성될 수도 있다.
도 5 내지 도 7을 참조하면, 층간 절연막(125) 및 노출된 하부전극(120)의 표면 상에 스페이서막(135a)을 형성한다. 상기 스페이서막(135a)은 화학기상증착(Chemical Vapor Deposition; CVD)법과 같은 당업자에게 잘 알려진 공정을 이용해서 형성될 수 있다. 상기 스페이서막(135a)은 실리콘 나이트라이드(SiN)와 같은 물질을 사용해서 형성될 수 있다. 상기 스페이서막(135a)을 이방성 식각하여 상기 개구부(130)의 측벽 상에 잔존하는 스페이서(35)를 형성한다.
상기 스페이서(135)는 상기 개구부(130)의 측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 가진다. 상기 이방성 식각공정을 수행하는 경우에, 상기 내측벽은 하부전극(120)에서 상부 방향을 향해 상기 하부전극(120)에서 멀어질수록 더 많이 제거될 수 있다. 즉, 상기 스페이서(135)는 상기 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 가진다. 그 결과, 상기 스페이서(135)의 내측벽 및 상기 스페이서(135)와 접촉하는 하부전극(120)의 상부면이 이루는 경사각(θ)은 90°보다 큰 각을 가질 수 있다. 상기 하부전극(120), 층간 절연막(125) 및 스페이서(135) 상에 유전체층(140a)을 형성한다. 상기 유전체층(140a)은 스페이서(135)와 동일한 물질을 사용해서 형성될 수 있다. 본 발명의 실시 예에서, 상기 유전체층(140a) 및 스페이서(135)는 실리콘 나이트라이드를 사용해서 형성될 수 있다.
상기 유전체층(140a)은 하부전극(120), 층간 절연막(125) 및 스페이서(135)의 표면을 따라서 컨포멀하게 형성될 수 있다. 상기 유전체층(140a)은 상기 스페이서(135)의 내측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 가진다. 즉, 상기 유전체층(140a)은 상기 스페이서(135) 상에서 상기 스페이서(135)와 동일하게 상기 유전체층(140a)의 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 가진다. 다시 설명하면, 상기 유전체층(140a)의 내측벽과 하부전극(120)에 접촉하는 유전체층(140a)의 상부면이 이루는 각은 상기 경사각(θ)과 동일할 수 있다.
도 8 내지 도 10을 참조하면, 유전체층(140a) 상에 상부전극층(150a)을 형성한다. 상기 상부전극층(150a)은 텅스텐(W)과 같은 금속물질로 형성될 수 있다. 또한, 상기 상부전극층(150a)은 화학기상 증착(Chemical Vapor Deposition; CVD)법과 같은 당업자에게 잘 알려진 공정을 수행해서 형성될 수 있다. 이 경우에, 상기 스페이서(135) 상에 형성된 상부전극층(150a)은 스페이서(135)를 따라 컨포멀하게 형성될 수 있다. 상기 상부전극층(150a) 및 유전체층(140a)을 평탄화시키어 층간 절 연막(125)을 노출시킨다.
상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 기술과 같은 당업자에게 잘 알려진 공정일 수 있다. 상기 평탄화 공정은 도 8의 점선(DL) 상부의 유전체층(140a) 및 상부전극층(150a)을 선택적으로 제거하는 공정일 수 있다. 이에 따라, 상기 개구부(130) 내의 유전체층(140a) 및 상부전극층(150a)은 제거되지 않고 잔존하여 유전체막(140) 및 상부전극(150)을 형성한다. 상기 스페이서(135) 및 유전체막(140)은 스페이서형 유전체막(145)을 구성할 수 있다. 상기 평탄화 공정, 예를 들면 화학기계적 연마 공정을 수행하는 동안, 상기 상부전극층(150a)을 통해 응력(stress; S)이 상기 하부전극(120)에 접촉하는 유전체층(140a) 상에 가해질 수 있다. 따라서, 상기 응력(S)은 유전체층(140a)의 내측벽과 인접한 경사진 상부전극층(150a)을 통하여 상기 개구부(130)의 하부 코너에 인접한 유전체층(140a) 상에 가해질 수 있다. 이 경우에, 상기 유전체층(140a)은 스페이서(135) 상에서 스페이서(135)의 내측벽을 덮도록 형성되고, 상기 유전체층(140a)의 내측벽에 의해 둘러싸여진 공간의 폭은 상부 방향을 따라서 증가하도록 경사진 프로파일을 갖는다. 좀 더 상세하게 설명하면, 상기 응력(S)은 유전체층(140) 상에서 수평응력(Sx)과 수직응력(Sy)으로 분리될 수 있고, 수평응력(Sx) 및 수직응력(Sy)의 벡터합과 동일한 값을 가질 수 있다. 따라서, 상기 수평응력(Sx) 및 수직응력(Sy)의 각각은 응력(S)의 크기보다 작은 크기를 가진다. 상기 수평응력(Sx)은 유전체층(140a)과 접촉하는 하부전극(120)의 길이방향과 나란한 방향으로 가해 진다. 다시 말하면, 상기 수평응력(Sx)은 유전체층(140a)에 물리적 스트레스를 가하지 않을 수 있다.
한편, 상기 수직응력(Sy)은 하부전극(120)과 접촉하는 유전체층(140a)에 수직한 방향으로 가해져 상기 유전체층(140a)에 물리적 스트레스를 줄 수 있다. 그러나, 상기 수직 응력(Sy)은 유전체층(140a)을 평탄화하는 동안 경사각(θ)과 동일한 각으로 상기 상부전극층(150a)을 따라 가해지는 응력(S)에 비해 상대적으로 작은 값을 가질 수 있다. 그 결과, 상기 평탄화 공정 동안 상기 유전체층(140a)에 가해지는 물리적 스트레스는 종래 기술에 비하여 감소될 수 있다. 결국, 평탄화 공정을 수행하는 동안 하부전극(120)과 인접하는 모서리 부근의 유전체층(140a)이 갈라지거나(crack) 깨지는(wreck) 현상을 방지할 수 있다. 즉, 상기 스페이서형 유전체막(145)은 평탄화 공정에서 유전체막(140)의 모서리에 가해지는 물리적인 스트레스를 줄여 커패시터에서 발생하는 누설 전류를 줄일 수 있다.
계속해서, 상기 상부전극(150) 상에 다른 반도체 소자 또는 외부와 전기적으로 접속하기위한 금속배선(155)을 형성할 수 있고, 상기 금속배선(155)을 덮도록 상부 절연막(160)을 형성할 수 있다. 이 경우에, 상기 상부 절연막(160)은 하부 절연막(110) 및 층간 절연막(125)과 동일한 물질로 형성될 수 있다. 즉, 상기 상부 절연막(160)은 실리콘 옥사이드로 형성될 수 있다. 이와는 달리, 상기 절연막들(110, 125, 160)은 서로 다른 물질들로 형성될 수도 있다.
상술한 바와 같이, 본 발명은 스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그 제조방법을 제공한다. 이를 통해서, 본 발명은 평탄화 공정에서 스페이서형 유전체막에 가해지는 물리적인 스트레스를 줄여 커패시터에서 발생하는 누설 전류를 줄일 수 있게 해준다.

Claims (7)

  1. 반도체 기판 상에 배치된 하부전극;
    상기 하부전극 및 상기 반도체 기판을 덮고, 상기 하부전극의 소정영역을 노출시키는 개구부를 갖는 층간 절연막;
    상기 개구부의 측벽 상에 형성되어 상기 개구부의 측벽과 접촉하는 외측벽 및 상기 외측벽에 대향하는 내측벽을 갖되, 상기 내측벽은 상기 내측벽에 의해 둘러싸여진 공간의 폭이 상부 방향을 따라서 증가하도록 경사진 프로파일을 갖는 스페이서;
    상기 스페이서의 내측벽 및 상기 하부전극의 상부면을 덮는 유전체막; 및
    상기 유전체막을 덮는 상부전극을 포함하는 엠아이엠 커패시터.
  2. 제 1 항에 있어서,
    상기 스페이서는 실리콘 나이트라이드막을 포함하는 것을 특징으로 하는 엠아이엠 커패시터.
  3. 제 1 항에 있어서,
    상기 하부전극은 알루미늄(Al) 또는 구리(Cu)로 이루어지고, 상기 상부전극은 텅스텐(W)으로 이루어지는 것을 특징으로 하는 엠아이엠 커패시터.
  4. 반도체 기판 상에 하부전극을 형성하고,
    상기 하부전극 및 상기 반도체 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 하부전극의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 개구부의 측벽 상에 스페이서를 형성하고,
    상기 스페이서의 내측벽 및 상기 하부전극의 상부면을 덮는 유전체막 및 상기 유전체막 상에 적층된 상부전극을 형성하는 것을 포함하는 엠아이엠 커패시터의 제조방법.
  5. 제 4 항에 있어서, 상기 스페이서를 형성하는 것은
    상기 개구부를 갖는 반도체 기판 상에 스페이서막을 형성하고,
    상기 스페이서막을 이방성 식각하여 상기 개구부의 측벽 상에 상기 스페이서막의 일부를 남기는 것을 포함하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  6. 제 5 항에 있어서,
    상기 스페이서막은 실리콘 나이트라이드막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터의 제조방법.
  7. 제 4 항에 있어서,
    상기 하부전극은 알루미늄(Al)막 또는 구리(Cu)막으로 형성하고 상기 상부전 극은 텅스텐(W)막으로 형성하는 것을 특징으로 하는 엠아엠 커패시터의 제조방법.
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