TW201432850A - 包含凹陷主動區之半導體元件及其形成方法 - Google Patents

包含凹陷主動區之半導體元件及其形成方法 Download PDF

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Abstract

提供半導體元件。各半導體元件可包括基板，基板包括含有第一區以及第二區之主動區。各半導體元件可包括元件隔離層，元件隔離層位於主動區的第一區以及第二區之間。各半導體元件可包括由元件隔離層之凹陷部份以及主動區第一區所分別定義之接觸窗開口。此外，主動區的第一區之最頂表面可定義接觸窗開口之最底部份。亦提供形成半導體元件的相關方法。

Description

包含凹陷主動區之半導體元件以及形成包含凹陷主 動區之半導體元件的方法 【相關申請案之交叉參考】
本美國非臨時專利申請案依據35U.S.C.§ 119主張於2012年10月25日向韓國智慧財產局申請之韓國專利申請案第10-2012-0119206號之優先權，其內容以全文引用方式併入本文參考。
本揭露是有關於半導體元件以及形成半導體元件的方法。
半導體元件由於小尺寸、多功能及/或低成本的特性而在電子產業中可被視為重要部件。隨著電子產業的發展，高積集度半導體元件的需求也日益增加。然而，為了實現高積集度的半導體元件，可形成具有較短線寬之半導體元件的圖案，如此一來可 能導致導電圖案彼此之間電性短路的風險提升。
本發明概念的不同實施例提供一種半導體元件。半導體元件可包括基板，所述基板包括主動區之第一區以及第二區。半導體元件可包括元件隔離層，其位於主動區的第一區以及第二區之間，且所述半導體元件包括位於基板中的字元線以及位於字元線上方的位元線。半導體元件可包括第一電性接觸窗，其位於基板以及位元線之間，且第一電性接觸窗可經配置以與主動區的第一區電性連接。此外，半導體元件可包括鄰近位元線的側表面之第二電性接觸窗，第二電性接觸窗可經配置以與主動區的第二區電性連接。元件隔離層以及主動區的第一區可包括定義接觸窗開口之相應的凹陷部份，接觸窗開口包括位於其中的第一電性接觸窗。主動區的第一區可包括最頂表面，最頂表面低於定義接觸窗開口之元件隔離層之最底凹陷部份。在一些實施例中，第一電性接觸窗的最底表面可延伸而低於第二電性接觸窗的最底表面。
在不同的實施例中，主動區的第二區可包括最頂表面，所述最頂表面高於定義接觸窗開口之元件隔離層之最底凹陷部份。此外或可選擇地，半導體元件可包括絕緣間隙壁，其位於接觸窗開口的內側表面之上。半導體元件可包括電容器，電容器經配置而藉由第二電性接觸窗與主動區的第二區電性連接。
根據不同的實施例，第一電性接觸窗可為位元線接觸 窗，其接觸位元線以及主動區的第一區，而第二電性接觸窗可為儲存節點接觸窗(storage node contact)，其接觸電容器以及主動區的第二區。絕緣間隙壁可分隔位元線接觸窗與儲存節點接觸窗，以使位元線接觸窗與儲存節點接觸窗電性隔絕。
在不同的實施例中，半導體元件可包括接觸襯墊，其位於第二電性接觸窗以及主動區的第二區之間。第一電性接觸窗可為位元線接觸窗，其接觸位元線與主動區的第一區。第二電性接觸窗可為儲存節點接觸窗，其接觸電容器與接觸襯墊。接觸襯墊可接觸主動區的第二區。此外，絕緣間隙壁可分隔位元線接觸窗與接觸襯墊，以使位元線接觸窗與接觸襯墊電性隔絕。
一種形成半導體元件的方法，根據不同的實施例，可包括在基板上形成主動區，主動區可包括由元件隔離層隔開之第一區以及第二區。此方法可包括在基板上形成絕緣層，並圖案化所述絕緣層以形成接觸窗開口，所述接觸窗開口暴露部分主動區的第一區。此方法可包括使由接觸窗開口暴露之主動區的第一區的部分凹陷。此方法可包括在接觸窗開口中形成第一電性接觸窗，第一電性接觸窗可經配置以與主動區的第一區電性連接。此外，此方法可包括形成通過絕緣層的第二電性接觸窗，第二電性接觸窗可經以與主動區的第二區電性連接。
在不同的實施例中，使主動區的第一區的部分凹陷可包括等向性蝕刻元件隔離層以及主動區的第一區，以使主動區的第一區包含低於鄰近的元件隔離層的最底蝕刻部份的最頂表面。在 一些實施例中，此方法可包括於接觸窗開口的內側壁上形成絕緣間隙壁，且所述絕緣間隙壁可分隔第一電性接觸窗以及第二電性接觸窗。
根據不同的實施例，此方法可包括形成接觸襯墊，其位於第二電性接觸窗以及主動區的第二區之間，接觸襯墊可包括與主動區的第二區接觸之第一接觸區域，且所述第一接觸區域大於介於接觸襯墊與第二電性接觸窗之間的第二接觸區域。在一些實施例中，此方法可包括在接觸窗開口中形成第一電性接觸窗之前，於接觸窗開口的內側壁上形成絕緣間隙壁，且絕緣間隙壁可包括位於接觸窗開口之內側壁上的第一間隙壁以及位於第一間隙壁上的第二間隙壁。在一些實施例中，形成接觸襯墊可包括在形成絕緣層之前以及在圖案化所述絕緣層以形成接觸窗開口之前，形成接觸襯墊。此外，形成絕緣間隙壁可包括在形成接觸窗開口之後以及在使主動區的第一區的部分凹陷之前，於接觸襯墊的側壁上形成第一間隙壁，且在使主動區的第一區的部分凹陷之後，形成第二間隙壁。
一種半導體元件，根據不同的實施例，可包括基板，所述基板包括含有第一區以及第二區之主動區。半導體元件可包括元件隔離層，其位於主動區的第一區以及第二區之間。半導體元件可包括接觸窗開口，其分別由元件隔離層的凹陷部份以及主動區的第一區所定義，且主動區的第一區的最頂表面可定義接觸窗開口的最底部份。此外，半導體元件可包括位於接觸窗開口中的 位元線接觸窗以及位於所述位元線接觸窗之上的位元線。
在不同的實施例中，主動區的第一區的最頂表面可低於主動區的第二區的最頂表面，且可低於定義接觸窗開口之元件隔離層的凹陷部份的最底表面。在一些實施例中，半導體元件可包括絕緣間隙壁，其位於元件隔離層的凹陷部份以及主動區的第一區上。在一些實施例中，位元線接觸窗可為第一電性接觸窗，且半導體元件可包括位於主動區的第二區上的第二電性接觸窗。絕緣間隙壁可位於第二電性接觸窗以及第一電性接觸窗之間。此外，半導體元件可包括接觸襯墊，其位於第二電性接觸窗以及主動區的第二區之間，而絕緣間隙壁可位於接觸襯墊以及第一電性接觸窗之間。
1、2‧‧‧半導體元件
11‧‧‧接合區域
11s‧‧‧頂表面
12‧‧‧接合區域
101‧‧‧基板
102‧‧‧主動區
102x、131x‧‧‧中心軸
103‧‧‧溝渠
104‧‧‧殘留物
105‧‧‧元件隔離層
105s、111s‧‧‧底表面
109‧‧‧第一層間絕緣層
111‧‧‧溝槽
113‧‧‧閘極絕緣層
115‧‧‧字元線
117‧‧‧字元線覆蓋層
121‧‧‧接觸襯墊絕緣層
125‧‧‧接觸襯墊
125a‧‧‧右手邊的接觸襯墊
131‧‧‧位元線接觸窗開口
131s‧‧‧底表面
133‧‧‧絕緣間隙壁
133a‧‧‧第一絕緣間隙壁
133b‧‧‧第二絕緣間隙壁
134‧‧‧第一導體層
135‧‧‧位元線接觸窗
143‧‧‧阻障層
144‧‧‧第二導體層
145‧‧‧位元線
151‧‧‧第二層間絕緣層
153‧‧‧溝填間隙壁
155‧‧‧位元線間隙壁
157‧‧‧第三層間絕緣層
165‧‧‧儲存節點接觸窗
165a‧‧‧右手邊的儲存節點接觸窗
171‧‧‧著陸墊絕緣層
175‧‧‧著陸墊
180‧‧‧電容器
181‧‧‧電容器下電極
183‧‧‧電容器介電層
185‧‧‧電容器上電極
191‧‧‧第四層間絕緣層
1200‧‧‧記憶卡
1210‧‧‧記憶體元件
1220‧‧‧記憶體控制器
1221‧‧‧靜態隨機存取記憶體
1222‧‧‧處理單元
1223‧‧‧主機介面
1224‧‧‧錯誤校正區塊
1225‧‧‧記憶體介面
1300‧‧‧資訊處理系統
1310‧‧‧記憶體系統
1311‧‧‧記憶體元件
1312‧‧‧記憶體控制器
1320‧‧‧數據機
1330‧‧‧中央處理單元
1340‧‧‧隨機存取記憶體
1350‧‧‧使用者介面
1360‧‧‧系統匯流排
A1-A2、B1-B2、C1-C2‧‧‧線
D1‧‧‧第一方向、最短/直線距離
D2‧‧‧第二方向、最短/直線距離
D3‧‧‧第三方向、最短/直線距離
E1、E2、H1、H2‧‧‧垂直距離
G1、X1‧‧‧第一距離
G2、X2‧‧‧第二距離
G3、X3‧‧‧第三距離
L1、L2、L3‧‧‧測地線距離、最短/直線距離
上述揭露以及其他特徵與優點將根據附圖及隨附的詳細描述變得更顯而易見。
圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A為根據本發明概念的不同實施例所繪示的製造半導體元件的方法的平面圖。
圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B以及圖11B分別為圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A中沿著線A1-A2之剖面圖。
圖1C、圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C以及圖11C分別為圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A中沿著線B1-B2之剖面圖。
圖1D、圖2D、圖3D、圖4D、圖5D、圖6D、圖7D、圖8D、圖9D、圖10D以及圖11D分別為圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A中沿著線C1-C2之剖面圖。
圖12A、圖12B以及圖12C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。
圖13A、圖13B以及圖13C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。
圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A為根據本發明概念的不同實施例所繪示的製造半導體元件的方法的平面圖。
圖14B、圖15B、圖16B、圖17B、圖18B、圖19B以及圖20B分別為圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A中沿著線A1-A2之剖面圖。
圖14C、圖15C、圖16C、圖17C、圖18C、圖19C以及圖20C分別為圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A中沿著線B1-B2之剖面圖。
圖14D、圖15D、圖16D、圖17D、圖18D、圖19D以及圖 20D分別為圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A中沿著線C1-C2之剖面圖。
圖21A、圖21B以及圖21C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。
圖22A、圖22B以及圖22C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。
圖23A為根據一些示範性實施例所繪示的種包括半導體元件的記憶卡的方塊圖。
圖23B為根據一些示範性實施例所繪示的包括半導體元件的資訊處理系統的方塊圖。
將在下文參照附圖來描述示範性實施例。在不脫離本揭露的精神與教示之下，許多不同形式以及實施例是可能的，故此揭露不應解釋為限於本文所闡述的示範性實施例。反而，提供此等示範性實施例以使得本揭露將詳盡及完整，且將向本領域具有通常知識者傳達本發明之範疇。在圖式中，為清楚起見，可能誇示了層與區域之尺寸以及相對尺寸。通篇描述中類似參考數字指示類似部件(element)。
本文使用之術語僅是出於描述特定實施例之目的，而不欲限制示範性實施例。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含多數形式，除非上下文另有清楚指示。應進 一步理解，當本說明書中使用術語「包括」及/或「包含」時，指定所敍述之特徵、步驟、操作、部件及/或組件(component)之存在，但不排除存在或添加一個或更多個其他特徵、步驟、操作、部件、組件及/或其群組。
應理解，當部件被稱為「耦接(coupled)」、「連接(connected)」或「對應(responsive)」至另一部件或在另一部件之上時，其可直接耦接、連接或對應至另一部件或在另一部件之上，或可存在中介部件(intervening element)。相比而言，當部件被稱為「直接耦接」、「直接連接」或「直接對應」至另一部件或「直接在另一部件之上」時，不存在中介部件。如本文中所使用，術語「及/或」包含相關聯之所列出項目中之一者或更多者的任何以及所有組合。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件，但此等部件不應受此等術語限制。此等術語僅用以將一個部件與另一部件區分。因此，在不脫離本發明實施例之教示的情況下，可將下文所論述之「第一」部件稱為「第二」部件。
為易於描述，可在本文中使用諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一部件或特徵的關係。應理解，除了諸圖中所描繪的定向(orientation)以外，所述空間相對術語意欲涵蓋在使用中或操作中的元件 (device)的不同定向。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」的部件繼而將定向於其他部件或特徵「上方」。因此，例示性術語「在…下方」可涵蓋「在…上方」以及「在…下方」兩種定向。元件可以其他方式定向(旋轉90度或在其他的定向)，且可相應地闡釋本文中所使用的空間相對描述詞。
本發明概念參考各橫截面說明來描述示範性實施例，所述橫截面繪示為示範性實施例之理想化實施例(以及中間結構)的示意性說明。因而，由於例如是製造技術及/或誤差(tolerance)而造成之繪示之形狀的變化是可預期的。因此，本發明概念之示範性實施例不應解釋為限於本文中所繪示的區域之特定形狀，而是應包含例如由製造所引起的形狀偏差。舉例而言，被繪示為矩形之植入區域可具有圓形或彎曲特徵及/或在植入區域之邊緣處的植入濃度梯度，而非自植入區域至非植入區域之二元(binary)改變。同樣的，藉由植入所形成之內埋(buried)區域可在所述內埋區域與進行植入時穿過之表面之間的區域中造成一定程度的植入。因此，諸圖中所繪示之區域本質上為示意性的，且其形狀不欲說明元件之區域之實際形狀，且不欲限制示範性實施例的範疇。
除非另有定義，否則本文中所使用之所有術語(包含技術以及科學術語)具有與本領域具有通常知識者一般所理解者相同的含義。應進一步理解，術語，諸如常用字典中所定義之術語，應被解譯為具有與其在相關技術背景及/或本文說明書中之含義一 致的含義，且不應以理想化或過度正式之意義來解譯，除非本文中明確地如此定義。
圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A為根據本發明概念的不同實施例所繪示的製造半導體元件的方法的平面圖。圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B以及圖11B分別為圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A中沿著線A1-A2之剖面圖。圖1C、圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C以及圖11C分別為圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A中沿著線B1-B2之剖面圖。圖1D、圖2D、圖3D、圖4D、圖5D、圖6D、圖7D、圖8D、圖9D、圖10D以及圖11D分別為圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A中沿著線C1-C2之剖面圖。
請參照圖1A、圖1B、圖1C以及圖1D，基板101可形成為具有主動區102。舉例而言，基板101(例如是矽晶圓)可經蝕刻以形成溝渠(trench)103。可在溝渠103中填入絕緣材料(如氧化層(例如是氧化矽(SiOx)層)或是氮化層(例如是氮化矽(SiNx)層或氮氧化矽(SiON)層))以形成元件隔離層105。元件隔離層105可定義島狀(island-shaped)主動區102，且主動區102沿著例如是第三方向D3延伸。主動區102可具有實質上垂直的柱狀結構。可於主動 區102的上部之中形成接合區域(junction region)11與接合區域12。雜質可注入於基板101之中，使得接合區域11與接合區域12可以自對準(self-aligned)的方式形成。接合區域11與接合區域12在平面圖中可包括位於主動區102中央的第一接合區域11以及位於主動區102兩側邊的第二接合區域12。在一些示範性實施例中，基板101可掺雜p型的雜質，而接合區域11以及接合區域12可掺雜n型的雜質，或反之亦然。
請參照圖2A、圖2B、圖2C以及圖2D，可在基板101中形成多個溝槽(groove)111。舉例而言，可圖案化主動區102以及元件隔離層105，以形成沿第一方向D1延伸之溝槽111。相鄰之溝槽111可在第二方向D2上彼此分離。溝槽111可具有底表面111s，且底表面111s高於元件隔離層105之底表面105s。第一方向D1可實質上與第二方向D2正交(orthogonal)，而第三方向D3可為以等於或小於90度角與第一方向D1以及第二方向D2交叉(crossing)之方向。
請參照圖3A、圖3B、圖3C以及圖3D，可分別在溝槽111中形成沿第一方向D1延伸之字元線115。接著，在基板101上形成第一層間絕緣層109。在一些示範性實施例中，形成字元線115可包含熱氧化由溝槽111暴露的主動區102或是在主動區102上沈積氧化矽層以形成閘極絕緣層113，再形成導體層以填入具有閘極絕緣層113之溝槽111，然後使導體層凹陷(recessing)以形成閘極電極(例如是字元線115)。字元線115中的相鄰者可在第二方 向D2上彼此分離。可形成閘極絕緣層113以覆蓋字元線115的底表面以及側表面。字元線115可藉由沈積多晶矽層(polysilicon layer)、金屬層或是金屬矽化物層(metal silicide layer)中的至少一者而形成之。可形成字元線覆蓋層117以填入溝槽111中未填滿字元線115的區域。字元線覆蓋層117可利用自對準的方式藉由沈積以及平坦化絕緣材料(例如是氧化矽層)而形成之。由於字元線115形成於溝槽111之中，因此形成內埋於主動區102之中而具有彎曲結構的通道區域是可能的。由此可知，相較於線性通道區域，彎曲的通道區域可具有相對增加的長度，因此改善電晶體中的短通道效應(short channel effect)是可能的。第一層間絕緣層109可藉由沈積氧化矽層或是氮化矽層而形成之。
請參照圖4A、圖4B、圖4C以及圖4D，可形成位元線接觸窗開口131。舉例而言，位元線接觸窗開口131的形成可包含圖案化第一層間絕緣層109以暴露主動區102的第一接合區域11。可在形成位元線接觸窗開口131時蝕刻元件隔離層105及/或字元線覆蓋層117，以使元件隔離層105及/或字元線覆蓋層117具有低於主動區102之頂表面的頂表面。或者，可在形成位元線接觸窗開口131時蝕刻主動區102以及使主動區102凹陷。在一些示範性實施例中，如圖4B所示，從沿著通過位元線接觸窗開口131中心的線A1-A2來看，位元線接觸窗開口131的中心軸131x可與主動區102的中心軸102x重合。或者，如圖4C所示，從沿著偏離位元線接觸窗開口131中心的線B1-B2來看，位元線接觸 窗開口131的中心軸131x可以第一距離X1偏離主動區102的中心軸102x。在一些示範性實施例中，此種未對準(misalignment)可能起因於沿對角線方向(例如是第三方向D3)延伸之主動區102的配置。
請參照圖5A、圖5B、圖5C以及圖5D，可擴大位元線接觸窗開口131。在一些示範性實施例中，可蝕刻由位元線接觸窗開口131暴露的主動區102來增加位元線接觸窗開口131的容積(volume)。蝕刻製程可由乾式蝕刻或濕式蝕刻的方式來進行。舉例而言，等向性電漿蝕刻(isotropic plasma etching，IPE)技術可用於選擇性地使主動區102凹陷。此外，在蝕刻主動區102時，可蝕刻元件隔離層105、閘極絕緣層113及/或字元線覆蓋層117，以進一步增加位元線接觸窗開口131的容積。在一些示範性實施例中，可使由位元線接觸窗開口131暴露之主動區102的第一接合區域11凹陷而低於經第一層間絕緣層109覆蓋之主動區102的第二接合區域12及/或低於位元線接觸窗開口131的底表面131s。換句話說，第一接合區域11的頂表面11s可低於位元線接觸窗開口131的底表面131s。
請參照圖6A、圖6B、圖6C以及圖6D，可於位元線接觸窗開口131之中分別形成絕緣間隙壁133。形成絕緣間隙壁133可包括沈積絕緣材料(例如是氧化矽層或氮化矽層)以及進行包含非等向性蝕刻(anisotropic etching)步驟的間隙壁形成製程。各絕緣間隙壁133可覆蓋位元線接觸窗開口131之內側壁並暴露出主動 區102(如第一接合區域11的頂表面11s)。然而，在一些實施例中，可省略形成絕緣間隙壁133。
請參照圖7A、圖7B、圖7C以及圖7D，可在基板101上沈積導體材料並使其平坦化，以形成填入位元線接觸窗開口131的第一導體層134。然後，可在基板101上依序形成第二導體層144以及第二層間絕緣層151。第一導體層134可藉由沈積一層多晶矽、金屬或金屬矽化物並進行回蝕刻(etch-back)或化學機械研磨(chemical-mechanical polishing，CMP)製程而形成之。第二導體層144可藉由沈積一層多晶矽、金屬或金屬矽化物而形成之。第二層間絕緣層151可藉由沈積氧化矽層或氮化矽層而形成之。第二導體層144更可包括阻障層143。阻障層143可形成為與第一導體層134接觸。
請參照圖8A、圖8B、圖8C以及圖8D，可圖案化第二層間絕緣層151、第二導體層144以及第一導體層134。因此，可在位元線接觸窗開口131中分別形成位元線接觸窗135，而與主動區102的第一接合區域11之對應者電性連接。另外，位元線145可與位元線接觸窗135電性連接。可圖案化各位元線145，以使其具有沿第二方向D2延伸之線形。相鄰之位元線145可在第一方向D1上彼此分離。位元線接觸窗135可與第一接合區域11接觸，且於向下方向可具有固定或漸增的截面積之結構。在一些實施例中，各位元線接觸窗135在向下方向可包括具有固定或漸增的截面積的柱狀部份，以及包括自柱狀部份向下延伸且在向下方向具 有漸減的截面積的楔狀(wedge-shaped)部份。可圖案化第二層間絕緣層151，以覆蓋位元線145的頂表面。
請參照圖9A、圖9B、圖9C以及圖9D，可在基板101上沈積絕緣材料(例如是氧化矽層或氮化矽層)並圖案化絕緣材料，以形成覆蓋位元線145側表面之位元線間隙壁155。在形成位元線間隙壁155的期間，可分別於位元線接觸窗開口131之中形成溝填(gap-filling)間隙壁153。舉例而言，可經由相同的製程而非個別的製程形成位元線間隙壁155與溝填間隙壁153。因此，為了方便起見，覆蓋位元線145側表面以及位元線接觸窗開口131內側壁之相同絕緣材料的兩部份可分別視為位元線間隙壁155以及溝填間隙壁153。接著，可在基板101上沈積氧化矽層或氮化矽層以形成第三層間絕緣層157，第三層間絕緣層157使位元線145彼此電性隔離。
請參照圖10A、圖10B、圖10C以及圖10D，儲存節點接觸窗165可形成為分別與第二接合區域12電性連接。舉例而言，形成儲存節點接觸窗165可包括形成穿越第三層間絕緣層157以及第一層間絕緣層109而暴露出第二接合區域12的接觸窗開口，以及將導體材料填入接觸窗開口中。儲存節點接觸窗165可藉由沈積一層多晶矽、金屬、金屬矽化物或金屬氮化物而形成之。或者，儲存節點接觸窗165可藉由形成磊晶矽層而形成之。有別於此，儲存節點接觸窗165可藉由形成磊晶矽層以及沈積金屬層而形成之。絕緣間隙壁133在水平方向上可將位元線接觸窗135 以及儲存節點接觸窗165做電性上以及空間上的隔離。此外，絕緣間隙壁133在垂直方向上可將主動區102的第一接合區域11以及儲存節點接觸窗165做電性上以及空間上的分隔。
在一些示範性實施例中，可使第一接合區域11凹陷而低於位元線接觸窗開口131的底表面131s。因此，如圖10B所示，相較於未凹陷的第一接合區域11，從通過線A1-A2之垂直剖面來看，介於主動區102的第一接合區域11與儲存節點接觸窗165之間的垂直距離H1可被增加。如此可意味著介於主動區102的第一接合區域11與儲存節點接觸窗165之間的測地線(geodesic)(如最短)距離L1可增加。由於垂直距離H1以及測地線距離L1的增加，因此預防或降低主動區102的第一接合區域11與儲存節點接觸窗165之間的電性短路是可能的。
如先前參照圖4C之描述，從通過線B1-B2之垂直剖面來看，位元線接觸窗開口131的中心軸131x與主動區102的中心軸102x可不重合。因此，從圖10C中通過線B1-B2之垂直剖面來看，第一接合區域11可形成為相對接近於鄰近的儲存節點接觸窗165中之一者(例如是右手邊的儲存節點接觸窗165a)。相較之下，若第一接合區域11未凹陷，則介於第一接合區域11與儲存節點接觸窗165之間的垂直距離H2可能變短。此意味著第一接合區域11以及儲存節點接觸窗165(例如是右手邊的儲存節點接觸窗165a)之間電性短路的風險可能會增加。若元件尺寸縮小，儲存節點接觸窗165以及第一接合區域11之間的距離變短，因此可能進一步 增加第一接合區域11以及儲存節點接觸窗165之間電性短路的風險。反之，根據一些示範性實施例，如圖5C所示，可使第一接合區域11的頂表面11s凹陷以低於位元線接觸窗開口131的底表面131s，從而增加測地線距離L2以及垂直距離H2。因此，如圖10C所示，即使當位元線接觸窗開口131的中心軸131x與主動區102的中心軸102x不重合而因此第一接合區域11形成為較接近儲存節點接觸窗165時，預防或降低第一接合區域11與儲存節點接觸窗165之間電性短路的風險是可能的，因兩者間的距離可經由使第一接合區域11的凹陷而增加。
請參照圖11A、圖11B、圖11C以及圖11D，電容器180可形成為分別與儲存節點接觸窗165電性連接。在一些示範性實施例中，可在基板101上形成電容器下電極181以分別與儲存節點接觸窗165電性連接。各電容器下電極181可形成為例如是圓筒狀(cylinder shape)或柱狀(pillar shape)。電容器介電層183以及電容器上電極185可形成為覆蓋形成電容器下電極181之後所得的結構。在一些示範性實施例中，電容器上電極185可形成為具有面對電容器下電極181的底表面以及實質上平坦的頂表面。在形成電容器180之後，可形成第四層間絕緣層191以覆蓋電容器180。電容器下電極181可分別與儲存節點接觸窗165直接接觸。在一些實施例中，電容器下電極181可不與儲存節點接觸窗165直接接觸。舉例而言，若電容器180在平面圖上並未對準儲存節 點接觸窗165，則可額外形成著陸墊(landing pad)175以電性連接電容器下電極181與儲存節點接觸窗165。此外，更可形成著陸墊絕緣層171，以使各著陸墊175彼此間電性分離。做為前述方法的結果，可製造半導體元件1(例如是動態隨機存取記憶體(Dynamic Random Access Memory(DRAM)元件)為具有第一接合區域11與儲存節點接觸窗165間的改善的電性隔離特性。
圖12A、圖12B以及圖12C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。為描述簡要起見，先前描述過的部件(element)在不重複描述的情況下，可使用相似或相同的參考數字來識別。
請參照圖12A，元件隔離層105可形成在基板101上以定義主動區102，字元線115可形成為內埋於基板101之中，而第一層間絕緣層109可形成在基板101上。第一層間絕緣層109可經圖案化以形成位元線接觸窗開口131。由於元件尺寸的縮減或在光微影製程(photolithography process)中許多技術上的困難，位元線接觸窗開口131的至少一者可能未對準(misaligned)主動區102中的對應者。舉例而言，從圖4A中通過線B1-B2之垂直剖面來看，位元線接觸窗開口131的中心軸131x可能以第二距離X2未對準主動區102的中心軸102x，其中所述第二距離X2大於第一距離X1。
請參照圖12B，可蝕刻由位元線接觸窗開口131暴露的主動區102。蝕刻主動區102的結果為，可使第一接合區域11的 頂表面11s凹陷以低於位元線接觸窗開口131的底表面131s，因此可擴大位元線接觸窗開口131。之後，在位元線接觸窗開口131的內側壁上形成絕緣間隙壁133。在擴大位元線接觸窗開口131時，可使元件隔離層105凹陷，因此可將位元線接觸窗開口131朝向元件隔離層105擴大。而在形成或擴大位元線接觸窗開口131的製程期間可暴露出第二接合區域12。在此情況下，可形成絕緣間隙壁133以覆蓋第二接合區域12的暴露的部份。然而，在一些實施例中，可省略形成絕緣間隙壁133。
請參照圖12C，位元線接觸窗135可形成為分別與第一接合區域11電性連接，而儲存節點接觸窗165可形成為分別與第二接合區域12電性連接。此外，可形成位元線145以使位元線接觸窗135彼此電性連接。如先前參照圖12A之描述，從沿著線B1-B2之垂直剖面來看，位元線接觸窗開口131的中心軸131x可不與主動區102的中心軸102x重合。因此，從沿著線B1-B2之垂直剖面來看，第一接合區域11可形成為相對接近於鄰近的儲存節點接觸窗165中之一者(例如是右手邊的儲存節點接觸窗165a)。因此，介於第一接合區域11與右手邊的儲存節點接觸窗165a之間的測地線(例如最短)距離L3可能小於圖10C中之最短/直線(rectilinear)距離L2。此意味著第一接合區域11與右手邊的儲存節點接觸窗165a之間電性短路的風險可能會增加。然而，相較之下，根據本文所描述的一些實施例，可使第一接合區域11凹陷，如此一來可增加介於第一接合區域11與儲存節點接觸窗165之間的垂 直距離H2以及直線/最短距離L3。因此，實現改善第一接合區域11與儲存節點接觸窗165間的電性隔離特性是可能的。由於絕緣間隙壁133的存在，於垂直方向上改善第一接合區域11與儲存節點接觸窗165間的電性隔離特性是可能的。此外，絕緣間隙壁133於水平方向上能夠改善位元線接觸窗135與儲存節點接觸窗165間的電性隔離特性。如圖11C所示，形成半導體元件1更可包括形成與儲存節點接觸窗165電性連接的電容器180。
圖13A、圖13B以及圖13C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。為簡易描述起見，先前描述過的部件在不重複描述的情況下，可使用相似或相同的參考數字來識別。
請參照圖13A，從圖4A中通過線B1-B2之垂直剖面來看，位元線接觸窗開口131的中心軸131x可能以第三距離X3未對準主動區102的中心軸102x，其中所述第三距離X3大於第二距離X2。在此情況下，部分第一接合區域11可由位元線接觸窗開口131暴露，而第一接合區域11的其餘部份可被第一層間絕緣層109覆蓋。換句話說，從通過線B1-B2之垂直剖面來看，位元線接觸窗開口131可形成為不完全暴露出主動區102的第一接合區域11。
請參照圖13B，可選擇性蝕刻由位元線接觸窗開口131暴露的主動區102。蝕刻主動區102的結果為，可使第一接合區域11的頂表面11s凹陷以低於位元線接觸窗開口131的底表面 131s，如此一來可擴大位元線接觸窗開口131。之後，在位元線接觸窗開口131的內側壁上可形成絕緣間隙壁133。在一些示範性實施例中，主動區102的殘留物(residue)104可能殘留於第一層間絕緣層109下方。絕緣間隙壁133可覆蓋殘留物104。在一些實施例中，殘留物104可能不殘留。
請參照圖13C，位元線接觸窗135可形成為分別與第一接合區域11電性連接，而儲存節點接觸窗165可形成為分別與第二接合區域12電性連接。此外，可形成位元線145，以使位元線接觸窗135彼此電性連接。由於絕緣間隙壁133可覆蓋殘留物104，使得第一接合區域11與儲存節點接觸窗165之間及/或位元線接觸窗135與儲存節點接觸窗165之間電性短路的機會可能很少/不會發生。如圖11C所示，形成半導體元件1更可包括形成與儲存節點接觸窗165電性連接的電容器180。
圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A為根據一些實施例所繪示的製造半導體元件的方法的平面圖。圖14B、圖15B、圖16B、圖17B、圖18B、圖19B以及圖20B分別為圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A中沿著線A1-A2之剖面圖。圖14C、圖15C、圖16C、圖17C、圖18C、圖19C以及圖20C分別為圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A中沿著線B1-B2之剖面圖。圖14D、圖15D、圖16D、圖17D、圖18D、圖19D以及圖20D分別為圖14A、圖15A、圖16A、圖17A、圖18A、圖19A 以及圖20A中沿著線C1-C2之剖面圖。
請參照圖14A、圖14B、圖14C以及圖14D，在基板101上可形成元件隔離層105，以定義沿第三方向D3延伸之島狀主動區102。接著，可在主動區102之中注入雜質以形成第一接合區域11以及第二接合區域12，且第一接合區域11以及第二接合區域12(例如是N型)與基板101(例如是P型)具有不同的導電型。可在基板101中形成沿第一方向D1延伸之字元線115。可形成字元線覆蓋層117以覆蓋字元線115。閘極絕緣層113可形成以覆蓋字元線115的底表面以及側表面。藉由磊晶(epitaxial)製程或沈積及圖案化導體材料，可在基板101上形成接觸襯墊125。之後，可形成接觸襯墊絕緣層121，以使接觸襯墊125彼此之間電性分離。接觸襯墊125可形成為分別與第二接合區域12接觸。或者，接觸襯墊125可形成為與第一接合區域11以及第二接合區域12兩者接觸。接著，可在基板101上沈積絕緣材料，以形成第一層間絕緣層109。
請參照圖15A、圖15B、圖15C以及圖15D，可圖案化第一層間絕緣層109以及接觸襯墊絕緣層121，以形成分別暴露出第一接合區域11的位元線接觸窗開口131。在形成位元線接觸窗開口131時，可使元件隔離層105、閘極絕緣層113及/或字元線覆蓋層117凹陷。可進一步圖案化接觸襯墊125以使其分別與第二接合區域12接觸，且與第一接合區域11相隔開。圖案化接觸襯墊125的結果為，保護/預防第一接合區域11與第二接合區域12電性連接是可能的。根據一些實施例，如圖15B所示，從沿著 線A1-A2截取之剖面來看，位元線接觸窗開口131的中心軸131x可實質上與主動區102的中心軸102x重合。此外，如圖15C所示，從沿著線B1-B2之剖面來看，由於主動區102沿第三方向D3延伸，位元線接觸窗開口131的中心軸131x可以第一距離G1未對準主動區102的中心軸102x。
請參照圖16A、圖16B、圖16C以及圖16D，可形成第一絕緣間隙壁133a，以覆蓋位元線接觸窗開口131的內側壁。可選擇性地蝕刻由位元線接觸窗開口131暴露的主動區102(例如是第一接合區域11)，以擴大位元線接觸窗開口131。第一絕緣間隙壁133a的形成可包括沈積氧化矽層或氮化矽層，接著進行包含非等向性蝕刻步驟的間隙壁形成製程。由於第一絕緣間隙壁133a的存在，當蝕刻第一接合區域11時，保護/預防接觸襯墊125受損是可能的。選擇性地蝕刻第一接合區域11的結果為，可使第一接合區域11凹陷以形成頂表面11s，且頂表面11s低於位元線接觸窗開口131的底表面131s。
請參照圖17A、圖17B、圖17C以及圖17D，可在位元線接觸窗開口131中形成第二絕緣間隙壁133b。第二絕緣間隙壁133b可經由沈積絕緣材料之後進行包含非等向性蝕刻步驟的間隙壁形成製程而形成之。在一些示範性實施例中，第二絕緣間隙壁133b可由相同或相似於第一絕緣間隙壁133a的材料(例如是氧化矽層或氮化矽層)而形成之。第二絕緣間隙壁133b可形成為覆蓋第一絕緣間隙壁133a以及由第一絕緣間隙壁133a暴露之位元線 接觸窗開口131的部分內側壁。根據一些實施例，第一絕緣間隙壁133a以及第二絕緣間隙壁133b可構成具有雙層結構的絕緣間隙壁133。
請參照圖18A、圖18B、圖18C以及圖18D，可在位元線接觸窗開口131中形成分別與第一接合區域11電性連接的位元線接觸窗135，而位元線145可形成以使位元線接觸窗135彼此電性連接，並由第二層間絕緣層151覆蓋位元線145。接著，可形成第三層間絕緣層157，以使位元線145彼此電性分離。
請參照圖19A、圖19B、圖19C以及圖19D，儲存節點接觸窗165可形成為分別與接觸襯墊125電性連接，且儲存節點接觸窗165穿越第三層間絕緣層157以及第一層間絕緣層109。相較於各接觸襯墊125與儲存節點接觸窗165之間的接觸面積，各接觸襯墊125可形成為與第二接合區域12之間具有較大的接觸面積。由於儲存節點接觸窗165可藉由接觸襯墊125而與第二接合區域12電性連接，接觸面積的增加可降低儲存節點接觸窗165與第二接合區域12間的接觸電阻(contact resistance)。此外，由於絕緣間隙壁133的存在，改善水平方向上位元線接觸窗135與接觸襯墊125間的電性隔離特性以及改善垂直方向上第一接合區域11與接觸襯墊125間的電性隔離特性是可能的。
根據一些實施例，由於第一接合區域11是凹陷的，從沿著線A1-A2之剖面來看，如圖19B所示，介於第一接合區域11與接觸襯墊125之間的垂直距離E1可增加，。增加垂直距離E1 可增加介於第一接合區域11與接觸襯墊125之間的最短/直線距離D1，因此，實現改善第一接合區域11與接觸襯墊125間的電性隔離特性是可能的。同樣的，從沿著圖19C中的線B1-B2之剖面來看，第一接合區域11的凹陷可增加介於第一接合區域11與接觸襯墊125之間的垂直距離E2，而垂直距離E2的增加可以使介於第一接合區域11與接觸襯墊125之間的最短/直線距離D2增加。類似地，垂直距離E1與垂直距離E2以及最短/直線距離D1與最短/直線距離D2的增加可以使第一接合區域11與接觸襯墊125之間具有高度可靠的電性隔離特性。
再者，如先前參照圖15C之描述，從圖19C中沿著線B1-B2之剖面來看，位元線接觸窗開口131的中心軸131x與主動區102的中心軸102x可不重合，因此，形成的第一接合區域11可相對接近於鄰近的接觸襯墊125之一者(例如是右手邊的接觸襯墊125a)。亦即，可縮短介於第一接合區域11與右手邊的接觸襯墊125a之間的最短/直線距離D2。此外，當元件的尺寸縮小時，可進一步縮短最短/直線距離D2。然而，根據本文描述的一些實施例，由於第一接合區域11是凹陷的，可增加介於第一接合區域11與接觸襯墊125之間的垂直距離E2，如此一來可使最短/直線距離D2增加。因此，減少/預防/最小化第一接合區域11與接觸襯墊125之間電性短路的風險是可能的。
請參照圖20A、圖20B、圖20C以及圖20D，可形成電容器180，其包括電容器下電極181、電容器介電層183以及電容 器上電極185。電容器下電極181可形成為分別與儲存節點接觸窗165電性連接。之後，可形成第四層間絕緣層191，以覆蓋電容器180。如此一來，可製造出半導體元件2。可選擇地，可進一步形成著陸墊175，以分別使電容器下電極181與儲存節點接觸窗165電性連接，且可進一步形成著陸墊絕緣層171，以使著陸墊175彼此電性分離。
圖21A、圖21B以及圖21C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。為描述要起見，先前描述過的部件在不重複描述的情況下，可使用相似或相同的參考數字來識別。
請參照圖21A，元件隔離層105可形成在基板101上以定義主動區102，字元線115可形成為埋入於基板101之中，且可形成接觸襯墊125。然後，可在基板101上形成第一層間絕緣層109，接著圖案化第一層間絕緣層109以形成位元線接觸窗開口131。位元線接觸窗開口131的至少一者可未對準主動區102中的對應者。舉例而言，從圖15A中通過線B1-B2之垂直剖面來看，第一接合區域11可由位元線接觸窗開口131完全暴露，但位元線接觸窗開口131的中心軸131x可以第二距離G2未對準主動區102的中心軸102x，其中所述第二距離G2大於第一距離G1。
請參照圖21B，可形成第一絕緣間隙壁133a以覆蓋位元線接觸窗開口131的內側壁，且可選擇性蝕刻由位元線接觸窗開口131暴露的主動區102，以擴大位元線接觸窗開口131。選擇性 蝕刻主動區102的結果為，可使第一接合區域11凹陷以產生低於位元線接觸窗開口131的底表面131s之頂表面11s。此外，第二絕緣間隙壁133b可形成而使其每一者覆蓋第一絕緣間隙壁133a以及由第一絕緣間隙壁133a暴露之位元線接觸窗開口131的內側壁，從而形成具有雙層結構的絕緣間隙壁133。
請參照圖21C，位元線接觸窗135可形成為分別與第一接合區域11電性連接，而儲存節點接觸窗165可形成為分別與接觸襯墊125電性連接。此外，可形成位元線145，以使位元線接觸窗135彼此電性連接。相較於各接觸襯墊125與儲存節點接觸窗165之間的接觸面積，各接觸襯墊125與第二接合區域12之間可具有較大的接觸面積，因此，使儲存節點接觸窗165與第二接合區域12之間的接觸電阻降低是可能的。此外，由於絕緣間隙壁133的存在，改善垂直方向上第一接合區域11與接觸襯墊125間的電性隔離特性以及改善水平方向上位元線接觸窗135與接觸襯墊125間的電性隔離特性是可能的。
如先前參照圖21A之描述，從沿著線B1-B2之垂直剖面來看，位元線接觸窗開口131的中心軸131x與主動區102的中心軸102x可不重合。因此，第一接合區域11可形成為相對接近於鄰近的接觸襯墊125之一者(例如是右手邊的接觸襯墊125a)。因此，介於第一接合區域11與右手邊的接觸襯墊125a之間的最短/直線距離D3可小於圖19C中的最短/直線距離D2。此意味著第一接合區域11與接觸襯墊125之間電性短路的風險可能會增加。相 較之下，根據本文描述的一些實施例，由於第一接合區域11是凹陷的，可增加介於第一接合區域11與接觸襯墊125之間的垂直距離E2以及直線距離D3。因此，實現改善第一接合區域11與接觸襯墊125之間的電性隔離特性是可能的。如圖20C所示，半導體元件2的形成更可包括形成與儲存節點接觸窗165電性連接的電容器180。
圖22A、圖22B以及圖22C為根據一些實施例所繪示的製造半導體元件的方法的剖面圖。為描述簡要起見，先前描述過的部件在不重複描述的情況下，可使用相似或相同的參考數字來識別。
請參照圖22A，從圖15A中通過線B1-B2之垂直剖面來看，位元線接觸窗開口131可未對準而暴露主動區102的部分第一接合區域11。舉例而言，位元線接觸窗開口131的中心軸131x可以第三距離G3未對準主動區102的中心軸102x，其中所述第三距離G3大於第二距離G2。因此，部分第一接合區域11可由位元線接觸窗開口131暴露，而第一接合區域11的其餘部份可被第一層間絕緣層109覆蓋。
請參照圖22B，可形成第一絕緣間隙壁133a以覆蓋位元線接觸窗開口131的內側壁，且因此可選擇性蝕刻由位元線接觸窗開口131暴露的主動區102。蝕刻主動區102的結果為，可使第一接合區域11的頂表面11s凹陷以低於位元線接觸窗開口131的底表面131s，故可擴大位元線接觸窗開口131。之後，第二絕緣 間隙壁133b可形成為覆蓋第一絕緣間隙壁133a以及由第一絕緣間隙壁133a暴露之位元線接觸窗開口131的內側壁，從而形成具有雙層結構的絕緣間隙壁133。在一些示範性實施例中，主動區102的殘留物104可能保留於第一層間絕緣層109下方。絕緣間隙壁133可覆蓋殘留物104。在一些實施例中，可不保留殘留物104。
請參照圖22C，位元線接觸窗135可形成為分別與第一接合區域11電性連接，而儲存節點接觸窗165可形成為分別與接觸襯墊125電性連接。此外，可形成位元線145，以使位元線接觸窗135彼此電性連接。由於絕緣間隙壁133覆蓋殘留物104，使得第一接合區域11與接觸襯墊125之間及/或位元線接觸窗135與接觸襯墊125之間電性短路的機會可能很少/不會發生。如圖20C所示，形成半導體元件2更可包括形成與儲存節點接觸窗165電性連接的電容器180。
圖23A為根據一些示範性實施例所繪示的包括半導體元件的記憶卡的方塊圖。圖23B為根據一些示範性實施例所繪示的包括半導體元件的資訊處理系統的方塊圖。
請參照圖23A，記憶卡1200可包括記憶體控制器1220，記憶體控制器1220控制主機與記憶體元件1210之間的一般資料交換。靜態隨機存取記憶體(static random access memory，SRAM)1221可用作處理單元(例如是中央處理單元(CPU))1222的操作記憶體。主機介面(interface，I/F)1223可包括與記憶卡1200連接之主機的資料交換協定(data exchange protocol)。錯誤校正 (error correction，ECC)區塊1224可經配置以偵測並校正包含於自記憶體元件1210讀出的資料錯誤。記憶體介面(I/F)1225可經配置以與記憶體元件1210介接(interface)。處理單元1222可進行記憶體控制器1220的資料交換的一般控制操作。記憶體元件1210可包括根據本文描述的一些示範性實施例的半導體元件1中的至少一者。
請參照圖23B，資訊處理系統1300可實現使用記憶體系統1310，記憶體系統1310包括根據本文描述的一些示範性實施例的半導體元件1中的至少一者。舉例而言，資訊處理系統1300可為行動元件及/或電腦。在一些實施例中，資訊處理系統1300除了記憶體系統1310之外更可包括與系統匯流排1360電性連接的數據機1320、中央處理單元(CPU)1330、隨機存取記憶體(RAM)1340以及使用者介面1350。記憶體系統1310可包括記憶體元件1311以及記憶體控制器1312，且在一些實施例中，記憶體系統1310可經配置而實質上等同於圖23A所描述的記憶卡1200。由中央處理單元(CPU)1330處理的資料及/或自外源(external source)輸入的資料可儲存於記憶體系統1310中。在一些實施例中，記憶體系統1310可用作固態磁碟機(solid state drive，SSD)的一部分，如此可使得資訊處理系統1300能夠穩定且可靠地儲存大量資料於記憶體系統1310中。此外，對本領域具有通常知識者而言可為顯而易見的是，舉例而言，根據一些實施例，資訊處理系統1300更可包括應用晶片組(application chipset)、相機影像感測器(camera image sensor)、相機影像信號處理器(image signal processor，ISP)、輸入/輸出元件或類似的裝置。
根據本文所描述的一些示範性實施例，可使主動區凹陷，如此可減少/預防主動區與襯墊之間或是主動區與節點(例如是儲存節點接觸窗)之間發生電性短路。因此，實現具有優良電性的半導體元件是可能的。即使當元件縮小或未對準或有製程上的變異時，實現能夠減少/預防電性短路以及具有優良電絕緣性的半導體元件仍是可能的。
上述揭露的標的並非限制性而是說明性的，而隨附之申請專利範圍意圖涵蓋所有落入真實精神與範疇中的潤飾、加強作用以及其他實施例。因此，於法律可容許的最大範圍，本發明概念的範疇應由以下申請專利範圍及其等效物的最廣泛容許解釋來判定，而不應受以上描述以約束或限制。
11‧‧‧第一接合區域
11s‧‧‧頂表面
12‧‧‧第二接合區域
101‧‧‧基板
102‧‧‧主動區
105‧‧‧元件隔離層
109‧‧‧第一層間絕緣層
131‧‧‧位元線接觸窗開口
131s‧‧‧底表面
A1-A2‧‧‧線

Claims (20)

  1. 一種半導體元件，包括：基板，包括主動區的第一區以及第二區；元件隔離層，位於所述主動區的所述第一區以及所述第二區之間；字元線，位於所述基板中；位元線，位於所述字元線上方；第一電性接觸窗，位於所述基板以及所述位元線之間，所述第一電性接觸窗經配置而與所述主動區的所述第一區電性連接；以及第二電性接觸窗，鄰近所述位元線的側表面，所述第二電性接觸窗經配置而與所述主動區的所述第二區電性連接，其中所述元件隔離層以及所述主動區的所述第一區包括各自的凹陷部份，所述凹陷部份定義接觸窗開口，所述接觸窗開口包括位於其中的所述第一電性接觸窗；以及其中所述主動區的所述第一區包括最頂表面，所述最頂表面低於定義所述接觸窗開口之所述元件隔離層之最底凹陷部份。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述主動區的所述第二區包括最頂表面，所述最頂表面高於定義所述接觸窗開口之所述元件隔離層之所述最底凹陷部份。
  3. 如申請專利範圍第1項所述的半導體元件，更包括絕緣間隙壁，位於所述接觸窗開口的內側表面上。
  4. 如申請專利範圍第3項所述的半導體元件，更包括電容器，所述電容器經配置以藉由所述第二電性接觸窗與所述主動區的所述第二區電性連接。
  5. 如申請專利範圍第4項所述的半導體元件，其中：所述第一電性接觸窗包括位元線接觸窗，所述位元線接觸窗接觸所述位元線以及所述主動區的所述第一區；以及所述第二電性接觸窗包括儲存節點接觸窗，所述儲存節點接觸窗接觸所述電容器以及所述主動區的所述第二區。
  6. 如申請專利範圍第5項所述的半導體元件，其中所述絕緣間隙壁分隔所述位元線接觸窗以及所述儲存節點接觸窗，以使所述位元線接觸窗與所述儲存節點接觸窗電性隔離。
  7. 如申請專利範圍第4項所述的半導體元件，其中：所述半導體元件更包括接觸襯墊，所述接觸襯墊位於所述第二電性接觸窗以及所述主動區的所述第二區之間；所述第一電性接觸窗包括位元線接觸窗，所述位元線接觸窗接觸所述位元線以及所述主動區的所述第一區；所述第二導電接觸窗包括儲存節點接觸窗，所述儲存節點接觸窗接觸所述電容器以及所述接觸襯墊；以及所述接觸襯墊接觸所述主動區的所述第二區。
  8. 如申請專利範圍第7項所述的半導體元件，其中所述絕緣間隙壁分隔所述位元線接觸窗以及所述接觸襯墊，以使所述位元線接觸窗與所述接觸襯墊電性隔離。
  9. 如申請專利範圍第1項所述的半導體元件，其中所述第一電性接觸窗的最底表面延伸而低於所述第二電性接觸窗的最底表面。
  10. 一種形成半導體元件的方法，包括：在基板上形成主動區，所述主動區包括由元件隔離層隔開之第一區以及第二區；在基板上形成絕緣層；圖案化所述絕緣層以形成接觸窗開口，所述接觸窗開口暴露所述主動區的所述第一區的部分；使由所述接觸窗開口暴露之所述主動區的所述第一區的部分凹陷；在所述接觸窗開口中形成第一電性接觸窗，所述第一電性接觸窗經配置以與所述主動區的所述第一區電性連接；以及形成通過所述絕緣層的第二電性接觸窗，所述第二電性接觸窗經配置以與所述主動區的所述第二區電性連接。
  11. 如申請專利範圍第10項所述的形成半導體元件的方法，其中使所述主動區的所述第一區的部分凹陷包括等向性蝕刻所述元件隔離層以及所述主動區的所述第一區，以使所述主動區的所述第一區包含最頂表面，所述最頂表面低於鄰近的所述元件隔離層之最底蝕刻部份。
  12. 如申請專利範圍第10項所述的形成半導體元件的方法，更包括在所述接觸窗開口的內側壁上形成絕緣間隙壁， 其中所述絕緣間隙壁分隔所述第一電性接觸窗以及所述第二電性接觸窗。
  13. 如申請專利範圍第10項所述的形成半導體元件的方法，更包括在所述第二電性接觸窗以及所述主動區的所述第二區之間形成接觸襯墊，其中所述接觸襯墊包括第一接觸區域，所述第一接觸區域與所述主動區的所述第二區接觸，所述第一接觸區域大於介於所述接觸襯墊與所述第二電性接觸窗之間的第二接觸區域。
  14. 如申請專利範圍第13項所述的形成半導體元件的方法，更包括在所述接觸窗開口中形成所述第一電性接觸窗之前，於所述接觸窗開口的內側壁上形成絕緣間隙壁，其中所述絕緣間隙壁包括：第一間隙壁，位於所述接觸窗開口的內側壁上；以及第二間隙壁，位於所述第一間隙壁之上。
  15. 如申請專利範圍第14項所述的形成半導體元件的方法，其中：形成所述接觸襯墊包括在形成所述絕緣層之前以及圖案化所述絕緣層以形成所述接觸窗開口之前形成所述接觸襯墊；以及形成所述絕緣間隙壁包括：在形成所述接觸窗開口之後以及在使所述主動區的所述第一區的部分凹陷之前，於所述接觸襯墊的側壁上形成所述第一間隙壁；以及 在使所述主動區的所述第一區的部分凹陷之後，形成所述第二間隙壁。
  16. 一種半導體元件，包括：基板，包括主動區，所述主動區包括第一區以及第二區；元件隔離層，位於所述主動區的所述第一區以及所述第二區之間；接觸窗開口，由所述元件隔離層的凹陷部份以及所述主動區的所述第一區所分別定義，其中所述主動區的所述第一區的最頂表面定義所述接觸窗開口的最底部份；位元線接觸窗，位於所述接觸窗開口中；以及位元線，位於所述位元線接觸窗之上。
  17. 如申請專利範圍第16項所述的半導體元件，其中所述主動區的所述第一區的最頂表面低於所述主動區的所述第二區的最頂表面，且所述主動區的所述第一區的最頂表面低於定義所述接觸窗開口之所述元件隔離層的所述凹陷部份的最底表面。
  18. 如申請專利範圍第16項所述的半導體元件，更包括絕緣間隙壁，位於所述元件隔離層的所述凹陷部份以及所述主動區的所述第一區上。
  19. 如申請專利範圍第18項所述的半導體元件，其中：所述位元線接觸窗包括第一電性接觸窗；所述半導體元件更包括第二電性接觸窗，所述第二電性接觸窗位於所述主動區的所述第二區之上；以及 所述絕緣間隙壁位於所述第二電性接觸窗以及所述第一電性接觸窗之間。
  20. 如申請專利範圍第19項所述的半導體元件，更包括接觸襯墊，位於所述第二電性接觸窗以及所述主動區的所述第二區之間，其中所述絕緣間隙壁位於所述接觸襯墊以及所述第一電性接觸窗之間。
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